DE3922467A1 - Semiconductor memory device and process for its production - Google Patents

Semiconductor memory device and process for its production

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    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells

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Abstract

The integration density of a semiconductor memory device is to be increased by reducing the insulating regions between the individual semiconductor elements. In a DRAM with capacitor cells in layers one above the other, elements are separated from one another by a field screening insulating structure. The field screening insulating structure is formed in such a way that it surrounds the memory cell (1) in the DRAM both in the X direction and in the Y direction. The field screening insulating structure has an insulating electrode layer (13), which is formed on a semiconductor substrate (4) between neighbouring memory cells (1, 1), an insulating film being inserted in between. Two impurity regions (5, 5), which are contained in neighbouring memory cells, and the insulating electrode layer (13) represent an MOS transistor. A voltage for maintaining the MOS transistor in the normally turned-off state is applied to the insulating electrode layer. A section of the multilayer-laminated capacitor (3) extends as far as the insulating electrode layer (13). One of the source or drain regions (5, 6) of the MOS transistor is formed in self-alignment, a side wall spacer (19a), which is formed on an insulating film on a side wall of the field screening electrode, being used as a mask. Such semiconductor memory devices can be used for LSI memories of all types. <IMAGE>

Description

Die Erfindung betrifft eine Halbleiterspeichereinrichtung und insbesondere die Feldabschirmungsisolation von Zellen innerhalb eines Halbleiterspeichereinrichtungsfeldes. Die Erfindung bezieht sich ebenfalls auf ein Herstellungsverfah­ ren dafür.The invention relates to a semiconductor memory device and in particular the field shield isolation of cells within a semiconductor memory device array. The Invention also relates to a manufacturing process ren for that.

In der letzten Zeit sind Halbleiterspeichereinrichtungen, wie sie für Informationsmaschinen, wie Computer, benötigt werden, in weite Verbreitung gelangt. Halbleiterspeicherein­ richtungen, die eine große Speicherkapazität aufweisen und zu Hochgeschwindigkeitstätigkeiten geeignet sind, sind ge­ wünscht. Folglich ist die Technologie für einen höheren Grad der Integration, eine schnellere Reaktionsfähigkeit und höhere Zuverlässigkeit der Halbleiterspeichereinrichtungen entwickelt worden.Recently, semiconductor memory devices, as needed for information machines like computers become widespread. Semiconductor memory directions that have a large storage capacity and are suitable for high-speed activities are ge  wishes. Hence the technology is for a higher degree of integration, faster responsiveness and higher reliability of the semiconductor memory devices has been developed.

DRAMs (dynamische Direktzugriffsspeicher) sind Halbleiter­ speichereinrichtungen, die in der Lage sind, Daten beliebig ein- und auszugeben. Allgemein besteht ein DRAM aus einem Speicherzellenfeld, das einen eine Anzahl von Daten spei­ chernden Speicherbereich darstellt, und aus für die Ein- und Ausgabe von und nach außen notwendigen peripheren Schal­ tungen.DRAMs (dynamic random access memories) are semiconductors storage devices that are able to store any data input and output. Generally, a DRAM consists of one Memory cell array that stores a number of data represents memory area, and out for the and output from and to the outside necessary peripheral scarf exercises.

Fig. 5 ist ein eine Struktur eines DRAMs zeigendes Block­ schaltbild. Der dort gezeigte DRAM 50 weist ein Speicherzel­ lenfeld 51 zum Speichern von Datensignalen, die die Speicher­ information darstellen; einen Zeilen- und Spaltenadreßpuffer 52 zum Empfangen eines Adreßsignales von außen zum Auswählen einer Speicherzelle, die eine Einheitsspeicherschaltung dar­ stellt; einen Zeilendecodierer 53 und einen Spaltendecodierer 54 zum Bezeichnen der Speicherzelle durch Auswerten des Adreßsignales; einen Auffrischleseverstärker 55 zum Verstär­ ken des in der bezeichneten Speicherzelle gespeicherten Si­ gnales zum Lesen desselben; einen Eingangsdatenpuffer 56 und einen Ausgangsdatenpuffer 57 zum Eingeben bzw. Ausgeben von Daten; und einen Taktgenerator 58 zum Erzeugen von Takt­ signalen auf. Fig. 5 is a block diagram showing a structure of a DRAM. The DRAM 50 shown there has a memory cell field 51 for storing data signals which represent the memory information; a row and column address buffer 52 for receiving an address signal from outside to select a memory cell constituting a unit memory circuit; a row decoder 53 and a column decoder 54 for designating the memory cell by evaluating the address signal; a refresh sense amplifier 55 for amplifying the signal stored in the designated memory cell to read the same; an input data buffer 56 and an output data buffer 57 for inputting and outputting data; and a clock generator 58 for generating clock signals.

Das eine große Fläche auf dem Halbleiterchip belegende Spei­ cherzellenfeld 51 ist aus einer Anordnung von einer Mehrzahl von Speicherzellen zusammengesetzt, von denen jede eine Da­ teneinheit speichert. Die Verbesserung des Grades der Inte­ gration des Speicherzellenfeldes ist wesentlich für das Er­ zielen eines höheren Grades der Integration des DRAM. Es gibt hauptsächlich zwei Verfahren zum Verbessern des Grades der Integration des Speicherzellenfeldes. Das erste Verfahren besteht darin, die Struktur der Transistoren und ähnlichem, die die Speicherzelle darstellen, zu miniaturisieren. Das zweite Verfahren besteht darin, die Fläche eines isolierenden Bereiches, der die Speicherzellen isoliert und voneinander trennt, zu reduzieren. Im folgenden wird das letztere Verfah­ ren zum Verringern des isolierenden Bereiches für die Ele­ mente beschrieben.The memory cell array 51 covering a large area on the semiconductor chip is composed of an arrangement of a plurality of memory cells, each of which stores a data unit. The improvement in the degree of integration of the memory cell array is essential for achieving a higher degree of integration of the DRAM. There are two main methods for improving the degree of integration of the memory cell array. The first method is to miniaturize the structure of the transistors and the like that constitute the memory cell. The second method is to reduce the area of an insulating area that isolates and separates the memory cells. The latter method of reducing the insulating area for the elements will now be described.

Bei einer herkömmlichen Struktur für isolierende Elemente in einem Speicherzellenfeld eines DRAMs wird im allgemeinen ein dicker Oxidfilm verwandt, der ausgewählt durch das LOCOS­ (lokale Oxidation von Silizium)-Verfahren gebildet ist. Dies ist zum Beispiel in der japanischen Patentoffenlegungsschrift 62-1 80 869 offenbart. Bei diesem Verfahren wird ein dicker Oxidfilmbereich durch das LOCOS-Verfahren um einen Bereich gebildet, in dem ein Element gebildet wird, wodurch die Ele­ mente separiert und voneinander isoliert werden. Bei dem LOCOS-Verfahren wird jedoch ein Oxidfilmbereich gebildet, der "Vogelschnabel" (bird′s beak) genannt wird, der sich von der Peripherie des dicken Oxidfilmbereiches zu dem Be­ reich erstreckt, in dem das Element gebildet wird. Der Vogel­ schnabelbereich verringert die Fläche des Bereiches, in dem das Element gebildet wird. Zusätzlich ist die Länge des Vogelschnabels gleichbleibend, unabhängig von der Verringe­ rung der Größe des gesamten Elementes, so daß das Verhältnis der Fläche des Vogelschnabels zu der Fläche des das Element formenden Bereiches vergrößert wird, wenn der Integrations­ grad der Stuktur größer und größer wird. Der Vogelsschnabel ist ein Faktor, der einen höheren Grad der Integration ver­ hindert.With a conventional structure for insulating elements in a memory cell array of a DRAM is generally a thick oxide film related to that selected by the LOCOS (local oxidation of silicon) process is formed. This is, for example, in Japanese Patent Laid-Open 62-1 80 869. With this procedure, a thicker one Area of oxide film by the LOCOS process around an area formed in which an element is formed, whereby the Ele elements are separated and isolated from each other. In which LOCOS process, however, an oxide film area is formed the "bird's beak" is called, the itself from the periphery of the thick oxide film area to the Be extends in which the element is formed. The bird beak area reduces the area of the area in which the element is formed. In addition, the length of the Bird's beak constant, regardless of the ring tion of the size of the entire element so that the ratio the area of the bird's beak to the area of the element forming area is enlarged when the integration degree of structure gets bigger and bigger. The bird's beak is a factor that verifies a higher degree of integration prevents.

Weiterhin zeigt Fig. 6 ein Beispiel einer Feldabschirmiso­ lierstruktur, die die Speicherzellen des DRAMs voneinander trennt und isoliert. Eine derartige Struktur ist zum Beispiel in der japanischen Patentoffenlegungsschrift Nr. 62-10 662 offenbart. Die Figur zeigt die Querschnittsanordnung von zwei Speicherzellen. Eine Speicherzelle weist einen Über­ tragungsgatetransistor 2 und einen Kondensator 3 auf, wie es bei dem in der Figur gezeigten Beispiel der Fall ist. Die Feldabschirmisolierstruktur wird als die Elementisolier­ struktur zwischen benachbarten Speicherzellen eingesetzt. Eine Abschirmelektrodenschicht 13 ist auf der Oberfläche eines Halbleitersubstrates 4 zwischen einem diffundierten Störstellenbereich 5 a einer Speicherzelle 1 a und einem dif­ fundierten Störstellenbereich 5 b der anderen Speicherzelle 1 b gebildet, wobei ein Oxidfilm 12 dazwischengeschoben ist. Bei diesem Beispiel ist die Abschirmelektrode 13 einstückig mit der oberen Elektrode 11 des Kondensators 3 verbunden. Durch das Anlegen eines Substratpotentiales oder eines nie­ drigeren Potentiales an die Abschirmelektrode 13 zum Beispiel wird die Transistorstruktur, die durch die Abschirmelektrode 13 und die diffundierten Störstellenbereiche 5 a und 5 b der Speicherzellen 1 a und 1 b dargestellt ist, immer in dem Aus- Zustand gehalten. Somit kann die isolierende Trennung zwi­ schen den Speicherzellen 1 a und 1 b realisiert werden.6 also shows. An example of a Feldabschirmiso lierstruktur that separates the memory cells of the DRAM from each other and isolated. Such a structure is disclosed, for example, in Japanese Patent Laid-Open No. 62-10 662. The figure shows the cross-sectional arrangement of two memory cells. A memory cell has a transmission gate transistor 2 and a capacitor 3 , as is the case in the example shown in the figure. The field shield insulation structure is used as the element insulation structure between adjacent memory cells. A shielding electrode layer 13 is on the surface of a semiconductor substrate 4 between a diffused impurity region 5a of a memory cell 1a and a sound dif impurity region 5b of the other memory cell 1 formed b, wherein an oxide film is interposed 12th In this example, the shield electrode 13 is integrally connected to the upper electrode 11 of the capacitor 3 . By applying a substrate potential or a never drigeren potential to the shield electrode 13, for example, the transistor structure formed by the shielding electrode 13, the impurity diffused regions and 5 a and 5 1 b of the memory cells A and B is shown 1, always in the OFF state held. Thus, the insulating separation between the memory cells 1 a and 1 b can be realized.

Bei diesem Beispiel sind die Abschirmelektrode 13 und die obere Elektrode 11 des Kondensators 3 miteinander verbunden, damit sie auf ein gemeinsames Potential gesetzt werden kön­ nen. Daher ist es nachteilhaft, wenn das Potential der Ab­ schirmelektrode 13 auf einen gewünschten Pegel gesetzt werden soll, ohne daß der Kondensator 3 beeinflußt wird. Die ele­ mentisolierende Struktur und die Speicherzellenstruktur soll­ ten vorzugsweise unabhängig voneinander gebildet sein, damit ein höherer Freiheitsgrad bei der Anordnung der Speicherzelle und bei dem Herstellungsverfahren ermöglich wird, so daß eine Anwendung auf DRAMs mit verschiedenen Speicherzellen­ strukturen möglich ist (wie später noch beschrieben wird). In this example, the shield electrode 13 and the upper electrode 11 of the capacitor 3 are connected to each other so that they can be set to a common potential. Therefore, it is disadvantageous if the potential of the shield electrode 13 is to be set to a desired level without the capacitor 3 being influenced. The element-isolating structure and the memory cell structure should preferably be formed independently of one another, so that a higher degree of freedom is possible in the arrangement of the memory cell and in the manufacturing method, so that an application to DRAMs with different memory cell structures is possible (as will be described later) .

Eine Feldabschirmisolierstruktur mit einer unabhängigen Feld­ abschirmelektrode ist zum Beispiel in der japanischen Patent­ schrift Nr. 61-55 258 beschrieben. Fig. 7 stellt eine Drauf­ sicht auf eine Speicherzelle eines DRAMs dar, wobei eine in diesem Beispiel gezeigte Feldabschirmisolierstruktur ver­ wandt wird, und Fig. 8 zeigt eine Querschnittsstruktur, die entlang der Linie VII-VII von Fig. 7 genommen ist. Speicher­ zellen von 2 Bit sind in diesen Figuren gezeigt. Die Spei­ cherzelle 1 ist aus einem Übertragungsgatetransistor 2 und einem Kondensator 3 zusammengesetzt. Der Übertragungsgate­ transistor 2 ist aus zwei Störstellenbereichen 5 und 6, die auf einem Oberflächenbereich eines Halbleitersubstrates 4 gebildet sind, und aus einer Gateelektrode 8 gebildet, die auf der Oberfläche des Halbleitersubstrates 4 gebildet ist, wobei ein dünner Isolierfilm 7 dazwischen angeordnet ist. Der Kondensator 3 weist eine untere Elektrode 9, von der ein Abschnitt mit dem diffundierten Störstellenbereich 6 des Übertragungsgatetransistors 2 verbunden ist, eine di­ elektrische Schicht 10, die darauf gebildet ist, und eine obere Elektrode 11, die dessen obere Oberfläche bedeckt, auf.A field shield insulating structure with an independent field shield electrode is described, for example, in Japanese Patent Publication No. 61-55 258. FIG. 7 illustrates a top view of a memory cell of a DRAM using a field shield insulation structure shown in this example, and FIG. 8 shows a cross-sectional structure taken along line VII-VII of FIG. 7. Memory cells of 2 bits are shown in these figures. The memory cell 1 is composed of a transmission gate transistor 2 and a capacitor 3 . The transfer gate transistor 2 is composed of two impurity regions 5 and 6 formed on a surface region of a semiconductor substrate 4 and a gate electrode 8 formed on the surface of the semiconductor substrate 4 with a thin insulating film 7 interposed therebetween. The capacitor 3 has a lower electrode 9 , a portion of which is connected to the diffused impurity region 6 of the transfer gate transistor 2 , a dielectric layer 10 formed thereon, and an upper electrode 11 covering its upper surface.

Die Struktur zur Elementisolierung des DRAMs von diesem Beispiel wird im folgenden beschrieben. Eine elektrische Abschirmelektrode 13 ist auf der Oberfläche des Halbleiter­ subtrates 4 in dem Bereich der Elementisolierung gebildet, wobei ein Gateoxidfilm 12 zum Abschirmen dazwischen angeord­ net ist. Ein Paar von benachbarten Speicherzellen (nur eines ist gezeigt), das die elektrische Abschirmelektrode 13 als Schicht zwischen sich hält, ist so angeordnet, daß der dif­ fundierte Störstellenbereich 6 der Speicherzelle 1 und die Abschirmelektrodenschicht 13 eine Transistorstruktur bilden. Durch Anlegen eines Potentiales von ungefähr dem gleichen Pegel wie das des Substrates an die Abschirmelektrodenschicht 13 zum Beispiel wird die Transistorstruktur zu einer nor­ malerweise ausgeschalteten Transistorstruktur, bei der es keine Leitung zwischen benachbarten Speicherzellen gibt. So ist die trennende Isolierung zwischen Elementen reali­ siert.The element isolation structure of the DRAM of this example is described below. An electrical shielding electrode 13 is formed on the surface of the semiconductor substrate 4 in the region of the element isolation, with a gate oxide film 12 for shielding therebetween. A pair of adjacent memory cells (only one is shown), which holds the electrical shielding electrode 13 as a layer between them, is arranged such that the defined impurity region 6 of the memory cell 1 and the shielding electrode layer 13 form a transistor structure. For example, by applying a potential of approximately the same level as that of the substrate to the shield electrode layer 13 , the transistor structure becomes a normally-off transistor structure in which there is no conduction between adjacent memory cells. This is how the isolating insulation between elements is realized.

Obwohl die oben beschriebene Feldabschirmisolierstruktur zum Isolieren von Elementen in der X-Richtung von Fig. 6 benutzt wird, wird die isolierende Struktur, die einen dicken Oxidfilm benutzt, der durch das LOCOS-Verfahren geschaffen wird, weiterhin zum Isolieren von Elementen in die Y-Richtung zum Isolieren von Elementen in der Speicherzelle zum Beispiel benutzt. Daher gibt es wegen der Struktur des isolierenden Bereiches in der Y-Richtung immer noch Faktoren, die einen höheren Integrationsgrad verhindern, wie zum Beispiel die "Vogelschnäbel".Although the field shield insulating structure described above is used to isolate elements in the X direction of Fig. 6, the insulating structure using a thick oxide film created by the LOCOS method continues to be used to isolate elements in the Y - Direction used to isolate elements in the memory cell, for example. Therefore, due to the structure of the isolating area in the Y direction, there are still factors that prevent a higher degree of integration, such as the "bird beaks".

Es ist daher Aufgabe der Erfindung, eine verbesserte Iso­ lierung zwischen Zellen eines Halbleiterspeichereinrichtungs­ feldes vorzusehen, insbesondere soll die Isolierung zwischen den Zellen eines Halbleiterspeichereinrichtungsfeldes ver­ bessert werden, das vom Typ mit übereinandergeschichtetem Kondensator ist, dabei soll insbesondere eine Feldisolierung möglich sein, die sich sowohl in die X- als auch Y-Richtung eines Halbleiterspeichereinrichtungsfeldes erstreckt, es soll ebenfalls eine elektrische Isolierung zwischen dem Kon­ densator und den Feldisolationselektroden eines Feldisola­ tionshalbleiterspeichereinrichtungsfeldes geschaffen werden. Das hat den Vorteil, daß die Miniaturisierung eines Feld­ isolationshalbleiterspeichereinrichtungsfeldes verbessert werden kann. Das hat den weiteren Vorteil, daß die Isolier­ eigenschaften zwischen der Feldelektrode und der Gateelek­ trode eines Feldisolationshalbleiterspeichereinrichtungs­ feldes unabhängig gesteuert werden können. It is therefore an object of the invention to provide improved insulation between cells of a semiconductor memory device field, in particular the insulation between the cells of a semiconductor memory device field is to be improved ver, which is of the type with a layered capacitor, in particular field insulation should be possible, both extends in the X and Y direction of a semiconductor memory device field, it is also intended to provide electrical insulation between the capacitor and the field insulation electrodes of a field insulation semiconductor memory device field. This has the advantage that the miniaturization of an array of semiconductor insulator memory arrays can be improved. This has the further advantage that the insulating properties between the field electrode and the gate electrode of a field insulation semiconductor storage device field can be controlled independently.

Die erfindungsgemäße Halbleiterspeichereinrichtung weist einen Speicherbereich auf, in dem eine Mehrzahl von Einheits­ speicherzellen in einer Matrix angeordnet sind, wobei jede Schaltung ein Schaltelement und ein passives signalspeichern­ des Element darstellt. Die in dem Speicherbereich enthaltenen Einheitsspeicherzellen sind von einem trennenden Bereich so umgeben, daß sie voneinander isoliert und getrennt sind. Der trennende Bereich weist eine Elektrodenschicht zum Tren­ nen der Elemente auf, die auf der Oberfläche des Halbleiter­ substrates gebildet ist und in dem trennenden Bereich posi­ tioniert ist, wobei ein Oxidfilm dazwischen angeordnet ist. Ein Störstellenbereich eines ersten Schaltelementes und ein Störstellenbereich eines zweiten Schaltelementes, die benach­ bart zueinander angeordnet sind, wobei sie den trennenden Bereich zwischen sich aufnehmen, sind in Selbstausrichtung zusammen mit der Elektrodenschicht zum Isolieren der Elemente gebildet. Ein Teil des passiven Elementes zum Signalspeichern ist auf einem oberen Abschnitt der isolierenden Elektroden­ schicht erstreckend gebildet.The semiconductor memory device according to the invention has a memory area in which a plurality of unit memory cells are arranged in a matrix, each Circuit a switching element and a passive signal storage of the element. The contained in the storage area Unit memory cells are of a separating area so that they are isolated and separated from each other. The separating area has an electrode layer for separating NEN of the elements on the surface of the semiconductor substrates is formed and in the separating area posi is tioned, with an oxide film interposed therebetween. An impurity region of a first switching element and a Impurity region of a second switching element, the adj Beard are arranged to each other, being the separating The area between them is self-aligned together with the electrode layer to isolate the elements educated. Part of the passive element for signal storage is on an upper portion of the insulating electrodes layer extending.

Wie oben beschrieben ist, wird bei dem Speicherbereich der erfindungsgemäßen Halbleiterspeichereinrichtung eine soge­ nannte Feldabschirmisolierstruktur als die trennende Struktur zum Isolieren und Trennen von Einheitsspeicherschaltungen voneinander angewandt. Bei dieser Anordnung ist eine Transi­ storstruktur durch einen Oxidfilm und eine Elektrodenschicht zum Trennen von Elementen gebildet, die wiederum auf der Oberfläche des Halbleitersubstrates in dem Bereich der Ele­ menttrennung gebildet ist, und durch Störstellenbereiche von Schaltelementen, die auf beiden Seiten des Bereiches zur Elementtrennung gebildet sind. Die Transistoranordnung wird ein normalerweise ausgeschalteter Transistor, bei dem kein Kanal auf der Oberfläche des Halbleitersubstrates in dem Bereich der Elementtrennung gebildet wird, indem ein Massepotential oder ein negatives Potential an die Elektro­ denschicht zum Elementtrennen angelegt wird. Folglich können Halbleiterelemente, die auf beiden Seiten des trennenden Bereiches angeordnet sind, voneinander isoliert und getrennt werden.As described above, in the memory area, the semiconductor memory device according to the invention a so-called named field shield insulation structure as the separating structure for isolating and separating unit memory circuits applied from each other. With this arrangement there is a transi stor structure by an oxide film and an electrode layer formed to separate elements, which in turn on the Surface of the semiconductor substrate in the area of the Ele ment separation is formed, and by impurity areas of switching elements on both sides of the area are formed for element separation. The transistor arrangement becomes a normally off transistor where no channel on the surface of the semiconductor substrate in the area of element separation is formed by a Ground potential or a negative potential to the electrical  layer is created for element separation. Hence can Semiconductor elements on both sides of the separating Area are arranged, isolated from each other and separated will.

Anders als bei dem herkömmlichen LOCOS-Trennverfahren werden unnötige Gebiete, wie ein Vogelschnabel, nicht in den Gebie­ ten gebildet, in denen die Elemente bei diesem Trennverfahren gebildet werden. Daher kann der Bereich der Elementtrennung verringert werden, wodurch ein höherer Grad der Integration der Halbleiterspeichereinrichtung erzielt werden kann.Different from the conventional LOCOS separation process unnecessary areas, like a bird's beak, not in the areas ten formed in which the elements in this separation process be formed. Therefore, the area of element separation be reduced, creating a higher degree of integration of the semiconductor memory device can be achieved.

Bei einer Speicherzelle eines DRAM, bei dem eine herkömmliche Feldabschirmisolierstruktur verwandt wird, wird ein isolie­ render Film, der die Feldabschirmelektrode bedeckt, durch Lithographie mit dem Schritt der Maskenausrichtung aufge­ mustert. Daher müssen Bereiche des isolierenden Filmes, die aufgemustert werden sollen und auf der Substratoberfläche gebildet werden sollen, im Hinblick auf die Fehler der Mas­ kenausrichtung vergrößert werden, was die Miniaturisierung der Speicherzelle verhindert.In a memory cell of a DRAM in which a conventional one Field shield insulation structure is used, an isolie render film covering the field shielding electrode Lithography with the step of mask alignment applied inspect. Therefore, areas of the insulating film that should be patterned and on the substrate surface to be formed with regard to the mistakes of the Mas kenorientierung be enlarged, which is the miniaturization the memory cell prevented.

Daher ist es ebenfalls Aufgabe der Erfindung, ein Verfahren zum Herstellen einer Feldabschirmisolierstruktur vorzusehen, mit dem die Miniaturisierung von Halbleiterspeichereinrich­ tungen durchgeführt werden kann.It is therefore also an object of the invention to provide a method to provide for producing a field shielding insulation structure, with which the miniaturization of semiconductor memory devices can be carried out.

Erfindungsgemäß wird daher der Isolierfilm, der eine leitende Schicht umgibt, die die Halbleiterspeichereinrichtung dar­ stellt, gemäß den folgenden Schritten gebildet:According to the invention, the insulating film is therefore a conductive Surrounds layer that represents the semiconductor memory device is formed according to the following steps:

  • (a) Bilden einer Struktur von übereinanderliegenden Schichten einer Leitungsschicht und einer zweiten Isolierschicht auf einer ersten Isolierschicht; (a) Form a structure of superimposed layers a conduction layer and a second insulation layer on a first insulating layer;  
  • (b) Bemustern der leitenden Schicht und der zweiten Isolier­ schicht mit einem vorgeschriebenen Muster, wodurch die Seitenoberflächen der leitenden Schicht bloßgelegt wer­ den;(b) patterning the conductive layer and the second insulation layer with a prescribed pattern, making the Side surfaces of the conductive layer exposed the;
  • (c) Bilden eines dritten Isolierfilmes auf den bloßgelegten Seitenoberflächen der leitenden Schicht und auf der Ober­ fläche des zweiten Isolierfilmes, der nur auf der oberen Oberfläche der leitenden Schicht gebildet ist; und(c) Forming a third insulating film on the exposed one Side surfaces of the conductive layer and on top surface of the second insulating film, which is only on the upper Surface of the conductive layer is formed; and
  • (d) anisotropes Ätzen des zweiten und dritten isolierenden Filmes, so daß ein isolierender Film auf der leitenden Schicht und unter Bildung von Seitenwänden auf isolie­ renden Filmen der Seitenoberflächen zurückgelassen wird.(d) anisotropic etching of the second and third insulating Film, so that an insulating film on the conductive Layer and form side walls on isolie Leaving films of the side surfaces is left behind.

Bei den oben beschriebenen Schritten wird das Bemustern des isolierenden Filmes nicht unter Verwendung des Lithographie- Verfahrens durchgeführt. Daher kann der Herstellungsprozeß vereinfacht werden. Zusätzlich ist es nicht notwendig, Fehler der Maskenausrichtung in Betracht zu ziehen, wodurch die Muster der Halbleitereinrichtung verkleinert werden können.The steps described above will sample the insulating film not using the lithographic Procedure carried out. Therefore, the manufacturing process be simplified. In addition, it is not necessary to make mistakes the mask alignment, which makes the Patterns of the semiconductor device can be reduced.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:Further features and advantages of the invention result itself from the description of exemplary embodiments on the basis of the figures. From the figures show:

Fig. 1 eine Draufsicht, die einen Abschnitt eines Speicherzellenfeldes eines DRAMs gemäß einer Ausführungsform der Erfindung zeigt; Fig. 1 is a plan view of a DRAM according shows a portion of a memory cell array of an embodiment of the invention;

Fig. 2A eine Querschnittsansicht entlang der Linie II-II von Fig. 1; Fig. 2A is a cross-sectional view taken along line II-II of Fig. 1;

Fig. 2B eine Querschnittsansicht entlang der Linie III-III von Fig. 1; Fig. 2B is a cross-sectional view taken along the line III-III of Fig. 1;

Fig. 3 ein Äquivalentschaltbild des in Fig. 1 gezeigten Speicherzellenfeldes; FIG. 3 is an equivalent circuit diagram of the memory cell array shown in FIG. 1;

Fig. 4A, 4B, 4C, 4D, 4E, 4F und 4G Querschnittsansichten von aufeinanderfol­ genden Schritten der Herstellung der Spei­ cherzelle des erfindungsgemäßen DRAMs; FIGS. 4A, 4B, 4C, 4D, 4E, 4F and 4G are cross sectional views of steps of manufacturing the constricting aufeinanderfol SpeI cherzelle of the DRAM according to the invention;

Fig. 5 ein Blockschaltbild einer Struktur eines normalen DRAMs; Fig. 5 is a block diagram of a structure of a normal DRAM;

Fig. 6 eine Querschnittsansicht einer Speicher­ zelle eines DRAMs, welche ein zweites Beispiel darstellt; Fig. 6 is a cross-sectional view of a memory cell of a DRAM showing a second example;

Fig. 7 eine Draufsicht, die die Struktur eines Speicherzellenfeldes eines DRAMs zeigt; und Fig. 7 is a plan view showing the structure of a memory cell array of a DRAM; and

Fig. 8 eine Querschnittsansicht entlang der Linie VII-VII von Fig. 7; Fig. 8 is a cross sectional view taken along the line VII-VII of Fig. 7;

Fig. 9 eine Querschnittsansicht, die eine Struk­ tur einer ersten Modifikation der erfin­ dungsgemäßen Speicherzelle des DRAMs zeigt; Fig. 9 is a cross sectional view showing structure is a structure of a first modification of the memory cell of to the invention OF INVENTION DRAMs;

Fig. 10 eine Querschnittsansicht, die eine Struk­ tur einer zweiten Modifikation der er­ findungsgemäßen Speicherzelle des DRAMs zeigt; FIG. 10 is a cross sectional view, the structure is a structure showing a second modification of he inventive memory cell of the DRAM;

Fig. 11 eine Querschnittsansicht, die eine Struk­ tur einer dritten Modifikation der erfin­ dungsgemäßen Speicherzelle eines DRAMs zeigt; FIG. 11 is a cross sectional view, the structure is a structure showing a third modification of the memory cell OF INVENTION to the invention of a DRAM;

Fig. 12 eine Querschnittsansicht, die eine Struk­ tur einer vierten Modifikation der erfin­ dungsgemäßen Speicherzelle des DRAMs zeigt; FIG. 12 is a cross-sectional view showing a structural modification of the structure of a fourth to the invention OF INVENTION memory cell of the DRAM;

Fig. 13 eine Querschnittsansicht, die eine Struk­ tur einer fünften Modifikation der erfin­ dungsgemäßen Speicherzelle des DRAMs zeigt; und FIG. 13 is a cross sectional view, the structure is a structure showing a fifth modification of the memory cell of to the invention OF INVENTION DRAMs; and

Fig. 14 eine Querschnittsansicht, die eine Struk­ tur einer sechsten Modifikation der erfin­ dungsgemäßen Speicherzelle des DRAMs zeigt. Fig. 14 is a sectional view showing a structural modification of the structure of a sixth OF INVENTION to the invention the memory cell of the DRAM.

Es folgt die Beschreibung eines Ausführungsbeispieles der Erfindung unter Bezugnahme auf die Figuren.The following is a description of an embodiment of FIG Invention with reference to the figures.

In den Fig. 1, 2A und 2B sind Speicherzellen von 8 Bit eines DRAMs gezeigt. Das in den Figuren gezeigte Speicher­ zellenfeld weist sogenannte gefaltete Bitleitungsstrukturen auf. Das Speicherzellenfeld weist Wortleitungen 14 a, 14 b, 14 c und 14 d auf, die sich in die Längsrichtung des Blattes erstrecken, und Bitleitungen 15 auf, die sich in die Richtung senkrecht zu den Wortleitungen erstrecken. Speicherzellen 1 sind an den entsprechenden Schnittpunkten zwischen den Wortleitungen 14 a-14 d und den Bitleitungen 15 gebildet. Die Speicherzelle 1 weist einen Übertragungsgatetransistor (Schaltelement) 2 und einen Kondensator (passives, Signale speicherndes Element) 3 auf. Ein trennender Bereich 16 mit der Feldabschirmisolationsstruktur erstreckt sich sowohl in die X- als auch in die Y-Richtung der Speicherzelle 1.In Figs. 1, 2A and 2B, the memory cells are shown by 8 bits of DRAMs. The memory cell array shown in the figures has so-called folded bit line structures. The memory cell array has word lines 14 a , 14 b , 14 c and 14 d , which extend in the longitudinal direction of the sheet, and bit lines 15 , which extend in the direction perpendicular to the word lines. Memory cells 1 are provided at the respective intersections between the word lines 14 a - d 14 and the bit lines 15 are formed. The memory cell 1 has a transmission gate transistor (switching element) 2 and a capacitor (passive, signal-storing element) 3 . A separating region 16 with the field shield insulation structure extends both in the X and in the Y direction of the memory cell 1 .

Die beiden diffundierten Störstellenbereiche 5 und 6 sind in einem Abstand voneinander auf dem Oberflächenbereich des Halbleitersubstrates 4 gebildet. Eine Gateelektrode 8 (Wort­ leitung 14 a) ist auf der Oberfläche des Halbleitersubstrates gebildet, das zwischen den beiden diffundierten Störstellen­ bereichen 5 und 6 eingeschlossen ist, wobei ein Gateoxidfilm 7 dazwischen angeordnet ist. Die Gateelektrode 8, der Gate­ oxidfilm 7 und die diffunierten Störstellenbereiche 5 und 6 stellen den Übertragungsgatetransistor 2 dar.The two diffused impurity regions 5 and 6 are formed at a distance from one another on the surface region of the semiconductor substrate 4 . A gate electrode 8 (word line 14 a ) is formed on the surface of the semiconductor substrate, which is enclosed between the two diffused impurity regions 5 and 6 , a gate oxide film 7 being arranged between them. The gate electrode 8 , the gate oxide film 7 and the diffused impurity regions 5 and 6 represent the transfer gate transistor 2 .

Eine untere Elektrode 9 des Kondensators 3 ist auf der Ober­ fläche der Gateelektrode 8 gebildet, wobei ein Isolierfilm 17 dazwischen angeordnet ist. Ein Abschnitt der unteren Elektrode 9 ist mit dem diffundierten Störstellenbereich 5 des Übertragungsgatetransistors 2 verbunden. Die andere Seite der unteren Elektrode 9 erstreckt sich zu der Ober­ fläche eines Elementtrennbereiches 16. Zusätzlich ist eine dünne dielektrische Schicht 10 auf der Oberfläche der unteren Elektrode 9 gebildet. Eine obere Elektrode 11 ist darauf gebildet, so daß die gesamte Oberfläche bedeckt ist. Die untere Elektrode 9, die dielektrische Schicht 10 und die obere Elektrode 11 bilden den Kondensator 3.A lower electrode 9 of the capacitor 3 is formed on the upper surface of the gate electrode 8 , with an insulating film 17 interposed therebetween. A portion of the lower electrode 9 is connected to the diffused impurity region 5 of the transmission gate transistor 2 . The other side of the lower electrode 9 extends to the upper surface of an element separation region 16 . In addition, a thin dielectric layer 10 is formed on the surface of the lower electrode 9 . An upper electrode 11 is formed thereon so that the entire surface is covered. The lower electrode 9 , the dielectric layer 10 and the upper electrode 11 form the capacitor 3 .

Eine Abschirmelektrodenschicht 13 ist auf der Oberfläche des Halbleitersubstrates 4 gebildet, wobei sie in dem Ele­ menttrennbereich 16 angeordnet ist und ein Gateoxidfilm 12 dazwischen angeordnet ist. Die Abschirmelektrodenschicht 13 ist so geformt, daß sie von den diffundierten Störstellen­ schichten 5, 5 des Übertragungsgatetransistors 2 eingeschlos­ sen ist, die auf beiden Seiten des Elementtrennbereiches 16 gebildet sind. Die diffundierten Störstellenbereiche 5, 5, der Gateoxidfilm 12 und die Abschirmelektrodenschicht 13 bilden einen isolierenden, trennenden Transistor. Der Betrieb der Feldabschirmisolierstruktur, die die trennende, isolierende Transistorstruktur verwendet, wird beschrieben. Bei diesem Verfahren kann die Bildung eines Kanales zwischen diffundierten Störstellenbereichen 5, 5 der benachbarten Übertragungsgatetransistoren 2, welcher diese Transistoren leitend macht, verhindert werden, indem ein Massepotential oder ein negatives Potential von der Abschirmelektroden­ schicht 13 an die Oberfläche des Halbleitersubstrates ange­ legt wird. Daher wird die Schwellenspannung des isolierenden, trennenden Transistors erhöht, indem der Oxidfilm 12 dick gemacht wird. Die an die Abschirmelektrodenschicht 13 anzu­ legende Spannung wird auf eine niedrige Spannung gesetzt usw., so daß geeignete Bedingungen gemäß der trennenden Charakteristik der Speicherzelle durch diese Maßnahmen ein­ gestellt werden.A shield electrode layer 13 is formed on the surface of the semiconductor substrate 4 , being disposed in the element separation region 16 and a gate oxide film 12 interposed therebetween. The shielding electrode layer 13 is shaped so that it layers 5 , 5 of the transfer gate transistor 2 is enclosed by the diffused impurities, which are formed on both sides of the element separation region 16 . The diffused impurity regions 5 , 5 , the gate oxide film 12 and the shielding electrode layer 13 form an insulating, separating transistor. The operation of the field shield isolation structure using the isolating transistor isolation structure will be described. In this method, the formation of a channel between diffused impurity regions 5 , 5 of the adjacent transmission gate transistors 2 , which makes these transistors conductive, can be prevented by applying a ground potential or a negative potential from the shielding electrode layer 13 to the surface of the semiconductor substrate. Therefore, the threshold voltage of the insulating separating transistor is increased by making the oxide film 12 thick. The voltage to be applied to the shielding electrode layer 13 is set to a low voltage, etc., so that suitable conditions according to the separating characteristic of the memory cell are set by these measures.

In der in dieser Figur gezeigten Speicherzellenstruktur ist eine Wortleitung 14 auf der Oberfläche der Abschirmelektro­ denschicht 13 gebildet, wobei ein Isolierfilm 17 dazwischen angeordnet ist und die Wortleitung mit den anderen Speicher­ zellen verbunden ist.In the memory cell structure shown in this figure, a word line 14 is formed on the surface of the shielding electrode layer 13 with an insulating film 17 interposed therebetween and the word line connected to the other memory cells.

Fig. 3 stellt ein Äquivalentschaltbild der Speicherzellen für 4 Bit in dem Speicherzellenfeld dieser Ausführungsform dar. FIG. 3 is an equivalent circuit diagram of the 4-bit memory cells in the memory cell array of this embodiment.

Das Verfahren zum Herstellen der Speicherzelle dieser Aus­ führungsform wird Schritt für Schritt unter Bezugnahme auf die Fig. 4A bis 4G beschrieben.The method of manufacturing the memory cell of this embodiment will be described step by step with reference to FIGS. 4A to 4G.

Zuerst wird, wie in Fig. 4A gezeigt ist, ein Gateoxidfilm 12 zum Feldabschirmen auf einer Oberfläche eines Halbleiter­ substrates 4 durch thermische Oxidation gebildet. Dann wird eine Polysiliziumschicht 13 auf der Oberfläche durch ein CVD-(Chemisches Dampfabscheiden)-Verfahren gebildet, und ein Oxidfilm 18 a wird darauf durch das CVD-Verfahren gebil­ det.First, as shown in FIG. 4A, a gate oxide film 12 for field shielding is formed on a surface of a semiconductor substrate 4 by thermal oxidation. Then, a polysilicon layer 13 is formed on the surface by a CVD (chemical vapor deposition) method, and an oxide film 18 a is formed thereon by the CVD method.

Danach wird, wie in Fig. 4B gezeigt ist, der Oxidfilm 18 und die Polysiliziumschicht 13 durch Photolithographie und Ätzen bemustert. Als nächstes wird ein Oxidfilm 18 b auf der gesamten Oberfläche durch das CVD-Verfahren gebildet. Thereafter, as shown in FIG. 4B, the oxide film 18 and the polysilicon layer 13 are patterned by photolithography and etching. Next, an oxide film 18 b is formed on the entire surface by the CVD method.

Danach wird wie in Fig. 4C gezeigt ist, anisotropes Ätzen auf dem Oxidfilm 18 b durchgeführt, um eine Seitenwand 18 auf der Seite der Abschirmelektrodenschicht 13 zu bilden und zum Belassen des Oxidfilmes 18 a auf der Oberfläche der Abschirmelektrodenschicht 13.Thereafter, 4C, as shown in Fig. As shown, carried out b anisotropic etching on the oxide film 18 to form a side wall 18 on the side of the shielding electrode layer 13 and to leave the oxide film 18 on the surface of a shielding electrode layer 13.

Wie in Fig. 4D gezeigt ist, wird ein dünner Gateoxidfilm 7 auf der Oberfläche des Halbleitersubstrates 4 gebildet, und eine Polysiliziumschicht und ein Oxidfilm werden nach­ einander darauf durch das CVD-Verfahren geschichtet. Der Oxidfilm und die Polysiliziumschicht werden durch Photolitho­ graphie und Ätzen bemustert, so daß die Wortleitung 14 b und die die Gateelektrode 8 darstellende Wortleitung 14 a gebildet werden. Störstellen werden durch Ionenimplantation in die Oberfläche des Halbleitersubstrates eingeführt, wobei die Gateelektrode 8 und der Oxidfilm, die auf dessen Oberfläche geschichtet sind, als Masken dienen, wodurch die diffundier­ ten Störstellenbereiche 5 und 6 gebildet werden. Der durch das Ionenimplantieren gebildete diffundierte Störstellen­ bereich 5 ist selbstausgerichtet zusammen mit der Gateelek­ trode 8 und der Abschirmelektrodenschicht 13.As shown in Fig. 4D, a thin gate oxide film 7 is formed on the surface of the semiconductor substrate 4 , and a polysilicon layer and an oxide film are successively layered thereon by the CVD method. The oxide film and the polysilicon layer are patterned by photolithography and etching, so that the word line 14 b and the gate electrode 8 representing word line 14 a are formed. Impurities are introduced into the surface of the semiconductor substrate by ion implantation, with the gate electrode 8 and the oxide film layered on the surface thereof serving as masks, thereby forming the diffused impurity regions 5 and 6 . The diffused impurity region 5 formed by the ion implantation is self-aligned together with the gate electrode 8 and the shielding electrode layer 13 .

Danach wird, wie in Fig. 4E gezeigt ist, ein Oxidfilm 19 auf die Oberfläche des Halbleitersubstrates 4 dort geschich­ tet, wo die Gateelektrode 8 gebildet ist. Durch anisotropes Ätzen des Oxidfilmes 19 wird eine Seitenwand 19 a des Oxid­ filmes neu auf der Seitenwand der Gateelektrode 8 gebildet.Thereafter, as shown in FIG. 4E, an oxide film 19 is layered on the surface of the semiconductor substrate 4 where the gate electrode 8 is formed. By anisotropic etching of the oxide film 19 , a side wall 19 a of the oxide film is newly formed on the side wall of the gate electrode 8 .

Eine Polysiliziumschicht wird durch das CVD-Verfahren aufge­ schichtet, und durch Bemustern derselben wird die untere Elektrode 9 des Kondensators 3 gebildet, wie in Fig. 4F ge­ zeigt ist. Die untere Elektrode 9 erstreckt sich von der Oberfläche der Gateelektrode 8 des Übertragungsgatetransi­ stors zu der Oberfläche der Gateelektrode 8, die entlang der Oberfläche des Elementtrennbereiches 16 verläuft. Ein Abschnitt davon ist so geschichtet, daß er mit der Oberfläche des diffundierten Störstellenbereiches 5 des Übertragungs­ gatetransistors 2 verbunden ist.A polysilicon layer is laminated by the CVD method, and by patterning it, the lower electrode 9 of the capacitor 3 is formed, as shown in FIG. 4F. The lower electrode 9 extends from the surface of the gate electrode 8 of the transmission gate transistor to the surface of the gate electrode 8 which extends along the surface of the element separation region 16 . A portion thereof is layered so that it is connected to the surface of the diffused impurity region 5 of the transmission gate transistor 2 .

Danach wird, wie in Fig. 4G gezeigt ist, ein Siliziumnitrid­ film auf der Oberfläche der unteren Elektrode 9 und ähnlichem durch das CVD-Verfahren gebildet, und durch thermische Oxi­ dation der Oberfläche wird die dielektrische Schicht 10 des Kondensators 3 gebildet. Eine Polysiliziumschicht wird darauf durch das CVD-Verfahren aufgeschichtet, und es wird bemustert zum Bilden der oberen Elektrode 11 des Kondensators 3.Thereafter, as shown in FIG. 4G, a silicon nitride film is formed on the surface of the lower electrode 9 and the like by the CVD method, and the dielectric layer 10 of the capacitor 3 is formed by thermal oxidation of the surface. A polysilicon layer is stacked thereon by the CVD method, and is patterned to form the upper electrode 11 of the capacitor 3 .

Das Speicherzellenfeld eines DRAMs kann durch die oben be­ schriebenen Schritte hergestellt werden, bei denen die Spei­ cherzellen, die jede einen Übertragungsgatetransistor 2 und einen Kondensator 3 aufweisen, voneinander isoliert und getrennt sind durch die Feldabschirmisolierstruktur. Die Eigenschaften der durch ein derartiges Herstellungsverfahren hergestellten Speicherzellen sind wie folgt.The memory cell array of a DRAM can be manufactured by the steps described above, in which the memory cells, each having a transfer gate transistor 2 and a capacitor 3 , are isolated from each other and separated by the field shield isolation structure. The properties of the memory cells manufactured by such a manufacturing method are as follows.

  • (a) Verfahren zur Herstellung der Abschirmelektrodenschicht 13 und ähnliches der Feldabschirmstruktur, die den die Elemente trennenden Bereich bilden, können unabhängig vor dem Herstellen des Übertragungsgatetransistors und des Kondensators, die die Speicherzelle darstellen, durchgeführt werden. Daher können die Filmdicke des Gate­ oxidfilmes 12 zum Feldabschirmen und die Dicke der Ab­ schirmelektrodenschicht 13 willkürlich gewählt werden. Dies macht es möglich, willkürlich die Isolier- und Trenneigenschaften einzustellen, die den Eigenschaften der verschiedenen Speicherzellenfelder entsprechen.(a) Methods of manufacturing the shield electrode layer 13 and the like of the field shield structure forming the element separating region can be performed independently before manufacturing the transfer gate transistor and the capacitor which constitute the memory cell. Therefore, the film thickness of the gate oxide film 12 for field shielding and the thickness of the shield electrode layer 13 can be arbitrarily selected. This makes it possible to arbitrarily set the isolation and separation properties that correspond to the properties of the various memory cell arrays.
  • (b) Der Kondensator 3 kann gebildet werden, so daß er sich von dem oberen Abschnitt der Gateelektrode 8 (Wortleitun­ gen 14 a, 14 d) des Übertragungsgatetransistors 2 zu dem oberen Abschnitt der Gateelektrode 8 (Wortleitungen 14 b, 14 c) eines anderen Übertragungsgatetransistors erstreckt, der sich durch den oberen Abschnitt des Elementtrenn­ bereiches 16 erstreckt. Folglich kann diese Fläche des Kondensators erhöht werden, und daher kann auch die Kapa­ zität erhöht werden.(b) The capacitor 3 can be formed so that it extends from the upper portion of the gate electrode 8 (word lines 14 a , 14 d ) of the transfer gate transistor 2 to the upper portion of the gate electrode 8 (word lines 14 b , 14 c ) of another Transmission gate transistor extends which extends through the upper portion of the element separation region 16 . Consequently, this area of the capacitor can be increased, and therefore the capacitance can also be increased.

Modifikationen einer Speicherzelle eines DRAMs, die die Feld­ abschirmisolierstruktur aufweisen, sind in den Fig. 9 bis 14 gezeigt. Diese Modifikationen liegen in der Struktur des Kondensators in der Speicherzelle.Modifications of a memory cell of a DRAM that have the field shield isolation structure are shown in FIGS. 9 to 14. These modifications are in the structure of the capacitor in the memory cell.

In Fig. 9 weist die Speicherzelle der ersten Modifikation eine Öffnung 31 auf, die in einem isolierenden Zwischenfilm gebildet ist, der dick und flach auf der Hauptoberfläche des Halbleitersubstrates 4 gebildet ist. Eine Leitungsschicht 40 ist auf einer Oberfläche des einen diffundierten Störstel­ lenbereiches eines Übertragungsgatetransistors gebildet. Die Leitungsschicht 40 erstreckt sich weiter von oberhalb der Gateelektrode 8 zu dem oberen Abschnitt der Wortleitung 14 b. Die Öffnung 31 reicht bis zu der Oberfläche der Lei­ tungsschicht 40. Eine untere Elektrode 9, eine dielektrische Schicht 10 und eine obere Elektrode 11 des Kondensators 3 sind in dieser Reihenfolge von dem Boden entlang der inneren Oberfläche und der oberen Kante der Öffnung 31 gebildet.In FIG. 9, the memory cell of the first modification has an opening 31 formed in an intermediate insulating film that is thick and flat on the main surface of the semiconductor substrate 4 . A conduction layer 40 is formed on a surface of a diffused impurity region of a transmission gate transistor. The line layer 40 extends further from above the gate electrode 8 to the upper section of the word line 14 b . The opening 31 extends to the surface of the line layer 40 . A lower electrode 9 , a dielectric layer 10 and an upper electrode 11 of the capacitor 3 are formed in this order from the bottom along the inner surface and the upper edge of the opening 31 .

In Fig. 10 ist gezeigt, daß die in der ersten Modifikation gezeigte Leitungsschicht 40 in der Speicherzelle der zweiten Modifikation weggelassen ist. Die in der Öffnung 31 gebildete untere Elektrode 9 ist direkt in Verbindung mit der Stör­ stellenschicht 5 gebildet.In Fig. 10, it is shown that the line layer 40 shown in the first modification is omitted in the memory cell of the second modification. The lower electrode 9 formed in the opening 31 is formed directly in connection with the interference layer 5 .

In Fig. 11 ist gezeigt, daß in dem Kondensator 3 der Spei­ cherzelle gemäß der dritten Modifikation ein Abschnitt der unteren Elektrode 9 einen Vorsprung 9 a aufweist, der in einem Abstand von dem unteren Isolierfilm 32 gebildet ist. Die dielektrische Schicht 10 und die obere Elektrode 11 sind zum Abdecken der Oberfläche des Vorsprunges 9 a der unteren Elektrode 9 gebildet.In Fig. 11 it is shown that in the condenser 3 of the SpeI cherzelle according to the third modification, a portion of the lower electrode 9 has a projection 9a which is formed at a distance from the lower insulating film 32nd The dielectric layer 10 and the upper electrode 11 are formed to cover the surface of the projection 9 a of the lower electrode 9 .

In Fig. 12 ist gezeigt, daß ein Abschnitt der unteren Elek­ trode 9 einen aufrechten Wandabschnitt 9 b aufweist, der ver­ tikal aufwärts in dem Kondensator 3 der Speicherzelle gemäß der vierten Modifikation vorsteht. Die dielektrische Schicht 10 und die obere Elektrode 11 sind zum Bedecken der Ober­ fläche der unteren Elektrode 9 mit dem aufrecht stehenden Wandabschnitt 9 b gebildet.In Fig. 12 it is shown that a portion of the lower elec trode 9 has an upstanding wall section 9b, the ver tical upwardly projecting according to the fourth modification in the condenser 3 of the memory cell. The dielectric layer 10 and the upper electrode 11 are formed to cover the upper surface of the lower electrode 9 with the upstanding wall portion 9 b .

In Fig. 13 ist gezeigt, daß in dem Kondensator 3 der Spei­ cherzelle nach der fünften Modifikation ein Abschnitt der unteren Elektrode 9 einen aufrechten Wandabschnitt 9 b auf­ weist, der sich vertikal aufwärts erstreckt, und daß ein Vorsprung 9 c vorgesehen ist, der sich in die horizontale Richtung von dem oberen Ende des aufrechten Wandabschnittes 9 b erstreckt. Die dielektrische Schicht 10 und die obere Elektrode 11 sind zum Bedecken der Oberfläche der unteren Elektrode 9 mit dem aufrechten Wandabschnitt 9 b und dem Vor­ sprung 9 c gebildet.In Fig. 13 it is shown that in the condenser 3 of the SpeI cherzelle according to the fifth modification, a portion of the lower electrode 9, an upright wall portion 9 b on has, extending vertically upwards, and in that a projection is provided 9c extending b extending in the horizontal direction from the upper end of the upright wall portion. 9 The dielectric layer 10 and the upper electrode 11 are formed to cover the surface of the bottom electrode 9 with the upright wall portion 9 b and 9 c the pre jump.

In Fig. 14 ist gezeigt, daß die Speicherzelle gemäß der sechsten Modifikation einen Vorsprung 33 aufweist, der aus einem isolierenden Material oder einem leitenden Material gebildet ist und sich aufwärts von der Oberfläche des Stör­ stellenbereiches 5 erstreckt. Die untere Elektrode 9 ist zum Bedecken der Oberfläche des Vorsprunges 33 gebildet. Die dielektrische Schicht 10 und die obere Elektrode 11 sind entlang der Oberfläche der unteren Elektrode 9 gebildet.In Fig. 14 it is shown that the memory cell according to the sixth modification has a projection 33 which is formed from an insulating material or a conductive material and extends upward from the surface of the impurity region 5 . The lower electrode 9 is formed to cover the surface of the protrusion 33 . The dielectric layer 10 and the upper electrode 11 are formed along the surface of the lower electrode 9 .

Obwohl die Struktur des Speicherzellenfeldes vom sogenannten gefalteten Bitleitungstyp in den oben beschriebenen Ausfüh­ rungsformen ist, ist sie nicht hierauf beschränkt, und die Erfindung kann zum Beispiel ebenfalls auf die Struktur vom offenen Bitleitungstyp angewandt werden.Although the structure of the memory cell array differs from the so-called folded bit line type in the above-described embodiment  forms, it is not limited to this, and the Invention, for example, can also be applied to the structure of open bit line type can be used.

Wie oben beschrieben ist, ist die Feldabschirmisolierstruktur elektrisch unabhängig von den anderen Elementen gebildet. Folglich können die Isolier- und Trenneigenschaften unab­ hängig voneinander gesteuert werden, wodurch die Isolier­ eigenschaften verbessert werden.As described above, the field shield insulation structure electrically formed independently of the other elements. As a result, the insulation and separation properties can be independent dependent on each other, thereby isolating properties can be improved.

Der Bereich zum Trennen der Elemente kann in einem DRAM mit einer übereinandergeschichteten Kondensatorzelle verringert werden, auf den die vorliegende Erfindung angewandt wird. Nach dem Herstellungsverfahren einer anderen Ausführungsform der Erfindung können die Störstellenbereiche des Übertra­ gungsgatetransistors selbstausgerichtet gebildet werden, wodurch die Fläche der Störstellenbereiche verringert wird. Durch diesen Effekt wird der Grad der Integration der Halb­ leiterspeichereinrichtung verbessert.The area for separating the elements can be used in a DRAM a stacked capacitor cell reduced to which the present invention is applied. According to the manufacturing process of another embodiment the invention, the impurity areas of the transfer gating transistor are self-aligned, thereby reducing the area of the impurity areas. Due to this effect, the degree of integration becomes half conductor memory device improved.

Claims (18)

1. Halbleiterspeichereinrichtung mit
  • - einem Substrat (4) mit Elemente bildenden Bereichen, in denen Halbleiterelemente gebildet sind, und einem Elemente trennenden Bereich (16), der jeden Elemente bildenden Be­ reich zum Vorsehen einer Mehrzahl von von einander unab­ hängigen Elemente bildenden Bereichen umgibt;
  • - Wortleitungen (14 a, 14 b, 14 c, 14 d) und Bitleitungen (15), die die Wortleitungen (14 a, 14 b, 14 c, 14 d) auf dem Substrat (4) schneiden;
  • - einer Speicherzelle (1), die in dem Elemente bildenden Bereich an einem Schnittpunkt der Wortleitungen (14 a, 14 b, 14 c, 14 d) und der Bitleitungen (15) gebildet ist, und wobei die Speicherzelle (1)
    • - ein Schaltelement (2) mit zwei Störstellenbereichen (5, 6), die in einem Abstand voneinander auf dem Halbleiter­ substrat (4) in dem Elemente bildenden Bereich angeordnet sind,
    • - eine erste leitende Schicht (8), die auf einer Oberfläche des Halbleitersubstrates (4) gebildet ist und durch die zwei Störstellenbereiche (5, 6) eingefaßt ist,
    • - und ein passives, ein Signal speicherndes Element (3) mit einer ersten Elektrodenschicht (9), die mit einem der Störstellenbereiche (5) des Schaltelementes (2) ver­ bunden ist, einem dielektrischen Film (10), der in Kon­ takt mit der ersten Elektrodenschicht (9) gebildet ist und einer zweiten Elektrodenschicht (11), die in Kontakt mit dem dielektrischen Film (10) gebildet ist,
  • aufweist;
  • - wobei der Elemente trennende Bereich (16) eine Elemente trennende Elektrodenschicht (13) aufweist, die auf der Oberfläche des Halbleitersubstrates (4) in dem Elemente trennenden Bereich (16) angeordnet gebildet ist;
  • - einem Oxidfilm (12), der zwischen der Elemente trennenden Elektrodenschicht (13) und dem Substrat (4) eingefügt ist;
  • - wobei der Störstellenbereich (5) eines ersten Schaltele­ mentes (2) und der Störstellenbereich (5) eines zweiten Schaltelementes (2), die beide benachbart zueinander sind und den Elemente trennenden Bereich (16) einfassen, in Selbstausrichtung in Zusammenwirken mit der Elemente tren­ nenden Elektrodenschicht (13) gebildet sind; und
  • - die trennende Elektrodenschicht (13) und die Wortleitungen (14 a, 14 b, 14 c, 14 d) einander überlappend angeordnet sind.
1. Semiconductor memory device with
  • - A substrate ( 4 ) having element-forming regions in which semiconductor elements are formed, and an element-separating region ( 16 ) surrounding each element-forming region for providing a plurality of mutually independent element-forming regions;
  • - Word lines ( 14 a , 14 b , 14 c , 14 d ) and bit lines ( 15 ) which cut the word lines ( 14 a , 14 b , 14 c , 14 d ) on the substrate ( 4 );
  • - A memory cell ( 1 ), which is formed in the element-forming region at an intersection of the word lines ( 14 a , 14 b , 14 c , 14 d ) and the bit lines ( 15 ), and wherein the memory cell ( 1 )
    • a switching element ( 2 ) with two impurity regions ( 5 , 6 ) which are arranged at a distance from one another on the semiconductor substrate ( 4 ) in the element-forming region,
    • a first conductive layer ( 8 ) which is formed on a surface of the semiconductor substrate ( 4 ) and is bordered by the two impurity regions ( 5 , 6 ),
    • - And a passive, a signal-storing element ( 3 ) with a first electrode layer ( 9 ), which is connected to one of the impurity regions ( 5 ) of the switching element ( 2 ), a dielectric film ( 10 ) in contact with the contact a first electrode layer ( 9 ) is formed and a second electrode layer ( 11 ) is formed in contact with the dielectric film ( 10 ),
  • having;
  • - wherein the element separating region ( 16 ) has an element separating electrode layer ( 13 ) which is formed on the surface of the semiconductor substrate ( 4 ) in the element separating region ( 16 );
  • - an oxide film ( 12 ) interposed between the element separating electrode layer ( 13 ) and the substrate ( 4 );
  • - Wherein the impurity region ( 5 ) of a first Schaltele element ( 2 ) and the impurity region ( 5 ) of a second switching element ( 2 ), both of which are adjacent to one another and enclose the element separating region ( 16 ), separate in self-alignment in cooperation with the elements nenden electrode layer ( 13 ) are formed; and
  • - The separating electrode layer ( 13 ) and the word lines ( 14 a , 14 b , 14 c , 14 d ) are arranged to overlap each other.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Teil des passiven, ein Signal speichernden Elementes (3) bis zu einem oberen Abschnitt der Elemente trennenden Elektrodenschicht (13) reicht.2. Semiconductor memory device according to claim 1, characterized in that a part of the passive, a signal-storing element ( 3 ) extends to an upper portion of the element-separating electrode layer ( 13 ). 3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwei Speicherzellen (1, 1) in dem gleichen Elemente bildenden Bereich angeordnet sind.3. A semiconductor memory device according to claim 1 or 2, characterized in that two memory cells ( 1 , 1 ) are arranged in the area forming the same elements. 4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß der Elemente trennende Bereich (16), der den Elemente bildenden Bereich umgibt, eine zweite leitende Schicht (14 b, 14 c) aufweist, die sich parallel zu einer ersten leitenden Schicht (14 a, 14 d) des Schaltelementes (2), das in dem Elemente bildenden Bereich gebildet ist, erstreckt und daß das passive, ein Signal speichernde Element (3) so gebildet ist, daß es sich von einem oberen Abschnitt des Schaltelementes (2) zu einem oberen Abschnitt der zweiten leitenden Schicht (14 b, 14 c) erstreckt.4. Semiconductor memory device according to one of claims 1 to 3, characterized in that the element-separating region ( 16 ) which surrounds the element-forming region has a second conductive layer ( 14 b , 14 c ) which is parallel to a first conductive Layer ( 14 a , 14 d ) of the switching element ( 2 ), which is formed in the element-forming region, and that the passive, a signal-storing element ( 3 ) is formed such that it extends from an upper portion of the switching element ( 2 ) extends to an upper portion of the second conductive layer ( 14 b , 14 c ). 5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Halbleiterspeichereinrichtung ein dynamischer Direktzugriffsspeicher ist mit Speicherzel­ len (1), die jede einen Übertragungsgatetransistor und einen Kondensator aufweisen, wobei das Schaltelement (2) der Über­ tragungsgatetransistor ist und das passive, ein Signal spei­ chernde Element (3) der Kondensator ist.5. Semiconductor memory device according to one of claims 1 to 4, characterized in that the semiconductor memory device is a dynamic random access memory with memory cells ( 1 ), each having a transmission gate transistor and a capacitor, the switching element ( 2 ) being the transmission gate transistor and the passive one , a signal-storing element ( 3 ) is the capacitor. 6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Bitleitungen (15) als ge­ faltete Bitleitungen ausgebildet sind.6. Semiconductor memory device according to one of claims 1 to 5, characterized in that the bit lines ( 15 ) are designed as ge folded bit lines. 7. Halbleiterspeichereinrichtung mit
  • - einem Halbleitersubstrat (4);
  • - einer Mehrzahl von Wortleitungen (14 a, 14 b, 14 c, 14 d), die parallel in der Zeilenrichtung auf der Hauptoberfläche des Halbleitersubstrates (4) gebildet sind;
  • - einer Mehrzahl von Bitleitungen (15), die parallel in der Spaltenrichtung auf der Hauptoberfläche des Halbleitersub­ strates (4) gebildet sind;
  • - einer isolierenden Elektrode (13), die durch einen ersten Isolator (12) auf der Hauptoberfläche des Halbleitersub­ strates (4) gebildet ist und unter zwei der Wortleitungen (14 b, 14 c) durch einen zweiten Isolator zumindest in der Spaltenrichtung angeordnet ist;
  • - einer Mehrzahl von Speicherzellen (1), die in der Zeilen- und Spaltenrichtung zum Bilden einer Matrix angeordnet sind,
    wobei jede Speicherzelle (1)
    • - einen Transistor (2) und eine Speichereinrichtung (3) aufweist,
    • - der Transistor (2) eine Gateelektrode (8), die durch einen Gateisolator (7) durch einen Abschnitt der Wortleitungen (14 a, 14 d) benachbart zu der isolierenden Elektrode (13) in der Spaltenrichtung gebildet ist, und ein Paar von Source- und Drainbereichen (5, 6), das auf der Hauptoberfläche des Halbleitersubstrates an beiden Seiten der Gateelektrode (8) gebildet ist, aufweist,
    • - die Speichereinrichtung (3) eine Elektrode (9), die mit einem der Source- und Drainbereiche (5) benachbart zu der isolierenden Elektrode (13) verbunden ist und eine Wortleitung (14 b, 14 c) oberhalb der isolierenden Elektrode auf einer Seite durch einen dritten Isolator überlappt und die Gateelektrode (8) durch einen vierten Isolator auf der anderen Seite davon überlappt, und eine andere Elektrode (11), die durch einen Isolator (10) entgegengesetzt zu der einen Elektrode (9) gebildet ist, aufweist,
    • - wobei der andere der Source- und Drainbereiche (6) des Transistors (2) mit der Bitleitung (15) verbunden ist.
7. semiconductor memory device with
  • - a semiconductor substrate ( 4 );
  • - A plurality of word lines ( 14 a , 14 b , 14 c , 14 d ) which are formed in parallel in the row direction on the main surface of the semiconductor substrate ( 4 );
  • - A plurality of bit lines ( 15 ) which are formed in parallel in the column direction on the main surface of the semiconductor substrate ( 4 );
  • - An insulating electrode ( 13 ) which is formed by a first insulator ( 12 ) on the main surface of the semiconductor substrate ( 4 ) and is arranged under two of the word lines ( 14 b , 14 c ) by a second insulator at least in the column direction;
  • a plurality of memory cells ( 1 ) arranged in the row and column direction to form a matrix,
    each memory cell ( 1 )
    • - has a transistor ( 2 ) and a memory device ( 3 ),
    • - The transistor ( 2 ) has a gate electrode ( 8 ) which is formed by a gate insulator ( 7 ) through a portion of the word lines ( 14 a , 14 d) adjacent to the insulating electrode ( 13 ) in the column direction, and a pair of source and drain regions ( 5, 6 ), which is formed on the main surface of the semiconductor substrate on both sides of the gate electrode ( 8 ),
    • - The memory device ( 3 ) an electrode ( 9 ) which is connected to one of the source and drain regions ( 5 ) adjacent to the insulating electrode ( 13 ) and a word line ( 14 b , 14 c) above the insulating electrode on one side overlapped by a third insulator and the gate electrode ( 8 ) overlapped by a fourth insulator on the other side thereof, and has another electrode ( 11 ) which is formed by an insulator ( 10 ) opposite to the one electrode ( 9 ),
    • - The other of the source and drain regions ( 6 ) of the transistor ( 2 ) with the bit line ( 15 ) is connected.
8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß eine Elektrode (9) einen aufrech­ ten Wandabschnitt (9 b) aufweist, der vertikal nach oben vor­ steht.8. A semiconductor memory device according to claim 7, characterized in that an electrode ( 9 ) has a aufrech th wall portion ( 9 b ) which is vertically upward in front. 9. Halbleiterspeichereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß der aufrechte Wandabschnitt (9 b) der einen Elektrode (9) weiterhin einen vorstehenden Ab­ schnitt (9 c) aufweist, der sich in horizontaler Richtung von einem oberen Ende des aufrechten Wandabschnittes (9 b) erstreckt.9. A semiconductor memory device according to claim 8, characterized in that the upright wall section ( 9 b ) of one electrode ( 9 ) further has a projecting section ( 9 c ) which extends in a horizontal direction from an upper end of the upright wall section ( 9 b ) extends. 10. Halbleiterspeichereinrichtung nach einem der Ansprüche 7 bis 9, dadurch gekennzeichnet, daß eine Elektrode (9) einen vor­ stehenden Abschnitt (9 a) aufweist, der in eine Richtung par­ allel zu der Hauptoberfläche des Halbleitersubstrates (4) getrennt von dem dritten und vierten Isolator vorsteht. 10. A semiconductor memory device according to any one of claims 7 to 9, characterized in that an electrode ( 9 ) has a projecting section ( 9 a ) which in a direction parallel to the main surface of the semiconductor substrate ( 4 ) separately from the third and fourth Isolator protrudes. 11. Halbleiterspeichereinrichtung nach Anspruch 7, gekennzeichnet durch
  • - einen aufrechten Wandabschnitt (33), der auf einem Iso­ lator oder einem Leiter gebildet ist und sich senkrecht nach oben von der Oberfläche von einem der Source- oder Drainbereiche (5) benachbart zu der isolierenden Elektrode (13) erstreckt,
    wobei mindestens ein Abschnitt der einen Elektrode (9) zum Bedecken der Oberfläche des aufrechten Wandabschnittes (33) gebildet ist.
11. A semiconductor memory device according to claim 7, characterized by
  • an upright wall section ( 33 ) which is formed on an insulator or a conductor and extends vertically upward from the surface of one of the source or drain regions ( 5 ) adjacent to the insulating electrode ( 13 ),
    wherein at least a portion of the one electrode ( 9 ) is formed to cover the surface of the upright wall portion ( 33 ).
12. Halbleiterspeichereinrichtung mit
  • - einem Halbleitersubstrat (4);
  • - einer Mehrzahl von Wortleitungen (14 a, 14 b), die parallel in der Zeilenrichtung auf der Hauptoberfläche des Halb­ leitersubstrates (4) gebildet sind;
  • - einer Mehrzahl von Bitleitungen (15), die parallel in der Spaltenrichtung auf der Hauptoberfläche des Halbleitersub­ strates (4) gebildet sind;
  • - einer isolierenden Elektrode (13), die durch einen ersten Isolator (12) auf der Hauptoberfläche des Halbleitersub­ strates (4) gebildet ist und unter zwei von den Wortlei­ tungen (14 b, 14 c) durch einen zweiten Isolator in minde­ stens der Spaltenrichtung vorgesehen ist;
  • - einer Mehrzahl von Speicherzellen (1), die in der Zeilen- und Spaltenrichtung zum Bilden einer Matrix angeordnet sind,
    wobei jede Speicherzelle (1) einen Transistor (2) und eine Speichereinrichtung (3) aufweist,
    • - der Transistor (2) eine Gateelektrode (8), die durch einen Gateisolator (7) durch einen Abschnitt der Wortleitungen (14 a, 14 d) benachbart zu der isolierenden Elektrode (13) in die Spaltenrichtung gebildet ist, und ein Paar von Source- und Draingebieten (5, 6), die in der Hauptoberfläche des Halbleitersubstrates (4) auf beiden Seiten der Gateelektrode (8) gebildet sind, aufweist,
    • - die Speichereinrichtung (3) eine Elektrode (9), die auf einer flachen Oberfläche und einem Absatz eines isolierenden Zwischenschichtfilmes (30) gebildet ist, wobei die flache Oberfläche und der Absatz tief genug sind, so daß eine der Source- oder Drainbereiche (5) des auf der Hauptoberfläche des Halbleitersubstrates (4) gebildeten Transistors (2) erreicht wird, ein Abschnitt der einen Elektrode (9) mit einem der Source- oder Drainbereiche (5) des Transistors (2) verbunden ist, und eine andere Elektrode (11), die durch einen Isolator (10) entgegengesetzt zu der einen Elektrode (9) gebildet ist, aufweist,
    • - wobei der andere der Source- oder Drainbereiche des Transistors (2) mit der Bitleitung (15) verbunden ist, die in einer entsprechenden Spalte angeordnet ist.
12. Semiconductor memory device with
  • - a semiconductor substrate ( 4 );
  • - A plurality of word lines ( 14 a , 14 b ) which are formed in parallel in the row direction on the main surface of the semiconductor substrate ( 4 );
  • - A plurality of bit lines ( 15 ) which are formed in parallel in the column direction on the main surface of the semiconductor substrate ( 4 );
  • - An insulating electrode ( 13 ) which is formed by a first insulator ( 12 ) on the main surface of the semiconductor substrate ( 4 ) and under two of the word lines ( 14 b , 14 c ) by a second insulator in at least the column direction is provided;
  • a plurality of memory cells ( 1 ) arranged in the row and column direction to form a matrix,
    each memory cell ( 1 ) having a transistor ( 2 ) and a memory device ( 3 ),
    • - The transistor ( 2 ) has a gate electrode ( 8 ) which is formed by a gate insulator ( 7 ) through a portion of the word lines ( 14 a , 14 d) adjacent to the insulating electrode ( 13 ) in the column direction, and a pair of source and drain regions ( 5, 6 ) which are formed in the main surface of the semiconductor substrate ( 4 ) on both sides of the gate electrode ( 8 ),
    • - The storage device ( 3 ) an electrode ( 9 ) which is formed on a flat surface and a step of an insulating interlayer film ( 30 ), the flat surface and the step being deep enough so that one of the source or drain regions ( 5th ) of the transistor ( 2 ) formed on the main surface of the semiconductor substrate ( 4 ), a section of one electrode ( 9 ) is connected to one of the source or drain regions ( 5 ) of the transistor ( 2 ), and another electrode ( 11 ), which is formed by an insulator ( 10 ) opposite to the one electrode ( 9 ),
    • - The other of the source or drain regions of the transistor ( 2 ) is connected to the bit line ( 15 ) which is arranged in a corresponding column.
13. Halbleiterspeichereinrichtung nach Anspruch 12, gekennzeichnet durch eine leitende Schicht (40), die auf der Oberfläche von einem der Source- oder Drainbereiche (5) des mit der einen Elektrodenschicht (9) verbundenen Tran­ sistors (2) gebildet ist.13. The semiconductor memory device as claimed in claim 12, characterized by a conductive layer ( 40 ) which is formed on the surface of one of the source or drain regions ( 5 ) of the transistor ( 2 ) connected to the one electrode layer ( 9 ). 14. Verfahren zum Herstellen einer Feldabschirmisolierstruk­ tur für eine Halbleiterspeichereinrichtung mit einem Substrat (4), Wortleitungen (14 a, 14 b) und Bitleitungen (15, 15), die sich einander auf dem Substrat (4) schneiden, und Spei­ cherzellen (1) auf dem Substrat (4) an den Schnittpunkten der Wortleitungen (14 a, 14 b) und Bitleitungen (15, 15), mit
  • - Bilden eines ersten isolierenden Filmes (12) auf einer Basis (4);
  • - Bilden einer ersten leitenden Schicht (13) auf dem ersten isolierenden Film (12);
  • - Bilden eines zweiten isolierenden Filmes (18 a) auf der ersten leitenden Schicht (13);
  • - Bemustern des zweiten isolierenden Filmes (18 a) und der ersten leitenden Schicht (13) durch gleichzeitiges Ätzen der beiden;
  • - Bilden eines dritten isolierenden Filmes (18 b) auf einer Oberfläche des ersten isolierenden Filmes (12), die durch das Ätzen offengelegt ist, auf einer Seitenoberfläche der ersten leitenden Schicht (13) und auf einer Oberfläche und einer Seitenoberfläche des zweiten isolierenden Filmes (18 a); und
  • - anisotropes Ätzen des dritten isolierenden Filmes (18 b), des zweiten isolierenden Filmes (18 a) und des ersten iso­ lierenden Filmes (12) zum Belassen der isolierenden Filme nur auf der Seitenoberfläche und der Oberfläche der ersten leitenden Schicht (13).
14. A method of manufacturing a Feldabschirmisolierstruk structure for a semiconductor memory device with a substrate ( 4 ), word lines ( 14 a , 14 b ) and bit lines ( 15 , 15 ) intersecting each other on the substrate ( 4 ), and memory cells ( 1 ) on the substrate ( 4 ) at the intersections of the word lines ( 14 a , 14 b ) and bit lines ( 15 , 15 ), with
  • - Forming a first insulating film ( 12 ) on a base ( 4 );
  • - forming a first conductive layer ( 13 ) on the first insulating film ( 12 );
  • - Forming a second insulating film ( 18 a ) on the first conductive layer ( 13 );
  • - Patterning the second insulating film ( 18 a ) and the first conductive layer ( 13 ) by simultaneous etching of the two;
  • - Forming a third insulating film ( 18 b ) on a surface of the first insulating film ( 12 ), which is exposed by the etching, on a side surface of the first conductive layer ( 13 ) and on a surface and a side surface of the second insulating film ( 18 a ); and
  • - Anisotropic etching of the third insulating film ( 18 b ), the second insulating film ( 18 a ) and the first insulating film ( 12 ) for leaving the insulating films only on the side surface and the surface of the first conductive layer ( 13 ).
15. Verfahren zum Herstellen einer Feldabschirmisolierstruk­ tur für eine Halbleiterspeichereinrichtung mit einem Sub­ strat (4), Wortleitungen (14 a, 14 b) und Bitleitungen (15, 15), die einander auf dem Substrat (4) schneiden, und Spei­ cherzellen (1) auf dem Substrat (4) an den Schnittpunkten der Wortleitungen (14 a, 14 b) und Bitleitungen (15, 15), mit
  • - aufeinanderfolgendem Bilden eines Oxidfilmes (12), einer ersten leitenden Schicht (13) und eines ersten isolierenden Filmes (18 a) auf dem Halbleitersubstrat (4);
  • - gleichzeitigem Ätzen des ersten isolierenden Filmes (18 a) und der ersten leitenden Schicht (13) zum Vorsehen eines vorgeschriebenen Musters;
  • - Bilden eines zweiten isolierenden Filmes (18 b) auf Ober­ flächen des Oxidfilmes (12) und des ersten isolierenden Filmes (18 a) und einer offengelegten Seitenoberfläche der ersten leitenden Schicht (13); und
  • - Ätzen des zweiten und ersten isolierenden Filmes (18 b, 18 a) zum Belassen von isolierenden Filmen auf der Seiten­ oberfläche und auf der Oberfläche der ersten leitenden Schicht (13).
15. A method for producing a Feldabschirmisolierstruk structure for a semiconductor memory device with a substrate ( 4 ), word lines ( 14 a , 14 b ) and bit lines ( 15 , 15 ) which intersect with each other on the substrate ( 4 ), and memory cells ( 1 ) on the substrate ( 4 ) at the intersections of the word lines ( 14 a , 14 b ) and bit lines ( 15 , 15 ), with
  • - Successive formation of an oxide film ( 12 ), a first conductive layer ( 13 ) and a first insulating film ( 18 a ) on the semiconductor substrate ( 4 );
  • - Simultaneously etching the first insulating film ( 18 a ) and the first conductive layer ( 13 ) to provide a prescribed pattern;
  • - Forming a second insulating film ( 18 b ) on the upper surfaces of the oxide film ( 12 ) and the first insulating film ( 18 a ) and an exposed side surface of the first conductive layer ( 13 ); and
  • - Etching the second and first insulating film ( 18 b , 18 a ) to leave insulating films on the side surface and on the surface of the first conductive layer ( 13 ).
16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der zweite und der erste isolie­ rende Film (18 b, 18 a) durch anisotropes Ätzen geätzt werden.16. The method according to claim 15, characterized in that the second and the first insulating film ( 18 b , 18 a ) are etched by anisotropic etching. 17. Verfahren zum Herstellen einer Halbleiterspeichereinrich­ tung mit einer Speicherzelle (1), die durch ein Schaltelement (2) und ein passives, ein Signal speicherndes Element (3) auf einem Elemente bildenden Bereich, der von einem Elemente trennenden Bereich umgeben ist, dargestellt ist, mit:
  • - Bilden eines Oxidfilmes (7) auf einem Halbleitersubstrat (4), der umgeben ist von dem Elemente trennenden Bereich;
  • - Bilden einer ersten leitenden Schicht (8) auf dem Oxidfilm (7) auf dem Elemente trennenden Bereich;
  • - Bilden eines ersten isolierenden Filmes auf der ersten leitenden Schicht (8);
  • - Bemustern des ersten isolierenden Filmes und der ersten leitenden Schicht (8) durch Ätzen zum Vorsehen eines vorge­ schriebenen übereinandergeschichteten Musters des ersten isolierenden Filmes und der ersten leitenden Schicht (8) in dem Elemente bildenden Bereich und in dem Elemente tren­ nenden Bereich;
  • - Einführen von Störstellen in dem Halbleitersubstrat (4) unter Benutzung des übereinandergeschichteten Musters als Maske;
  • - Bilden eines zweiten isolierenden Filmes auf einer Ober­ fläche des Halbleitersubstrates (4), wo das übereinander­ geschichtete Muster gebildet ist;
  • - Ätzen des zweiten isolierenden Filmes, des ersten isolie­ renden Filmes und des Oxidfilmes (7) zum Belassen von iso­ lierenden Filmen nur auf einer oberen Oberfläche und einer Seitenoberfläche der gemusterten ersten leitenden Schicht (8);
  • - Bilden einer zweiten leitenden Schicht (9) auf dem belas­ senen isolierenden Film und auf der Oberfläche des Halb­ leitersubstrates (4), die durch das Ätzen und Bemustern offenliegen; und
  • - Bilden eines dielektrischen Filmes (10) und einer dritten leitenden Schicht (11) auf der zweiten leitenden Schicht (9).
17. A method for producing a semiconductor storage device with a memory cell ( 1 ), which is represented by a switching element ( 2 ) and a passive, a signal-storing element ( 3 ) on an element-forming region which is surrounded by an element-separating region , With:
  • - Forming an oxide film ( 7 ) on a semiconductor substrate ( 4 ) which is surrounded by the element separating region;
  • - Forming a first conductive layer ( 8 ) on the oxide film ( 7 ) on the element separating area;
  • - Forming a first insulating film on the first conductive layer ( 8 );
  • - patterning the first insulating film and the first conductive layer ( 8 ) by etching to provide a prescribed superimposed pattern of the first insulating film and the first conductive layer ( 8 ) in the element-forming region and in the element-separating region;
  • - Introducing impurities in the semiconductor substrate ( 4 ) using the stacked pattern as a mask;
  • - Forming a second insulating film on an upper surface of the semiconductor substrate ( 4 ) where the stacked pattern is formed;
  • - Etching the second insulating film, the first insulating film and the oxide film ( 7 ) to leave insulating films only on an upper surface and a side surface of the patterned first conductive layer ( 8 );
  • - Forming a second conductive layer ( 9 ) on the insulated insulating film and on the surface of the semiconductor substrate ( 4 ), which are exposed by the etching and patterning; and
  • - Forming a dielectric film ( 10 ) and a third conductive layer ( 11 ) on the second conductive layer ( 9 ).
18. Verfahren zum Herstellen einer Halbleiterspeichereinrich­ tung nach Anspruch 17, dadurch gekennzeichnet, daß der zweite isolierende Film, der erste isolierende Film und der Oxidfilm (7) durch aniso­ tropes Ätzen geätzt werden.18. A method of manufacturing a semiconductor memory device according to claim 17, characterized in that the second insulating film, the first insulating film and the oxide film ( 7 ) are etched by anisotropic etching.
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