DE3902871A1 - Automatic control of the operating point of radio-frequency field-effect transistors in keyed pulse mode - Google Patents

Automatic control of the operating point of radio-frequency field-effect transistors in keyed pulse mode

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Christian Dipl P Oberhettinger
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Abstract

A circuit arrangement (10) for the controlled stabilisation of the operating point of a radio-frequency power field-effect transistor (11), the gate electrode (12) of which coupled to the radio-frequency input (16) and the drain electrode (13) of which coupled to the radio-frequency output (17) are in each case DC-decoupled from the input and the output via a capacitor (C1 and, respectively, C4), has a DC feedback in the form of a negative and a positive direct voltage, the latter one of which is coupled to the drain electrode (13) via a resistor (R7). For such a circuit arrangement (2) to provide a simple automatic calibration and equalisation of ageing-related temperature-dependent effects and an independence from component spreads in the respective transistors, particularly also in a pulse operation, a resistor (R1) of a voltage divider (R1, R2) and the base-emitter path of a bipolar control transistor (T1) are provided in parallel with the drain resistor (R7), the collector of which control transistor is connected, on the one hand, to the gate electrode of the field-effect transistor and a charging capacitor (C2) in parallel with the latter and, on the other hand, to the negative direct voltage via a resistor (R4). Furthermore, the negative direct voltage is [lacuna] essentially directly to the gate electrode of the field-effect transistor (11) via a switch device (T2) which can be controlled by means of a pulse voltage which is positive compared with the negative direct voltage... Original abstract incomplete. <IMAGE>

Description

Die vorliegende Erfindung bezieht sich auf eine Schaltungsanordnung zur geregelten Stabilisierung des Arbeitspunktes eines Hochfrequenz-Feldeffekttransistors, insbesondere eines Hochfrequenz-Leistungs-Feldeffekttransistors nach dem Oberbegriff des Anspruchs 1.The present invention relates to a Circuit arrangement for the regulated stabilization of the Operating point of a high-frequency field-effect transistor, especially a high frequency power field effect transistor according to the preamble of claim 1.

Bei bekannten Schaltungsanordnungen dieser Art beruht die stabilisierende Wirkung auf einer Gleichstrom-Gegenkopplung durch den Drain-Widerstand in Verbindung mit einem Widerstand in einem Drain-Gate- und/oder einem Source-Gate-Gegenkopplungszweig. Die Stabilisierung des Arbeitspunktes des Hochfrequenz-Feldeffekttransistors läßt jedoch bei einer derartigen Schaltungsanordnung noch zu wünschen übrig, da es trotzdem noch notwendig ist, einen an den jeweiligen Feldeffekttransistor angepaßten Abgleich im Hinblick auf Exemplarstreuungen, Temperatur- und Alterungsbeständigkeit durchzuführen.In known circuit arrangements of this type, the stabilizing effect on a DC negative feedback through the drain resistor in conjunction with a resistor in a drain gate and / or one Source-gate negative feedback branch. Stabilizing the Operating point of the high-frequency field-effect transistor lets however, with such a circuit arrangement still too wish, since it is still necessary to send one the respective field effect transistor adjusted adjustment in With regard to specimen scatter, temperature and Aging resistance.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, die einen einfachen automatischen Abgleich und Ausgleich alterungsbedingter, temperaturabhängiger Effekte und eine Unabhängigkeit von Exemplarstreuungen bei den jeweiligen Transistoren bietet und bei der insbesondere auch bei impulsweisem Betrieb diese Voraussetzungen gegeben sind.The object of the present invention is a To provide circuitry of the type mentioned in the introduction, which is a simple automatic adjustment and compensation aging-related, temperature-dependent effects and one  Independence from specimen scatter in the respective Offers transistors and in particular in the case of pulsed operation, these requirements are met.

Zur Lösung dieser Aufgabe sind bei einer Schaltungsanordnung zur geregelten Stabilisierung des Arbeitspunktes eines Hochfrequenz-Feldeffekttransistors, insbesondere eines Hochfrequenz-Leistungs-Feldeffekttransistors die im Anspruch 1 angegebenen Merkmale vorgesehen.To solve this problem are in a circuit arrangement for the regulated stabilization of the working point of a High frequency field effect transistor, especially one High-frequency power field-effect transistor which in claim 1 specified features provided.

Mit Hilfe der erfindungsgemäßen Schaltungsanordnung ist es möglich, den Arbeitspunkt des Hochfrequenz-Feldeffekttransistors während dessen gesamter Lebensdauer und unabhängig von der auftretenden Temperatur in kalkulierbaren engen Grenzen konstant zu halten. Es ist außerdem nicht mehr notwendig, einen dem jeweiligen Hochfrequenz-Feldeffekttransistor angepaßten Abgleich des Arbeitspunktes vorzunehmen.With the help of the circuit arrangement according to the invention, it is possible the working point of the High frequency field effect transistor throughout Lifespan and regardless of the temperature occurring in keep calculable narrow limits constant. It is also no longer necessary, one for each High-frequency field effect transistor adjusted adjustment of Working point.

Ist bei der Schaltungsanordnung ein Feldeffekttransistor sehr hoher Leistung vorzusehen und soll daher am Drain-Widerstand nur eine sehr geringe Spannung abfallen, um die thermische Belastung dieses Widerstandes zu reduzieren, so sind gemäß einem Ausführungsbeispiel vorliegender Erfindung die Merkmale gemäß Anspruch 2 vorgesehen. Dabei ist es zweckmäßig, den Steuertransistor und den Kompensationstransistor auf ein und demselben Chip vorzusehen. Auf diese Weise ist die erreichte Kompensation nahezu ideal.Is a field effect transistor in the circuit arrangement very high power and should therefore be connected to the drain resistor only a very low voltage drop to the thermal To reduce the load on this resistor, according to an embodiment of the present invention, the features provided according to claim 2. It is useful to  Control transistor and the compensation transistor on and to provide the same chip. In this way the is achieved Compensation almost ideal.

Eine weitere Verbesserung hinsichtlich des automatischen Abgleichs des Arbeitspunktes unabhängig von dem verwendeten Feldeffekttransistor ergibt sich gemäß einem weiteren Ausführungsbeispiel vorliegender Erfindung mit den Merkmalen des Anspruchs 3. Dabei ist eine einfache, geregelte Stabilisierung des Arbeitspunktes durch die Merkmale des Anspruchs 4 gegeben. Ausgestaltungen dieses Ausführungsbeispieles ergeben sich aus den Merkmalen eines oder mehrerer der Ansprüche 5 bis 7.Another improvement in terms of automatic Adjustment of the working point regardless of the one used Another field effect transistor results Embodiment of the present invention with the features of claim 3. Here is a simple, regulated Stabilization of the working point through the characteristics of the Claim 4 given. Refinements this Exemplary embodiments result from the features of a or more of claims 5 to 7.

Weitere Einzelheiten der Erfindung sind der folgenden Beschreibung zu entnehmen, in der die Erfindung anhand der in der Zeichnung dargestellten Ausführungsbeispiele näher beschrieben ist. Es zeigen:Further details of the invention are as follows To see description in which the invention based on the in the embodiments shown in the drawing is described. Show it:

Fig. 1 eine Schaltungsanordnung zur geregelten Stabilisierung des Arbeitspunktes eines Hochfrequenz-Leistungs-Feldeffekttransistors gemäß einem ersten Ausführungsbeispiel vorliegender Erfindung, Fig. 1 shows a circuit arrangement for controlled stabilization of the operating point of a high-power field effect transistor according to a first embodiment of the present invention,

Fig. 2 eine entsprechende Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel vorliegender Erfindung. Fig. 2 shows a corresponding circuit arrangement according to a second embodiment of the present invention.

Die in der Zeichnung dargestellte Schaltungsanordnung 10 bzw. 10′ dient zum geregelten Stabilisieren des Arbeitspunktes eines Hochfrequenz-Leistungs-Feldeffekttransistors 11 im getasteten Impulsbetrieb. Dabei ist die Gate-Elektrode 12 des Feldeffekttransistors 11 der bspw. in einem RF-Leistungsverstärker für Richtfunksysteme eingebaute Schaltungsanordnung 10, 10′ über einen Kondensator C 1 zur Hochfrequenzeingang 16 und die Drain-Elektrode 13 des Feldeffekttransistors 11 ist über einen Kondensator C 4 zur gleichspannungsmäßigen Entkopplung mit einem Hochfrequenzausgang 17 verbunden, während die Source-Elektrode 14 des Feldeffekttransistors 11 an Nullpotential liegt.The circuit arrangement 10 and 10 'shown in the drawing is used for the regulated stabilization of the operating point of a high-frequency power field-effect transistor 11 in keyed pulse mode. The gate electrode 12 of the field effect transistor 11 is, for example, in an RF power amplifier for microwave radio circuitry 10 , 10 'via a capacitor C 1 to the high-frequency input 16 and the drain electrode 13 of the field effect transistor 11 is via a capacitor C 4 DC decoupling connected to a high-frequency output 17 , while the source electrode 14 of the field effect transistor 11 is at zero potential.

Bei der Schaltungsanordnung 10 nach Fig. 1 ist die Drain-Elektrode 13 des Feldeffekttransistors 11 ferner über eine lnduktivität L 2 und einen Drain-Widerstand R 7 mit einer Betriebsgleichspannungquelle +U B verbunden, die auch mit einer Spannungsteilerschaltung 21 aus in Reihe geschalteten Widerständen R 1 und R 2 verbunden ist, von denen der andere Ausgangs des Widerstandes R 2 an Nullpotential liegt. Ein Abgriff 22 der Spannungsteilerschaltung 21 ist mit der Basis eines bipolaren Steuertransistors T 1 verbunden, dessen Emitter mit einem Verbindungspunkt 23 zwischen Induktivität L 2 und Drain-Widerstand R 7 verbunden ist, der über einen Kondensator C 5 mit Nullpotential verbunden ist. Der Kollektor des bipolaren Steuertransistors T 1 ist über einen ersten Widerstand R 3 und einen zweiten Widerstand R 4 mit einer negativen Spannungsquelle -U B verbunden.In the circuit arrangement 10 according to FIG. 1, the drain electrode 13 of the field effect transistor 11 is also connected via an inductor L 2 and a drain resistor R 7 to a DC operating voltage source + U B , which also has a voltage divider circuit 21 made up of resistors R 1 and R 2 is connected, of which the other output of the resistor R 2 is at zero potential. A tap 22 of the voltage divider circuit 21 is connected to the base of a bipolar control transistor T 1 , the emitter of which is connected to a connection point 23 between inductor L 2 and drain resistor R 7, which is connected to zero potential via a capacitor C 5 . The collector of the bipolar control transistor T 1 is connected via a first resistor R 3 and a second resistor R 4 to a negative voltage source - U B.

Bei der in Fig. 2 dargestellten Schaltungsanordnung 10′ besteht hinsichtlich dieses soeben beschriebenen Teil der Schaltungsanordnung 10 der Fig. 1 ein Unterschied lediglich darin, daß die Basis des bipolaren Steuertransistors T 1 nicht unmittelbar mit dem Abgriff 22 der Spannungsteilerschaltung 21 verbunden ist. Bei diesem zweiten Ausführungsbeispiel ist zwischen der Basis des Steuertransistors T 1 und dem Spannungsteilerschaltungsabgriff 22 ein bipolarer Kompensationstransistor T 4 derart angeordnet, daß sein Emitter mit dem Abgriff 22 und seine Basis einerseits mit der Basis des Steuertransistors T 1 und andererseits über einen Widerstand R 9 mit Nullpotential verbunden ist. Der Kollektor des Kompensationstransistors T 4 liegt über einen Widerstand R 8 e an Nullpotential.In the circuit arrangement 10 shown in FIG. 2 'there is a difference with respect to this part of the circuit arrangement 10 of FIG. 1 just described, only that the base of the bipolar control transistor T 1 is not directly connected to the tap 22 of the voltage divider circuit 21 . In this second embodiment of the control transistor T 1 and the Spannungsteilerschaltungsabgriff 22, a bipolar compensating transistor T 4 is arranged such that its emitter connected to the tap 22 and its base on the one hand to the base of the control transistor T 1 and on the other hand via a resistor R 9 between the base Zero potential is connected. The collector of the compensation transistor T 4 is connected to zero potential via a resistor R 8 e.

Die weitere Beschreibung der Zeichnung bezieht sich sowohl auf die Schaltungsanordnung 10 nach Fig. 1 als auch auf die insoweit identische Schaltungsanordnung 10′ nach Fig. 2. Danach ist an einem Abgriff 26 zwischen den beiden mit dem Emitter des Steuertransistors T 1 verbundenen, reihengeschalteten Widerständen R 3 und R 4 die Kathode einer ersten Schaltdiode D 1 und in Reihenschaltung damit und gleichgerichtet einen zweite Schaltdiode D 2 verbunden, die vorzugsweise schnelle, hochsperrende Schottky-Dioden sind. Mit einem Punkt 27 zwischen der Anode der ersten Schaltdiode D 1 und der Kathode der zweiten Schaltdiode D 2 ist ein Ladekondensator C 2 verbunden, dessen anderes Ende am Nullpotential liegt. Die Anode der zweiten Schaltdiode D 2 ist erstens über einen Arbeitswiderstand R 5 mit Nullpotential, zweitens über einen Kondensator C 3 mit Nullpotential, drittens über eine Induktivität L 1 mit der Gate-Elektrode 12 des Feldeffekttransistors 11 und viertens mit dem Kollektor eines bipolaren Schalttransistors T 2 verbunden. Dieser Schalttransistor T 2 besitzt zwischen seinem Kollektor und seiner Basis einen ersten Rückkopplungszweig 28, in welchem eine Diode D 3 angeordnet ist, deren Kathode mit dem Emitter verbunden ist und die zum schnellen Abschalten des Schalttransistors T 2 dient. In einem zweiten Rückkopplungszweig 29 zwischen der Basis des Schalttransistors T 2 und dessen Emitter ist ein Widerstand R 6 vorgesehen. Der Emitter des Schalttransistors T 2 ist außerdem mit der o.g. The further description of the drawing relates both to the circuit arrangement 10 according to FIG. 1 and to the extent identical circuit arrangement 10 'according to FIG. 2. Thereafter, at a tap 26 between the two connected to the emitter of the control transistor T 1, series- connected resistors R 3 and R 4 the cathode of a first switching diode D 1 and connected in series therewith and rectified a second switching diode D 2 , which are preferably fast, high-blocking Schottky diodes. A charging capacitor C 2 is connected to a point 27 between the anode of the first switching diode D 1 and the cathode of the second switching diode D 2 , the other end of which is at zero potential. The anode of the second switching diode D 2 is firstly via a load resistor R 5 with zero potential, secondly via a capacitor C 3 with zero potential, thirdly via an inductor L 1 with the gate electrode 12 of the field effect transistor 11 and fourthly with the collector of a bipolar switching transistor T. 2 connected. This switching transistor T 2 has between its collector and its base a first feedback branch 28 , in which a diode D 3 is arranged, the cathode of which is connected to the emitter and which is used for quickly switching off the switching transistor T 2 . A resistor R 6 is provided in a second feedback branch 29 between the base of the switching transistor T 2 and its emitter. The emitter of the switching transistor T 2 is also with the above

negativen Gleichspannung -U B zur Gleichstromgegenkopplung der Schaltungsanordnung 10 bzw. 10′ verbunden. Die Basis des Schalttransistors T 2 ist außerdem über einen Widerstand R 8 mit einem Anschluß 30 verbunden, an den Impulse U S angelegt werden können, die gegenüber der negativen Spannung -U B positiv sind.negative DC voltage - U B for DC negative feedback of the circuit arrangement 10 or 10 'connected. The base of the switching transistor T 2 is also connected via a resistor R 8 to a terminal 30 to which pulses U S can be applied which are positive with respect to the negative voltage - U B.

Die Funktion der Schaltungsanordnung 10 bzw. 10′ ist folgende: Zunächst sei noch vorausgeschickt, daß die Induktivitäten bzw. Spulen L 1 und L 2 und die Kapazitäten bzw. Kondensatoren C 3 und C 5 zum Zuführen bzw. Abblocken der Betriebsgleichspannungen und -ströme dienen. Fließt ein Drain-Strom des Feldeffekttransistors 11 von +U B über den Drain-Widerstand R 7 und die Induktivität L 2 zur Drain-Elektrode 13 des Feldeffekttransistors 11, verursacht dieser Drain-Strom einen proportionalen Spannungsabfall am Drain-Widerstand R 7. Dieser Spannungsabfall wird über die Basis-Emitter-Strecke des Steuertransistors T 1 mit der an dem Widerstand R 1 der Spannungsteilerschaltung 21 abfallenden Spannung verglichen und der Steuertransistor T 1 entsprechend gesteuert. Im ersten Moment des Einschaltens der Schaltungsanordnung 10 bzw. 10′ ist der Drain-Strom des Feldeffekttransistors 11 sehr groß und entspricht etwa dem Sättigungsstrom IDSS des Feldeffekttransistors 11, da die Kondensatoren C 2 und C 3 entladen sind. Bei geeigneter Dimensionierung der Widerstände R 1 und R 2 der Spannungsteilerschaltung 21 ist der Spannungsabfall am Drain-Widerstand R 7 so groß, daß der Steuertransistor T 1 gesperrt wird und die Kondensatoren C 2 und C 3 über den Widerstand R 4 und die Schaltdioden D 1 und D 2 negativ aufgeladen werden. Über die Induktivität L 1 gelangt diese negative Spannung an die Gate-Elektrode 12 des Feldeffekttransistors 11 und sperrt diesen, so daß sich ein Gleichgewicht zwischen dem Drain-Strom bzw. dem von ihm verursachten Spannungsabfall und der an der Gate-Elektrode 12 des Feldeffekttransistors 11 anliegenden negativen Vorspannung einstellt. Dieses Gleichgewicht ist von den Widerständen R1, R 2, R 7 und der Basis-Emitter-Spannung des Steuertransistors T 1 abhängig.The function of the circuit arrangement 10 and 10 'is as follows: First of all, it should be said that the inductors or coils L 1 and L 2 and the capacitors or capacitors C 3 and C 5 serve to supply or block the operating DC voltages and currents . If a drain current of the field effect transistor 11 flows from + U B via the drain resistor R 7 and the inductor L 2 to the drain electrode 13 of the field effect transistor 11 , this drain current causes a proportional voltage drop across the drain resistor R 7 . This voltage drop is compared via the base-emitter path of the control transistor T 1 with the voltage dropping across the resistor R 1 of the voltage divider circuit 21 and the control transistor T 1 is controlled accordingly. At the first moment of switching on the circuit arrangement 10 or 10 ', the drain current of the field effect transistor 11 is very large and corresponds approximately to the saturation current I DSS of the field effect transistor 11 , since the capacitors C 2 and C 3 are discharged. With suitable dimensioning of the resistors R 1 and R 2 of the voltage divider circuit 21 , the voltage drop across the drain resistor R 7 is so great that the control transistor T 1 is blocked and the capacitors C 2 and C 3 via the resistor R 4 and the switching diodes D 1 and D 2 are negatively charged. This negative voltage reaches the gate electrode 12 of the field effect transistor 11 via the inductance L 1 and blocks it, so that there is a balance between the drain current or the voltage drop caused by it and that at the gate electrode 12 of the field effect transistor 11 adjusts negative bias. This equilibrium depends on the resistors R1, R 2 , R 7 and the base-emitter voltage of the control transistor T 1 .

Bei genügend großem Spannungsabfall am Drain-Widerstand R 7 ist diese Basis-Emitter-Spannung ausreichend gering und von der Qualität der Widerstände abhängig, was jedoch den meisten Ansprüchen genügt. Wird jedoch ein Feldeffekttransistor 11 für sehr hohe Leistungen verwendet und soll daher am Drain-Widerstand nur eine sehr geringe Spannung abfallen, um die thermische Belastung dieses Drain-Widerstandes R 7 zu reduzieren. so wird die Schaltungsanordnung 10′ nach Fig. 2 bevorzugt verwendet. damit der Einfluß der Basis-Emitter-Strecke des Steuertransistors T 1 durch die Basis-Emitter-Strecke des Kompensationstransistors T 4 kompensiert wird. Dann wird der Spannungsabfall am Drain-Widerstand R 7 nur mit dem im Gleichgewicht gleich großen Spannungsabfall am Widerstand R 1 verglichen, da die Widerstände R 8 und R 9 kaum einen Einfluß haben und die Spannungen über den Basis-Emitter-Strecken der Transistoren T 4 und T 1 einander aufheben, wenn sie entsprechend den üblichen Regeln dimensioniert sind. Dabei ist es zweckmäßig, den Steuertransistor T 1 und den Kompensationstransistor T 4 auf dem gleichen Chip aufzubauen bzw. vorzusehen.If the voltage drop across the drain resistor R 7 is large enough, this base-emitter voltage is sufficiently low and depends on the quality of the resistors, which, however, meets most requirements. If, however, a field effect transistor 11 is used for very high powers, only a very low voltage should drop across the drain resistor in order to reduce the thermal load on this drain resistor R 7 . so the circuit arrangement 10 'of FIG. 2 is preferably used. so that the influence of the base-emitter path of the control transistor T 1 is compensated for by the base-emitter path of the compensation transistor T 4 . Then the voltage drop across the drain resistor R 7 is only compared to the equilibrium voltage drop across the resistor R 1 , since the resistors R 8 and R 9 have little influence and the voltages across the base-emitter paths of the transistors T 4 and T 1 cancel each other if they are dimensioned according to the usual rules. It is expedient to establish or provide the control transistor T1 and the compensating transistor T 4 on the same chip.

Ein weiterer wesentlicher betrieblicher Gesichtspunkt beider Schaltungsanordnungen 10 und 10′ ist die Möglichkeit, den Feldeffekttransistor 11 über eine am Anschluß 30 angelegte Impulsspannung U S zu sperren. Dabei ist die angelegte Impulsspannung U S positiv gegenüber der negativen Gleichspannung -U B der Gleichstrom-Gegenkopplung, wobei diese negative Gleichspannung -U B so gewählt ist, daß der Feldeffekttransistor 11 sicher gesperrt werden kann und daß die zulässige Gate-Source-Spannung nicht überschritten wird. Gelangt ein gegenüber der Gleichspannung -U B positiver Spannungsimpuls U S über den Widerstand R 8 an den Schalttransistor T 2, so leitet dieser und die negative Gleichspannung -U B liegt abzüglich der geringen Kollektor-Emitter-Sättigungsspannung des Schalttransistors T 2 an der Gate-Elektrode 12 des Feldeffekttransistors 11 und sperrt diesen. Die zweite Schaltdiode D 2 sperrt in diesem Moment und hält so die Ladung d.h. die Spannung am Ladekondensator C 2 konstant. Ist der Ladekondenstor C 2, wie es vorzugsweise gewählt ist, ein hochisolierender Folienkondensator mit entsprechend hoher Kapazität, so ist die Zeitkonstante und damit die Speicherzeit für die Gate-Vorspannung und damit auch für die Speicherung des Arbeitspunktes des Feldeffekttransistors 11 nur von den Leckströmen der beiden Schaltdioden D 1 und D 2 abhängig und kann daher bei einer Kapazität von 1 µF des Ladekondensators C 2 in der Größenordnung von 100s oder mehr betragen. Während dieser Sperrung des Feldeffekttransistors 11 wird die erste Schaltdiode D 1 ebenfalls gesperrt, da der Rückgang des Drain-Stromes des Feldeffekttransistors 11 zum Durchschalten des Steuertransistors T 1 geführt hat und zu einer positiven Spannung an der Kathode der ersten Schaltdiode D 1 führt. Bevorzugterweise ist deshalb die Qualität der ersten Schaltdiode D 1 gleich der der zweiten Schaltdiode D 2.Another essential operational aspect of both circuit arrangements 10 and 10 'is the possibility of blocking the field effect transistor 11 via a pulse voltage U S applied to the terminal 30 . The applied pulse voltage U S is positive compared to the negative direct voltage - U B of the direct current negative feedback, this negative direct voltage - U B being chosen so that the field effect transistor 11 can be safely blocked and that the permissible gate-source voltage is not exceeded becomes. If a voltage pulse U S that is positive with respect to the DC voltage - U B reaches the switching transistor T 2 via the resistor R 8 , then this leads and the negative DC voltage - U B is minus the low collector-emitter saturation voltage of the switching transistor T 2 at the gate Electrode 12 of the field effect transistor 11 and blocks it. The second switching diode D 2 blocks at this moment and thus keeps the charge ie the voltage across the charging capacitor C 2 constant. If the charging capacitor C 2 , as is preferably chosen, is a highly insulating film capacitor with a correspondingly high capacitance, then the time constant and thus the storage time for the gate bias and thus also for the storage of the operating point of the field effect transistor 11 are only dependent on the leakage currents of the two Switching diodes D 1 and D 2 dependent and can therefore be in the order of 100s or more with a capacitance of 1 μF of the charging capacitor C 2 . During this blocking of the field-effect transistor 11 , the first switching diode D 1 is also blocked, since the decrease in the drain current of the field-effect transistor 11 has led to the switching-on of the control transistor T 1 and leads to a positive voltage at the cathode of the first switching diode D 1 . The quality of the first switching diode D 1 is therefore preferably the same as that of the second switching diode D 2 .

Erwähnt sei noch, daß die Kopplungsdiode D 3 am Schalttransistor D 2 der schnellen Abschaltung dieses Transistors dient. Gemäß einer nicht dargestellten Variante können deshalb die Rückkopplungsdiode D 3 und der bipolare Schalttransistor T 2 bei gleicher Funktion durch einen geeigneten Schalt-Feldeffekttransistor ersetzt werden. Der Widerstand R 5 dient nicht nur als Arbeitswiderstand, für den Schalttransistor T 2 sondern sorgt auch beim erstmaligen Einschalten der Schaltungsanordnung 10 bzw. 10′, zu welchem Zeitpunkt der Ladekondensator C 2 nicht geladen ist und bei gleichzeitig vorhandener Einspeisung eines Hochfrequenzsignals am Eingang 16, für eine Begrenzung des Gate-Stromes des Feldeffekttransistors 11. Dieser Widerstand R 5 ist daher so groß zu dimensionieren, daß der vom betreffenden Typ des Feldeffekttransistors 11 geforderte minimale Gate-Vorwiderstand erreicht wird.It should also be mentioned that the coupling diode D 3 on the switching transistor D 2 is used for the rapid switching off of this transistor. According to a variant not shown, the feedback diode D 3 and the bipolar switching transistor T 2 can therefore be replaced by a suitable switching field-effect transistor with the same function. The resistor R 5 not only serves as a load resistor for the switching transistor T 2 but also ensures when the circuit arrangement 10 or 10 'is switched on for the first time, at which point in time the charging capacitor C 2 is not charged and if a high-frequency signal is present at the input 16 , for limiting the gate current of the field effect transistor 11 . This resistor R 5 must therefore be dimensioned so large that the minimum gate series resistor required by the relevant type of field effect transistor 11 is achieved.

Bei Versuchen mit derartigen Schaltungsanordnungen 10, 10′ in RF-Leistungsverstärkern für Richtfunksysteme, wurden bei der Anordnung von zwei gleichartigen Stufen in Serie Sendeimpulse von wenigen µs-Dauer im Abstand von mehr als 200ms erzielt, wobei die abgegebene Hochfrequenz-Spitzenleistung bei 2,5 GHz bis zu 2W betrug.In experiments with such circuit arrangements 10 , 10 'in RF power amplifiers for radio relay systems, with the arrangement of two identical stages in series, transmission pulses of a few microseconds were achieved at intervals of more than 200 ms, the high-frequency peak power being output at 2.5 GHz was up to 2W.

Claims (7)

1. Schaltungsanordnung zur geregelten Stabilisierung des Arbeitspunktes eines Hochfrequenz-Feldeffekttransistors, insbesondere eines Hochfrequenz-Leistungs- Feldeffekttransistors, bei der die mit dem Hochfrequenzeingang gekoppelte Gate-Elektrode und die mit dem Hochfrequenzausgang gekoppelte Drain-Elektrode jeweils über einen Kondensator gleichspannungsmäßig vom Ein- bzw. Ausgang entkoppelt sind und bei der eine Gleichstrom-Gegenkopplung in Form einer negativen und einer positiven Gleichspannung vorgesehen sind, von denen die Letztere über einen Widerstand mit der Drain-Elektrode gekoppelt ist, dadurch gekennzeichnet, daß parallel zum Drain-Widerstand (R 7) ein Widerstand (R 1) eines Spannungsteilers (21) und die Basis-Emitter-Strecke eines bipolaren Steuertransistors (T 1) vorgesehen sind, dessen Kollektor einerseits mit der Gate-Elektrode (12) des Feldeffekttransistors (11) und mindestens einem zu diesem parallelen Ladekondensator (C 2) und andererseits über einen Widerstand (R 4) mit der negativen Gleichspannung verbunden ist. 1. Circuit arrangement for the regulated stabilization of the operating point of a high-frequency field-effect transistor, in particular a high-frequency power field-effect transistor, in which the gate electrode coupled to the high-frequency input and the drain electrode coupled to the high-frequency output each have a DC voltage from the input or Output are decoupled and in which a direct current negative feedback is provided in the form of a negative and a positive direct voltage, the latter of which is coupled to the drain electrode via a resistor, characterized in that a parallel to the drain resistor ( R 7 ) Resistor ( R 1 ) of a voltage divider ( 21 ) and the base-emitter path of a bipolar control transistor ( T 1 ) are provided, the collector of which is on the one hand connected to the gate electrode ( 12 ) of the field effect transistor ( 11 ) and at least one charging capacitor parallel to the latter ( C 2 ) and on the other hand via a Resistor ( R 4 ) is connected to the negative DC voltage. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß dem Steuertransistor (T 1) ein bipolarer Kompensationstransistor (T 4) gegengeschaltet ist, dessen Emitter mit einem Abgriff (22) des Spannungsteilers (21) und dessen Basis mit der Basis des Steuertransistors (T 1) verbunden ist.2. A circuit arrangement according to claim 1, characterized in that the control transistor (T 1) being counter connected a bipolar compensating transistor (T 4) having its emitter connected to a tap (22) of the voltage divider (21) and its base connected to the base of the control transistor (T 1 ) is connected. 3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die negative Gleichspannung über eine steuerbare Schaltervorrichtung (T 2) im wesentlichen unmittelbar mit der Gate-Elektrode (12) des Feldeffekttransistors (11) koppelbar ist.3. Circuit arrangement according to claim 1 or 2, characterized in that the negative DC voltage via a controllable switch device ( T 2 ) is substantially directly coupled to the gate electrode ( 12 ) of the field effect transistor ( 11 ). 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die steuerbare Schaltervorrichtung durch einen Schalttransistor (T 2) gebildet ist, dessen Basis bzw. Gate-Elektrode mit einer gegenüber der negativen Gleichspannung positiven Impulsspannung verbindbar ist.4. A circuit arrangement according to claim 3, characterized in that the controllable switch device is formed by a switching transistor ( T 2 ), the base or gate electrode of which can be connected to a pulse voltage which is positive with respect to the negative DC voltage. 5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Schalttransistor ein bipolarer Transistor (T 2) ist, der mit einer Rückkopplungsdiode (D 3) zwischen Emitter und Basis versehen ist. 5. Circuit arrangement according to claim 4, characterized in that the switching transistor is a bipolar transistor ( T 2 ) which is provided with a feedback diode ( D 3 ) between the emitter and the base. 6. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß der Schalttransistor ein Schalt-Feldeffekttransistor ist.6. Circuit arrangement according to claim 4, characterized characterized in that the switching transistor Switching field effect transistor is. 7. Schaltungsanordnung nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in dem den Widerstand (R 4) enthaltenden Zweig zwischen der negativen Gleichspannung und der Gate-Elektrode (12) des Feldeffekttransistors (11) vor und/oder nach der Ankopplung des Ladekondensators (C 2) oder zwei eine Schaltdiode(n) (D 1, D 2) vorgesehen ist (sind).7. Circuit arrangement according to at least one of the preceding claims, characterized in that in the branch containing the resistor ( R 4 ) between the negative direct voltage and the gate electrode ( 12 ) of the field effect transistor ( 11 ) before and / or after the coupling of the charging capacitor ( C 2 ) or two a switching diode (s) ( D 1 , D 2 ) is (are).
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