DE3844958C2 - Power semiconductor element on substrate section - Google Patents

Power semiconductor element on substrate section

Info

Publication number
DE3844958C2
DE3844958C2 DE3844958A DE3844958A DE3844958C2 DE 3844958 C2 DE3844958 C2 DE 3844958C2 DE 3844958 A DE3844958 A DE 3844958A DE 3844958 A DE3844958 A DE 3844958A DE 3844958 C2 DE3844958 C2 DE 3844958C2
Authority
DE
Germany
Prior art keywords
region
epitaxial layer
type
area
fet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3844958A
Other languages
German (de)
Inventor
Masanori Fukunaga
Gourab Majumdar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority claimed from DE3821460A external-priority patent/DE3821460C2/en
Application granted granted Critical
Publication of DE3844958C2 publication Critical patent/DE3844958C2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H01L27/0211—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique adapted for requirements of temperature
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H01L29/1008—Base region of bipolar transistors of lateral transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H5/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection
    • H02H5/04—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection responsive to abnormal temperature
    • H02H5/044—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal non-electric working conditions with or without subsequent reconnection responsive to abnormal temperature using a semiconductor device to sense the temperature
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
    • H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

The power semiconductor element (1) is formed on a semiconductor substrate (9) first section. A temp. recognition element has a pn-barrier layer on a second section of the semiconductor substrate, acting onto the power element via the temp. dependence on the pn-barrier layer. The temp. recognition element transmits a signal, indicating the power element temp. The power element pref. comprises a FET (2). Alternately, it may contain a bipolar transistor, or an insulated gate transistor with a bipolar operating mode. The temp. recognition element has typically a bipolar transistor, acting by the temp. dependence of the bipolar transistor base-emitter voltage.

Description

Die Erfindung betrifft eine integrierte Halbleiteranord­ nung mit einem Leistungshalbleiterbauelement nach dem Oberbegriff des Hauptanspruches.The invention relates to an integrated semiconductor arrangement with a power semiconductor component according to Preamble of the main claim.

Derartige integrierte Halbleiteranordnungen mit einem Leistungshalbleiterbauelement sind bisher in der DE 30 07 403 A1 und der DE 26 44 597 A1, der CH 632 610 A5 und der EP 0 224 274 A1 offenbart.Such integrated semiconductor devices with one Power semiconductor components are so far in the DE 30 07 403 A1 and DE 26 44 597 A1, CH 632 610 A5 and EP 0 224 274 A1.

Die in der DE 35 37 004 A1 offenbarte integrierte Halb­ leiteranordnung mit einem als Vertikal-MOS-FET ausgebil­ deten Leistungsbauelement enthält keinen der Temperatur­ messung dienenden zusätzlichen Transistor.The integrated half disclosed in DE 35 37 004 A1 conductor arrangement with a vertical MOS-FET  The power component does not contain the temperature measurement serving additional transistor.

In der DE 30 07 403 A1, die eine Vorrichtung für den thermischen Schutz einer elektronischen Halbleiterkompo­ nente betrifft, enthält die integrierte Halbleiteranord­ nung zwar neben einem Leistungshalbleiterbauelement, das alternativ zu einer Darlington-Schaltung auch aus einem Vertikal-MOS-FET bestehen kann, zusätzlich zumindest ei­ nen der Temperaturmessung dienenden Bipolar-Transistor, jedoch ist dieser Bipolar-Transistor zwingend ein Vertikal-Transistor, weil dessen Kollektorzone als ge­ meinsame Zone mit einer Zone des Leistungshalbleiterbau­ elementes ausgebildet ist, wobei dies bei der Darling­ ton-Schaltung die Kollektorzone, bei dem Vertikal-MOS- FET hingegen die Drainzone ist.In DE 30 07 403 A1, which is a device for the thermal protection of an electronic semiconductor compo nente concerns, contains the integrated semiconductor device voltage in addition to a power semiconductor component that alternatively to a Darlington circuit also from one Vertical MOS-FET can exist, additionally at least one temperature measuring bipolar transistor, however, this bipolar transistor is imperative Vertical transistor because its collector zone as ge common zone with a zone of power semiconductor construction element is formed, this being the case with the darling ton circuit the collector zone where vertical MOS FET, however, is the drain zone.

Aus der EP 0 224 274 A1, die eine Halbleitervorrichtung mit Mitteln zum Schutz gegen Überhitzung betrifft, ist eine integrierte Halbleiteranordnung mit einem Lei­ stungshalbleiterbauelement in Form eines Vertikal-MOS- FETs und mit einer der Temperaturmessung dienenden Diode bekannt, wobei der Vertikal-MOS-FET jedoch in einem Halbleitersubstrat mit epitaktischer Schicht, die Diode hingegen auf einer Isolierschicht über der epitaktischen Schicht ausgebildet ist und nicht in dem Substrat des MOS-FETS.From EP 0 224 274 A1, which is a semiconductor device with means of protection against overheating an integrated semiconductor device with a Lei device semiconductor component in the form of a vertical MOS FETs and with a diode for temperature measurement known, but the vertical MOS-FET in one Semiconductor substrate with epitaxial layer, the diode however, on an insulating layer over the epitaxial Layer is formed and not in the substrate of the MOS-FETS.

Den beiden Schriften DE 26 44 597 A1 und CH 632 610 A5, die sich ebenfalls mit integrierten Halbleiteranordnun­ gen mit Temperatursensoren befassen, sind keine Ein­ zelheiten hinsichtlich des inneren Aufbaus der Halblei­ teranordnung entnehmbar, denn sie offenbaren lediglich die dazugehörigen Schaltpläne. The two documents DE 26 44 597 A1 and CH 632 610 A5, which are also integrated semiconductor devices temperature sensors are not on Details regarding the internal structure of the semi-lead Removable arrangement because they only reveal the associated circuit diagrams.  

Bei Leistungs-Halbleiterbauelementen wird üblicherweise ein Temperaturschutz-Netzwerk gebildet, um einen thermi­ schen Durchbruch aufgrund eines erheblichen Temperatur­ anstiegs zu vermeiden. Power semiconductor devices are commonly used a temperature protection network formed to a thermi breakthrough due to a significant temperature to avoid rising.  

Fig. 5 zeigt ein Beispiel eines herkömmlichen Schutz- Netzwerks. Fig. 5 zeigt ein Leistungselement 1, das durch einen n-Kanalfeldeffekttransistor vom Anrei­ cherungstyp 2 und eine Diode 3 gebildet wird, wobei die Diode 3 parallel zwischen der Source und dem Drain des Feldeffekttransistor 2 liegt. Die Source des Feldef­ fekttransistors 2 liegt an Masse, sein Drain ist mit einer Gleichspannungsquelle VDC über eine Last 4 ver­ bunden. Ein Steuersignal IN wird in das Gate des Tran­ sistors 2 über einen Treiber 5 eingegeben, um die Spannungssteuerung des Leistungselementes 1 zu bewir­ ken. In diesem Fall wird das Leistungselement 1 durch ein Ein-Aus-Steuersystem mit einem Binärpegelsignal als Steuersignal IN gesteuert, oder aber durch ein Impuls­ breitenmodulationssteuersystem, bei dem ein Impulsform­ signal verwendet wird. Andererseits ist ein gesonderter Temperatursensor 8, etwa ein Thermoelement, in der Nähe des Leistungselements 1 angeordnet, um die Temperatur des Leistungselements 1 zu erfassen. Ein Temperaturmeß­ signal mit einem Spannungswert, der der Meßtemperatur des Temperatursensors 6 entspricht, wird einem Fehler­ verstärker 7 eingegeben. Der Fehlerverstärker 7 ver­ gleicht das Temperaturerkennungssignal, das er von dem Temperatursensor 6 erhält, mit einer Bezugsspannung von 3, um bei Auftreten einer Temperatur des Leistungselements 1 über einen bestimmten Wert hinaus ein Temperaturwarn­ signal abzugeben, wobei dieses Tamperaturwarnsignal an einen anderen Eingangsanschluß des Treibers 5 aufgege­ ben wird. Fig. 5 shows an example of a conventional protective network. Fig. 5 shows a power element 1 , which is formed by an n-channel field effect transistor of the enrichment type 2 and a diode 3 , the diode 3 lying in parallel between the source and the drain of the field effect transistor 2 . The source of the field effect transistor 2 is connected to ground, its drain is connected to a DC voltage source V DC via a load 4 . A control signal IN is input to the gate of transistor 2 via a driver 5 in order to effect the voltage control of power element 1 . In this case, the power element 1 is controlled by an on-off-control system having a binary level as the control signal IN, or in which a pulse width modulation signal form is used control system by a pulse. On the other hand, a separate temperature sensor 8 , for example a thermocouple, is arranged in the vicinity of the power element 1 in order to detect the temperature of the power element 1 . A temperature measurement signal with a voltage value that corresponds to the measurement temperature of the temperature sensor 6 , an error amplifier 7 is entered. The error amplifier 7 ver similar to the temperature detection signal, which it receives from the temperature sensor 6 with a reference voltage of 3 to dispense signal, a temperature warning in the event of a temperature of the power element 1 over a certain value, said Tamperaturwarnsignal to another input terminal of the driver 5 is given up.

Die Betriebsweise des so aufgebauten Temperaturschutz- Netzwerks ist wie folgt. The operating mode of the temperature protection Network is as follows.  

Wenn das Leistungselement 1 in einem normalen Tempera­ turbereich ist, gibt der Verstärker 7 kein Temperatur­ warnsignal aus. Das Steuersignal IN läuft direkt durch den Treiber 5 und wird an das Gatter des Transistors 2 angelegt, wodurch der Betrieb des Leistungselements 1 ungehindert bleibt. Wenn die Temperatur des Leistungs­ elements 1 über den vorgegebenen Schwellenwert steigt, wird diese Temperatur von dem Temperatursensor 6 ermit­ telt, so daß der Fehlerverstärker 7 an den Treiber 5 das Temperaturwarnsignal ausgibt. Bei Anliegen des Temperaturwarnsignals schaltet der Treiber 5 den Aus­ gangsspannungspegel von "H" auf "L" in dem Fall eines Ein/Aus-Steuersystem, um das Leistungselement 1 auszu­ schalten. In dem Fall eines Steuersystems mit Impuls­ breitenmodulation dagegen moduliert der Treiber 5 die Impulsbreite des Ausgangs zu dem Treiber 5, um den Ausgang des Leistungselements 1 leistungsmäßig abzusenken. Die Tempera­ tur des Leistungselements 1 wird so abgesenkt, um einen thermischen Durchbruch zu verhindern. Die Diode 3 des Leistungselements 1 ist dazu eingerichtet, einen Strom in dem Leistungselement 1 zu überbrücken durch eine elektromotorische Gegenkraft der induktiven Last 4, wenn der Transistor 2 ausgeschaltet ist (Freilaufdiode).When the power element 1 is in a normal temperature range, the amplifier 7 does not issue a temperature warning signal. The control signal IN runs directly through the driver 5 and is applied to the gate of the transistor 2 , whereby the operation of the power element 1 remains unimpeded. If the temperature of the power element 1 rises above the predetermined threshold, this temperature is determined by the temperature sensor 6 , so that the error amplifier 7 outputs the temperature warning signal to the driver 5 . When the temperature warning signal is present, the driver 5 switches the output voltage level from “H” to “L” in the case of an on / off control system in order to switch off the power element 1 . In the case of a control system using pulse width modulation, however, modulates the driver 5, the pulse width of the output to the driver 5, in terms of performance to reduce the output of the power element. 1 The temperature of the power element 1 is lowered in order to prevent a thermal breakdown. The diode 3 of the power element 1 is set up to bridge a current in the power element 1 by a counter electromotive force of the inductive load 4 when the transistor 2 is switched off (free-wheeling diode).

Bei dei dem üblichen Temperatur-Schutznetzwerk für ein Leistungselement ist der Temperatursensor 6, etwa ein Thermoelement, gesondert ausgebildet außerhalb des Leistungselements 1, wie es oben beschrieben ist, wo­ durch das Element groß und teuer wird. Weiter besteht die Gefahr einer Abweichung zwischen der gemessenen Temperatur des Temperatursensors 6 und der tatsächli­ chen Temperatur des Leistungselements 1 in Abhängigkeit von den jeweiligen Bedingungen, etwa bei Vorliegen einer Wärmesenke und abhängig von der Befestigungsposi­ tion des Temperatursensors 6, was die Zuverlässigkeit des Schutzes gegen einen Durchbruch des Leistungsele­ ments 1 vermindert.In the usual temperature protection network for a power element, the temperature sensor 6 , for example a thermocouple, is designed separately outside the power element 1 , as described above, where the element makes it large and expensive. Furthermore, there is a risk of a deviation between the measured temperature of the temperature sensor 6 and the actual temperature of the power element 1 depending on the respective conditions, for example in the presence of a heat sink and depending on the fastening position of the temperature sensor 6 , which increases the reliability of the protection against one Breakthrough of the power element 1 reduced.

Der Erfindung liegt damit die Aufgabe zugrunde ein gegen einen thermischen Durchbruch gesichertes Lei­ stungselement zu schaffen, das bei geringerem Bauvolu­ men und geringeren Kosten mit größerer Zuverlässigkeit arbeitet.The invention is therefore based on the object Lei secured against thermal breakdown Stungselement to create that with less volume lower costs with greater reliability is working.

Diese Aufgabe wird gelöst durch eine Anordnung mit den Merkmalen des Patentanspruchs 1 und eine Anordnung mit den Merkmalen des Patentanspruchs 5.This problem is solved by an arrangement with the Features of claim 1 and an arrangement with the features of claim 5.

In einer Alternative bei Ausbildung des Temperaturerkennungselements als bipolarer Transistor zeichnet sich ein bevorzugtes Verfahren zur Herstellung eines solchen Leistungsele­ ments aus durch
In an alternative when the temperature detection element is designed as a bipolar transistor, a preferred method for producing such a power element is characterized by

  • - einen ersten Schritt, bei dem eine Epitaxial­ schicht eines ersten Leitungstyps mit geringer Verun­ reinigungskonzentration auf einem Halbleitersubstrat eines ersten Leitungstyps mit hoher Verunreinigungskon­ zentration eingebracht wird und eine Verunreinigung eines zweiten Leistungstyps sowohl in den Bereich des Leistungselements und des Bereichs des Temperaturerken­ nungselements eingebracht wird, wobei beide Bereiche auf einem oberen Schichtteil der Epitaxialschicht lie­ gen, wodurch erste und zweite Bereiche mit hoher Verun­ reinigungskonzentration vom zweiten Leitungstyp gebil­ det werden; - a first step in which an epitaxial layer of a first line type with low pollution cleaning concentration on a semiconductor substrate of a first line type with high impurity con concentration is introduced and an impurity of a second type of service both in the area of Power element and the range of temperature detection is introduced, both areas lie on an upper layer part of the epitaxial layer gen, whereby first and second areas with high pollution cleaning concentration of the second line type gebil be det;  
  • - einen zweiten Schritt, bei dem eine erste Isola­ tionsschicht auf größeren Flächen der Epitaxialschicht von geringer Verunreinigungskonzentration vom ersten Leitungstyp und den ersten und zweiten Bereichen hoher Verunreinigungskonzentration vom zweiten Leitungstyp gebildet werden und eine Polysiliziumschicht auf der ersten Isolationsschicht ausgebildet wird unter Aus­ nehmen eines Source-Bereichs auf dem Leistungsele­ ment und den Emitter- und Kollektor-Bereichen des Tem­ peraturerkennungselements;- a second step, in which a first isola tion layer on larger areas of the epitaxial layer of low impurity concentration from the first Line type and the first and second areas higher Second line type impurity concentration are formed and a polysilicon layer on the first insulation layer is formed under Aus take a source area on the power ele ment and the emitter and collector areas of the tem temperature detection element;
  • - einen dritten Schritt, bei dem die Polysilizium­ schicht als Maske zum Einbringen einer zweiten Verun­ reinigung in den oberen Schichtteil der Epitaxial­ schicht durch die erste Isolationsschicht verwendet wird, wodurch ein Bereich mit einer mittleren Verunrei­ nigungskonzentration vom zweiten Leitungstyp, der als Kanalbereich des Leistungselements dient, und ein Be­ reich mit einer mittleren Verunreinigungskonzentration vom zweiten Leitungstyp, die als Basisbereich des Tem­ peraturerkennungselements dient, gebildet werden,- a third step in which the polysilicon layer as a mask for introducing a second Verun cleaning in the upper layer part of the epitaxial layer used by the first insulation layer which creates an area with a medium amount of blur concentration of the second conductivity type, which as Channel area of the power element is used, and a Be rich with a medium concentration of impurities of the second conduction type, which is the basic area of Tem temperature detection element is used to be formed,
  • - einen vierten Schritt, bei dem ein Bereich der ersten Isolationsschicht, die nicht dem Bereich der bei dem zweiten Schritt gebildeten Polysiliziumschicht ent­ spricht, entfernt wird, und bei dem die verbleibende erste Isolationsschicht als eine Maske verwendet wird zum Einführen einer Verunreinigung vom ersten Leitungs­ typ in die oberen Schichtteile des ersten und des zweiten Bereichs mittlerer Verunreinigungskonzentration vom zweiten Leitungstyp, wodurch ein erster Bereich mit hoher Verunreinigungskonzentration eines ersten Lei­ tungstyps, der als Source-Bereich des Leistungselements dient, und zweite und dritte Bereiche hoher Verunreini­ gungskonzentrationen vom ersten Leitungstyp, die als Emitter- und Kollektorbereiche des Temperaturerken­ nungselements dienen, gebildet werden;- a fourth step in which an area of first insulation layer, which is not the area of the the polysilicon layer formed in the second step speaks, is removed, and in which the remaining first insulation layer is used as a mask to introduce contamination from the first pipe type in the upper layer parts of the first and the second range of average impurity concentration of the second conduction type, whereby a first area with high contamination concentration of a first lei device type, which is the source region of the power element  serves, and second and third areas of high pollution concentration of the first conductivity type, which as Emitter and collector areas of temperature detection serving element are formed;
  • - einen fünften Schritt, bei dem die in dem Bereich, der nicht dem Gatterbereich des Bereiches des Lei­ stungselements entspricht, die Polysiliziumschicht ent­ fernt wird und anschließend die auf den ersten und zweiten Bereichen mit mittlerer Verunreinigungskonzen­ tration vom zweiten Leitungstyp ausgebildete erste Isolationsschicht entfernt wird;- a fifth step, in which the in the area which is not the gate area of the area of the lei corresponds to the device, the polysilicon layer ent is removed and then the first and second areas with medium pollution concentration tration of the second conduction type trained first Insulation layer is removed;
  • - einen sechsten Schritt, bei dem eine zweite Isola­ tionsschicht auf der Oberfläche des Chips gebildet wird und anschließend Kontaktbohrungen ausgebildet werden, um einen Bereich auszusetzen, der sich erstreckt über den ersten Bereich mit mittlerer Verunreinigungskonzen­ tration vom zweiten Leitungstyp und den ersten Bereich mit hoher Verunreinigungskonzentration vom ersten Ver­ unreinigungstyp des Bereiches des Leistungselements und den zweiten Bereich mit hoher Verunreinigungskonzentra­ tion vom ersten Leitungstyp, den zweiten Bereich mit mittlerer Verunreinigungskonzentration vom zweiten Ver­ unreinigungstyp und dem dritten Bereich hoher Verunrei­ nigungskonzentration vom ersten Leitungstyp des Tempe­ raturerkennungselements; und- a sixth step involving a second isola tion layer is formed on the surface of the chip and then contact holes are formed, to expose an area that spans across the first area with medium pollution concentrations tration of the second line type and the first area with high impurity concentration from the first ver type of cleanliness of the area of the power element and the second area with high pollution concentration tion of the first line type, the second area with average impurity concentration from the second ver type of cleanliness and the third area of high pollution concentration of the first conductivity type of the Tempe nature recognition element; and
  • - einen siebten Schritt, bei dem eine erste Verbin­ dungsschicht gebildet wird, die mit dem zweiten Bereich zu verbinden ist, der sich erstreckt über den ersten Bereich mit mittlerer Verunreinigungskonzentration vom zweiten Leitungstyp und den ersten Bereich mit hoher Verunreinigungskonzentration vom ersten Leitungstyp und den zweiten Bereich hoher Verunreinigungskonzentration vom ersten Leitungstyp durch die Kontaktbohrungen, Bilden einer zweiten Verbindungsschicht, die durch die Kontaktbohrung zu verbinden ist mit dem zweiten Bereich mit mittlerer Verunreinigungskonzentration vom zweiten Leitungstyp, und Bilden einer dritten Verbindungs­ schicht, die durch die Kontaktbohrung mit einem dritten Bereich mit hoher Verunreinigung vom zweiten Leitungstyp zu verbinden ist.- a seventh step in which a first verb is formed with the second region is to be connected, which extends over the first Medium contamination area from second line type and the first area with high First conductivity type and  the second area of high impurity concentration from the first line type through the contact holes, Form a second connection layer through the Connect the contact hole to the second area with medium impurity concentration from the second Line type, and forming a third connection layer through the contact hole with a third High pollution area from second line type is to be connected.

Bei der zweiten Alternative und bei Ausbildung des Temperaturerkennungselements als MOS-Feldeffekttransistor zeichnet sich ein bevorzugtes Verfahren zur Herstellung des Leistungselements aus durch
In the second alternative and when the temperature detection element is designed as a MOS field-effect transistor, a preferred method for producing the power element is characterized by

  • - einen ersten Schritt, bei dem eine Epitaxial­ schicht eines ersten Leitungstyps mit geringer Verun­ reinigungskonzentration auf einem Halbleitersubstrat eines ersten Leitungstyps mit hoher Verunreinigungskon­ zentration gebildet wird und eine Verunreinigung eines zweiten Leitungstyps sowohl in den Bereich eines Lei­ stungselements und des Bereichs des Temperaturerken­ nungselements eingebracht wird, wobei beide Bereiche auf einem oberen Schichtteil der Epitaxialschicht lie­ gen, wodurch erste und zweite Bereiche mit hoher Verun­ reinigungskonzentration vom zweiten Leitungstyp gebil­ det werden,- a first step in which an epitaxial layer of a first line type with low pollution cleaning concentration on a semiconductor substrate of a first line type with high impurity con is formed and a contamination of a second line type both in the area of a lei and the range of temperature detection is introduced, both areas lie on an upper layer part of the epitaxial layer gen, whereby first and second areas with high pollution cleaning concentration of the second line type gebil be det
  • - einen zweiten Schritt, bei dem eine erste Isola­ tionsschicht auf größeren Flächen der Epitaxialschicht von geringer Konzentration vom ersten Leitungstyp und dem ersten und zweiten Bereichen gebildet hoher Verun­ reinigungskonzentration vom zweiten Leitungstyp gebil­ det werden und eine Polysiliziumschicht auf der ersten Isolationsschicht ausgebildet wird unter Ausklammerung eines Source-Bereichs des Leistungselement und des Source-Bereiches und des Drain-Bereiches des Tempera­ turerkennungselements,- a second step, in which a first isola tion layer on larger areas of the epitaxial layer of low concentration of the first conduction type and the first and second areas formed high pollution cleaning concentration of the second line type gebil be det and a polysilicon layer on the first  Isolation layer is formed with exclusion a source region of the power element and Source area and the drain area of the tempera door detection element,
  • - einen dritten Schritt, bei dem die Polysilizium­ schicht als Maske zum Einbringen einer zweiten Verun­ reinigung in den oberen Schichtteil der Epitaxial­ schicht durch die erste Isolationsschicht verwendet wird, wodurch ein Bereich mit einer mittleren Verunrei­ nigungskonzentration vom zweiten Leitungstyp, der als Kanalbereich des Leistungselements dient, und ein Be­ reich mit einer mittleren Verunreinigungskonzentration vom zweiten Leitungstyp, der als Kanalbereich des Tem­ peraturerkennungselements dient, gebildet werden,- a third step in which the polysilicon layer as a mask for introducing a second Verun cleaning in the upper layer part of the epitaxial layer used by the first insulation layer which creates an area with a medium amount of blur concentration of the second conductivity type, which as Channel area of the power element is used, and a Be rich with a medium concentration of impurities of the second conduction type, which is the channel area of the tem temperature detection element is used to be formed,
  • - einen vierten Schritt, bei dem ein Bereich der ersten Isolationsschicht, die nicht dem Bereich der bei dem zweiten Schritt gebildeten Polysiliziumschicht ent­ spricht, entfernt wird und bei dem die verbleibende erste Isolationsschicht als eine Maske verwendet wird zum Einführen einer Verunreinigung vom ersten Leitungs­ typ in die oberen Schichtteile des ersten und des zweiten Bereichs mittlerer Verunreinigungskonzentration vom zweiten Leitungstyp, wodurch ein erster Bereich mit hoher Verunreinigungskonzentration eines ersten Lei­ tungstyps, der als Source-Bereich des Leistungselements dient, und zweite und dritte Bereiche hoher Verunreini­ gungskonzentrationen vom ersten Leitungstyp, die als Source-Bereich und Drain-Bereich des Temperaturerken­ nungselements dienen, gebildet werden;- a fourth step in which an area of first insulation layer, which is not the area of the the polysilicon layer formed in the second step speaks, is removed and the remaining one first insulation layer is used as a mask to introduce contamination from the first pipe type in the upper layer parts of the first and the second range of average impurity concentration of the second conduction type, whereby a first area with high contamination concentration of a first lei device type, which is the source region of the power element serves, and second and third areas of high pollution concentration of the first conductivity type, which as Source area and drain area of the temperature detection serving element are formed;
  • - einen fünften Schritt, bei dem die Polysilizium­ schicht, die in den Bereichen des Bereiches des Lei­ stungselements und des Bereiches des Temperaturerken­ nungselements mit Ausnahme deren Gatterelemente ent­ fernt wird und anschließend die erste Isolations­ schicht, die auf dem ersten Bereich mittlerer Verunrei­ nigungskonzentration vom zweiten Leitungstyp ausgebil­ det sind, entfernt wird,- a fifth step in which the polysilicon layer that in the areas of the area of Lei  and the range of temperature detection ent with the exception of their gate elements ent is removed and then the first insulation layer that is on the first area of medium flaw second concentration type trained det are removed,
  • - einen sechsten Schritt, bei dem eine zweite Isola­ tionsschicht auf der Oberfläche des Chips gebildet wird und anschließend Kontaktbohrungen ausgebildet werden, um einen Bereich auszunehmen, der sich erstreckt über den ersten Bereich mit mittlerer Verunreinigungskonzen­ tration vom zweiten Leitungstyp und den ersten Bereich mit hoher Verunreinigungskonzentration vom ersten Ver­ unreinigungstyp des Bereiches des Leistungselements und den zweiten Bereich mit hoher Verunreinigungskonzentra­ tion vom ersten Leitungstyp, und den dritten Bereich hoher Verunreinigungskonzentration vom ersten Leitungs­ typ des Temperaturerkennungselements; und- a sixth step involving a second isola tion layer is formed on the surface of the chip and then contact holes are formed, to exclude an area that spans across the first area with medium pollution concentrations tration of the second line type and the first area with high impurity concentration from the first ver type of cleanliness of the area of the power element and the second area with high pollution concentration tion of the first line type, and the third area high contamination concentration from the first line type of temperature detection element; and
  • - einen siebten Schritt, bei dem eine erste Verbin­ dungsschicht gebildet wird, die mit dem zweiten Bereich zu verbinden ist, der sich erstreckt über den ersten Bereich mit mittlerer Verunreinigungskonzentration vom zweiten Leitungstyp und den ersten Bereich mit hoher Verunreinigungskonzentration vom ersten Leitungstyp und den zweiten Bereich hoher Verunreinigungskonzentration vom ersten Leitungstyp durch die Kontaktbohrungen, und eine zweite Verbindungsschicht, die durch die Kontakt­ bohrungen mit dem dritten Bereich hoher Verunreini­ gungskonzentration vom ersten Leitungstyp verbunden ist.- a seventh step in which a first verb is formed with the second region is to be connected, which extends over the first Medium contamination area from second line type and the first area with high First conductivity type and the second area of high impurity concentration from the first line type through the contact holes, and a second connection layer through the contact bores with the third area of high pollution concentration of the first conductivity type is.

Durch die Erfindung wird also ein Temperaturerkennungs­ element auf einem Halbleitersubstrat ausgebildet, das mit einem Leistungselement versehen ist. Es ist daher ein besonderer Temperatursensor nicht erforderlich, was zu einer Verringerung der Baugröße und der Kosten führt. Weiter kann eine erhöhte Temperatur des Lei­ stungselements genau von dem Temperaturerkennungsele­ ment erkannt werden, was zu einer höheren Zuverlässig­ keit der Verhinderung eines thermischen Durchbruchs des Leistungselements führt.The invention thus provides temperature detection element formed on a semiconductor substrate, the is provided with a power element. It is therefore a special temperature sensor does not require what to a reduction in size and cost leads. Furthermore, an increased temperature of the lei element exactly from the temperature detection element ment to be recognized, resulting in a higher reliability prevention of thermal breakdown of the Performance element leads.

Im Folgenden wird die Erfindung anhand der Figuren erläutert. Dabei zeigt:The invention is described below with reference to the figures explained. It shows:

Fig. 1 eine Schnittdarstellung eines Halblei­ terelements gemäß einem Ausfüh­ rungsbeispiel der Erfindung; Fig. 1 is a sectional view of a semiconductor element in accordance with an exemplary embodiment of the invention;

Fig. 2 und 3 Schnittdarstellungen, die die Herstel­ lung des in Fig. 1 gezeigten Halblei­ terelements verdeutlichen; FIGS. 2 and 3 are sectional views illustrating the manufacture of the semiconductor element shown in FIG. 1;

Fig. 4 eine Schnittdarstellung eines Halblei­ terelements nach einem zweiten Ausführungs­ beispiel und Fig. 4 is a sectional view of a semiconductor element for example and a second embodiment

Fig. 5 eine Schaltkreis zur Erläuterung eines herkömmlichen Halbleiterelementes bei der Verwendung. Fig. 5 is a circuit for explaining a conventional semiconductor element in use.

Fig. 1 ist eine Schnittdarstellung eines Halbleiter­ elements in einem ersten Ausführungsbeispiel der Erfindung. Bei diesem Ausführungsbeispiel wird ein Temperaturerkennungselement gebildet durch einen n-Kanal-MOS-Feldeffekttransistor mit lateralem Aufbau. Bei diesem Ausführungsbeispiel ist der Bereich 15 vom p-Typ eines Bereichs des Temperaturerkennungs­ elements als Kanalbereich verwendet und ein Bereich 16 vom n+-Typ wird als Quellenbereich eingesetzt, während ein weiterer Bereich 17 vom n+-Typ als Drain-Bereich verwendet wird. Eine Polysiliziumschicht 19 für eine Gatterelektrode wird durch eine Isolationsschicht 13 auf einem Bereich eines Bereiches 15 vom p-Typ zwischen der Quelle und dem Drain gebildet. Kontaktbohrungen 30 und 31 werden auf dem Bereich des Temperaturerkennungs­ elements der Isolationsschicht 18 ausgebildet. Eine Verbindungsschicht 24 wird mit dem Bereich 16 vom n+- Typ durch die Kontaktbohrung 30 verbunden. Eine AL- Verbindungsschicht 26 ist über einen Bereich 17 vom n+- Typ durch eine Kontaktbohrung 31 verbunden. Die Polysi­ liziumschicht 19 des Bereiches des Temperaturerkennungs­ elements ist mit einem Gatteranschluß G' verbunden, während die AL-Verbindungs-Schicht 26 mit einem Drain- Anschluß D' verbunden ist. Fig. 1 is a sectional view of a semiconductor element in a first embodiment of the invention. In this exemplary embodiment, a temperature detection element is formed by an n-channel MOS field-effect transistor with a lateral structure. In this embodiment, the p-type region 15 of a region of the temperature detection element is used as the channel region and an n + -type region 16 is used as the source region, while another n + -type region 17 is used as the drain region. A polysilicon layer 19 for a gate electrode is formed by an insulation layer 13 on a region of a p-type region 15 between the source and the drain. Contact bores 30 and 31 are formed on the area of the temperature detection element of the insulation layer 18 . A connection layer 24 is connected to the region 16 of the n + type through the contact hole 30 . An AL connection layer 26 is connected via a region 17 of the n + type by means of a contact hole 31 . The polysilicon layer 19 of the region of the temperature detection element is connected to a gate connection G ', while the AL connection layer 26 is connected to a drain connection D'.

Der Schaltungsaufbau dieses Halbleiterelements wird bei der tatsächlichen Verwirklichung durch Verbinden des Drain-Anschlusses D', des Gatteranschlusses D' und eines Quellenanschlusses S' am Ort des Elektroanschlus­ ses C, des Basisanschlusses B und des Emitteranschlus­ ses E des Temperaturerkennungselements 27 bewirkt. Die ersten vier Schritte der Herstellung eines Halblei­ terelements, wie dies in Fig. 1 dargestellt ist, ent­ sprechen denjenigen, wie sie in der Beschreibungseinleitung beschrieben sind. Sodann wird in einem fünften Schritt eine Polysiliziumschicht 19, die in der Nähe des Bereiches des Leistungselements und dem Bereich des Temperaturerkennungselements mit Aus­ nahme deren Gatterbereiche ausgebildet ist, entfernt. Eine Isolationsschicht 18a, die auf dem Bereich 12 vom p-Typ ausgebildet ist, wird entfernt, wie dies in Fig. 2 gezeigt ist. In einem sechsten Schritt wird eine Isolationsschicht 18b über die gesamte Chip-Oberfläche ausgebildet. Die Kontaktbohrungen 20, 30 und 31 werden ausgebildet, um einen Bereich auszusetzen, der sich über den Bereich 12 vom p-Typ und den Bereich 13 vom n+-Typ des Leistungselements und die Bereiche 16 und 17 vom n+-Typ des Bereiches des Temperaturerkennungsele­ ments gebildet, wie dies in Fig. 3 gezeigt ist. Schließlich wird in einem siebten Schritt die Al-Ver­ bindungs-Schicht 24, die mit dem Bereich zu verbinden ist, der sich über den Bereich 12 vom p-Typ und den Bereich 13 vom n+-Typ erstreckt über die Kontaktbohrun­ gen 20 gebildet, während eine Al-Verbindungs-Schicht 24 ausgebildet wird, so daß sie mit dem Bereich 16 vom n+- Typ durch die Kontaktbohrung 30 ausgebildet ist, wie dies in Fig. 1 gezeigt ist. Weiter wird eine Al- Verbindungs-Schicht 26 ausgebildet, die mit dem Bereich 17 vom n+-Typ durch die Kontaktbohrung 31 zu verbinden ist. Auch in dem Halbleiterelement, wie es in Fig. 1 gezeigt ist, kann das Temperaturerkennungselement in demselben Schritt gebildet werden wie die Bildung des Leistungselements, so daß die Anzahl der Herstellungs­ schritte gegenüber dem Stand der Technik nicht erhöht wird.The circuit construction of this semiconductor element is effected in actual implementation by connecting the drain terminal D ', the gate terminal D' and a source terminal S 'at the location of the electrical terminal C, the base terminal B and the emitter terminal E of the temperature detection element 27 . The first four steps of the manufacture of a semiconductor element, as shown in FIG. 1, correspond to those as described in the introduction to the description. Then, in a fifth step, a polysilicon layer 19 , which is formed in the vicinity of the region of the power element and the region of the temperature detection element with the exception of the gate regions thereof, is removed. An insulation layer 18 a, which is formed on the region 12 of the p-type, is removed, as shown in Fig. 2. In a sixth step, an insulation layer 18 b is formed over the entire chip surface. The contact bores 20 , 30 and 31 are formed to expose an area which extends over the area 12 of the p-type and the area 13 of the n + type of the power element and the areas 16 and 17 of the n + type of the area of the Temperature detection elements formed, as shown in Fig. 3. Finally, in a seventh step, the Al connection layer 24 , which is to be connected to the region which extends over the region 12 of the p-type and the region 13 of the n + type, is formed via the contact holes 20 , while an Al compound layer 24 is formed so that it is formed with the n + type region 16 through the contact hole 30 , as shown in FIG. 1. Furthermore, an Al connection layer 26 is formed, which is to be connected to the region 17 of the n + type through the contact bore 31 . Also in the semiconductor element, as shown in Fig. 1, the temperature detection element can be formed in the same step as the formation of the power element, so that the number of manufacturing steps is not increased compared to the prior art.

Das Halbleiterelement, wie es in Fig. 1 gezeigt ist, kann natürlich auch in der p-n-Polarität invertiert werden.The semiconductor element, as shown in FIG. 1, can of course also be inverted in the pn polarity.

Zudem kann eine epitaktische Schicht 10, die in der Fig. 1 vom n--Typ auf einem Halbleitersubstrat 9 von n+-Typ ausgebildet ist, derart mit entgegengesetzter Polarität ausgebildet werden, daß der Bipolar- Transistor als Diode geschaltet ist. In einem solchen Fall wird ein Be­ reich 15 als Kathodenbereich verwendet, während der Bereich 16 als An­ odenbereich verwendet wird.In addition, an epitaxial layer 10 , which is formed in FIG. 1 of the n - type on a semiconductor substrate 9 of the n + type, can be formed with opposite polarity such that the bipolar transistor is connected as a diode. In such a case, a region 15 is used as the cathode region, while the region 16 is used as the anode region.

Den ersten vier Herstellungsschritten wird sich dann in ein fünfter Schritt anschließen, nämlich daß eine Polysilikonschicht in einem Be­ reich, der Gatterbereich eines Bereiches eines Leistungselementes ist, entfernt wird. Nach weiteren Entfernen einer Isolationsschicht eines Be­ reiches 12 vom p-Typ, wie dies in Fig. 2 dargestellt wird, wird in einem sechsten Schritt eine Isolationsschicht 16 über die gesamte Chip- Oberfläche aufgebracht und sodann Kontaktbohrungen 20 ausgebildet, um einen Bereich auszunehmen, der sich über den Bereich 12 vom p-Typ und einen Bereich 13 vom n+-Typ des Bereiches des Leistungselementes zu er­ strecken und einen Bereich 16 vom n+-Typ und einen Bereich, der sich über den Bereich 15 vom p-Typ und einen Bereich 17 vom n+-Typ in einem Bereich eines Temperaturelementes erstreckt.The first four manufacturing steps will then be followed by a fifth step, namely that a polysilicon layer in a region that is the gate region of a region of a power element is removed. After further removing an insulation layer of a p-type region 12 , as shown in FIG. 2, an insulation layer 16 is applied over the entire chip surface in a sixth step and then contact holes 20 are formed in order to exclude an region which to extend over the area 12 of the p-type and an area 13 of the n + type of the area of the power element and an area 16 of the n + type and an area that extends over the area 15 of the p-type and a Area 17 of the n + type extends in an area of a temperature element.

In einem siebten Schritt wird eine Al-Verbindungsschicht 24 ausgebildet, die mit dem Bereich zu verbinden ist, der sich über den Bereich 12 vom p-Typ und dem Bereich 13 von n+-Typ über die Kontaktbohrungen 20 er­ streckt, sowie mit dem Bereich 17 vom n+-Typ durch die Kontaktbohrung 32. Auf den Bereich 17 vom n+-Typ des Bereiches des Temperaturerken­ nungselementes kann ggf. verzichtet werden, da dieser Bereich nicht er­ forderlich ist.In a seventh step, an Al connecting layer 24 is formed which is to be connected to the region which extends over the region 12 of the p-type and the region 13 of the n + type via the contact bores 20 , and with the region 17 of the n + type through the contact bore 32. The area 17 of the n + type of the area of the temperature detection element can be omitted if necessary, since this area is not required.

Eine Elektrode des Leistungselementes und eine massenseitige Elektrode (z. B. die Quellenelektrode in Fig. 1) des Temperaturerkennungselementes werden gemeinsam mit der Al-Verbindungsschicht 24, die an Masse zu legen ist, verbunden, um das Element mit einer höheren Integrationsdichte zu implementieren. Die an Masse liegende Elektrode des Leistungselementes und diejenige des Temperaturerkennungselementes können unabhängig vonei­ nander über verschiedene Verbindungsschichten an Masse liegen. An electrode of the power element and a ground side electrode (e.g., the source electrode in FIG. 1) of the temperature detection element are connected together with the Al connection layer 24 to be grounded to implement the element with a higher integration density. The grounded electrode of the power element and that of the temperature detection element can be connected to ground independently of one another via different connecting layers.

Fig. 4 ist eine Schnittdarstellung eines Halbleiter­ elements nach einem weiteren Beispiel entsprechend Anspruch 5 der Erfindung. In diesem Halbleiterelement ist ein einziger Chip vorgesehen mit einem Leistungselement und einem Temperaturelement auf diesem, sowie einem Steuerschalt­ kreisabschnitt zur Durchführung der Spannungssteuerung des Leistungselements auf der Grundlage eines Tempera­ turerkennungssignals von dem Temperaturerkennungsele­ ment. D. h., daß ein Steuerkreisabschnitt entsprechend einem Treiber, einem Fehlerverstärker, einem Widerstand prinzipiell entsprechend Fig. 5 ausgebildet ist als ein integrierter Schaltkreis in einem Bereich 36, der von einem Element­ isolationsbereich 34 vom p+-Typ und einem Zwischen­ schicht-Isolationsbereich 35 vom p--Typ getrennt ist, wie dies in Fig. 4 gezeigt ist. Eine Epitaxialschicht 10 vom n--Typ, die mit dem Leistungselement und dem Temperaturerkennungselement versehen ist, ist mit einem Halbleitersubstrat 9 vom n+-Typ über einen Bereich 37 vom n+-Typ verbunden. Der übrige Aufbau entspricht demjenigen des Ausführungsbeispiels, wie es in Fig. 1 gezeigt ist, es wird ein ähnlicher Effekt erreicht. Obwohl Fig. 4 das Beispiel zeigt, in dem das Leistungs­ element durch einen n-Kanal-Feldeffekttransistor vom Anreicherungstyp und das Temperaturerkennungselement durch einen npn bipolaren Transistor gebildet werden, können andere Arten von Leistungselementen und Tempera­ turerkennungselementen auf der Epitaxial­ schicht 10 vom n--Typ gebildet sein. Fig. 4 is a sectional view of a semiconductor element according to another example according to claim 5 of the invention. In this semiconductor element, a single chip is provided with a power element and a temperature element thereon, and a control circuit section for carrying out the voltage control of the power element on the basis of a temperature detection signal from the temperature detection element. That is, a control circuit section corresponding to a driver, an error amplifier, a resistor in principle shown in FIG. 5 is formed as an integrated circuit in a region 36 , which consists of an element isolation region 34 of the p + type and an interlayer insulation region 35 is separated from the p - type, as shown in FIG. 4. An n - type epitaxial layer 10 , which is provided with the power element and the temperature detection element, is connected to an n + type semiconductor substrate 9 via a region 37 of the n + type. The remaining structure corresponds to that of the exemplary embodiment as shown in FIG. 1, a similar effect is achieved. Although FIG. 4 shows the example in which the power element is formed by an enrichment type n-channel field effect transistor and the temperature detection element is formed by an npn bipolar transistor, other types of power elements and temperature detection elements can be formed on the epitaxial layer 10 from the n - - Type.

Weiter sind in der Fig. 4 auf der epitaktischen Schicht 10 vom n--Typ ein Bereich 12 vom p-Typ, der als Kanalbereich dient und ein Bereich 13 von n+-Typ, der als Quellenbereich dient, auf einem Leistungselementbereich in den oberen Schichtteil ausgebildet. Weiter sind ein Bereich 14 vom p+- Typ, ein Bereich 15 vom p-Typ, der als Basisregion dient, ein Bereich 16 von n+-Typ, der als Emitter-Bereich dient, und ein Bereich 17 vom n+-Typ, der als Kollektorbereich dient, als Temperaturerkennungsbereich in dem oberen Schichtteile der epitaktischen Schicht 10 vom n--Typ ausge­ bildet.Further, in FIG. 4, on the n - type epitaxial layer 10, there is a p type region 12 serving as a channel region and an n + type region 13 serving as a source region on a power element region in the upper ones Layer part formed. Furthermore, there are a region 14 of the p + type, a region 15 of the p type which serves as the base region, a region 16 of the n + type which serves as the emitter region, and a region 17 of the n + type, which serves as a collector region, forms a temperature detection region in the upper layer parts of the epitaxial layer 10 of the n - type.

Eine Isolationsschicht 18 SiO2 ist auf den jeweiligen Haupt­ flächen der epitaktischen Schicht vom n--Typ, den Bereichen 12 und 15 vom p-Typ und den Bereichen 13, 16 und 17 vom n+- Typ ausgebildet. Eine Polysilikonschicht 19 für eine Gatte­ relektrode ist in einem Teil der Isolationsschicht 16 in dem Bereich des Leistungselementes ausgebildet. Kontaktbohrungen 20, 21, 22, 23 sind jeweils in der Isolationsschicht 18 aus­ gebildet. Der Bereich 12 vom p-Typ und der Bereich 13 vom n+-Typ des Leistungselementbereiches sind mit einem Quellen­ anschluß S durch eine Al-Verbindungsschicht 24 über die Kon­ taktbohrung 20 verbunden, während der Bereich 16 vom n+-Typ des Temperaturerkennungselementes mit dem Quellenanschluß S entsprechend über die Al-Verbindung 24 durch die Kontaktboh­ rung 21 verbunden ist.An insulation layer 18 SiO 2 is formed on the respective main surfaces of the n - type epitaxial layer, the regions 12 and 15 of the p type and the regions 13 , 16 and 17 of the n + type. A polysilicon layer 19 for a gate electrode is formed in part of the insulation layer 16 in the area of the power element. Contact bores 20 , 21 , 22 , 23 are each formed in the insulation layer 18 . The area 12 of the p-type and the area 13 of the n + type of the power element area are connected to a source connection S through an Al connecting layer 24 via the contact bore 20 , while the area 16 of the n + type of the temperature detection element is connected to the Source terminal S is connected via the Al connection 24 through the Kontaktboh tion 21 .

Der Bereich 15 vom p-Typ des Temperaturerkennungselementbe­ reich ist mit einem Basisanschluß B über eine Al- Verbindungsschicht 25 durch die Kontaktbohrung 22 verbunden, während der Bereich 17 vom n+-Typ mit einem Kollektoran­ schluß C über eine Al-Verbindungsschicht 26 über die Kon­ taktbohrung 23 verbunden ist. Ein Gatteranschluß G des Lei­ stungselementes ist mit der Polisilikonschicht 19 verbunden, ein Drainanschluß D ist mit dem Halbleitersubstrat 9 vom n+-Typ verbunden.The region 15 of the p-type of the temperature detection element region is connected to a base connection B via an Al connection layer 25 through the contact hole 22 , while the region 17 of the n + type is connected to a collector connection C via an Al connection layer 26 via the con Clock bore 23 is connected. A gate terminal G of the power element is connected to the polysilicon layer 19 , a drain terminal D is connected to the n + -type semiconductor substrate 9 .

Claims (6)

1. Integrierte Halbleiteranordnung mit einem Lei­ stungshalbleiterbauelement, die auf einem Halbleitersub­ strat (9) mit darauf aufgebrachter epitaktischer Schicht (10) vom ersten Leitungstyp ausgebildet ist,
wobei das Leistungshalbleiterbauelement ein Vertikal-MOS-FET ist, dessen isolierte Gate- Elektrode (19) auf der freien Oberfläche einer epi­ taktischen Schicht (10) angeordnet ist,
wobei zu dem Vertikal-MOS-FET ein erster Bereich (12) vom zweiten Leistungstyp gehört, der an der Oberfläche der epitaktischen Schicht (10) ausgebil­ det ist, der sich teilweise bis unter die Gate- Elektrode (19) erstreckt und dort die Kanalzone bildet,
wobei zu dem Vertikal-MOS-FET ferner einer zweiter Bereich (13) vom ersten Leitungstyp gehört, der von der Oberfläche der epitaktischen Schicht (10) her in den ersten Bereich (12) beabstandet von dessen Rand eingebettet ist, der sich seitlich bis zur Gate-Elektrode (19) erstreckt und den Source- Bereich bildet,
und wobei bei dem Vertikal-MOS-FET die epitaktische Schicht (10) einen unterhalb der Gate-Elektrode (19) liegenden Oberflächenbereich aufweist, so daß die epitaktische Schicht (10) zusammen mit dem Halbleitersubstrat (9) die Drain-Zone bildet,
gekennzeichnet durch
  • 1. einen der Temperaturmessung dienenden MOS-Feld­ effekttransistor, der an der Oberfläche der epitak­ tischen Schicht (10) ausgebildet ist,
  • 2. mit einem dritten Bereich (15) vom zweiten Lei­ tungstyp als Basisbereich, in den ein vierter (16) und fünfter Bereich (17) vom ersten Leitungstyp eingebettet sind, die als Quellen- bzw. Drain- Bereich dienen,
    wobei der erste Bereich (12) zusammen mit dem drit­ ten Bereich (15) und der zweite Bereich (13) zusam­ men mit dem vierten (16) und fünften Bereich (17) in einem gemeinsamen Verfahrenschritt hergestellt sind, so daß die zusammen hergestellten Bereiche jeweils einander im thermischen Durchbruchverhalten entsprechen. (Fig. 1)
1. Integrated semiconductor arrangement with a power semiconductor component which is formed on a semiconductor substrate ( 9 ) with an epitaxial layer ( 10 ) of the first conductivity type applied thereon.
wherein the power semiconductor component is a vertical MOS-FET, the insulated gate electrode ( 19 ) of which is arranged on the free surface of an epitaxial layer ( 10 ),
wherein the vertical MOS-FET includes a first region ( 12 ) of the second power type, which is formed on the surface of the epitaxial layer ( 10 ) and which extends partially below the gate electrode ( 19 ) and there the channel zone educates
wherein the vertical MOS-FET further includes a second region ( 13 ) of the first conductivity type, which is embedded from the surface of the epitaxial layer ( 10 ) into the first region ( 12 ) spaced from the edge thereof, which extends laterally up to Extends gate electrode ( 19 ) and forms the source region,
and in the case of the vertical MOS-FET, the epitaxial layer ( 10 ) has a surface area lying below the gate electrode ( 19 ), so that the epitaxial layer ( 10 ) forms the drain zone together with the semiconductor substrate ( 9 ),
marked by
  • 1. a temperature measurement serving MOS field effect transistor, which is formed on the surface of the epitaxial table ( 10 ),
  • 2. with a third region ( 15 ) of the second line type as the base region, in which a fourth ( 16 ) and fifth region ( 17 ) of the first line type are embedded, which serve as source and drain regions,
    wherein the first region ( 12 ) together with the third region ( 15 ) and the second region ( 13 ) together with the fourth ( 16 ) and fifth region ( 17 ) are produced in a common process step, so that the regions produced together each correspond in thermal breakdown behavior. ( Fig. 1)
2. Integrierte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (9), auf das die epitaktischer Schicht (10) aufgebracht ist, vom gleicher Polarität wie die aufgebrachte epitakti­ schen Schicht (10) ist.2. Integrated semiconductor arrangement according to claim 1, characterized in that the semiconductor substrate ( 9 ), on which the epitaxial layer ( 10 ) is applied, is of the same polarity as the applied epitaxial layer ( 10 ). 3. Integrierte Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (9), auf das die epitaktischer Schicht (10) aufgebracht ist, eine entgegengesetzte Polarität zu der aufgebrachten epitaktischen Schicht (10) aufweist.3. Integrated semiconductor arrangement according to claim 1, characterized in that the semiconductor substrate ( 9 ) on which the epitaxial layer ( 10 ) is applied has an opposite polarity to the applied epitaxial layer ( 10 ). 4. Integrierte Halbleiteranordnung nach einem der vor­ angehenden Ansprüche, dadurch gekennzeichnet, daß der MOS-Feldeffekttransistor vom n-Kanal Typ ist und latera­ len Aufbau besitzt.4. Integrated semiconductor device according to one of the before aspiring claims, characterized in that the MOS field effect transistor is of the n-channel type and latera len structure. 5. Integrierte Halbleiteranordnung mit einem Lei­ stungshalbleiterbauelement, die auf einem Halbleitersub­ strat (9) mit darauf aufgebrachter epitaktischer Schicht (10) vom ersten Leitungstyp ausgebildet ist,
wobei das Leistungshalbleiterbauelement ein Vertikal-MOS-FET ist, dessen isolierte Gate- Elektrode (19) auf der freien Oberfläche der epi­ taktischen Schicht (10) angeordnet ist,
wobei zu dem Vertikal-MOS-FET ein erster Bereich (12) vom zweiten Leitungstyp gehört, der an der Oberfläche der epitaktischen Schicht (10) ausgebil­ det ist, der sich teilweise bis unter die Gate- Elektrode (19) erstreckt und dort die Kanalzone bildet,
wobei zu dem Vertikal-MOS-FET ferner einer zweiter Bereich (13) vom ersten Leitungstyp gehört, der von der Oberfläche der epitaktischen Schicht (10) her in den ersten Bereich (12) beabstandet von dessen Rand eingebettet ist, der sich seitlich bis zur Gate-Elektrode (19) erstreckt und den Source- Bereich bildet, und
wobei bei dem Vertikal-MOS-FET die epitaktische Schicht (10) einen unterhalb der Gate-Elektrode (19) liegenden Oberflächenbereich aufweist, so daß die epitaktische Schicht (10) zusammen mit dem Halbleitersubstrat (9) die Drain-Zone bildet,
gekennzeichnet durch
  • 1. eine entgegengesetzte Polarität des Halbleitersub­ strat (9) zu der aufgebrachten epitaktischen Schicht (10),
  • 2. einen der Temperaturmessung dienenden lateralen Bipolar-Transistor, der an der Oberfläche der epi­ taktischen Schicht (10) ausgebildet ist,
  • 3. mit einem dritten Bereich (15) vom zweiten Lei­ tungstyp als Basisbereich, in den ein vierter (16) und fünfter Bereich (17) vom ersten Leitungstyp eingebettet sind, die als Kollektor- bzw. Emitter- Bereich dienen,
    wobei der erste Bereich (12) zusammen mit dem drit­ ten Bereich (15) und der zweite Bereich (13) zusam­ men mit dem vierten (16) und fünften Bereich (17) in einem gemeinsamen Verfahrenschritt hergestellt sind, so daß die zusammen hergestellten Bereiche jeweils einander im thermischen Durchbruchverhalten entsprechen. (Fig. 4)
5. Integrated semiconductor arrangement with a power semiconductor component which is formed on a semiconductor substrate ( 9 ) with an epitaxial layer ( 10 ) of the first conductivity type applied thereon.
wherein the power semiconductor component is a vertical MOS-FET, the insulated gate electrode ( 19 ) of which is arranged on the free surface of the epitaxial layer ( 10 ),
wherein the vertical MOS-FET includes a first region ( 12 ) of the second conductivity type, which is formed on the surface of the epitaxial layer ( 10 ) and which extends partially below the gate electrode ( 19 ) and there the channel zone educates
wherein the vertical MOS-FET further includes a second region ( 13 ) of the first conductivity type, which is embedded from the surface of the epitaxial layer ( 10 ) into the first region ( 12 ) spaced from the edge thereof, which extends laterally up to Extends gate electrode ( 19 ) and forms the source region, and
in the case of the vertical MOS-FET, the epitaxial layer ( 10 ) has a surface area below the gate electrode ( 19 ), so that the epitaxial layer ( 10 ) forms the drain zone together with the semiconductor substrate ( 9 ),
marked by
  • 1. an opposite polarity of the semiconductor substrate ( 9 ) to the applied epitaxial layer ( 10 ),
  • 2. a lateral bipolar transistor used for temperature measurement, which is formed on the surface of the epitaxial layer ( 10 ),
  • 3. with a third region ( 15 ) of the second line type as the base region, in which a fourth ( 16 ) and fifth region ( 17 ) of the first line type are embedded, which serve as a collector or emitter region,
    wherein the first region ( 12 ) together with the third region ( 15 ) and the second region ( 13 ) together with the fourth ( 16 ) and fifth region ( 17 ) are produced in a common process step, so that the regions produced together each correspond in thermal breakdown behavior. ( Fig. 4)
6. Integrierte Halbleiteranordnung nach Anspruch 5, dadurch gekennzeichnet, daß der Bipolar-Transistor als Diode geschaltet ist.6. Integrated semiconductor arrangement according to claim 5, characterized in that the bipolar transistor as Diode is switched.
DE3844958A 1987-09-28 1988-06-25 Power semiconductor element on substrate section Expired - Fee Related DE3844958C2 (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24306387 1987-09-28
DE3821460A DE3821460C2 (en) 1987-09-28 1988-06-25 Integrated semiconductor device with overload protection

Publications (1)

Publication Number Publication Date
DE3844958C2 true DE3844958C2 (en) 1999-04-22

Family

ID=25869446

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3844958A Expired - Fee Related DE3844958C2 (en) 1987-09-28 1988-06-25 Power semiconductor element on substrate section

Country Status (1)

Country Link
DE (1) DE3844958C2 (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2644597A1 (en) * 1976-10-02 1978-04-06 Philips Patentverwaltung Integrated circuit overload protection temp. sensor - uses two conducting semiconductor paths and voltage drop comparison
DE3007403A1 (en) * 1979-02-27 1980-09-04 Ates Componenti Elettron DEVICE FOR THERMAL PROTECTION OF AN ELECTRONIC SEMICONDUCTOR COMPONENT
CH632610A5 (en) * 1978-09-01 1982-10-15 Centre Electron Horloger REFERENCE VOLTAGE SOURCE REALIZED IN THE FORM OF AN INTEGRATED CIRCUIT WITH MOS TRANSISTORS.
DE3537004A1 (en) * 1984-10-23 1986-04-24 Rca Corp., Princeton, N.J. VDMOS BLOCK
EP0224274A2 (en) * 1985-11-29 1987-06-03 Nippondenso Co., Ltd. Semiconductor device with protective means against overheating

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2644597A1 (en) * 1976-10-02 1978-04-06 Philips Patentverwaltung Integrated circuit overload protection temp. sensor - uses two conducting semiconductor paths and voltage drop comparison
CH632610A5 (en) * 1978-09-01 1982-10-15 Centre Electron Horloger REFERENCE VOLTAGE SOURCE REALIZED IN THE FORM OF AN INTEGRATED CIRCUIT WITH MOS TRANSISTORS.
DE3007403A1 (en) * 1979-02-27 1980-09-04 Ates Componenti Elettron DEVICE FOR THERMAL PROTECTION OF AN ELECTRONIC SEMICONDUCTOR COMPONENT
DE3537004A1 (en) * 1984-10-23 1986-04-24 Rca Corp., Princeton, N.J. VDMOS BLOCK
EP0224274A2 (en) * 1985-11-29 1987-06-03 Nippondenso Co., Ltd. Semiconductor device with protective means against overheating

Similar Documents

Publication Publication Date Title
DE3821460C2 (en) Integrated semiconductor device with overload protection
DE3821065C2 (en)
DE4122347C2 (en) MOSFET semiconductor device with integrated surge voltage protection element
DE102004022376B4 (en) A semiconductor device having a RESURF structure, a method of manufacturing such a semiconductor device and methods for evaluating a manufacturing process of such a semiconductor device
DE3229250C2 (en)
DE3720156C2 (en)
DE4109183C2 (en) MOS semiconductor device with current detector connection
DE2214935C2 (en) Integrated MOS circuit
DE4107909C2 (en) Field effect semiconductor device and manufacturing method therefor
DE3121224C2 (en) MOS transistor for high operating voltages
DE3852444T2 (en) Method of manufacturing an insulated gate semiconductor device.
DE2916364C2 (en)
DE3806164C2 (en)
DE10239281A1 (en) Membrane type gas sensor and method of manufacturing the same
DE1564547B2 (en) Integrated, monolithic semiconductor circuit and process for its manufacture
DE19711729A1 (en) Horizontal field effect transistor
DE2824419C2 (en) Field effect transistor and process for its manufacture
DE4042163A1 (en) METHOD FOR PRODUCING A SEMICONDUCTOR DEVICE
DE3131322A1 (en) INTEGRATED SEMICONDUCTOR CIRCUIT DEVICE
DE69117988T2 (en) Semiconductor device with charge transfer device, MOSFETs and bipolar transistors - all formed in a single semiconductor substrate
DE69825095T2 (en) Electronic temperature measuring device and electronic switching device containing the same
DE69026675T2 (en) MIS capacity element
DE69032255T2 (en) Monolithic semiconductor device with CCD, bipolar and MOS structures
DE3608418C2 (en)
DE3844958C2 (en) Power semiconductor element on substrate section

Legal Events

Date Code Title Description
Q172 Divided out of (supplement):

Ref country code: DE

Ref document number: 3821460

8142 Declaration for partition to be considered as not given as to paragraph 39 or 60
8110 Request for examination paragraph 44
8170 Reinstatement of the former position
8125 Change of the main classification

Ipc: H01L 23/62

AC Divided out of

Ref country code: DE

Ref document number: 3821460

Format of ref document f/p: P

AC Divided out of

Ref country code: DE

Ref document number: 3821460

Format of ref document f/p: P

D2 Grant after examination
8320 Willingness to grant licences declared (paragraph 23)
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee