DE3839422A1 - Device for suppressing noise spikes within data bits of a demodulated FSK signal - Google Patents

Device for suppressing noise spikes within data bits of a demodulated FSK signal

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DE3839422A1
DE3839422A1 DE19883839422 DE3839422A DE3839422A1 DE 3839422 A1 DE3839422 A1 DE 3839422A1 DE 19883839422 DE19883839422 DE 19883839422 DE 3839422 A DE3839422 A DE 3839422A DE 3839422 A1 DE3839422 A1 DE 3839422A1
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nand
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Hans Dipl Ing Fuhrmann
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
    • H04L27/14—Demodulator circuits; Receiver circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
    • H04L25/068—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate

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  • Engineering & Computer Science (AREA)
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Abstract

The invention relates to a device for suppressing noise spikes within data bits of a demodulated FSK signal. In the invention, a shift register (2) clocked by a generator (1) is connected to a receiver, the n-cells of which shift register in each case have a non-inverted output (Q1...Qn) and an inverted output (/Q1.../Qn), the non-inverted outputs (Q1...Qn) being connected to a first NAND component (3) and the inverted outputs (/Q1.../Qn) being connected to a second NAND component (4), the output of the first NAND component (3) being connected to the setting input (5) of a memory component (5) and the output of the second NAND component (4) being connected to the RESET input (R) of the memory component (5) which has a non-inverted output (Q) and an inverted output (/Q). <IMAGE>

Description

Die Erfindung betrifft eine Einrichtung nach dem Oberbegriff des Pa­ tentanspruchs 1.The invention relates to a device according to the preamble of Pa claim 1.

Bei der Datenausgabe von demodulierten FSK-Signalen kann es durch induktive Störeinflüsse zum Auftreten sogenannter "Störnadeln" kommen. Das bedeutet, daß eine oder mehrere HF-Perioden der jeweiligen Fre­ quenzlage durch die auftretenden Störungen so verfälscht werden, daß sie das Vorhandensein der jeweils anderen Frequenzlage vortäuschen. Jeder FSK-Empfänger, insbesondere solche, die die Periodenlängen digi­ tal ausmessen, erkennen diese Ablage und geben sie als Nadel innerhalb des jeweiligen Status aus, das heißt innerhalb eines "H"-Signals kann eine "L"-Nadel bzw. innerhalb eines "L"-Signals eine "H"-Nadel auf­ treten. Die Länge dieser Nadel kann je nach Amplitude des oder der Störer ein oder mehrere HF-Periodenlängen betragen. Fällt nun die Ab­ tastflanke des Schnittstellenbausteins (UART) zeitlich mit einer solchen Störnadel zusammen, so wird das gesamte Datenwort, unter Um­ ständen ein längeres Datentelegramm, als fehlerhaft verworfen.When data is output from demodulated FSK signals, Inductive interference can lead to the appearance of so-called "interference needles". This means that one or more RF periods of the respective Fre quenzlage are falsified by the disturbances that occur that they simulate the presence of the other frequency position. Every FSK receiver, especially those that digi the period lengths Measure the valley, recognize this storage and enter it as a needle inside of the respective status, that is, within an "H" signal an "L" needle or an "H" needle within an "L" signal to step. The length of this needle can vary depending on the amplitude of the or the Interferers are one or more RF period lengths. Now falls off tactile edge of the interface block (UART) with a time such a pin, the entire data word, under Um there would be a longer data telegram than rejected with errors.

Die Aufgabe besteht daher darin, solche Störnadeln sicher zu unterdrüc­ ken, ohne dabei das Datensignal unzulässig zu verfälschen. The task is therefore to safely suppress such interference needles without falsifying the data signal.  

Die Aufgabe wird nach der Erfindung durch die in den Patentansprüchen angegebenen Maßnahmen gelöst.The object is achieved according to the invention by the in the claims specified measures solved.

Die Erfindung wird im folgenden anhand von Zeichnungen an einem Ausfüh­ rungsbeispiel erläutert.The invention is in the following with reference to drawings of an embodiment Example explained.

In Fig. 1 ist die Einrichtung nach der Erfindung dargestellt. Die Daten werden einem von einem Taktgenerator 1 getakteten Schieberegister 2 zu­ geführt. Getaktet wird das Schieberegister mit der Generatorfrequenz f G .In Fig. 1 the device according to the invention is shown. The data are fed to a shift register 2 clocked by a clock generator 1 . The shift register is clocked at the generator frequency f G.

Die Ausgänge Q 1 bis Q n des Schieberegisters werden auf einen ersten NAND-Bau­ stein 3 mit n-Eingängen gelegt. Die invertierten Ausgänge 1 bis n des Schieberegisters 2 werden auf einen zweiten NAND-Baustein 4 gelegt.The exitsQ 1 toQ n  of the shift register are on a first NAND build stone3rd Withn-Inputs. The inverted outputs 1 to n   of the shift register2nd are on a second NAND block4th placed.

Der Ausgang des ersten NAND-Bausteins 3 liegt dann und nur dann auf "L"- Signal, wenn alle n-Ausgänge des Schieberegisters auf "H"-Signal liegen. Das ist nur dann der Fall, wenn während n auf einander folgenden Takten der Eingang des Schieberegisters unverändert auf "H" liegt. Das erst­ malige Auftreten eines "L"-Signals am Ausgang des NAND-Bausteines 3 setzt den nachfolgenden Speicherbaustein 5. Der Speicherausgang geht dann auf "H"-Signal.The output of the first NAND module 3 is then only on the "L" signal if all n outputs of the shift register are on the "H" signal. This is only the case if the input of the shift register remains unchanged at "H" during n successive clock cycles. The first occurrence of an "L" signal at the output of the NAND module 3 sets the subsequent memory module 5 . The memory output then goes to an "H" signal.

Wird in der Folge der Eingang D des Schieberegisters 2 auch nur für eine Taktperiode wieder "L", so bleibt dennoch der Ausgang Q des Spei­ cherbausteins 5 unverändert "H", da die Eingangsbedingung des ersten NAND-Bausteins 3 nicht erfüllt ist.If the input D of the shift register 2 is again "L" for only one clock period, the output Q of the memory module 5 remains "H" as the input condition of the first NAND module 3 is not met.

Der zweite NAND-Baustein 4 wird dann und nur dann erfüllt, wenn alle Ausgänge des Schieberegisters 2 gleichzeitig auf "H"-Signal sind. Das ist erstmalig der Fall, wenn während n-Eingangstakten das Ein­ gangssignal unverändert "L"-Signal liegt. Jetzt wird der Speicherbau­ stein zurückgesetzt. Das Ausgangssignal geht wieder auf "L". Durch die Schaltung erfährt das Signal eine Verzögerung vonThe second NAND block4th will be fulfilled if and only if all Exits  of the shift register2nd are simultaneously on "H" signal. This is the first time when duringn- Input clocks the one output signal unchanged "L" signal. Now the storage building stone reset. The output signal goes back to "L". By the circuit experiences a signal delay of

Damit werden Störnadeln der LängeIn order to become stubborn needles of length

unterdrückt. suppressed.  

Ordnet man vor jedem Eingang eines NAND-Bausteines einen Kontakt R an, wie aus der Fig. 2 zu ersehen ist, so kann bei unveränderter Ge­ samtverzögerung die Länge der zu unterdrückenden Nadeln variiert werden. Auch die Länge der "H"- bzw. "L"-Nadeln kann getrennt einge­ stellt werden.If one arranges a contact R in front of each input of a NAND module, as can be seen from FIG. 2, the length of the needles to be suppressed can be varied while the overall delay remains unchanged. The length of the "H" or "L" needles can be set separately.

Statt des R-S-Speicherbausteins 5 kann ein Speicherbaustein mit einem zusätzlichen Takteingang vorgesehen werden. Die wirksame Flanke des Taktes muß invers zu der wirksamen Flanke des Taktes am Eingang des Schieberegisters sein. Dadurch erreicht man, daß alle Ausgänge des Schieberegisters einen stabilen Zustand eingenommen haben, bevor die Abfrage erfolgt.Instead of the RS memory module 5 , a memory module with an additional clock input can be provided. The effective edge of the clock must be inverse to the effective edge of the clock at the input of the shift register. This ensures that all outputs of the shift register have reached a stable state before the query takes place.

Der Vorteil der Erfindung besteht darin, daß keine ungültigen Daten mehr infolge von Störnadeln innerhalb der Datenbits vorkommen.The advantage of the invention is that no invalid data more due to spike pins within the data bits.

Claims (3)

1. Einrichtung zur Unterdrückung von Störnadeln innerhalb von Da­ tenbits eines demodulierten FSK-Signals, dadurch gekennzeichnet, daß an einen Empfänger ein von einem Generator (1) getaktetes Schieberegister (2) angeschlossen ist, dessen n-Zellen je einen nicht invertierten (Q) und einen invertierten Ausgang ( ) be­ sitzen, wovon die nicht invertierten Ausgänge (Q 1 bis Qn) mit einem ersten NAND-Baustein (3) und die invertierten Ausgänge ( 1 bis Qn) mit einem zweiten NAND-Baustein (4) verbunden sind, und daß der Ausgang des ersten NAND-Bausteins (3) an den Setzeingang eines Speicherbausteins (5) und der Ausgang des zweiten NAND-Bau­ steins (4) an den RESET-Eingang des Speicherbausteins (5) ange­ schlossen sind, der einen nicht invertierten (Q) und einen in­ vertierten ()-Ausgang besitzt.1. Device for suppression of interference needles within Da ten bits of a demodulated FSK signal, characterized,  that to a receiver one from a generator (1) clocked Shift register (2nd) is connected, whosen- cells one each not inverted(Q) and an inverted output ( ) be sit, of which the non-inverted outputs (Q 1 toQn) With a first NAND block (3rd) and the inverted outputs ( 1  toQn) with a second NAND block (4th) are connected, and that the output of the first NAND block (3rd) to the set entrance a memory block (5) and the exit of the second NAND building stone (4th) to the RESET input of the memory module (5) attached are closed, the one not inverted(Q) and one in vertical()-Output owns. 2. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß vor jedem Eingang der NAND-Bausteine je ein Kontakt angeord­ net ist. 2. Device according to claim 1, characterized, that a contact is arranged in front of each input of the NAND modules is not.   3. Einrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein Speicherbaustein mit einem zusätzlichen Takteingang vor­ gesehen ist.3. Device according to claim 1, characterized, that a memory chip with an additional clock input before is seen.
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