DE3834938C1

DE3834938C1 -

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Publication number: DE3834938C1
Application number: DE3834938A
Authority: DE
Inventors: Horst Prof. Dipl.-Phys. Dr. 4790 Paderborn De Ziegler; Gerald Dipl.-Phys.-Ing. 4782 Erwitte De Riemer
Original assignee: Individual
Current assignee: Individual
Priority date: 1988-10-13
Filing date: 1988-10-13
Publication date: 1989-12-07
Also published as: DE58901716D1; EP0438469B1; EP0438469A1; WO1990004219A1

Abstract

Circuit for digitally recording analog information, in particular the time interval between two consecutive states of at least one signal or the amplitude of said signal. Said circuit includes an integration condensator (23), which is charged during a charge phase with a tension Uc1, representing the analog information, over a parallel circuit including a first resistance (13) and a second resistance (17). At the end of the charge phase, a first switch (15), which is controlled by a control device (9) and connected in series with the first resistance (13), interrupts the flow of current through the first resistance (13), so that during the ensuing charge modification phase, the integration condensator (23) is charged only over the second resistance (17) until the condensator tension Uc reaches a predetermined threshold value Uc2 controlled by a comparator (5). The second resistance (17) has a higher resistance parameter R2 than the first resistance (13), so that the charge-time constant tau 2 during the charge modification phase is greater than the charge-time constant tau 1 during the charge phase. During the charge modification phase, which is generally longer than the charge phase, a counter (7) counts the periodical timing pulses of a reference phase signal. At the end of the charge modification phase, the result provided by the counter (7) is read and further processed by an evaluation device to obtain a digital value for the analog information.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur di gitalen Erfassung einer analogen Information, insbeson dere des Zeitabstandes zweier aufeinanderfolgender Zu stände wenigstens eines Signals oder der Amplitude des Signals, gemäß dem Oberbegriff des Anspruchs 1.The invention relates to a circuit arrangement for di gital capture of analog information, in particular that of the time interval between two successive zu at least one signal or the amplitude of the Signals, according to the preamble of claim 1.

Eine Schaltungsanordnung zur Erfassung von Zeitabstän den, insbesondere zur Messung von kleinen Zeitabständen im Submillisekundenbereich, die mit konventionellen digitalen Zeitabstandsmeßeinrichtungen nicht oder nur mit unzureichender Auflösung bestimmt werden können, umfaßt einen Integrationskondensator, der über eine Ladeschaltung auf eine die analoge Information re präsentierende Spannung ladbar ist, und eine Ladungs änderungsschaltung, die die Spannung des Integrations kondensators mit einer Änderungsrate kleiner als die der Ladeschaltung ändert. Ein Komparator vergleicht die Spannung an dem Integrationskondensator mit einem vorbestimmten Schwellenwert. Ferner ist ein Zähler vorgesehen, welcher während der Änderung der Spannung des Integrationskondensators mittels der Ladungsände rungsschaltung bis zum Erreichen des vorbestimmten Schwellenwertes periodische Taktimpulse zählt.A circuit arrangement for the detection of time intervals the, especially for measuring small time intervals in the submillisecond range with conventional digital distance measuring devices not or only can be determined with insufficient resolution, comprises an integration capacitor which has a Charging circuit on a the analog information right presenting voltage is chargeable, and a charge change circuit that the voltage of the integration capacitor with a rate of change less than that the charging circuit changes. A comparator compares that Voltage on the integration capacitor with a predetermined threshold. There is also a counter provided which during the change in voltage of the integration capacitor by means of the charge edges circuit until reaching the predetermined Threshold periodic clock pulses counts.

Nachdem der Integrationskondensator über die Ladeschal tung auf eine die analoge Information repräsentierende Spannung geladen worden ist, ändert die Ladungsände rungsschaltung die Spannung am Integrationskondensator bis zum Erreichen des durch den Komparator überwachten Schwellenwertes. Die Dauer dieser Spannungsänderung des Integrationskondensators mittels der Ladungsänderungs schaltung hängt einerseits von vorbestimmten Parametern der Schaltungsanordnung und andererseits von dem Wert der die analoge Information repräsentierenden Integra tionskondensatorspannung ab. Nach Ablauf der Spannungs änderung am Integrationskondensator stellt das Zähler gebnis des Zählers eine digitale Information über die Dauer der Spannungsänderung und damit auch über den Wert der analogen Information dar.After the integration capacitor on the charger on a representative of the analog information Voltage has been charged changes the charge levels circuit the voltage at the integration capacitor until it is monitored by the comparator Threshold. The duration of this voltage change of the Integration capacitor by means of the charge change circuit depends on the one hand on predetermined parameters the circuit arrangement and on the other hand by the value the integra representing the analog information tion capacitor voltage. After the voltage has expired The counter makes a change to the integration capacitor result of the counter a digital information about the Duration of the voltage change and thus also over the Value of the analog information.

Bei der konventionellen digitalen Messung von Zeit intervallen auf der Grundlage des Auszählens von Flan ken periodischer Taktpulse eines Referenztaktsignals bekannter Periodendauer stellt sich das Problem, daß der Beginn bzw. das Ende des Zeitintervalls im allge meinen nicht mit einer Flanke des Referenztaktsignals zusammenfällt. Der Zeitabstand zwischen dem Beginn des Meßzeitintervalls und dem Auftreten der ersten, ein Zählergebnis auslösenden Flanke des Referenztaktsignals wird nicht richtig erfaßt, da keine vollständige Refe renztaktperiode auf diesen Zeitabstand entfällt. Eine entsprechende Situation ergibt sich am Ende des Meß zeitintervalls. Der dadurch entstehende Fehler des di gitalen Meßergebnisses wird als +/- 1-Digitalisierungs unsicherheit bezeichnet. Die +/1-Digitalisierungsun sicherheit begrenzt die relative Auflösung einer Zeit abstandsmessung um so stärker, je größer das Verhältnis von Periodendauer des Referenztaktsignals zur Dauer des zu messenden Zeitabstands ist. Zur Erzielung einer hohen Auflösung einer konventionellen Zeitabstandsmes sung ist daher eine hohe Referenztaktfrequenz erforder lich. Ein Referenztaktsignal mit sehr hoher konstanter Frequenz erfordert jedoch aufwendige Oszillatorschal tungen und ist störanfällig.With the conventional digital measurement of time intervals based on the counting of flan ken periodic clock pulses of a reference clock signal known period, the problem arises that the start or end of the time interval in general do not mean with an edge of the reference clock signal coincides. The time interval between the start of the Measuring time interval and the occurrence of the first one Edge of the reference clock signal triggering the count result is not recorded correctly because there is no complete ref The reference clock period does not apply to this time interval. A corresponding situation arises at the end of the measurement time interval. The resulting mistake of the di gital measurement result is called +/- 1 digitization insecurity. The + / 1 digitization security limits the relative resolution of a time distance measurement the stronger the larger the ratio from period of the reference clock signal to the duration of the time interval to be measured. To achieve a high resolution of a conventional time interval measurement Therefore, a high reference clock frequency is required Lich. A reference clock signal with a very high constant However, frequency requires complex oscillator scarf and is prone to failure.

Eine Möglichkeit der Auflösungsverbesserung bei der Zeitintervallmessung ohne Erhöhung der Referenztakt frequenz besteht darin, die aufgrund der Asynchronität von Meß- und Referenztaktsignal nicht genau erfaßbaren Zeitabstände am Beginn und am Ende des Meßzeitinter valls mit einer Schaltungsanordnung der oben bezeich neten Art zu bestimmen.One way of improving the resolution at Time interval measurement without increasing the reference clock frequency is due to the asynchrony of measurement and reference clock signal not exactly detectable Intervals at the beginning and end of the measuring time interval valls with a circuit arrangement of the above neten kind to determine.

Eine solche Anwendung einer Schaltungsanordnung zur digitalen Erfassung des Zeitabstandes zweier aufeinan derfolgender Zustände wenigstens eines Signals ist aus der Zeitschrift "Elektronik" Jahrgang 7-1988, Heft 14 Seiten 65 bis 68 bekannt. Die bekannte Schaltungsanord nung arbeitet als Analog-Interpolator eines Zeitinter vall-Meßsystems und erfaßt den Zeitabstand T₁ zwischen dem Beginn eines zu messenden Zeitintervalls T _x und einer darauffolgenden vorbestimmten Flanke eines periodi schen Referenztaktsignals. Ein weiterer Analog- Interpolator erfaßt den Zeitabststand T′₁ zwischen dem Ende des zu messenden Zeitintervalls und einer darauf folgenden vorbestimmten Flanke des Referenztaktsignals. Die oben genannten vorbestimmten Flanken des Referenz taktsignals schließen ein Zeitintervall T _m ein, dessen Länge einem ganzzahligen Vielfachen der Periodendauer des Referenztaktsignals entspricht und somit durch Auszählen der in dieses taktsynchrone Zeitintervall fallenden Taktperioden mit einer Zähleinrichtung exakt bestimmbar ist. Aus den mit den Analoginterpolatoren und der Zähleinrichtung ermittelten Informationen über die Zeitabschnitte T₁, T′₁ und T _m berechnet eine Aus werteeinrichtung einen digitalen Meßwert für das zu bestimmende Meßzeitintervall T _x, wodurch eine hohe Zeitauflösung erzielt wird. Die bekannte Schaltungs einrichtung umfaßt einen in einer Integratorschaltung angeordneten Integrationskondensator, eine Ladeschal tung zum Laden des Integrationskondensators mit einem konstanten Strom einer ersten Ladungsquelle während des zu erfassenden Zeitabstandes T₁ bzw. T′₁, eine Ladungs änderungsschaltung zum Entladen des Integrationskonden sators mit dem Strom einer zweiten Ladungsquelle, und einen Komparator, der die Spannung am Kondensator mit einem dem Entladezustand des Kondensators entsprechen den Schwellenwert vergleicht. Die erste und zweite Ladungsquelle haben einander entgegengesetzte Polari tät. Die erste Ladungsquelle liefert einen konstanten Strom, der um den Faktor Tausend größer ist als der konstante Strom der zweiten Ladungsquelle. Die Span nungsänderungen am Integrationskondensator während der Lade- und Entladephase verlaufen linear, jedoch mit unterschiedlichen Vorzeichen. Während der Entladephase zählt ein Zähler periodische Taktimpulse des Referenz taktsignals. Nach Ablauf der Entladephase stellt das Zählergebnis des Zählers eine Information über den zu erfassenden Zeitabstand T₁ bzw. T′₁ dar. Such an application of a circuit arrangement for digitally recording the time interval between two successive states of at least one signal is known from the magazine "Electronics" volume 7-1988, number 14 pages 65 to 68. The known circuit arrangement works as an analog interpolator of a time interval measuring system and detects the time interval T 1 between the beginning of a time interval T _x to be measured and a subsequent predetermined edge of a periodic reference clock signal. Another analog interpolator detects the time interval T ' ₁ between the end of the time interval to be measured and a subsequent predetermined edge of the reference clock signal. The above-mentioned predetermined edges of the reference clock signal include a time interval T _m , the length of which corresponds to an integral multiple of the period of the reference clock signal and can therefore be exactly determined by counting the clock periods falling in this clock-synchronous time interval with a counting device. From the information determined with the analog interpolators and the counting device about the time periods T ₁, T ' ₁ and T _m , an evaluation device calculates a digital measured value for the measuring time interval T _x to be determined, whereby a high time resolution is achieved. The known circuit device comprises an integrating capacitor arranged in an integrating circuit, a charging circuit for charging the integrating capacitor with a constant current of a first charge source during the time interval T ₁ or T ' ₁ to be detected, a charge changing circuit for discharging the integrating capacitor with the current a second charge source, and a comparator which compares the voltage across the capacitor with a discharge state of the capacitor corresponding to the threshold value. The first and second charge sources have opposite polarities. The first charge source delivers a constant current that is a factor of a thousand greater than the constant current of the second charge source. The voltage changes on the integration capacitor during the charging and discharging phase are linear, but with different signs. During the discharge phase, a counter counts periodic clock pulses of the reference clock signal. After the discharge phase, the counting result of the counter represents information about the time interval to be recorded T ₁ or T ' ₁.

Die bekannte Schaltungsanordnung hat insbesondere den Nachteil, daß zum Laden und Entladen des Integrations kondensators Ladungsquellen mit entgegengesetzter Po larität erforderlich sind. Darüberhinaus benötigt der Komparator zum Einstellen des Schwellenwertes OV eine negative Gleichspannung. Für den Ladestrom und für den Entladestrom ist eine gute Konstanz zu fordern. Bei Schwankungen des Ladestroms repäsentiert die Inte grationskondensatorspannung nach Ablauf der Ladephase das zu erfassende Zeitintervall nun fehlerhaft, während Schwankungen des Entladestromes einen störenden Einfluß auf die Entladezeit und somit auf das Zählergebnis des Zählers haben. Die erforderliche Stabilisierung der Ströme unterschiedlicher Vorzeichen auf jeweils vor bestimmte Werte, die sich darüberhinaus noch wesentlich unterscheiden, ist mit einem hohen Schaltungsaufwand verbunden, der die Schaltungsanordnung kompliziert und teuer macht. Zur Erzielung einer hohen Meßgenauigkeit des bekannten Analog-Interpolators ist eine aufwendige statistische Kalibrierung zur Bestimmung des Verhält nisses von Ladestrom zu Entladestrom nach jedem Meß vorgang erforderlich. Dabei wird jeder der Inter polatoren mit Hilfe von Referenzimpulsen kalibriert, die den Eingängen der Interpolatoren über einen Prä zisionsphasenschieber zugeführt werden. Diese Kali briermethode erfordert neben einem zusätzlichen Schal tungsaufwand einen vergleichsweise großen Rechenaufwand der Auswerteeinrichtung.The known circuit arrangement has in particular the Disadvantage that for loading and unloading the integration capacitor charge sources with opposite Po larity are required. In addition, the Comparator for setting the threshold value OV one negative DC voltage. For the charging current and for the Discharge current is a good constancy. At The Inte represents fluctuations in the charging current Gration capacitor voltage after the end of the charging phase the time interval to be recorded is now incorrect while Fluctuations in the discharge current have a disruptive influence on the discharge time and thus on the counting result of the Have counter. The required stabilization of the Streams of different signs on each certain values that are still essential distinguish is with a high circuit effort connected, which complicates the circuit arrangement and makes expensive. To achieve high measuring accuracy the known analog interpolator is a complex one statistical calibration to determine the ratio from charge current to discharge current after each measurement operation required. Each of the Inter polators calibrated using reference pulses, the inputs of the interpolators via a pre precision phase shifters are fed. This potash The brier method requires an additional scarf a comparatively large computing effort the evaluation device.

Aus dem Fachbuch: Halbleiterschaltungstechnik, Verfas ser: Tietze-Schenk, Dritte Auflage, Springer-Verlag, Heidelberg New York 1980, Seite 662, ist eine Schal tungsanordnung zur digitalen Erfassung der Spannungs amplitude eines analogen Signals bekannt. Diese bekann te Schaltungsanordnung arbeitet nach dem "dual-slope"- Analog-Digital-Wandler-Verfahren und umfaßt einen Integrationskondensator in einer Integratorschaltung mit Operationsverstärker. Der Eingang der Integrator schaltung ist während eines vorbestimmten Integrations zeitintervalls über eine Ladeschaltung mit der Signal quelle elektrisch verbunden, wodurch der Integrations kondensator auf eine der zu messenden Signalspannung proportionale Spannung geladen wird. Nach Ablauf des Integrationszeitintervalls wird der Eingang der Integra torschaltung an eine Referenzspannungsquelle mit kon stanter Referenzspannung angeschlossen, um den Integra tionskondensator zu entladen. Dabei ändert sich die Kondensatorspannung linear mit der Zeit. Während des Entladevorgangs zählt ein Zähler periodische Taktimpulse einer Referenztaktquelle. Ein Komparator beendet den Zählvorgang, wenn die Spannung am Kondensator auf den Wert 0 V abgesunken ist. Nach Ablauf der Entladephase stellt das Zählergebnis des Zählers eine digitale Information über die zu messende Signalspannung dar.From the textbook: semiconductor circuit technology, author ser: Tietze-Schenk, third edition, Springer-Verlag, Heidelberg New York 1980, page 662, is a scarf arrangement for digital detection of voltage amplitude of an analog signal is known. This got te circuit arrangement works according to the "dual slope" - Analog-digital converter method and includes one Integration capacitor in an integrator circuit with operational amplifier. The input of the integrator circuit is during a predetermined integration time interval via a charging circuit with the signal source electrically connected, thereby integrating capacitor to one of the signal voltages to be measured proportional voltage is loaded. After the expiry of the Integration time interval becomes the input of the integra Gate connection to a reference voltage source with con constant reference voltage connected to the integra discharge capacitor to discharge. The changes Capacitor voltage linear with time. During the Discharge counts periodic clock pulses a reference clock source. A comparator ends the Counting process when the voltage on the capacitor reaches the Value 0 V has dropped. After the discharge phase provides the counting result of the counter digital Information about the signal voltage to be measured.

Ein Nachteil dieses bekannten Analog-Digital-Wandlers liegt darin, daß für den kontrollierten Entladevorgang des Integrationskondensators und damit für eine hohe Genauigkeit der Spannungsmessung eine sehr gut konstan te Referenzspannung erforderlich ist, deren Vorzeichen entgegengesetzt zum Vorzeichen der Meßspannung ist. Die bekannte Schaltungsanordnung erfordert daher wenigstens eine positive und eine negative Spannungsquelle mit jeweils sehr gut konstanter Ausgangsspannung, und eine Schalteinrichtung, die die Referenzspannung umpolt.A disadvantage of this known analog-to-digital converter is that for controlled unloading of the integration capacitor and thus for a high Accuracy of voltage measurement a very good constant te reference voltage is required, its sign is opposite to the sign of the measuring voltage. The Known circuitry therefore requires at least a positive and a negative voltage source with very good constant output voltage, and a Switching device that reverses the polarity of the reference voltage.

Der Erfindung liegt die Aufgabe zugrunde, eine Schal tungsanordnung zur digitalen Erfassung einer analogen Information, insbesondere des Zeitabstandes zweier aufeinanderfolgender Zustände wenigstens eines Signals oder der Amplitude des Signals anzugeben, deren Schal tungsaufwand und Störanfälligkeit gering ist. The invention has for its object a scarf arrangement for digital acquisition of an analog Information, especially the time interval between two successive states of at least one signal or to indicate the amplitude of the signal, its scarf effort and susceptibility to malfunction is low.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Ladeschaltung und die Ladungsänderungsschaltung die Spannung des Integrationskondensators in gleicher Richtung ändern und an eine gemeinsame Ladungsquelle angeschlossen sind.This object is achieved in that the charge circuit and the charge change circuit Voltage of the integration capacitor in the same Change direction and to a common charge source are connected.

Die erfindungsgemäße Schaltungsanordnung ist mit geringem Schaltungsaufwand realisierbar und arbeitet nahezu störungsunanfällig. Insbesondere ist zum Betrieb der Schaltung nur eine Ladungsquelle, zum Beispiel eine Gleichspannungsquelle erforderlich. Ein weiterer Vor teil liegt darin, daß die Schaltungsanordnung ohne Ein schränkung ihrer Zuverlässigkeit aus vergleichsweise preiswerten Bauelementen aufgebaut werden kann.The circuit arrangement according to the invention is with low circuitry feasible and works almost insensitive to interference. In particular, is for operation the circuit only one charge source, for example one DC voltage source required. Another before part is that the circuit arrangement without a limiting their reliability from comparatively inexpensive components can be built.

Mit einer Weiterbildung der Erfindung zur digitalen Er fassung des Zeitabstandes zweier aufeinanderfolgender Zustände wenigstens eines Signals, gemäß Anspruch 2, wird sichergestellt, daß die Ladeschaltung nur während des zu erfassenden Zeitabstandes wirksam geschaltet ist, um den Integrationskondensator auf eine den zu messenden Zeitabstand repräsentierende Spannung zu laden. Ferner ist sichergestellt, daß die Spannungs änderung des Integrationskondensators mittels der Ladungsänderungsschaltung unmittelbar im Anschluß an den zu erfassenden Zeitabstand erfolgt, wodurch die den Zeitabstand repräsentierende Spannung am Integrations kondensator ohne Verfälschung durch Leckströme, stö rungssicher und vergleichsweise schnell ausgewertet werden kann.With a development of the invention to digital Er the time interval between two successive ones States of at least one signal, according to claim 2, it is ensured that the charging circuit only during of the time interval to be detected is activated is to the integration capacitor to one of the voltage representing the measuring time interval load. It also ensures that the voltage change of the integration capacitor by means of Charge change circuit immediately after the time interval to be recorded takes place, whereby the Time interval representing voltage at the integration capacitor without adulteration by leakage currents, interference evaluated reliably and comparatively quickly can be.

Gemäß der Weiterbildung der Erfindung nach Anspruch 3 lassen sich verschiedene Signalzustände eines Signals als Begrenzungsmarken eines zu messenden Zeitabstandes auswählen. Die Signalzustände können beispielsweise steigende oder fallende Flanken eines Meßsignals sein. According to the development of the invention according to claim 3 different signal states of a signal as delimitation marks of a time interval to be measured choose. The signal states can, for example rising or falling edges of a measurement signal.

Gemäß der Weiterbildung der Erfindung nach Anspruch 4 lassen sich Zeitabstände zwischen Signalzuständen von Signalen aus verschiedenen Quellen erfassen.According to the development of the invention according to claim 4 time intervals between signal states of Acquire signals from different sources.

Durch Verwendung einer Gleichspannungsquelle als La dungsquelle, insbesondere einer Versorgungsgleichspan nungsquelle der Schaltungsanordnung wird der Schal tungsaufwand zur Stromversorgung minimal gehalten.By using a DC voltage source as La source of supply, in particular a DC supply Power source of the circuit arrangement is the scarf expenditure on power supply kept to a minimum.

Die Weiterbildung der Erfindung gemäß Anspruch 6, zur Messung der Amplitude des Signals, gewährleistet ein konstantes Integrationszeitintervall zum Laden des Integrationskondensators auf eine die Amplitude des analogen Signals repräsentierende Spannung. Durch Auszählen von periodischen Taktpulsen, die in die sich an das Integrationszeitintervall anschließende Ladungs änderungsphase fallen, wird eine digitale Information über die zu erfassende analoge Signalspannung erhalten.The development of the invention according to claim 6, for Measurement of the amplitude of the signal ensures a constant integration time interval for loading the Integration capacitor to the amplitude of the voltage representing the analog signal. By Counting of periodic clock pulses that are in the charge following the integration time interval change phase, digital information becomes obtained via the analog signal voltage to be detected.

Eine Abtast-Halte-Schaltung zur Zwischenspeicherung von Signalamplitudenwerten ermöglicht die digitale Erfas sung von Amplitudenwerten zeitveränderlicher Signale.A sample and hold circuit for the temporary storage of Digital amplitude detection enables signal amplitude values of amplitude values of time-varying signals.

Die Ladeschaltung läßt sich durch Einstellen eines ersten Widerstandswertes und die Ladungsänderungs schaltung durch Einstellen eines zweiten Widerstands wertes der Widerstandsschaltung nach Anspruch 8 einfach realisieren, wobei Lade- und Ladungsänderungsschaltung mit einer gemeinsamen Ladungsquelle auskommen.The charging circuit can be set by a first resistance value and the charge change circuit by setting a second resistor values of the resistance circuit according to claim 8 simple realize, with charge and charge change circuit get along with a common charge source.

Im Anspruch 9 wird eine sehr einfache Möglichkeit zur Änderung des Widerstandswertes der Widerstandsschaltung angegeben. Ein besonderer Vorteil der Widerstandsschal tung nach Anspruch 9 besteht darin, daß der Ladungsfluß zum Kondensator während der Ladephase und während der Ladungsänderungsphase im wesentlichen von störunanfäl ligen passiven Bauelementen, nämlich Ohm'schen Wider ständen, abhängt. Die vorgeschlagene Widerstandsschal tung gewährleistet bei sehr einfachem Aufbau eine nahezu störunanfällige Erfassung der analogen Informa tion. Hinzukommt, daß Widerstände mit hoher Präzision, Temperaturunabhängigkeit und Langzeitstabilität ihrer Widerstandswerte mit den heutzutage vorhandenen Tech nologien ohne Schwierigkeiten bei gleichzeitig geringen Kosten herstellbar sind, was zur preiswerten Realisie rung der Schaltungsanordnung beiträgt.In claim 9 is a very simple way Change the resistance value of the resistance circuit specified. A special advantage of the resistance scarf tion according to claim 9 is that the charge flow to the capacitor during the charging phase and during the Charge change phase essentially from accidents passive components, namely ohmic resistors stands, depends. The proposed resistance scarf device ensures a very simple structure Almost insensitive recording of the analog informa tion. In addition, resistors with high precision, Temperature independence and long-term stability of your Resistance values with the tech available today technologies with no difficulty and at the same time low Costs can be produced, resulting in inexpensive realizations tion of the circuit arrangement contributes.

Dadurch, daß der zweite Widerstand der Widerstands schaltung nach Anspruch 9 einen wesentlich größeren Widerstandswert als der erste Widerstand hat, ist die Änderungsrate der Spannung des Integrationskondensators während der Spannungsänderung mittels der Ladungsände rungsschaltung wesentlich kleiner als die Änderungsrate der Spannungsänderung am Integrationskondensator wäh rend der Ladephase mittels der Ladeschaltung. Dies ist insbesondere von Bedeutung, wenn Zeitabstände digital erfaßt werden sollen, die etwa gleich lang oder kürzer als die Periodendauer des periodischen Taktsignals sind. Die von der Dauer der Ladephase abhängige Dauer der Ladungsänderungsphase kann durch Wahl des Wider standsverhältnisses des ersten und zweiten Widerstandes immer so lang gewählt werden, daß mehrere periodische Taktpulse während der Ladungsänderungsphase auftreten, so daß durch Zählen dieser Taktpulse eine digitale Information über die Dauer der Ladephase erhalten wird.In that the second resistance of the resistor circuit according to claim 9 a much larger Resistance value than the first resistor is the Rate of change of the voltage of the integration capacitor during the voltage change using the charge edges circuit significantly smaller than the rate of change the voltage change on the integration capacitor rend the charging phase by means of the charging circuit. This is particularly important if time intervals are digital to be recorded, which are about the same length or shorter than the period of the periodic clock signal are. The duration dependent on the duration of the loading phase the charge change phase can be selected by choosing the counter positional relationship of the first and second resistance always be chosen so long that several periodic Clock pulses occur during the charge change phase, so that by counting these clock pulses a digital one Information about the duration of the charging phase is obtained.

Entsprechend der Weiterbildung der Erfindung nach Anspruch 11 kann der Integrationskondensator durch einen zweiten Schalter der Steuereinrichtung kurz geschlossen werden, um die Anfangsbedingungen für einen neuen Meßvorgang herzustellen.
According to the development of the invention according to claim 11, the integration capacitor can be short-circuited by a second switch of the control device in order to establish the initial conditions for a new measuring process.

Ausführungsbeispiele der Erfindung sind in den Zeich nungen dargestellt und werden im folgenden näher be schrieben.Embodiments of the invention are in the drawing are shown and are described in more detail below wrote.

Es zeigtIt shows

Fig. 1 eine schematische Darstellung einer Schaltungs anordnung nach der Erfindung zur digitalen Erfassung eines Zeitabstands zwischen aufeinan derfolgenden Zuständen wenigstens eines Signals, Fig. 1 is a schematic representation of a circuit arrangement according to the invention for digital detection of a time interval between aufeinan of the following states at least one signal,

Fig. 2 ein Signalablaufdiagramm zur Erläuterung der Arbeitsweise der Schaltungsanordnung nach Fig. 1, Fig. 2 is a signal flow chart for explaining the operation of the circuit of Fig. 1,

Fig. 3 eine schematische Darstellung einer Zeitinter vall-Meßeinrichtung mit einem Ausführungsbei spiel der Erfindung, Fig. 3 is a schematic representation of a time Inter vall-measuring device with a Ausführungsbei game of the invention,

Fig. 4 und Fig. 4a ein Signalablaufdiagramm zur Er läuterung der Arbeitsweise der Zeitintervall- Meßeinrichtung nach Fig. 3 und Fig. 4 and Fig. 4a is a signal flow diagram to explain the operation of the time interval measuring device according to Fig. 3 and

Fig. 5 eine schematische Darstellung eines Ausfüh rungsbeispiels der Erfindung zur digitalen Erfassung der Amplitude eines Signals. Fig. 5 is a schematic representation of an exemplary embodiment of the invention for digitally detecting the amplitude of a signal.

Die in Fig. 1 mit 1 bezeichnete Schaltungsanordnung nach der Erfindung umfaßt einen analogen Schaltungsteil 3, einen Komparator 5, einen Zähler 7 und eine Steuer einrichtung 9. Der analoge Schaltungsteil 3 umfaßt eine an den Pluspol 6 einer positiven Gleichspannungsquelle angeschlossene Widerstandsschaltung 11 mit einem ersten Widerstand 13 in Serie zu einem ersten Schalter 15 in einem ersten Zweig 16 und mit einem zweiten Widerstand 17 parallel zum ersten Widerstand 13 und zum ersten Schalter 15 in einem zweiten Zweig 18, ferner in Serie zur Widerstandsschaltung 11 eine an das Bezugspotential 19 (Masse) der Gleichspannungsquelle angeschlossene Parallelschaltung 21 aus einem Integrationskondensator 23 in einem dritten Zweig 25 und einem zweiten Schalter 27 in einem vierten Zweig 29. 1 designated in Fig. 1 circuit arrangement according to the invention comprises an analog circuit part 3 , a comparator 5 , a counter 7 and a control device. 9 The analog circuit part 3 comprises a resistance circuit 11 connected to the positive pole 6 of a positive DC voltage source with a first resistor 13 in series with a first switch 15 in a first branch 16 and with a second resistor 17 in parallel with the first resistor 13 and the first switch 15 in a second branch 18 , further in series with the resistance circuit 11, a parallel circuit 21 connected to the reference potential 19 (ground) of the DC voltage source, consisting of an integration capacitor 23 in a third branch 25 and a second switch 27 in a fourth branch 29 .

Der erste Schalter 15 und der zweite Schalter 27 werden von der Steuereinrichtung 9 gesteuert und schalten je nach Schaltzustand einen Strom durch den ersten Zweig 16 bzw. durch den vierten Zweig 29 ein oder aus. Ein Eingang 31 des Komparators 5 ist mit einem ersten Anschluß 33 des Integrationskondensators 23 elektrisch verbunden. Der Komparator 5 vergleicht die Spannung U _c am Integrationskondensator 23 mit einem vorbestimmten Schwellenwert U _{c 2} und ändert den Zustand seines Kompa ratorausgangssignals, wenn die Kondensatorspannung U _c den Schwellenwert U _{c 2} erreicht. Ein das Komparator ausgangssignal führender Ausgang 35 des Komparators 5 ist mit einem Eingang 37 der Steuereinrichtung 9 elek trisch verbunden. Ein Signalzustandsdetektor 8 der Steuereinrichtung 9 detektiert vorbestimmte aufeinan derfolgende Zustandsänderungen wenigstens eines Meß signals, beispielsweise die positive und negative Flanke eines Rechteckpulses eines Meßsignals, und die Steuereinrichtung 9 steuert den ersten Schalter 15 bzw. zweiten Schalter 27 in Abhängigkeit vom Auftreten der vorbestimmten Zustandsänderungen wenigstens eines Meßsignals bzw. in Abhängigkeit vom Auftreten einer Zustandsänderung des Komparatorausgangssignals. Die Steuereinrichtung 9 ist ferner mit einem Zählfreigabe eingang 39 des Zählers 7 elektrisch verbunden, um die Zählbereitschaft des Zählers 7 in Abhängigkeit vom Auftreten einer vorbestimmten Zustandsänderung wenig stens eines Meßsignals bzw. des Komparatorausgangssi gnals ein- bzw. auszuschalten. Bei eingeschalteter Zählbereitschaft zählt der Zähler 7 Taktpulse eines periodischen Taktsignals Tref konstanter Taktperioden dauer Tclk.The first switch 15 and the second switch 27 are controlled by the control device 9 and, depending on the switching state, switch a current through the first branch 16 or through the fourth branch 29 on or off. An input 31 of the comparator 5 is electrically connected to a first connection 33 of the integration capacitor 23 . The comparator 5 compares the voltage U _c in the integration capacitor 23 with a predetermined threshold value U _{c 2} and changes the state of its Compa rato output signal when the capacitor voltage U _c U _{c 2} the threshold reached. A the comparator output signal leading output 35 of the comparator 5 is electrically connected to an input 37 of the control device 9 . A signal state detector 8 of the control device 9 detects predetermined successive state changes of at least one measurement signal, for example the positive and negative edge of a rectangular pulse of a measurement signal, and the control device 9 controls the first switch 15 or second switch 27 depending on the occurrence of the predetermined state changes of at least one Measurement signal or depending on the occurrence of a change in state of the comparator output signal. The control device 9 is also input to a count enable 39 of the counter 7 is electrically connected, and to disable the Zählbereitschaft of counter 7 in response to the occurrence of a predetermined state change little least one measurement signal or of the mono- Komparatorausgangssi gnals. When the readiness for counting is switched on, the counter counts 7 clock pulses of a periodic clock signal Tref of constant clock periods duration Tclk .

Anhand eines Beispiels einer Pulslängenmessung mit dem Ausführungsbeispiel der Erfindung wird nachstehend die zeitliche Folge verschiedener Schritte bei der digita len Erfassung des Zeitabstandes T₁ zwischen der positi ven und der darauffolgenden negativen Flanke eines Rechtecksignalpulses P beschrieben. Dazu wird auf Fig. 1 und Fig. 2 Bezug genommen. Vor dem Auftreten des Pulses P ist der zweite Schalter 27 eingeschaltet und damit der Integrationskondensator 23 über den vierten Zweig 29 kurzgeschlossen und entladen (Ausgangszustand der Schaltung). Bei Auftreten der positiven Flanke A₁ des Rechteckpulses P detektiert der Signalzustandsde tektor 8 der Steuereinrichtung 9 die positive Flanke A₁ als Startsignal einer Messung, und die Steuereinrich tung 9 schaltet durch Ausgabe eines Steuersignals gleichzeitig den zweiten Schalter 27 aus, so daß kein Strom über den vierten Zweig 29 an dem Integrations kondensator 23 vorbeifließen kann. Damit setzt eine Ladephase zum Laden des Integrationskondensators 23 auf eine den Zeitabstand T₁ zwischen den Pulsflanken A₁, A₂ des Rechteckpulses P repräsentierende Spannung U _{c 1} ein. Während der Ladephase ist der erste Schalter 15 einge schaltet, so daß der Integrationskondensator 23 über den ersten und zweiten Widerstand 13, 17 geladen wird. In der Konfiguration, daß der erste Schalter 15 einge schaltet und der zweite Schalter 27 ausgeschaltet ist, arbeitet die Analogschaltung 3 als Ladeschaltung 3′ mit einer Ladezeitkonstante τ₁.Using an example of a pulse length measurement with the embodiment of the invention, the time sequence of different steps in the digital detection of the time interval T ₁ between the positive and the subsequent negative edge of a square-wave signal pulse P is described below. For this purpose, reference 2 to Fig. 1 and Fig. Withdrawn. Before the occurrence of the pulse P , the second switch 27 is switched on and thus the integration capacitor 23 is short-circuited and discharged via the fourth branch 29 (initial state of the circuit). When the positive edge A 1 of the rectangular pulse P occurs, the signal state detector 8 of the control device 9 detects the positive edge A 1 as the start signal for a measurement, and the control device 9 simultaneously switches off the second switch 27 by outputting a control signal, so that no current is applied the fourth branch 29 can flow past the integration capacitor 23 . Thus, a charging phase for charging the integration capacitor 23 to a voltage U _{c 1} representing the time interval T ₁ between the pulse edges A ₁, A ₂ of the rectangular pulse P is used . During the charging phase, the first switch 15 is turned on, so that the integration capacitor 23 is charged via the first and second resistors 13, 17 . In the configuration that the first switch 15 is turned on and the second switch 27 is turned off, the analog circuit 3 works as a charging circuit 3 ' with a charging time constant τ ₁.

Bei Auftreten der negativen Flanke A₂ des Rechteckpul ses P detektiert der Signalzustandsdetektor 8 der Steuereinrichtung 9 die negative Flanke A₂ als Stopp signal für die Ladephase, und die Steuereinrichtung 9 beendet die Ladephase durch Ausschalten des ersten Schalters 15. Ferner gibt die Steuereinrichtung 9 mit Beendigung der Ladephase ein Signal an den Zähler 7 aus, um die Zählbereitschaft des Zählers 7 einzuschal ten, so daß dieser Taktpulse des periodischen Taktsi gnals Tref zählt. Unmittelbar an die Ladephase schließt sich eine Ladungsänderungsphase Δ T an, in der der Integrationskondensator 23 nur noch über den zweiten Widerstand 17 geladen wird. In der während der Ladungs änderungsphase Δ T vorliegenden Konfiguration, daß erster und zweiter Schalter 15, 27 ausgeschaltet sind, arbeitet die Analogschaltung 3 als Ladungsänderungs schaltung 3′′ zur Änderung der Spannung U _c am Integra tionskondensator 23 bis zum Erreichen des von dem Komparator 5 überwachten Schwellenwertes U _{c 2}. Die Ladezeitkonstante τ₂ der Ladungsänderungsschaltung ist wesentlich größer als die Ladezeitkonstante T₁ der Ladeschaltung, so daß die Spannung U _c am Integrations kondensator 23 während der Ladungsänderungsphase Δ T mit einer wesentlich kleineren Änderungsrate als wäh rend der Ladephase T₁ geändert wird. Die Zeitkonstante τ₂ der Ladungsänderungsschaltung ist größer als die Zeitkonstante τ₁ der Ladeschaltung, da der Gesamtwider stand der Widerstandsschaltung 11 während der Ladungs änderungsphase (Ladung des Integrationskondensators 23 über den zweiten Widerstand 17) größer ist als während der Ladephase (Ladung des Integrationskondensators 23 über eine Parallelschaltung aus erstem und zweitem Widerstand 13, 17).When the negative edge A ₂ of the rectangular pulse P is detected, the signal state detector 8 of the control device 9 detects the negative edge A ₂ as a stop signal for the charging phase, and the control device 9 ends the charging phase by turning off the first switch 15 . Furthermore, the control device 9 outputs a signal to the counter 7 at the end of the charging phase in order to switch on the readiness for counting of the counter 7 so that this counts clock pulses of the periodic clock signal Tref . Immediately after the charging phase there follows a charge change phase Δ T , in which the integration capacitor 23 is only charged via the second resistor 17 . In the configuration during the charge change phase Δ T that the first and second switches 15, 27 are switched off, the analog circuit 3 operates as a charge change circuit 3 '' for changing the voltage U _c on the integration capacitor 23 until the comparator 5 is reached monitored threshold value U _{c 2} . The charging time constant τ ₂ of the charge change circuit is significantly greater than the charging time constant T ₁ of the charging circuit, so that the voltage U _c at the integration capacitor 23 is changed during the charge change phase Δ T with a much smaller rate of change than during the charging phase T ₁. The time constant τ ₂ of the charge change circuit is greater than the time constant τ ₁ of the charge circuit, since the total resistance of the resistance circuit 11 during the charge change phase (charge of the integration capacitor 23 via the second resistor 17 ) is greater than during the charge phase (charge of the integration capacitor 23 over a parallel connection of the first and second resistor 13, 17 ).

Lade- und Ladungsänderungsschaltung 3′, 3′′ ändern die Spannung U _c am Integrationskondensator 23 in gleicher Richtung. Wenn die Spannung U _c am Integrationskonden sator 23 den vorbestimmten Schwellenwert U _{c 2} erreicht, ändert der Komparator 5 den Zustand des Komparatoraus gangssignals, woraufhin die Steuereinrichtung 9 die Zählbereitschaft des Zählers 7 ausschaltet und den zweiten Schalter 27 einschaltet. Der Integrationskon densator 23 wird danach über den zweiten Schalter 27 kurzgeschlossen und entladen, wodurch die Schaltungs anordnung nach der Erfindung in ihren Ausgangszustand zurückversetzt wird. Das Zählergebnis X des Zählers 7 wird nach Ablauf der Ladungsänderungsphase von einer Auswerteeinrichtung (nicht gezeigt) ausgelesen und als digitale Information zur Berechnung eines Meßwertes für den Zeitabstand T₁ zwischen den Flanken A₁, A₂ des Meßsignals ausgewertet.Charge and charge change circuit 3 ', 3'' change the voltage U _c on the integration capacitor 23 in the same direction. When the voltage U _c at the integrator capacitor 23 reaches the predetermined threshold U _{c 2} , the comparator 5 changes the state of the comparator output signal, whereupon the control device 9 switches off the readiness of the counter 7 and switches on the second switch 27 . The Integrationskon capacitor 23 is then short-circuited and discharged via the second switch 27 , whereby the circuit arrangement according to the invention is reset to its initial state. The counting result X of the counter 7 is read out after the end of the charge change phase by an evaluation device (not shown) and evaluated as digital information for calculating a measured value for the time interval T ₁ between the edges A ₁, A ₂ of the measurement signal.

Das wesentliche Arbeitsprinzip des Ausführungsbeispiels der Erfindung wurde vorstehend anhand der Erläuterung einer Pulslängenmessung beschrieben. Das Ausführungsbei spiel ist jedoch nicht auf die Messung von Rechteckpuls dauern beschränkt.The essential working principle of the embodiment The invention has been described above based on the explanation described a pulse length measurement. The execution case However, game is not on the measurement of rectangular pulse last limited.

Der Signalzustandsdetektor 8 der Steuereinrichtung 9 kann wahlweise ebenso auf andere vorbestimmte Signal zustände als die oben beschriebenen reagieren. Insbe sondere können die Signalzustände zum Starten und Stoppen der Ladephase des Integrationskondensators und damit des Meßzeitintervalls von verschiedenen Signal quellen stammen.The signal state detector 8 of the control device 9 can optionally also react to predetermined signal states other than those described above. In particular, the signal states for starting and stopping the charging phase of the integration capacitor and thus the measuring time interval can originate from different signal sources.

Die Schaltungsanordnung nach der Erfindung ist in der Lage, Selbstkalibriermessungen auszuführen. Vor Beginn der Kalibriermessung ist der erste Schalter 15 ausge schaltet und der zweite Schalter 27 eingeschaltet (Ausgangsschaltzustand), so daß der Integrationskon densator 23 entladen ist. Die Steuereinrichtung 9 startet die Kalibriermessung durch Ausschalten des zweiten Schalters 27 und Einschalten der Zählbereit schaft des Zählers 7. Der Integrationskondensator 23 wird daraufhin nur über den zweiten Widerstand 17 von seinem Entladezustand bis zum Erreichen des Schwellen wertes U _{c 2} geladen. Bei Erreichen des Schwellenwertes U _{c 2} ändert der Komparator 5 den Zustand seines Aus gangssignals, woraufhin die Steuereinrichtung 9 die Kalibriermessung durch Ausschalten der Zählbereitschaft des Zählers 7 und Einschalten des zweiten Schalters 27 beendet. Während der Kalibriermessung zählt der Zähler 7 die Taktpulse des periodischen Taktsignals Tref. Das Zählergebnis XT des Zählers 7 wird nach Ablauf der Kalibriermessung von der Auswerteeinrichtung ausgelesen und zwischengespeichert. Dieses Zählergebnis XT der Kalibriermessung wird von der Auswerteeinrichtung in die Auswertung eines oder mehrerer zu messender Zeit abstände T₁ einbezogen.The circuit arrangement according to the invention is able to carry out self-calibration measurements. Before the start of the calibration measurement, the first switch 15 is switched off and the second switch 27 is switched on (initial switching state), so that the integrator capacitor 23 is discharged. The control device 9 starts the calibration measurement by switching off the second switch 27 and switching on the readiness of the counter 7 . The integration capacitor 23 is then charged only via the second resistor 17 from its discharge state until the threshold value U _{c 2 is reached} . When the threshold value U _{c 2 is reached} , the comparator 5 changes the state of its output signal, whereupon the control device 9 ends the calibration measurement by switching off the readiness of the counter 7 and switching on the second switch 27 . During the calibration measurement, the counter 7 counts the clock pulses of the periodic clock signal Tref . The counting result XT of the counter 7 is read out by the evaluation device after the calibration measurement and is buffered. This counting result XT of the calibration measurement is included by the evaluation device in the evaluation of one or more time intervals T ₁ to be measured.

Nachstehend werden mathematische Grundlagen zur Ermitt lung eines gesuchten Zeitabstandes T₁ zwischen aufein anderfolgenden Zuständen wenigstens eines Signals dargelegt.In the following, mathematical foundations for determining a sought time interval T ₁ between successive states of at least one signal are presented.

Bei Beendigung der Ladephase hat die Spannung U _c am Integrationskondensator 23 den durch nachstehende Gleichung (1) beschriebenen Wert:Upon completion of the charging phase, the voltage U _c is the integration capacitor 23 the value described by the following equation (1):

U _{c 1} = U _o (1-exp (-T₁/τ₁)) (1), U _{c 1} = U _o (1-exp (- T ₁ / τ ₁)) (1),

worin U _o die Spannung der Gleichspannungsquelle,
T₁ die Dauer der Ladephase und
τ₁ die Zeitkonstante der Ladeschaltung 3′ bezeichnet.where U _{o is} the voltage of the DC voltage source,
T ₁ the duration of the charging phase and
τ ₁ denotes the time constant of the charging circuit 3 ' .

Die Zeitkonstante τ₁ der Ladeschaltung 3′ läßt sich durch die Beziehung:The time constant τ ₁ of the charging circuit 3 ' can be determined by the relationship:

τ₁ = C R₁ R₂/(R₁ + R₂) (2) τ ₁ = CR ₁ R ₂ / (R ₁ + R ₂) (2)

beschreiben, worin R₁ bzw. R₂ den Widerstandswert des ersten bzw. zweiten Widerstandes 13, 17 und C die Kapazität des Integrationskondensators 23 bezeichnet. describe in which R ₁ and R ₂ denotes the resistance of the first and second resistors 13, 17 and C the capacitance of the integration capacitor 23 .

Die Dauer Δ T der Ladungsänderungsphase kann durch nachstehende Gleichung (3) beschrieben werden:The duration Δ T of the charge change phase can be described by equation (3) below:

Δ T = τ₂ ln((U _o-U _{c 1})/(U _o)) (3) Δ T = τ ₂ ln ((U _o - U _{c 1} ) / (U _o )) (3)

worin
τ₂=R₂ · C die Ladezeitkonstante der Ladungsänderungs schaltung und U _{c 2} den vom Komparator 5 überwachten Schwellenwert der Integrationskondensatorspannung bezeichnet.wherein
τ ₂ = R ₂ · C denotes the charge time constant of the charge change circuit and U _{c 2} denotes the threshold value of the integration capacitor voltage monitored by the comparator 5 .

Auflösen der Gleichung (3) nach U _{c 1} führt zu:Solving equation (3) according to U _{c 1} leads to:

U _{c 1} = U _o-(U _o-U _{c 2}) exp (Δ T/τ₂) (4) U _{c 1} = U _o - (U _o - U _{c 2} ) exp ( Δ T / τ ₂) (4)

Gleichsetzen der Gleichungen (1) und (4) und Auflösen des Ergebnisses nach T₁ führt zu einer von der unbe kannten Spannung U _{c 1} unabhängigen mathematischen Be schreibung der Dauer der Ladephase bzw. des zu erfas senden Zeitabstandes zwischen zwei aufeinanderfolgenden Zuständen wenigstens eines Signals:Equating equations (1) and (4) and resolving the result according to T ₁ leads to a mathematical description of the duration of the charging phase or of the time interval between two successive states of at least one signal to be detected, which is independent of the unknown voltage U _{c 1} :

T₁ = -R₁ R₂C/(R₁ + R₂) ln((U _o-U _{c 2})/U _o) -R₁/(R₁ + R₂) X Tclk (5)
- T ₁ = - R ₁ R ₂ C / (R ₁ + R ₂) ln ((U _o - U _{c 2} ) / U _o ) - R ₁ / (R ₁ + R ₂) X Tclk (5)
-

In Gleichung (5) sind die Zeitkonstanten τ₁ und τ₂ durch die Widerstandswerte R₁ und R₂ und durch die Kapazität C des Integrationskondensators 23 ausge drückt. Das Symbol Δ T für die Dauer der Ladungsän derungsphase ist in Gleichung (5) durch den äqui valenten Ausdruck: X Tclk ersetzt worden. X bezeichnet das Zählergebnis des Zählers 7 nach Ablauf der Ladungs änderungsphase und Tclk die Periodendauer des periodi schen Taktsignals Tref. Mit Gleichung (5) kann der zu erfassende Zeitabstand T₁ aus dem Zählergebnis X und den ansonsten bekannten Parametern der Gleichung (5) bestimmt werden.In equation (5), the time constants τ ₁ and τ ₂ are expressed by the resistance values R ₁ and R ₂ and by the capacitance C of the integration capacitor 23 . The symbol Δ T for the duration of the charge change phase has been replaced in equation (5) by the equivalent expression: X Tclk . X denotes the counting result of the counter 7 after the charge change phase and Tclk the period of the periodic clock signal Tref . Equation (5) can be used to determine the time interval T ₁ from the counting result X and the otherwise known parameters of equation (5).

Die Gleichung (5) läßt sich durch Einbeziehen des Zählergebnisses XT einer Kalibriermessung noch wesent lich vereinfachen. Die Spannungsänderung U _c des Inte grationskondensators 23 von seinem Entladezustand bis zum Erreichen des Schwellenwertes U _{c 2} erfolgt bei einer Kalibriermessung in der Zeit T₃, die durch das Produkt aus Zählergebnis XT und Periodendauer Tclk des periodi schen Taktsignals Tref beschrieben werden kann:Equation (5) can be significantly simplified by including the counting result XT of a calibration measurement. The voltage change U _{c of} the integration capacitor 23 from its discharge state to reaching the threshold value U _{c 2} takes place during a calibration measurement in the time T ₃, which can be described by the product of the count result XT and the period Tclk of the periodic clock signal Tref :

T₃ = XT · Tclk (6) T ₃ = XT · Tclk (6)

Unter Verwendung der Gleichung (6) und der exponentiel len Ladefunktion des Integrationskondensators 23 ent sprechend Gleichung (1) wird der Schwellenwert U _{c 2} in Abhängigkeit vom Zählerstand einer Kalibriermessung angegeben:Using equation (6) and the exponential charging function of the integration capacitor 23 in accordance with equation (1), the threshold value U _{c 2 is given} as a function of the counter reading of a calibration measurement:

U _{c 2} = U _o (1-exp (-XT · Tclk/(R₂C))) (7) U _{c 2} = U _o (1-exp (- XTTclk / (R ₂ C))) (7)

Ersetzt man in Gleichung (5) U _{c 2} durch den Ausdruck der rechten Seite von Gleichung (7), so führt dies zu Gleichung (8):If U _{c 2} in equation (5) is replaced by the expression on the right side of equation (7), this leads to equation (8):

T₁ = R₁/(R₁ + R₂) · Tclk · (XT-X) (8) T ₁ = R ₁ / (R ₁ + R ₂) · Tclk · (XT-X) (8)

Nach Gleichung (8) wird die Auswertung des Zählergeb nisses X zur Bestimmung eines Zeitabstandes T₁ zweier aufeinanderfolgender Zustände wenigstens eines Signals durch Einbeziehung des Zählergebnisses XT einer Kali briermessung wesentlich vereinfacht.According to equation (8), the evaluation of the numerical result X to determine a time interval T ₁ two successive states of at least one signal is considerably simplified by including the counting result XT of a calibration measurement.

In die Auswertungsgleichung (8) für die digitale Erfas sung des Zeitabstandes T₁ zweier aufeinanderfolgender Zustände wenigstens eines Signals geht weder der Wert der Versorgungsspannung U _o noch der Schwellenwert U _{c 2} des Komparators 5, noch der Kapazitätswert C des Integra tionskondensators 23 ein. Eine Langzeitstabilität der vorstehend genannten Größen ist daher nicht erforder lich, wenn eine Zeitabstandsmessung oder eine Meßreihe von Zeitabstandsmessungen mit der Schaltungsanordnung nach der Erfindung jeweils im Zusammenhang mit einer Kalibriermessung durchgeführt wird. Es ist dann ledig lich eine leicht zu erfüllende Kurzzeitstabilität der oben genannten Größen für jeweils einen Meßvorgang zu fordern. Auf teure Präzisionsbauelemente mit hoher Langzeitstabilität oder auf aufwendige Stabilisierungs schaltungen kann daher verzichtet werden. Da der Kapazi tätswert C des Integrationskondensators 23 nicht in die Gleichung (8) eingeht, spielen auch größere Abweichun gen vom Nennkapazitätswert, beispielsweise durch Ferti gungstoleranzen, keine Rolle. Die einzigen in die Auswertung eingehenden Geräteparameter sind die Wider standswerte R₁ und R₂ und die Periodendauer Tclk des Taktsignals. Diese Werte sind sehr einfach zu ermitteln und haben eine gute Konstanz.In the evaluation equation (8) for the digital detection of the time interval T ₁ two successive states of at least one signal, neither the value of the supply voltage U _o nor the threshold value U _{c 2 of} the comparator 5 nor the capacitance value C of the integration capacitor 23 is included . Long-term stability of the above-mentioned variables is therefore not required if a time interval measurement or a series of measurements of time interval measurements is carried out with the circuit arrangement according to the invention in each case in connection with a calibration measurement. It is then only Lich an easy-to-meet short-term stability of the above sizes to request for each measurement. Expensive precision components with high long-term stability or complex stabilization circuits can therefore be dispensed with. Since the capacitance value C of the integration capacitor 23 is not included in the equation (8), even larger deviations from the nominal capacitance value, for example due to manufacturing tolerances, do not matter. The only device parameters included in the evaluation are the resistance values R ₁ and R ₂ and the period Tclk of the clock signal. These values are very easy to determine and have good constancy.

Zu diesen ganz wesentlichen Vorteilen der Schaltungs anordnung nach der Erfindung kommt hinzu, daß die Kalibriermessung sehr einfach durchzuführen ist und, statt zusätzlichen Rechenaufwand zu erfordern, die rechnerische Auswertung zur Ermittlung eines Meßzeit intervalls wesentlich vereinfacht.To these very important advantages of the circuit Arrangement according to the invention is added that the Calibration measurement is very easy to perform and instead of requiring additional computational effort that mathematical evaluation to determine a measuring time intervals significantly simplified.

Die Steuereinrichtung kann aus an sich bekannten elektronischen Bauteilen wie Flipflops, digitale Gatter usw. aufgebaut werden.The control device can be known electronic components such as flip-flops, digital gates etc. are built.

Die Gleichspannungsquelle ist vorzugsweise eine Versor gungsgleichspannungsquelle für alle Komponenten der Schalteinrichtung, insbesondere eine 5-V-Gleichspan nungsquelle. Durch die Verwendung nur einer Spannungs quelle für alle Komponente der Schaltungseinrichtung nach der Erfindung ist der Schaltungsaufwand für die Stromversorgung gering. Als erster und zweiter Schalter 15, 27 werden bevorzugt MOS-Feldeffekttransistoren mit kurzen Schaltzeiten verwendet. Der Komparator 5 sollte einen Eingangswiderstandswert haben, der wesentlich größer ist als die Widerstandswerte R₁, R₂ des ersten und zweiten Widerstandes 13, 17, um die Belastung der Analogschaltung 3 durch den Komparator vernachlässigbar klein zu halten.The DC voltage source is preferably a DC supply voltage source for all components of the switching device, in particular a 5 V DC voltage source. By using only one voltage source for all components of the circuit device according to the invention, the circuitry for the power supply is low. MOS field-effect transistors with short switching times are preferably used as the first and second switches 15, 27 . The comparator 5 should have an input resistance value which is substantially greater than the resistance values R ₁, R ₂ of the first and second resistors 13, 17 in order to keep the load on the analog circuit 3 by the comparator negligible.

In einem bevorzugten Ausführungsbeispiel ist die Kompa ratorschwelle U _{c 2} auf einen Wert von näherungsweise 2/3 der Versorgungsspannung U _o der Gleichspannungsquelle eingestellt. Dadurch wird erreicht, daß die Integrations kondensatorspannung U _c während einer Messung nicht bis in den flachauslaufenden asymptotischen Bereich der exponentiellen Ladefunktion ansteigt. Für die Erfassung kleiner Zeitabstände sollte der Widerstand R₂ minde stens um einen Faktor der Größenordnung 100 größer sein als der Widerstandswert R₁ des ersten Widerstandes 13, so daß die Zeitkonstante τ₂ der Ladungsänderungsschal tung 3′′ ebenfalls groß gegenüber der Zeitkonstante τ₁ der Ladeschaltung 3′ ist.In a preferred exemplary embodiment, the comparator threshold U _{c 2 is set} to a value of approximately 2/3 of the supply voltage U _{o of} the DC voltage source. This ensures that the integration capacitor voltage U _c does not rise during a measurement up to the flat-ended asymptotic range of the exponential charging function. For the detection of small time intervals, the resistance R ₂ should be at least a factor of the order of magnitude 100 greater than the resistance value R ₁ of the first resistor 13 , so that the time constant τ ₂ of the charge change circuit 3 '' is also large compared to the time constant τ ₁ Charging circuit 3 ' is.

Nachstehend wird eine Zeitintervallmeßeinrichtung 2 mit einer Schaltungsanordnung nach der Erfindung zur digia len Erfassung eines Zeitabstandes beschrieben.A time interval measuring device 2 with a circuit arrangement according to the invention for digia len detection of a time interval is described below.

Mit der Zeitintervallmeßeinrichtung 2 sollen beispiels weise Zeitintervalle Tx zwischen positiven Flanken A ₊ eines Meßsignals TCP mit mehreren aufeinanderfolgenden Pulsen P bestimmt werden (Fig. 4). Die zu bestimmenden Zeitintervalle T _x sind länger als die Periodendauer Tclk eines Referenztaktsignals Tref, so daß mehrere Taktpulse des Referenztaktsignals zeitlich in ein Zeitintervalls T _x fallen. Wie aus Fig. 4 zu ersehen ist, kann die Länge Tx des zu ermittelnden Zeitintervalls durch die Beziehung:With the time interval measuring device 2 , for example, time intervals Tx between positive edges A _{+ of} a measurement signal TCP with several successive pulses P are to be determined ( FIG. 4). The time intervals T _x to be determined are longer than the period Tclk of a reference clock signal Tref , so that several clock pulses of the reference clock signal fall in time in a time interval T _x . As can be seen from FIG. 4, the length Tx of the time interval to be determined can be determined by the relationship:

T _x = T _m + T₁-T′₁ (9) T _x = T _m + T ₁- T ′ ₁ (9)

beschrieben werden. Darin bezeichnet T _m ein Zeitinter vall, das sich aus einem ganzzahligen Vielfachen der Periodendauer Tclk des Referenztaktsignals Tref zusam mensetzt, T₁ das Fehlerzeitinterval am Anfang des Meßzeitintervalls T _x und T′₁ das Fehlerzeitintervall am Anfang des mit der nächsten positiven Flanke des Meßsignals TCP beginnenden Meßzeitintervalls. Das taktsynchrone Zeitintervall T _m wird durch Auszählen der in das Zeitintervall T _m fallenden Referenztaktperioden mit einer Zähleinrichtung 41 bestimmt, wogegen die Fehler zeitintervalle T₁, T′₁ mit der Schaltungsanordnung 1 a erfaßt werden.to be discribed. Therein, T _m denotes a time interval composed of an integer multiple of the period Tclk of the reference clock signal Tref, T ₁ the error time interval at the beginning of the measuring time interval T _x and T ' ₁ the error time interval at the beginning of the next positive edge of the measuring signal TCP beginning of the measuring time interval. The isochronous time interval T _m is determined by counting the falling in the time interval T _m reference clock periods with a counter 41, while the error time intervals T ₁, T '₁ are detected by the circuit arrangement 1 a.

Die Zeitintervallmeßeinrichtung 2 umfaßt neben einer Schaltungsanordnung nach der Erfindung 1 a eine Zählein richtung 41 und eine Zählerfreigabeschaltung 43. Die Schaltungsanordnung 1 a ist im wesentlichen wie die Schaltungsanordnung 1 des vorher beschriebenen Ausfüh rungsbeispiels aufgebaut. Bereits beschriebene Kompo nenten sind mit dem Buchstaben a hinter der Bezugs ziffer gekennzeichnet. Abweichungen vom vorhergehenden Ausführungsbeispiel werden nachstehend erläutert.The time interval measuring device 2 comprises, in addition to a circuit arrangement according to the invention 1 a, a counting device 41 and a counter enable circuit 43 . The circuit arrangement 1 a is constructed essentially like the circuit arrangement 1 of the exemplary embodiment described above. Components already described are marked with the letter a after the reference number. Deviations from the previous embodiment are explained below.

Die Zähleinrichtung 41 umfaßt einen Pulspausenzähler 45 zur Zählung von Taktpulsen des Referenztaktsignals Tref während einer Pulspause zwischen den Pulsen P des Meßsignals TCP und einen Pulslängenzähler 47 zur Zählung von Taktpulsen des Referenztaktsignals während der Dauer eines Pulses P. Eine derartige Zähleinrich tung 41 mit Pulspausen- und Pulslängenzähler 45, 47 ist dann von Vorteil, wenn sowohl Pulsdauern als auch Pulspausen länger sind, als die Periodendauer Tclk des Referenztaktsignals. Der Vorteil liegt darin, daß der Pulslängenzähler 47 bzw. der Pulspausenzähler 45 ab wechselnd von einer Auswerteeinrichtung (nicht gezeigt) ausgelesen werden können, während der jeweils andere Zähler 45, 47 Taktpulse zählt. An die Auswerteeinrich tung brauchen dann keine sehr hohen Geschwindigkeits anforderungen bezüglich des Auslesens der Zählergebnis se der Zähler 45, 47 gestellt weren, um alle in ein Zeitintervall T _m fallende Zählereignisse bzw. Taktpulse des Referenztaktsignals Tref zu registrieren.The counting device 41 comprises a pulse pause counter 45 for counting clock pulses of the reference clock signal Tref during a pulse pause between the pulses P of the measurement signal TCP and a pulse length counter 47 for counting clock pulses of the reference clock signal during the duration of a pulse P. Such a counting device 41 with pulse pause and pulse length counters 45, 47 is advantageous if both pulse durations and pulse pauses are longer than the period Tclk of the reference clock signal. The advantage is that the pulse length counter 47 and the pulse interval counter 45 from alternately (not shown) of an evaluation device can be read while the other counter 45 counts 47 clock pulses. No very high speed requirements with regard to reading out the counting results of the counters 45, 47 need then be made to the evaluation device in order to register all counting events or clock pulses of the reference clock signal Tref falling in a time interval T _m .

Das Meßsignal liegt an einem Eingang 49 der Steuerein richtung 9 a und an einem Eingang 50 der Zählerfreigabe schaltung 43 an. Die Zählerfreigabeschaltung 43 steuert die Zählbereitschaft der Zähler 45, 47 in Abhängigkeit vom Auftreten von Pulsflanken des Meßsignals TCP.The measurement signal is present at an input 49 of the control device 9 a and at an input 50 of the counter enable circuit 43 . The counter enable circuit 43 controls the readiness to count the counters 45, 47 depending on the occurrence of pulse edges of the measurement signal TCP .

Das periodische Referenztaktsignal Tref liegt an den Zähleingängen des Pulslängenzählers 47, des Pulspausenzählers 45 und des Zählers 7 a der Schalteinrichtung 1 a an. Ferner ist das Referenztaktsignal Tref einem Eingang 55 der Steuereinrichtung 9 a zugeführt. Ein Übernahmesignal des Pulslängenzählers 47 ist einem Kontrolleingang 57 der Steuereinrichtung 9 a zugeführt.The periodic reference clock signal Tref is present at the counter inputs of the pulse length counter 47 , the pulse pause counter 45 and the counter 7 a of the switching device 1 a . Furthermore, the reference clock signal Tref is fed to an input 55 of the control device 9 a . A takeover signal of the pulse length counter 47 is fed to a control input 57 of the control device 9 a .

Tritt eine positive Flanke A ₊ des Meßsignals TCP auf, so wird der erste Schalter 15 a der Schaltungsanordnung 1 a durch die Steuereinrichtung 9 a eingeschaltet und der zweite Schalter 27 a ausgeschaltet. Damit beginnt die Ladephase, während der der Integrationskondensator 23 a über den ersten Widerstand 13 a und über zweiten Wider stand 17 a geladen wird. Mit Auftreten der positiven Flanke A ₊ des Meßsignals TCP sperrt die Zählerfrei gabeschaltung 43 die Zählbereitschaft des Pulspausen zählers 45 und schaltet die Zählbereitschaft des Puls längenzählers 47 ein. Die Ladephase des Integrations kondensators 23 a endet mit dem Auftreten einer ersten von dem Pulslängenzähler 47 gezählten negativen Flanke des Referenztaktsignals Tref und entspricht einem zu bestimmenden Fehlerzeitintervall T₁ bzw. T′₁. Die Steuer einrichtung 9 a schaltet mit Beendigung der Ladephase T₁ den ersten Schalter 15 a aus, so daß der Integrations kondensator 23 a während der Ladungsänderungsphase Δ T über den zweiten Widerstand 17 a bis zu einem von dem Komparator 5 a überwachten Spannungsschwellenwert U _{c 2} weitergeladen wird. Die Steuereinrichtung 9 a überwacht das Übernahmesignal vom Pulslängenzähler 47, um fest zustellen, ob der Pulslängenzähler 47 die erste nega tive Flanke des periodischen Taktsignals Tref nach Beginn des Meßzeitintervalls T₁ tatsächlich gezählt hat, und beendet die Ladephase T₁ mit dem Auftreten einer negativen Flanke des Referenztaktsignals erst dann, wenn die Flanke von dem Zähler 47 registriert wurde. Während der Ladungsänderungsphase Δ T zählt der Zähler 7 a Taktpulse bzw. negative Flanken des periodi schen Referenztaktsignals Tref.If a positive edge A _{+ of} the measurement signal TCP occurs, the first switch 15 a of the circuit arrangement 1 a is switched on by the control device 9 a and the second switch 27 a is switched off. This begins the charging phase, during which the integration capacitor 23 a was charged via the first resistor 13 a and via the second resistor 17 a . With the occurrence of the positive edge A _{+ of} the measurement signal TCP, the counter release circuit 43 blocks the readiness for counting of the pulse pause counter 45 and switches on the readiness for counting of the pulse length counter 47 . The charging phase of the integration capacitor 23 a ends with the occurrence of a first length from the pulse counter 47 counted negative edge of the reference clock signal Tref and corresponds to a to be determined fault time interval T ₁ and T '₁. The control device 9 a switches off at the end of the charging phase T ₁ the first switch 15 a , so that the integration capacitor 23 a during the charge change phase Δ T via the second resistor 17 a up to a voltage threshold value U _{c 2} monitored by the comparator 5 a is forwarded. The control device 9 a monitors the takeover signal from the pulse length counter 47 to determine whether the pulse length counter 47 has actually counted the first nega tive edge of the periodic clock signal Tref after the start of the measuring time interval T ₁, and ends the loading phase T ₁ with the occurrence of a negative edge of the reference clock signal only when the edge has been registered by the counter 47 . During the charge change phase Δ T, the counter counts 7 a clock pulses or negative edges of the periodic reference clock signal Tref .

Das Zusammenwirken der Steuereinheit 9 a mit dem Zähler 7 a und dem Komparator 5 a zur Beendigung der Ladungsän derungsphase und zur Steuerung der Zählbereitschaft (Freigabe) des Zählers 7 a ist bereits in Zusammenhang mit dem vorher beschriebenen Ausführungsbeispiel der Erfindung erläutert worden.The interaction of the control unit 9 a with the counter 7 a and the comparator 5 a to end the Ladungsän change phase and to control the readiness for counting (release) of the counter 7 a has already been explained in connection with the previously described embodiment of the invention.

Nach Ablauf der Ladungsänderungsphase befindet sich die Schaltungsanordnung 1 a in ihrem Ausgangszustand und ist damit für die Erfassung eines nächsten Fehlerzeitinter valls T₁ bzw. T′₁ bereit. Die Zählbereitschaft (Freiga be) des Pulslängenzählers 47 wird bei Auftreten einer negativen Flanke A _- des Meßsignals TCP ausgeschaltet und die des Pulspausenzählers 45 wird eingeschaltet. Die Zählergebnisse der Zähler 7 a, 45 und 47 werden jeweils nach dem Stillstand des entsprechenden Zählers von der Auswerteeinrichtung ausgelesen und zwischenge speichert. Die Auswerteeinrichtung berechnet aus den zwischengespeicherten Zählergebnissen einen digitalen Wert für das zu bestimmende Meßzeitintervall Tx.After the charge change phase, the circuit arrangement 1 a is in its initial state and is thus ready for the detection of a next error time interval T 1 or T 1. The readiness to count (enable) of the pulse length counter 47 is switched off when a negative edge A _{- of} the measurement signal TCP occurs and that of the pulse pause counter 45 is switched on. The counting results of the counters 7 a , 45 and 47 are each read out by the evaluation device after the corresponding counter has stopped and are stored temporarily. The evaluation device calculates a digital value for the measurement time interval Tx to be determined from the temporarily stored count results.

In einer vorteilhaften Variante des vorstehend beschrie benen Ausführungsbeispiels überwacht die Zählerfreigabe schaltung (43) sowohl das Meßsignal TCP als auch das Referenzsignal Tref und schaltet die Zählbereitschaft des Pulslängenzählers 47 bzw. des Pulspausenzählers 45 erst dann ein bzw. aus, wenn die erste positive Flanke des Referenzsignals Tref auf die positive bzw. negative Flanke A ₊ des Meßsignals TCP folgt (Fig. 4a). Die ein erstes Zählereignis des Pulslängenzählers auslösende negative Flanke des Referenztaktsignals Tref, die gleichzeitig die Ladephase T₁ des Integrationskonden sators 23 a beendet, tritt dann frühestens nach Ablauf einer halben Taktperiode des Referenztaktsignals Tref nach Beginn des Meßzeitintervalls T _x auf. Der mit der Schaltungsanordnung 1 a zu erfassende Zeitabstand T₁ bzw. T′₁ kann dann minimal eine halbe und maximal drei halbe Periodendauern Tclk des Referenzsignals Tref lang sein. Das Problem, daß eine erste vom Pulslängenzähler 47 zu zählende Flanke des Referenztaktsignals Tref zu dicht auf die positive Flanke A ₊ des Meßsignals TCP folgt, um vom Zähler 47 registriert zu werden, ist auf diese Weise beseitigt. In an advantageous variant of the embodiment described above, the counter enable circuit ( 43 ) monitors both the measurement signal TCP and the reference signal Tref and switches the readiness for counting of the pulse length counter 47 or the pulse pause counter 45 only on or off when the first positive edge of the Reference signal Tref follows the positive or negative edge A _{+ of} the measurement signal TCP ( FIG. 4a). The triggering a first count event of the pulse length counter negative edge of the reference clock signal Tref , which simultaneously ends the loading phase T ₁ of the integrating capacitor 23 a , then occurs at the earliest after half a clock period of the reference clock signal Tref after the start of the measuring time interval T _x . The time interval T ₁ or T ' ₁ to be detected with the circuit arrangement 1 a can then be a minimum of half and a maximum of three half period periods Tclk of the reference signal Tref . The problem is that a first follows from the pulse length counter 47 to count edge of the reference clock signal Tref too close to the positive edge of the measuring signal A ₊ TCP to be registered by the counter 47 is eliminated in this way.

Nachstehend wird anhand von Beispielswerten für die Widerstände R₁, R₂, für die Kapazität C des Integra tionskondensators 23 a, für die Periodendauer Tclk des Referenztaktsignals Tref und für die Komparatorschwelle U _{c 2} ein typisches Zeitverhalten der Schaltungsanordnung 1 a zu diskutiert.Below is a typical time behavior of the circuit arrangement 1 a to be discussed based on example values for the resistors R ₁, R ₂, for the capacitance C of the integration capacitor 23 a , for the period Tclk of the reference clock signal Tref and for the comparator threshold U _{c 2} .

Es sei:
Tclk = 200 ns,
R₁ = 820 Ohm,
R₂ = 100 kOhm,
C = 1 nF und
U _{c 2} = 2/3 U _o, wobei U _o die Spannung der Gleichspannungsquelle bezeichnet.It is:
Tclk = 200 ns,
R ₁ = 820 ohms,
R ₂ = 100 kOhm,
C = 1 nF and
U _{c 2} = 2/3 U _o , where U _o denotes the voltage of the DC voltage source.

Entsprechend der oben erwähnten Variante der Zeitinter vall-Meßeinrichtung nach der Erfindung kann die Dauer eines Fehlerzeitintervalls T₁ zwischen 100 ns und 300 ns liegen, wenn die Referenztaktperiodendauer Tclk = 200 ns zugrunde gelegt wird. Mit den obigen Werten für R₁, R₂ und C ergibt sich für die Ladeschaltung 3 a′ die Zeitkonstante τ₁ = 813 ns. Während der Minimal dauer des Zeitabstandes T₁ = 100 ns wird der Integra tionskondensator 23 a mit einer Ladezeitkonstante τ₁ = 813 ns auf die Spannung U _{c 1} = 0,11 U _o geladen. Die Ladungsänderungsschaltung 3 a′′ benötigt dann eine Zeit von Δ T _max = 98 µs zum Weiterladen des Integrations kondensators 23 a bis zum Erreichen der Komparator schwelle 2/3 U _o. Während der Ladungsänderungsphase Δ T _max = 98 µs summiert der Zähler 7 a X _max = 487 Zähl ereignisse auf. Während der Maximaldauer des Zeitab standes T₁ = 300 ns wird der Integrationskondensator 23 a mit der Kapazität 1 nF auf U _{c 1} = 0,3 U _o geladen. Die Ladungsänderungsphase dauert dann Δ T _min = 73 µs lang. Dem entspricht ein Zählerstand von 364 Zähler eignissen des Zählers 7 a, bei einer Referenztaktperioden dauer von 200 ns.According to the above-mentioned variant of the time interval measuring device according to the invention, the duration of an error time interval T ₁ can be between 100 ns and 300 ns if the reference clock period Tclk = 200 ns is taken as a basis. With the above values for R ₁, R ₂ and C , the time constant τ ₁ = 813 ns results for the charging circuit 3 a ' . During the minimum duration of the time interval T ₁ = 100 ns, the integration capacitor 23 a is charged with a charging time constant τ ₁ = 813 ns to the voltage U _{c 1} = 0.11 U _o . The charge change circuit 3 a '' then requires a time of Δ T _max = 98 microseconds to continue charging the integration capacitor 23 a until reaching the comparator threshold 2/3 U _o . During the charge change phase Δ T _max = 98 µs, the counter adds up 7 a X _max = 487 counting events. During the maximum period of time T ₁ = 300 ns, the integration capacitor 23 a is charged with the capacitance 1 nF to U _{c 1} = 0.3 U _o . The charge change phase then lasts for Δ T _min = 73 µs. This corresponds to a counter reading of 364 counter events of counter 7 a , with a reference clock period of 200 ns.

Die Auswertungsgleichung zur Berechnung von T _x geht auf Gleichung (9) zurück.The evaluation equation for calculating T _x is based on equation (9).

Ersetzt man in Gleichung (9) T₁ und T′₁ durch entspre chende Ausdrücke der Gleichung (8) und ferner T _m durch Tclk (V+W), so ergibt sich:If T ₁ and T ′ ₁ are replaced in Equation (9) by corresponding expressions of Equation (8) and further T _m by Tclk (V + W) , the following results:

T _x = Tclk · (V+W) + R₁/(R₁ + R₂) · Tclk · (X′-X) (10) T _x = Tclk · (V + W) + R ₁ / (R ₁ + R ₂) · Tclk · (X′-X) (10)

Darin bezeichnet T _x das zu bestimmende Meßzeitintervall zwischen aufeinanderfolgenden positiven Flanken des Meßsignals,
V das Zählergebnis des Pulslängenzählers nach Ablauf der Pulsdauer,
W das Zählergebnis des Pausenzählers nach Ablauf einer Pulspause,
X das Zählergebnis des Zählers 7 a nach Ablauf des Fehlerzeitintervalls T₁,
X′ das Zählergebnis des Zählers 7 a nach Ablauf des Fehlerzeitintervalls T′₁ und Tclk die Periodendauer des periodischen Taktsignals Tref. T _x denotes the measurement time interval to be determined between successive positive edges of the measurement signal,
V the count result of the pulse length counter after the pulse duration has expired,
W the counting result of the pause counter after a pulse pause,
X the counting result of the counter 7 a after the error time interval T 1,
X ' the counting result of the counter 7 a after the error time interval T' ₁ and Tclk the period of the periodic clock signal Tref .

Gleichung (10) ist eine einfache Berechnungsvorschrift zur Bestimmung des Meßwertes T _x aus den Zählergebnissen des Pulslängenzählers 47, des Pulspausenzählers 45 und des Zählers 7 a der Schaltungsanordnung 1 a.Equation (10) is a simple calculation rule for determining the measured value T _x from the count results of the pulse length counter 47 , the pulse pause counter 45 and the counter 7 a of the circuit arrangement 1 a .

Da in die Gleichung (10) nur die Zählergebnisse der Zähler 7 a, 45, 47, die bekannten Widerstandswerte R₁ bzw. R₂ und der bekannte Periodendauerwert Tclk des periodischen Taktsignals eingehen, erübrigt sich bei der Zeitintervallmessung aufeinanderfolgender Zeit intervalle mit der Schaltungseinrichtung 1 a nach der Erfindung sogar eine Kalibriermessung. Since in the equation (10) only the count of counter 7 a, 45, 47, the known resistance values R ₁ and R ₂ and the known period duration value Tclk the periodic clock signal received, is unnecessary for the time interval measurement of successive time intervals to the circuit device 1 a according to the invention even a calibration measurement.

Auch bei diesem Anwendungsbeispiel einer Schaltungsan ordnung nach der Erfindung sind keine hohen Anforde rungen an die Kurzzeitstabilität der Versorgungsspan nung U _o oder der Komparatorschwelle U _{c 2} zu stellen.Also in this application example of a circuit arrangement according to the invention, there are no high demands on the short-term stability of the supply voltage U _o or the comparator threshold U _{c 2} .

Die rechte Seite der Gleichung (10) umfaßt den Summan den Tclk · (V+W), der als ganzzahliges Vielfaches der Referenztaktperiode Tclk abgemessen wird, und den Summanden R₁/(R₁ + R₂) · Tclk (X′-X), der die Erfassung der Fehlerzeitintervalle T₁ bzw. T′₁ beschreibt. Die Fehlerzeitintervalle können als Vielfaches einer "vir tuellen Taktperiode" Tclkvirtuell dargestellt werden, mit:The right side of the equation (10) includes the Summan the Tclk · (V + W) , which is measured as an integral multiple of the reference clock period Tclk , and the summand R ₁ / (R ₁ + R ₂) · Tclk (X'-X ), which describes the detection of the error time intervals T ₁ or T ' ₁. The error time intervals can be represented virtual as a multiple of a "virtual cycle period", with:

Tclkvirtuell = R₁/(R₁ + R₂) · Tclk (11) Tclkvirtuell = R ₁ / (R ₁ + R ₂) · Tclk (11)

Ja nach den Widerstandswerten R₁ und R₂ erscheinen die Fehlerzeitintervalle T₁, T′₁ in wesentlich kleinere Zeitquanten als Tclk unterteilt, wie an nachstehendem Beispiel veranschaulicht wird:Depending on the resistance values R ₁ and R ₂, the error time intervals T ₁, T ′ ₁ appear to be divided into significantly smaller time quanta than Tclk , as illustrated in the following example:

Es sei:
Tclk = 200 ns,
R₁ = 1 kOhm,
R₂ = 100 kOhmIt is:
Tclk = 200 ns,
R ₁ = 1 kOhm,
R ₂ = 100 kOhm

Mit diesen Werten für die Taktperiodendauer Tclk und für die Widerstände R₁, R₂ werden die Fehlerzeitinter valle mit einem Zeitraster von 200 ns/101 abgetastet, d. h., die virtuelle Taktperiodendauer beträgt bei diesem Beispiel etwa 2 ns bei einer realen Taktperio dendauer von 200 ns.With these values for the clock period Tclk and for the resistors R ₁, R ₂ the error time intervals are scanned with a time pattern of 200 ns / 101, ie the virtual clock period in this example is about 2 ns with a real clock period of 200 ns .

Aus den vorstehenden Betrachtungen geht hervor, daß mit einer Schaltungsanordnung nach der Erfindung zur digitalen Erfassung von Zeitabständen zweier aufeinan derfolgender Zustände wenigstens eines Signals eine extrem hochauflösende digitale Zeitabstandsmessung möglich ist, auch wenn das Referenztaktsignal Tref eine Periodendauer Tclk von lediglich 200 ns hat. Das Refe renztaktsignal Tref kann beispielsweise von einer Systemtaktquelle stammen, die auch eine Mikroprozessor einheit der Auswerteeinrichtung taktet.From the above considerations it can be seen that an extremely high-resolution digital time interval measurement is possible with a circuit arrangement according to the invention for the digital detection of time intervals between two successive states of at least one signal, even if the reference clock signal Tref has a period Tclk of only 200 ns. The reference clock signal Tref can originate , for example, from a system clock source which also clocks a microprocessor unit of the evaluation device.

Eine Zeitintervallmeßeinrichtung mit einer Schaltein richtung nach der Erfindung erfordert nur eine einzige Versorgungsgleichspannungsquelle und ebenfalls nur eine einzige Referenztaktquelle.A time interval measuring device with a switch Direction according to the invention requires only one DC supply voltage source and also only one only reference clock source.

Die zur Erläuterung des Arbeitsprinzips der Zeitinter vallmeßeinrichtung 2 vorausgesetzte Form des Meßsignals ist nicht zwingend. Auch bei diesem Ausführungsbeispiel der Erfindung können andere vorbestimmte Signalzustände als die beschriebenen als Begrenzungsmarken von Zeitab ständen gewählt werden.The form of the measurement signal required to explain the working principle of the time interval measuring device 2 is not mandatory. In this exemplary embodiment of the invention, too, predetermined signal states other than those described can be selected as delimiting marks from time intervals.

Nachstehend wird bezugnehmend auf die Fig. 5 ein wei teres Ausführungsbeispiel der Erfindung beschrieben. Dieses weitere Ausführungsbeispiel ist eine Schaltungs anordnung zur digitalen Erfassung der Amplitude eines Signals und umfaßt einen analogen Schaltungsteil 3 b, einen Komparator 5 b, einen Zähler 7 b, eine Steuerein richtung 9 b, ferner eine Zeitsteuerschaltung 57 und eine Abtast-Halteschaltung 59. Das wesentliche Prinzip des analogen Schaltungsteils 3 b, des Komparators 5 b, des Zählers 7 b und der Steuereinrichtung 9 b geht im wesentlichen aus der Beschreibung der vorhergehenden Ausführungsbeispiele hervor; Abweichungen dazu sind nachstehend beschrieben. Die bereits in den vorher gehenden Ausführungsbeispielen beschriebenen Kompo nenten, die mit gleicher oder ähnlicher Funktion auch in der Schaltungsanordnung 1 b zur digitalen Erfassung der Amplitude eines Signals verwendet werden, sind mit einem b hinter der entsprechenden Bezugsziffer gekenn zeichnet.A white embodiment of the invention is described below with reference to FIG. 5. This further embodiment is a circuit arrangement for digital detection of the amplitude of a signal and comprises an analog circuit part 3 b , a comparator 5 b , a counter 7 b , a Steuerein device 9 b , also a timing control circuit 57 and a sample and hold circuit 59th The essential principle of the analog circuit part 3 b , the comparator 5 b , the counter 7 b and the control device 9 b is essentially apparent from the description of the previous exemplary embodiments; Deviations from this are described below. The compo already described in the preceding embodiments, components associated with the same or similar function b in the circuit arrangement 1 to the digital detection of the amplitude of a signal to be used are characterized by a marked in b behind the corresponding reference numeral.

Der analoge Schaltungsteil 3 b ist an eine die Ladungs quelle für den Integrationskondensator 23 b darstellende Abtast-Halteschaltung 59 angeschlossen. Die Abtast-Hal teschaltung 59 tastet das unbekannte Signal U _m, z. B. ein Spannungssignal, ab und gibt eine einem jeweils aktuellen Abtast- bzw. Haltewert proportionale Spannung U _x an die Analogschaltung 3 b aus. Die Zeitsteuerschal tung 57 wird mit dem Referenztaktsignal Tref getaktet und gibt ein Zeitsteuersignal mit in einem vorbestimm ten Zeitabstand Tk aufeinanderfolgenden Signalflanken an die Steuereinrichtung 9 b aus.The analog circuit part 3 b is connected to a sample-hold circuit 59 representing the charge source for the integration capacitor 23 b . The sample-hold circuit 59 samples the unknown signal U _m , e.g. B. a voltage signal, and outputs a voltage U _x proportional to a respective current sample or hold value to the analog circuit 3 b . The timing controller TIC 57 is clocked with the reference clock signal Tref and outputs a timing signal with successive in a vorbestimm th time interval Tk signal edges to the controller 9 from b.

Bei Beginn des vorbestimmten Zeitabstandes Tk, zum Beispiel bei Auftreten einer positiven Flanke des Zeitsteuersignals, schaltet die Steuereinrichtung 9 b den ersten Schalter 15 b ein und den zweiten Schalter 27 b aus und startet damit die Ladephase des Integra tionskondensators 23 b. Der Integrationskondensator 23 b wird während der Ladephase über den ersten und zweiten Widerstand 13 b, 17 b auf eine Spannung U _{c 1} geladen, die den an der Analogschaltung anliegenden Abtast-Haltewert der Abtast-Halteschaltung repräsentiert. Bei Beendigung des vorbestimmten Zeitabstandes Tk, z. B. bei Auftreten einer negativen Flanke des Zeitsteuersignal, schaltet die Steuereinrichtung den ersten Schalter 15 b aus und die Zählbereitschaft des Zählers 7 b zur Zählung perio discher Referenztaktpulse ein, womit die Ladungsände rungsphase zur Änderung der Spannung am Integrations kondensator 23 b bis zum Erreichen eines vorbestimmten, durch den Komparator 5 b überwachten Schwellenwertes U _{c 2} beginnt. Der Komparator 5 b ändert bei Erreichen der Spannung U _{c 2} am Integrationskondensator 23 b sein Aus gangssignal, woraufhin die Steuereinrichtung 9 b den zweiten Schalter 27 b einschaltet und die Zählbereit schaft des Zählers 7 b ausschaltet. Über ein Bereit schaftssignal teilt die Steuereinrichtung 9 b der Ab tast-Halteschaltung 59 die Bereitschaft zu einem neuen Meßzyklus mit, so daß die Abtast-Halteschaltung 59 einen neuen Abtastwert U _x für einen nächsten Meßzyklus ausgibt.At the beginning of the predetermined time interval Tk , for example when a positive edge of the time control signal occurs, the control device 9 b turns on the first switch 15 b and the second switch 27 b and thus starts the charging phase of the integration capacitor 23 b . The integration capacitor 23 b is charged during the charging phase via the first and second resistor 13 b , 17 b to a voltage U _{c 1} , which represents the sample and hold value of the sample and hold circuit applied to the analog circuit. When the predetermined interval Tk , e.g. B. on the occurrence of a negative edge of the timing signal, the control device switches the first switch 15 b off and the readiness of the counter 7 b to count periodic reference clock pulses, so that the charge change phase for changing the voltage at the integration capacitor 23 b until reaching one predetermined threshold value U _{c 2} monitored by the comparator 5 b begins. The comparator 5 changes b upon reaching the voltage U _{c 2} at the integration capacitor 23 b be from output signal, whereupon the control device 9 b the second switch 27 turns on and the b ready for counting of the counter shaft 7b off. Providing a shank signal informs the controller 9 of the Ab b tast-hold circuit 59 the readiness for a new measuring cycle with so that the sample and hold circuit 59 has a new sample _x U outputting for a next measurement cycle.

Nach dem Meßzyklus liest eine Auswerteeinrichtung (nicht gezeigt) das Zählergebnis des Zählers 7 b aus, um damit einen digitalen Meßwert für die zu erfassende Si gnalspannung U _x bzw. U _m zu berechnen.After the measuring cycle, an evaluation device (not shown) reads out the counting result of the counter 7 b in order to thereby calculate a digital measured value for the signal voltage U _x or U _m to be detected.

Eine Ausgangsgleichung für die Berechnung eines Wertes U _x läßt sich aus Gleichung (5) ableiten, indem die Gleichung (5) nach U _o aufgelöst und U _o durch U _x und T₁ durch Tk ersetzt wird.An initial equation for the calculation of a value U _x can be derived from equation (5) by solving equation (5) for U _o and replacing U _o with U _x and T ₁ with Tk .

Durch das vorstehend beschriebene Ausführungsbeispiel der Erfindung wird ein neuer Weg der Analog-Digital- Wandlung aufgezeigt. Auch dieses Ausführungsbeispiel ist wenig störanfällig und läßt sich mit geringem Schaltungsaufwand preiswert realisieren.By the embodiment described above the invention a new way of analog-digital Change shown. This embodiment too is less prone to failure and can be operated with little Realize circuitry inexpensively.

Die Erfindung ist nicht auf die beschriebenen Ausfüh rungsbeispiele beschränkt sondern umfaßt auch Abwand lungen mit geänderten oder zusätzlichen technischen Details, wenn der Erfindungsgedanke dadurch nicht verlassen wird. So kann beispielsweise die Steuerein richtung mit Laufzeitausgleichschaltungen versehen sein, die unterschiedliche Signallaufzeiten und Schalt zeiten bzw. Vorbereitungszeiten von Bauelementen berück sichtigen. Darüberhinaus kann die Steuereinrichtung insbesondere Kontrollschaltungen umfassen, die dafür sorgen, daß ein neuer Meßzyklus erst dann beginnen kann, wenn der vorherige Meßzyklus abgeschlossen ist. Die Dimensionierung des ersten und zweiten Widerstandes, des Integrationskondensators, und der Periodendauer Tclk des Referenztaktsignals hängt im wesentlichen von der gewünschten digitalen Auflösung einer zu erfassenden analogen Information und von der tolerierten Maximaldauer eines Meßzyklus ab.The invention is not limited to the exemplary embodiments described, but also includes modifications with modified or additional technical details if the inventive idea is not thereby abandoned. For example, the Steuerein device can be provided with delay compensation circuits that take into account different signal delays and switching times or preparation times of components. In addition, the control device can in particular comprise control circuits which ensure that a new measuring cycle can only begin when the previous measuring cycle has been completed. The dimensions of the first and second resistors, the integration capacitor , and the period Tclk of the reference clock signal essentially depend on the desired digital resolution of an analog information to be acquired and on the tolerated maximum duration of a measurement cycle.

Die Analogschaltung 3, 3 a, 3 b zur Realisierung der Ladeschaltung und der Ladungsänderungsschaltung kann durch äquivalente Schaltungen ersetzt werden, zum Beispiel durch eine von einer Konstantstromquelle gespeiste Parallelschaltung aus einem Integrations kondensator, einem ersten und einem zweiten Widerstand mit einem ersten Schalter in Reihe zum ersten Wider stand und einen zweiten Schalter in Reihe zum zweiten Widerstand.The analog circuit 3, 3 a , 3 b for realizing the charging circuit and the charge change circuit can be replaced by equivalent circuits, for example by a parallel circuit powered by a constant current source from an integration capacitor, a first and a second resistor with a first switch in series first opponent stood and a second switch in series with the second resistor.

Claims

1. Circuit arrangement for the digital acquisition of analog information, in particular the time interval of the two successive states of at least one signal or the amplitude of the signal.
with an integration capacitor ( 23; 23 a ; 23 b) , which can be charged to a voltage representing the analog information via a charging circuit ( 3 '; 3 a' ; 3 b ') , with a charge change circuit ( 3''; 3 a ''; 3 b '') , which changes the voltage of the integration capacitor ( 23; 23 a ; 23 b) at a rate of change less than that of the charging circuit ( 3 '; 3 a' ; 3 b ') ,
with a comparator comparing the voltage at the integration capacitor ( 23; 23 a ; 23 b) with a predetermined threshold value ( 5; 5 a ; 5 b) and
with a counter ( 7; 7 a ; 7 b) , which during the change in the voltage of the integration capacitor ( 23; 23 a ; 23 b) by means of the charge change circuit ( 3 '', 3 a '' , 3 b '') to counts to achieve the periodic clock pulses before certain threshold value, characterized in that
that the charging circuit ( 3 ' ; 3 a' ; 3 b ') and the charge change circuit ( 3' ' ; 3 a''; 3 b'') change the voltage of the integration capacitor ( 23 ; 23 a ; 23 b) in the same direction and are connected to a common charge source.

2. Circuit arrangement according to claim 1, characterized in that for digital detection of the time interval between two successive states of at least one signal, a signal state detector ( 8, 8 a), a control device ( 9 , 9 a) , in particular an edge detector which detects the successive states, and that the control device upon the occurrence of the temporally first state ( ', 3 a' 3) switches the charging circuit and effective upon occurrence of the second condition, the change in charge circuit (3 ', 3 a''') turns effective.

3. Circuit arrangement according to claim 2, characterized in that the first and the second signal state optionally either Exceed or fall below predetermined ter corresponds to the amplitude level of a signal.

4. Circuit arrangement according to claim 2 or 3, characterized in that the first in time Signal state either exceeding or Falling below predetermined amplitude levels corresponds to the first signal and that the second Zu stood either over or under predetermined amplitude level one corresponds to the second signal.

5. Circuit arrangement according to claim 2, 3 or 4, characterized in that the charge source a DC voltage source, especially one Supply DC voltage source of the circuit order is.

6. Circuit arrangement according to claim 1, characterized in that for measuring the amplitude of a signal, an integration time interval of predetermined length generating time control circuit ( 57 ) cooperates with a control device ( 9 b) which, at the beginning of the integration time interval, the charging circuit ( 3 b ') switches effectively and at the end of the integration time interval the charge change circuit ( 3 b '') switches effectively, and that the charge source is the source of the analog signal or a circuit which outputs a voltage proportional to the amplitude of the analog signal.

7. Circuit arrangement according to claim 6, characterized in that the charge source is a signal sampling and samples of the signal amplitude analog buffering sample-and-hold circuit ( 59 ), which generates a sample value of the signal amplitude proportional to the signal amplitude during the integration period.

8. Circuit arrangement according to one of the preceding claims, characterized in that the integrating capacitor ( 23; 23 a ; 23 b) via a series circuit with the integration capacitor ( 23 ; 23 a ; 23 b) connected resistance circuit ( 11; 11 a ; 11 b ) is connected to the charge source with a controllable total resistance value.

9. Circuit arrangement according to claim 8, characterized in that the resistance circuit ( 11; 11 a ; 11 b), a parallel circuit comprising a first resistor ( 13; 13 a ; 13 b) and a second resistor ( 17; 17 a ; 17 b ) and that the current through the first resistor ( 13; 13 a ; 13 b) with a first switch ( 15; 15 a ; 15 b) of the control device ( 9; 9 a ; 9 b) can be switched on and off.

10. Circuit arrangement according to claim 9, characterized in that the value (R ₂) of the second resistor ( 17; 17 a) exceeds the value (R ₁) of the first resistor ( 13; 13 a) by a multiple of the value of the first resistor .

11. Circuit arrangement according to one of the preceding claims, characterized in that for discharging the integration capacitor ( 23; 23 a ; 23 b) the connections of the integration capacitor ( 23; 23 a ; 23 b) via a second switch ( 27; 27 a ; 27 b) the control device ( 9; 9 a ; 9 b) can be short-circuited.

12. Circuit arrangement according to one of claims 1, 2, 4, 5, 8, 9 and 11, characterized in that the circuit arrangement ( 1 a) part of a time interval measuring device ( 2 ) for the digital detection of time intervals (Tx) , the Duration exceeds the duration of the periodic clock pulses by a multiple, is that a counter ( 41 ) during a time period (Tm) the duration of an integer multiple of the clock period (Tclk) counts the periodic clock pulses, and that the circuit arrangement ( 1 a ) the time intervals (T ₁, T ' ₁) between the start of a measuring time interval (Tx) and the beginning of the isochronous time period (Tm) and between the end of the measuring time interval (Tx) and the end of the isochronous time period (Tm) and that an evaluation device the counting results of the counting device ( 41 ) and the counter ( 7 a) for calculating a digital measured value for the time interval (Tx) are further processed.

13. Circuit arrangement according to claim 12, characterized in that said counting means (41) comprises a pulse length counter (47) and a pulse interval counter (45), wherein the pulse length counter (47) and the pulse interval counter (45) in the counting of the isochronous Period (Tm) falling periodic clock pulses replace each other.