DE3821515A1 - Programmable gate arrangement - Google Patents

Programmable gate arrangement

Info

Publication number
DE3821515A1
DE3821515A1 DE19883821515 DE3821515A DE3821515A1 DE 3821515 A1 DE3821515 A1 DE 3821515A1 DE 19883821515 DE19883821515 DE 19883821515 DE 3821515 A DE3821515 A DE 3821515A DE 3821515 A1 DE3821515 A1 DE 3821515A1
Authority
DE
Germany
Prior art keywords
gate arrangement
memory
programmable gate
address
logical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19883821515
Other languages
German (de)
Inventor
Werner Dr Scheck
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RICO MIKROELEKTRONIK GmbH
Original Assignee
RICO MIKROELEKTRONIK GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RICO MIKROELEKTRONIK GmbH filed Critical RICO MIKROELEKTRONIK GmbH
Priority to DE19883821515 priority Critical patent/DE3821515A1/en
Publication of DE3821515A1 publication Critical patent/DE3821515A1/en
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Microcomputers (AREA)

Abstract

A memory matrix of a logical gate arrangement contains a number of independent data sets, each of which defines a logical function of the gate arrangement. Each data set can be activated for dynamic configuration of the gate arrangement by selecting its address. To change the function, the transfer of the memory contents to the traditional two-dimensional matrix is omitted, since only the address of the corresponding memory plane must be passed over. The gate arrangement can be used instead of microprocessors, to achieve much faster program running.

Description

Die Erfindung betrifft eine programmierbare elektro­ nische Gatteranordnung.The invention relates to a programmable electro African gate arrangement.

Logische Verknüpfungen von Bauelementen einer elektro­ nischen Schaltung oder auch von binären elektronischen Schaltzuständen zum Zweck der Informationsverarbeitung werden durch elektronische Gatteranordnungen realisiert. Das Ausgangssignal eines derartigen Gatters kann hierbei eine logische Verknüpfung beliebig vieler Eingangssignale sein. Trotz hoher Ausführungsgeschwindigkeit werden je­ doch derartige Gatteranordnungen zur Verarbeitung von Informationen nur selten benutzt, da sie durch ihre fest­ liegenden Verknüpfungen normalerweise nur eine Funktion aus­ führen können.Logical links of components of an electro African circuit or binary electronic Switching states for the purpose of information processing are realized by electronic gate arrangements. The output signal of such a gate can a logical combination of any number of input signals be. Despite the high execution speed but such gate arrangements for processing Information rarely used because of its fixed links are usually only one function being able to lead.

Die elektronische Realisierung von Gatteranordnungen kann heute in verschiedenartigen Technologien erfolgen:The electronic realization of gate arrangements can today in different technologies:

  • a) durch Verknüpfung diskreter Bauelemente wie Transistoren, Röhren und Widerständen,a) by linking discrete components such as transistors, Tubes and resistors,
  • b) durch Verwendung integrierter Schaltkreise z.B. in TTL oder CMOS-Technologie,b) by using integrated circuits e.g. in TTL or CMOS technology,
  • c) durch Einsatz von PAL′s (Programmable Array Logic)c) by using PAL's (Programmable Array Logic)
  • d) durch Verwendung von AGA′s (Abänderbare Gatter-Anordnung) oder Varianten davon, die als LCA (Logic Cell Array) be­ kannt sind.d) by using AGAs (changeable gate arrangement) or variants thereof, which as LCA (Logic Cell Array) be are known.

Für komplizierte logische Verknüpfungen bieten die Möglich­ keiten c) und d) gegenüber b) beträchtliche Vorteile:We offer the possibility for complicated logical connections c) and d) over b) considerable advantages:

  • - geringere Bauelementezahl durch höheren Integrationsgrad- Lower number of components due to higher degree of integration
  • - weniger Verbindungen zwischen Bauelementen, da diese durch programmierbare Leitungspfade innerhalb des Bauelementes hergestellt werden.- fewer connections between components, since these through programmable line paths within the Component are manufactured.

Die in d) angegebene Realisierung unterscheidet sich von c) hauptsächlich durch die Speicherung der Daten für die logische Organisation des Bauelementes. Während in c) diese Daten fest einprogrammiert werden, können in d) diese Programmierdaten durch Verwendung von RAM-Speicherzellen auch jederzeit wäh­ rend des Betriebes des Bauelementes umprogrammiert werden.The realization specified in d) differs from c) mainly by storing the data for the logical Organization of the component. While in c) this data is fixed this programming data can be programmed in d) by using RAM memory cells at any time be reprogrammed during the operation of the component.

Dies eröffnet völlig neue Einsatzmöglichkeiten für ein derarti­ ges Bauelement z.B. in Rechenanlagen, in denen eine programmge­ steuerte Umprogrammierung des AGA′s möglich ist.This opens up completely new applications for such a entire component e.g. in computer systems in which a program controlled reprogramming of the AGA's is possible.

Während die logische Verknüpfung von Daten in einem Mikro-Pro­ zessor ein sequentieller Prozeß ist, der je nach Komplexität etwa zwischen vier und vierzig Taktzyklen erfordert, wird die Verknüpfung in einem AGA rein kombinatorisch dargestellt, wobei das Ergebnis nach der Signallaufzeit durch das Bauelement zur Verfügung steht. Signallaufzeiten heute verfügbarer AGA′s liegen im Bereich von 20 bis 50 ns, was bedeutet, daß bei Taktfrequenzen zwischen 20 und 50 MHz das Ergebnis innerhalb eines Taktes zur Verfügung steht. Dieser beträchtliche Zeit­ vorteil macht die Verwendung von AGA′s als Co-Prozessor oder sogar als Hauptprozessor in Rechenanlagen weit überlegen.During the logical linking of data in a micro-pro processor is a sequential process, depending on the complexity requires between about four and forty clock cycles, the Linking in an AGA is shown purely combinatorially, whereby the result after the signal propagation time through the component Available. Signal propagation times of AGAs available today are in the range of 20 to 50 ns, which means that at Clock frequencies between 20 and 50 MHz the result within one measure is available. This considerable time  advantage of using AGAs as co-processor or even far superior as a main processor in computing systems.

Heute verfügbare AGA′s enthalten zur Speicherung der Pro­ grammierdaten RAM-Speicher in der Größe von 1 bis 64 Kbit, die eine zweidimensionale Speichermatrix darstellen. Wird zur Programmierung eines solchen Speichers eine Datenübertragung von einem Byte in zwei Taktzyklen angenommen, so werden für eine vollständige Programmierung zwischen 264 und 16 384 Taktzyklen benötigt.AGA's available today contain for storing the Pro RAM RAM size from 1 to 64 Kbit, which represent a two-dimensional memory matrix. Is becoming Programming such a memory a data transfer of one byte in two clock cycles, so for one complete programming between 264 and 16 384 clock cycles needed.

Diese Abschätzung zeigt, daß ein nennenswerter Zeitgewinn bei der Realisierung logischer Funktionen durch AGA′s also nur zu erwarten ist, wenn nach der zeitintensiven Programmierphase eine Funktion sehr häufig benötigt wird.This estimate shows that a significant amount of time is saved the implementation of logical functions by AGA’s only too is expected if after the time-consuming programming phase a function is needed very often.

Dies bedeutet jedoch eine wesentliche Einschränkung in der Verwendbarkeit derartiger Bauelemente, da ein schneller Wech­ sel der Funktion zu großen Zeitverlusten durch die Umprogrammie­ rung führt und der Vorteil der schnelleren Ausführungszeit da­ mit verloren geht.However, this means a significant limitation in the Usability of such components because a quick change sel of the function to large losses of time through the reprogramming leads and the advantage of faster execution time with is lost.

Dieser Nachteil wird erfindungsgemäß dadurch vermieden, daß von der bisherigen zweidimensionalen Organisation des Program­ mierspeichers auf eine dreidimensionale Organisation überge­ gangen wird. Das bedeutet notwendigerweise eine wesentliche Vergrößerung der Speichermatrix von bisher N×N auf N×N×M Speicherelemente mit M < 1, in der M verschiedenartige Konfi­ gurationen des AGA′s gleichzeitig im Speicher gehalten wer­ den. Soll eine dieser Konfigurationen aktiviert werden, so müssen nicht mehr zuerst N×N Bit übertragen werden, sondern es wird nur noch die Adresse M der entsprechenden Speicherebene übergeben.This disadvantage is avoided according to the invention in that from the previous two-dimensional organization of the programming memory to a three-dimensional organization. This necessarily means a substantial increase in the memory matrix from previously N × N to N × N × M memory elements with M <1, in which M different configurations of the AGA's are simultaneously held in the memory. If one of these configurations is to be activated, N × N bits no longer have to be transmitted first, but only the address M of the corresponding memory level is transferred.

Wird von heute verfügbaren Speichern mit 1 Mbit ausgegangen, so bewegt sich M im obigen Beispiel zwischen 16 und 1024, was bedeutet, daß zwischen 16 und 1024 unterschiedliche Funktionen des AGA′s ohne Ladezeitverluste ausgeführt werden können.If today's available memories with 1 Mbit are assumed, M moves between 16 and 1024 in the above example, which means that between 16 and 1024 different functions of the AGA can be carried out without loss of loading time.

Hierbei können verschiedenartige Varianten der Realisierung vorteilhaft für Problemlösungen eingesetzt werden:Various types of implementation can be used here can be used advantageously for problem solving:

  • 1. Fest einprogrammierte Daten. Das AGA verhält sich ähnlich wie ein Mikroprozessor, der über einen fest­ stehenden Befehlssatz verfügt,1. Permanently programmed data. The AGA behaves much like a microprocessor that has a fixed standing command set,
  • 2. Dynamisch einprogrammierbare Daten. Alle Programmier­ daten müssen vor der Ausführung irgendwelcher Funktionen zuerst geladen werden. Das AGA verhält sich wie ein Mikroprozessor, dessen Mikro-Code jedoch nicht festliegt, sondern softwaremäßig vor der Ausführung eines Pro­ gramms definiert wird. Es besteht hier also die Mög­ lichkeit, den verwendeten Befehlssatz selbst softwaremäßig zu definieren und für die momentanen Anforderungen zu optimieren. Das kann z.B. im Rahmen der Kompilie­ rung eines Programms geschehen. Vor Ausführunng die­ ses Programmes wird dann zuerst der vom Kompiler ermittelte optimale Befehlssatz geladen.2. Dynamically programmable data. All programming data must be performed before performing any functions be loaded first. The AGA behaves like a Microprocessor, whose microcode is not fixed, but software before running a Pro grammes is defined. So there is a possibility here the instruction set used itself in software  to define and for the current requirements to optimize. This can e.g. as part of the compilation program. Before executing the This program then becomes the one of the compiler determined optimal instruction set loaded.
  • 3. Simultan programmierbare Daten. Wie unter (2) müs­ sen vor der Ausführung Daten in den Speicherbereich geladen werden. Im Gegensatz zu (2) können jedoch Speicherebenen, die momentan nicht benötigt werden durch Umprogrammierung während des Programmablaufs auf neue Aufgaben vorbereitet werden.3. Simultaneously programmable data. As under (2) data into the memory area before execution Loading. In contrast to (2), however Storage levels that are not currently needed by reprogramming while the program is running be prepared for new tasks.

Claims (4)

1. Programmierbare Gatteranordnung, dadurch gekennzeichnet, daß in einer Speichermatrix M unabhängige Datensätze ge­ speichert sind, von denen jeder einzelne eine vorher be­ stimmte logische Funktion der Gatteranordnung definiert und die selbst durch Angabe ihrer Adresse oder einer dazu in eindeutigem Zusammenhang stehenden Größe zur dynami­ schen Konfiguration der Gatteranordnung aktiviert wer­ den.1. Programmable gate arrangement, characterized in that in a memory matrix M independent data sets are stored, each of which individually defines a previously defined logic function of the gate arrangement and which itself by specifying its address or a size related to it dynamically Configuration of the gate arrangement activated who. 2. Programmierbare Gatteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die verwendete Speichermatrix ein Festwertspeicher ist.2. Programmable gate arrangement according to claim 1, characterized characterized that the memory matrix used a Read-only memory is. 3. Programmierbare Gatteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß die verwendete Speichermatrix ein RAM-Speicher ist.3. Programmable gate arrangement according to claim 1, characterized characterized that the memory matrix used a RAM memory is. 4. Programmierbare Gatteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Ausführungsform des RAM-Speichers die Umprogrammierung nicht aktiver Speicherebenen während der Aktivität anderer Ebenen ermöglicht.4. Programmable gate arrangement according to claim 3, characterized characterized in that the embodiment of the RAM memory the reprogramming of inactive memory levels during the activity of other levels.
DE19883821515 1988-06-25 1988-06-25 Programmable gate arrangement Withdrawn DE3821515A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE19883821515 DE3821515A1 (en) 1988-06-25 1988-06-25 Programmable gate arrangement

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE19883821515 DE3821515A1 (en) 1988-06-25 1988-06-25 Programmable gate arrangement

Publications (1)

Publication Number Publication Date
DE3821515A1 true DE3821515A1 (en) 1989-12-28

Family

ID=6357262

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19883821515 Withdrawn DE3821515A1 (en) 1988-06-25 1988-06-25 Programmable gate arrangement

Country Status (1)

Country Link
DE (1) DE3821515A1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0748051A2 (en) * 1995-06-05 1996-12-11 International Business Machines Corporation System and method for dynamically reconfiguring a programmable gate array
EP0785630A3 (en) * 1996-01-17 1998-04-15 Hewlett-Packard Company Time multiplexing in field programmable gate arrays

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829846A (en) * 1972-11-15 1974-08-13 Honeywell Inc Multi-function logic module employing read-only associative memory arrays
DE2638703A1 (en) * 1975-08-29 1977-03-10 Tokyo Shibaura Electric Co ELECTRONIC STORAGE DEVICE
US4488230A (en) * 1982-12-08 1984-12-11 At&T Bell Laboratories Programmed logic array with external signals introduced between its AND plane and its OR plane
US4578771A (en) * 1980-12-29 1986-03-25 International Business Machines Corporation Dynamically reprogrammable array logic system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3829846A (en) * 1972-11-15 1974-08-13 Honeywell Inc Multi-function logic module employing read-only associative memory arrays
DE2638703A1 (en) * 1975-08-29 1977-03-10 Tokyo Shibaura Electric Co ELECTRONIC STORAGE DEVICE
US4578771A (en) * 1980-12-29 1986-03-25 International Business Machines Corporation Dynamically reprogrammable array logic system
US4488230A (en) * 1982-12-08 1984-12-11 At&T Bell Laboratories Programmed logic array with external signals introduced between its AND plane and its OR plane

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
DE-Z: Design & Elektronik v. 10.11.87, S. 123-126 *
US-Z: XILINX Design ToLead To 9,000-Gate PLDS. In: Electronics, 17.09.1987, S. 69-71 *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0748051A2 (en) * 1995-06-05 1996-12-11 International Business Machines Corporation System and method for dynamically reconfiguring a programmable gate array
EP0748051A3 (en) * 1995-06-05 1997-12-17 International Business Machines Corporation System and method for dynamically reconfiguring a programmable gate array
EP0785630A3 (en) * 1996-01-17 1998-04-15 Hewlett-Packard Company Time multiplexing in field programmable gate arrays

Similar Documents

Publication Publication Date Title
DE69027348T2 (en) Memory block address determination circuit
DE3752017T2 (en) Microcomputer with accessibility to an internal memory with the desired variable access time
DE69914864T2 (en) CONTROL OF CONFIGURATION IN A PROGRAMMABLE LOGIC UNIT BY NON-VOLATILE COMPONENTS
US3766532A (en) Data processing system having two levels of program control
EP0445454B1 (en) Hardware simulator
DE2813128C2 (en) Control device for microprogram memory
DE2501853A1 (en) PROCESSOR FOR A DATA PROCESSING SYSTEM
US3980991A (en) Apparatus for controlling microprogram jumps in a microprogrammable electronic computer
DE69128268T2 (en) Microcomputer with a serial data transmission unit
US4346437A (en) Microcomputer using a double opcode instruction
US4435757A (en) Clock control for digital computer
US3395392A (en) Expanded memory system
WO2005078599A1 (en) Reconfigurable switching device for parallel calculation of any particular algorithms
DE3587446T2 (en) Signal processing processor and hierarchical multi-processing structure with at least one such processor.
DE3114921A1 (en) DATA PROCESSING SYSTEM
DE68924304T2 (en) Circuit for testing micro-controlled circuit blocks.
US4177511A (en) Port select unit for a programmable serial-bit microprocessor
DE68925807T2 (en) Cache coherence control with programmable choice of alternatives and with memory expansion
DE3882425T2 (en) Data transfer control device for direct memory access.
US4322812A (en) Digital data processor providing for monitoring, changing and loading of RAM instruction data
DE3821515A1 (en) Programmable gate arrangement
DE69528824T2 (en) Apparatus and method for updating information in a writable microcode control memory
DE2938929C2 (en) Data processing device
KR940002478B1 (en) Information processing apparatus
DE60122968T2 (en) Reconfigurable memory map for a system on a chip

Legal Events

Date Code Title Description
OM8 Search report available as to paragraph 43 lit. 1 sentence 1 patent law
8141 Disposal/no request for examination