DE3814727C2

DE3814727C2 -

Info

Publication number: DE3814727C2
Application number: DE19883814727
Authority: DE
Inventors: Peter Dr.-Ing. Ddr 7126 Moelkau Dd Lenz; Johannes Ddr 7010 Leipzig Dd Schuchart
Original assignee: VEB RFT NACHRICHTENELEKTRONIK LEIPZIG "ALBERT NORDEN" DDR 7027 LEIPZIG DD
Current assignee: VEB RFT NACHRICHTENELEKTRONIK LEIPZIG "ALBERT NORDEN" DDR 7027 LEIPZIG DD
Priority date: 1987-06-22
Filing date: 1988-04-30
Publication date: 1989-08-10
Also published as: DD266253A3; HUT49975A; DE3814727A1; CS372688A1

Description

Field of application of the invention

Die Erfindung betrifft einen universellen digitalen MFC-Empfänger zur Realisierung von Wahl- und Kennzeichengabeverfahren mit bis zu 8 Signalisierungsfrequenzen in PCM-codierter Form entsprechend der CCITT-Empfehlung G. 711 in digitalen Vermittlungseinrichtungen der Nachrichtentechnik.The invention relates to a universal digital MFC receiver for the implementation of election and registration procedures with up corresponding to 8 signaling frequencies in PCM-coded form the CCITT recommendation G. 711 in digital switching systems communications engineering.

Characteristic of the known prior art

MFC-Empfänger müssen in der Lage sein, die dem jeweiligen Wahl- bzw. Kennzeichengabeverfahren entsprechenden Signalsierungsinformationen zu empfangen, nach deren spezifischen Kriterien bezüglich Frequenz-, Zeit- und Pegelparametern auszuwerten und einen Antwortcode entsprechend der Wahlziffer oder dem Kennzeichen zuzuordnen.MFC receivers must be able to meet the or coding method corresponding signaling information to receive, according to their specific criteria regarding Evaluate frequency, time and level parameters and a response code corresponding to the dialing number or the license plate assign.

Es wurden bereits Schaltungsanordnungen bekannt, die auf der analogen Bandtrennung und der nachträglichen digitalen Bestimmung der Anzahl der Nulldurchgänge innerhalb eines endlichen Zeitraumes beruhen. Stellvertretend dafür seien die Schriften DE-AS 27 12 831, DE-AS 27 12 847 und DE-OS 27 19 248 genannt. Dabei werden mittels spezieller Filteranordnungen und Zählschaltungen die Frequenzparameter, über spezielle Integrierglieder die Zeitparameter und mit speziellen Pegelbewertern die Pegelparameter der geforderten Zeichengabesysteme geprüft. Damit sind diese Schaltungsanordnungen für MFC-Empfänger nur bei entsprechendem Zeichengabesystem verwendbar. Außerdem lassen sich analoge Filter nicht im Zeitmultiplex für mehrere Kanalzeitlagen bzw. Signalpfade nutzen.Circuit arrangements based on the analog band separation and subsequent digital determination the number of zero crossings within a finite Period. The writings are representative of this Called DE-AS 27 12 831, DE-AS 27 12 847 and DE-OS 27 19 248. Special filter arrangements and counter circuits are used the frequency parameters, via special integrators the time parameters and with special level evaluators the level parameters the required signaling systems checked. In order to are these circuit arrangements for MFC receivers only with the corresponding Signaling system usable. In addition, analog filters not in time division multiplex for several channel time slots or use signal paths.

Es wurde ein rein digitales Verfahren zum Erkennen von Ein- oder Mehrfrequenzcodezeichen gem. DE-OS 26 21 085 bekannt, bei dem die Abtastproben von "k" Pulsrahmen einzeln abgespeichert werden, worauf der 1. mit dem k-ten, der 2. mit (k-1)-ten Abtastwert usw. addiert bzw. subtrahiert werden und anschließend die Ergebnisse mit geraden und ungeraden Musterfunktionen korreliert werden.A purely digital method for recognizing single or multi-frequency code characters according to DE-OS 26 21 085, in which the samples of "k" pulse frames are stored individually, whereupon the 1st with the k th, the 2nd with (k -1) th sample value etc. are added or subtracted and then correlating the results with even and odd pattern functions.

Dabei werden zum Abspeichern der einlaufenden Abtastproben ein umfangreicher Speicher und zur Realisierung der Addition und Subtraktion eine Umformung des logarithmischen PCM-Codes in einem linearen Code benötigt. Der Schaltungsaufwand ist hoch.This will be used to save the incoming samples extensive memory and for realizing the addition and Subtraction a conversion of the logarithmic PCM code into a linear code. The circuitry is high.

Es ist ferner gemäß DE 25 56 354 C2 ein rein digital arbeitender Mehrfrequenzcodezeichenempfänger bekannt geworden, der für jede Zeichenfrequenz ein erstes breitbandiges und diesem nachgeschaltet ein zweites schmalbandiges digitales Resonanzfilter besitzt, deren Ausgänge mit einem Rechenwerk verbunden sind.According to DE 25 56 354 C2, it is also purely digital working multi-frequency code sign receiver has become known for each character frequency a first broadband and this downstream has a second narrowband digital resonance filter, the outputs of which are connected to an arithmetic unit.

Dabei werden in einer ersten Betriebsphase zur Zeichenerkennung bei Überschreiten eines Mindestwertes eines Ausgangssignals der ersten Filter von diesem drei Schwellwerte abgeleitet, von denen zwei als Unterscheidungskriterien zwischen Nutz- und Störsignal in den Ausgangssignalen dienen. Der dritten Schwellwert wird innerhalb einer zweiten Betriebsphase zur Erkennung des Signalendes genutzt. Damit wird ein hoher Störschutz gegen Zeichensimulation erreicht. Nachteilig dabei ist der erheblich größere Aufwand an Filterschaltungen und eine größere Signalverarbeitungsdauer im Rechenwerk bei der Verarbeitung der Ausgangssignale der ersten und zweiten Filter.In a first phase of operation, character recognition when a minimum value of an output signal is exceeded first filter derived from this three threshold values, of which two as differentiation criteria between useful and interference signals serve in the output signals. The third threshold is inside a second operating phase used to detect the end of the signal. A high level of interference protection against character simulation is thus achieved. The disadvantage here is the considerably greater outlay on filter circuits and a longer signal processing time in the arithmetic unit in processing the output signals of the first and second filter.

Es wurde weiterhin ein Lösungsvorschlag eines rein digital arbeitenden MFC-Tastwahlempfängers bekannt (R. Portscht: Mehrfrequenzcode- Wahlzeichenempfänger mit Standard-Mikrorechner, AEÜ Band 32 [1983], Heft 9/10), der mit Hilfe eines 8-Bit- Mikrorechners 8 Signalisierungsfrequenzen einer Kanalzeitlage bzw. eines Signalpfades auszuwerten imstande ist. Eine Mehrfachnutzung der Schaltung im Zeitmultiplexbetrieb ist dabei jedoch aus Gründen des Rechenaufwandes nicht möglich, so daß zur Bearbeitung mehrerer Kanalzeitlagen bzw. Signalpfade mehrere Mikrorechner eingesetzt werden müssen. Dabei steigt der Schaltungsaufwand erheblich an.It also became a purely digital solution working MFC push-button receiver known (R. Portscht: multifrequency code Dialing receiver with standard microcomputer, AEÜ Volume 32 [1983], Issue 9/10), which with the help of an 8-bit Microcomputer 8 signaling frequencies of a channel time slot or a signal path is able to evaluate. A multiple use the circuit is in time division multiplex operation not possible for the sake of computing, so that for processing several channel time slots or signal paths several Microcomputers must be used. The circuit complexity increases considerably.

Aim of the invention

Es ist Ziel der Erfindung, einen digitalen MFC-Empfänger zu schaffen, der mit geringem Schaltungsaufwand PCM-codierte Signalisierungsinformationen verschiedener Wahl- und Kennzeichengabesysteme empfängt und damit die Vielfalt der MFC- Empfängertypen auf einen universellen Empfängertyp reduziert. Dabei sollen in der Schaltung des MFC-Empfängers im Zeitmultiplexbetrieb 16 virtuelle MFC-Empfänger realisiert werden.It is an object of the invention to provide a digital MFC receiver create the PCM-coded with little circuitry Signaling information from various voting and identification systems receives and thus the diversity of MFC Receiver types reduced to a universal receiver type. In this case, the circuit of the MFC receiver should be in time-division multiplex mode 16 virtual MFC receivers can be implemented.

State the nature of the invention

Erfindungsgemäß besteht der universelle digitale MFC-Empfänger aus den Baugruppen Serien-Parallel-Wandler, Referenzsignalquelle, Multiplikator, Integrator, Ergebnisrechner, Ausgabetor und Ablaufsteuerung.According to the invention, there is the universal digital MFC receiver from the modules series-parallel converter, reference signal source, Multiplier, integrator, result calculator, output gate and sequence control.

Der Serien-Parallel-Wandler wird eingangsseitig mit einem PCM-Signal gemäß CCITT-Empfehlung G. 711 belegt und mit 2,048 MHz getaktet. Die 7 höchstwertigsten Bits der Ausgänge des Serien-Parallel-Wandlers sind mit 7 Eingängen eines Multiplikators verbunden. Daneben sind die 4 Ausgänge einer Referenzsignalquelle mit weiteren 4 Eingängen des Multiplikators verbunden. Die 8 Ausgänge des Multiplikators sind mit den 8 Eingängen eines 256 Speicherplätze tiefen, je 12 Bit breiten Integrators verbunden.The series-parallel converter is equipped with a PCM signal according to CCITT recommendation G. 711 occupied and with 2.048 MHz clocked. The 7 most significant bits of the outputs of the series-parallel converter are with 7 inputs of a multiplier connected. Next to it are the 4 outputs of a reference signal source with a further 4 inputs of the multiplier connected. The 8 outputs of the multiplier are with the 8 Inputs of a 256 memory deep, 12 bit wide Integrators connected.

Die Ausgänge der 8 höchstwertigsten Bits des Integrators sind mit dem 8 Bit breiten Datenbus eines Ergebnisrechners verbunden, welcher über den gleichen Datenbus und über eine Steuerleitung mit einem Ausgabetor verbunden ist. Eine mit dem 2,048-MHz-Takt betriebene und mit einem Rahmensynchrontakt synchronisierte Ablaufsteuerschaltung ist über einen Steuerbus mit der Referenzsignalquelle, dem Multiplikator, dem Integrator und dem Ergebnisrechner verbunden.The outputs of the 8 most significant bits of the integrator are connected to the 8-bit data bus of a result computer, which over the same data bus and over a control line is connected to an output gate. One with the 2.048 MHz clock operated and synchronized with a frame synchronous clock Sequence control circuit is via a control bus with the reference signal source, the multiplier, the integrator and the result calculator connected.

Dabei enthält der Multiplikator einen Festwertspeicher, dessen 11 Bit breite Adresse aus zwei Teiladressen besteht, die von den 7 Ausgängen des Serien-Parallel-Wandlers und von den 4 Ausgängen der Referenzsignalquelle gebildet werden. Unter der 11 Bit breiten Gesamtadresse steht als Ausgangssignal im Multiplikator ein 8 Bit breiter Dualzahlenwert, der das Produkt des Ausgangssignals des Serien-Parallel-Wandlers, multipliziert mit dem Ausgangssignal der Referenzsignalquelle und einem konstanten Normierungsfaktor, ist. Dabei wird der logarithmische Charakter des PCM-Signals und im Falle des A-Gesetzes gemäß CCITT-Empfehlung G. 711 die Negation der geradzahligen Bits des PCM-Signals berücksichtigt. Im Falle eines negativen Multiplikationsergebnisses ist das Ausgangssignal ein 8 Bit Zahlenwert im Zweierkomplement.The multiplier contains a read-only memory, the 11 bit wide address consists of two partial addresses, which of the 7 outputs of the series-parallel converter and of the 4 outputs the reference signal source are formed. Under the 11 bit wide total address is the output signal in the multiplier an 8 bit wide dual number value that is the product of the output signal of the series-parallel converter, multiplied by the output signal the reference signal source and a constant Normalization factor. The logarithmic character of the PCM signal and in the case of the A law according to the CCITT recommendation G. 711 the negation of the even bits of the PCM signal considered. In the case of a negative multiplication result the output signal is an 8 bit numerical value in two's complement.

Die Referenzsignalquelle enthält einen Festwertspeicher, in dem 8 Referenzsignale mit 0 grd. Phasenverschiebung und 8 Referenzsignale mit 90 grd. Phasenverschiebung als 8-kHz-Abtastproben in Form von je 128 aufeinanderfolgenden 4 Bit breiten Dualzahlen abgelegt sind.The reference signal source contains a read-only memory in which 8 reference signals with 0 degrees. Phase shift and 8 reference signals with 90 grd. Phase shift as 8 kHz samples in the form of 128 consecutive 4-bit wide dual numbers are filed.

Der Integrator enthält einen 256 Speicherplätze tiefen, je 12 Bit breiten Summationsspeicher. In ihm sind für jeden von 16 virtuellen MFC-Empfängern je 16 Speicherplätze für die fortlaufenden Ergebnisse der Integration über die Multiplikationsergebnisse von Eingangsdaten der zu bearbeitenden Kanalzeitlage mit den 16 von der Referenzsignalquelle bereitgestellten Referenzsignalen vorhanden. Ausgangsseitig enthält der Integrator einen 8 Bit breiten Betragsbildner für die höchstwertigsten Bits der Integrationsergebnisse.The integrator contains a 256 memory deep, 12 each Bit-wide summation memory. In it are for every one of 16 virtual MFC receivers 16 storage spaces each for the continuous Integration results over the multiplication results of input data of the channel time slot to be processed with the 16 provided by the reference signal source Reference signals available. The integrator contains on the output side an 8 bit wide amount generator for the highest value Bits of integration results.

Die Ablaufsteuerschaltung enthält einen Bitzähler für 8 Bit, einen Kanalzähler für 32 Kanalzeitlagen, einen Rahmenzähler für 128 Rahmen, einen Adreßrechner für die Startzeitpunktverschiebung der virtuellen MFC-Empfänger und eine Verknüpfungslogik für die Start- und Datenübernahmesteuerung des Ergebnisrechners. Die Ablaufsteuerschaltung organisiert einen Steuerbus, der die Adreßeingänge des Festwertspeichers der Referenzsignalquelle, die Übernahme der Eingangsdaten des Multiplikators, die Integrationsschritte des Integrators und die Datenübernahme aus dem Integrator über den Datenbus in den Ergebnisrechner zeitmultiplex für die 16 virtuellen MFC-Empfänger steuert.The sequence control circuit contains a bit counter for 8 bits, a channel counter for 32 channel time slots, a frame counter for 128 frames, an address calculator for the start time shift the virtual MFC receiver and logic logic for the start and data transfer control of the results calculator. The sequence control circuit organizes a control bus, the address inputs of the read-only memory of the reference signal source, the transfer of the input data from the multiplier, the integration steps of the integrator and the data transfer from the integrator via the data bus to the result computer time division multiplex controls for the 16 virtual MFC receivers.

Embodiment

Die Erfindung soll nachstehend an einem Ausführungsbeispiel an Hand eines Blockschaltbildes erläutert werden.The invention is based on an exemplary embodiment are explained using a block diagram.

Ein PCM-Signal PCM gemäß CCITT-Empfehlung G. 711, welches in jeder ungeradzahligen Kanalzeitlage mit MFC-Signalen belegt sein kann, wird auf den Eingang eines Serien-Parallel-Wandlers SP gegeben und mit dem 2,048-MHz-Takt T eingetaktet. Stehen die 8 Bit einer ungeradzahligen Kanalzeitlage im Serien-Parallel- Wandler Sp, werden die 7 höchstwertigsten Bits von den Ausgängen E 1 bis E 7 in den Multiplikator M übergeben und, gesteuert von der vom Rahmensynchrontakt RS synchronisierten und mit dem Takt T (2,048 MHz) betriebenen Ablaufsteuerschaltung AS, für die Zeit von 16 Bit (16×488 ns) an die Adreßeingänge A 1 bis A 7 des Festwertspeichers im Multiplikator M angelegt. Innerhalb der gleichen Zeit werden, gesteuert durch die Ablaufsteuerschaltung AS, jeweils für die Zeit von 1 Bit (488 ns) nacheinander 16 Abtastproben der Referenzsignale im Festwertspeicher der Referenzsignalquelle aufgerufen und über die Ausgänge R 1 bis R 4 an die Adreßeingänge A 8 bis A 11 des Festwertspeichers im Multiplikator M angelegt.A PCM signal PCM in accordance with CCITT recommendation G. 711, which can be occupied with MFC signals in any odd-numbered channel time slot, is applied to the input of a series-parallel converter SP and clocked in with the 2.048 MHz clock T. If the 8 bits of an odd-numbered channel time position are in the series-parallel converter Sp , the 7 most significant bits are transferred from the outputs E 1 to E 7 into the multiplier M and, controlled by the synchronized by the frame synchronous clock RS and with the clock T (2.048 MHz ) operated sequence control circuit AS , applied for a time of 16 bits (16 × 488 ns) to the address inputs A 1 to A 7 of the read-only memory in the multiplier M. Within the same time, controlled by the sequence control circuit AS , 16 samples of the reference signals in the read-only memory of the reference signal source are called up successively for the time of 1 bit (488 ns) and via the outputs R 1 to R 4 to the address inputs A 8 to A 11 of the read-only memory in multiplier M.

Der Multiplikator M gibt daraufhin über seine Ausgänge M 1 bis M 8 für die Dauer von jeweils 1 Bit (488 ns) aufeinanderfolgend 16 Multiplikationsergebnisse in Form von 8-Bit-Datenworten an die Integratoreingänge I 1 bis I 8. Der Summationsspeicher des Integrators I addiert, gesteuert von der Ablaufsteuerschaltung, innerhalb von 16 Bit (16×488 ns) diese 16 Multiplikationsergebnisse nacheinander und jeweils einzeln zu den in vorangegangenen Rahmen bereits entstandenen Integrationsergebnissen des gleichen virtuellen Empfängers und des gleichen Referenzsignals. Diese Integrationsergebnisse befinden sich in je einem von 16 Speicherplätzen mit 12 Bit Breite, die für jeden virtuellen MFC-Empfänger im Summationsspeicher des Integrators I vorhanden sind.The multiplier M then outputs 16 multiplication results in the form of 8-bit data words to the integrator inputs I 1 to I 8 in succession via its outputs M 1 to M 8 for the duration of 1 bit (488 ns) each. The summation memory of the integrator I , controlled by the sequence control circuit, adds these 16 multiplication results in succession and in each case individually within 16 bits (16 × 488 ns) to the integration results of the same virtual receiver and the same reference signal that have already arisen in previous frames. These integration results are each in one of 16 memory locations with a width of 12 bits, which are available for each virtual MFC receiver in the summation memory of integrator I.

Der eben beschriebene Vorgang wiederholt sich mit dem für diesen virtuellen MFC-Empfänger jeweils nächsten Inhalt der gleichen Kanalzeitlage und mit der nächsten Abtastprobe der jeweils 16 Referenzsignale, gesteuert durch die Ablaufsteuerschaltung AS, in jedem von 128 Rahmen, d. h. 128 mal im Abstand von je 125 µs.The process just described is repeated with the next content of the same channel time slot for this virtual MFC receiver and with the next sample of the 16 reference signals, controlled by the sequence control circuit AS , in each of 128 frames, that is, 128 times at intervals of 125 µs.

Die Addition negativer Multiplikationsergebnisse erfolgt im Summationsspeicher des Integrators I durch die Addition des für diesen Fall vom Multiplikator M ausgegebenen Zweierkomplements des Zahlenwertes des Multiplikationsergebnisses. Somit wird die notwendige Subtraktion auf die Addition des Zweierkomplements zurückgeführt.The addition of negative multiplication results takes place in the summation memory of the integrator I by the addition of the two's complement of the numerical value of the multiplication result output by the multiplier M for this case. The necessary subtraction is thus attributed to the addition of the two's complement.

Die Multiplikation und Integration in einem virtuellen MFC- Empfänger über 128 Rahmen bilden seinen Beobachtungszeitraum. Am Ende seines Beobachtungszeitraumes werden die 16 Summationsergebnisse von 128 Integrationsschritten pro virtuellen MFC- Empfänger und 16 Referenzsignale nacheinander in der Zeit von jeweils 1 Bit (488 ns) aus dem Summationsspeicher des Integrators I ausgelagert.The multiplication and integration in a virtual MFC receiver over 128 frames form its observation period. At the end of its observation period, the 16 summation results of 128 integration steps per virtual MFC receiver and 16 reference signals are successively swapped out of the summation memory of integrator I in the time of 1 bit (488 ns) each.

Gleichzeitig werden die 16 betreffenden, 12 Bit breiten Summationsspeicherplätze gelöscht. At the same time, the 16 relevant, 12-bit-wide summation storage locations deleted.

Jedes Summationsergebnis ist eine 12 Bit breite Dualzahl. Aus ihren höchstwertigsten Bits wird im Betragsbildner des Integrators I eine 8 Bit breite Dualzahl als Betrag gebildet und an die Ausgänge D 1 bis D 8 des Integrators I gegeben.Each summation result is a 12 bit wide dual number. An 8-bit wide binary number is formed from its most significant bits in the amount generator of the integrator I and given to the outputs D 1 to D 8 of the integrator I.

Der Ergebnisrechner ER übernimmt, gesteuert von der Ablaufsteuerschaltung AS, über den Datenbus DB für den beschriebenen virtuellen MFC-Empfänger diese 16 Beträge der Summationsergebnisse aus dem vorangegangenen 16 ms (128 Rahmen) langen Beobachtungszeitraum.The result computer ER , controlled by the sequence control circuit AS , takes these 16 amounts of the summation results from the previous 16 ms (128 frame) observation period over the data bus DB for the virtual MFC receiver described.

Er vergleicht die Beträge der Summationsergebnisse des aktuellen Beobachtungszeitraums bezüglich ihrer Größe untereinander und mit den Beträgen der Summationsergebnisse vorangegangener Beobachtungszeiträume innerhalb einer Auswertezeit von weniger als 1 ms. In Abhängigkeit von den Bedingungen des zu realisierenden Wahl- und Kennzeichengabeverfahrens und dem Ergebnis der Größenvergleiche ordnet der Ergebnisrechner ER dem Signal der vom beschriebenen virtuellen MFC-Empfänger bearbeiteten Kanalzeitlage einen Ergebniscode zu und übergibt diesen über den Datenbus DB dem mit der Steuerleitung S gesteuerten Ausgabetor AT.It compares the amounts of the summation results of the current observation period with respect to their size with one another and with the amounts of the summation results of previous observation periods within an evaluation time of less than 1 ms. Depending on the conditions of the result of computer ER machined channel time slot is assigned to be realized Electoral indicator display method and the result of the size comparison with the signal of the virtual type described MFC receiver to a result code and passes this via the data bus DB to the controlled with the control line S output port AT .

Die Bearbeitung der übrigen 15 ungeradzahligen Kanalzeitlagen des PCM-Signals PCM durch die übrigen 15 virtuellen MFC-Empfänger erfolgt in derselben, oben beschriebenen MFC-Empfängerschaltung im relativen Zeitmaßstab in der gleichen Weise, wie bereits für den einen virtuellen MFC-Empfänger beschrieben.The processing of the remaining 15 odd-numbered channel time slots of the PCM signal PCM by the remaining 15 virtual MFC receivers takes place in the same MFC receiver circuit described above on a relative time scale in the same way as already described for one virtual MFC receiver.

Im absoluten Zeitmaßstab erfolgt die Abarbeitung der einzelnen virtuellen MFC-Empfänger innerhalb eines Rahmens um 16 Bit (16×488 ns) zeitversetzt in aufsteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. h. der virtuelle MFC- Empfänger Nr. 1 wird 16 Bit (16×488 ns) vor dem virtuellen MFC-Empfänger Nr. 2 bearbeitet usw.The individual are processed on an absolute time scale virtual MFC receiver within a 16 bit frame (16 × 488 ns) staggered in ascending order of MFC virtual recipient number, i.e. H. the virtual MFC Receiver # 1 is 16 bits (16 × 488 ns) before the virtual MFC receiver No. 2 processed etc.

Im absoluten Zeitmaßstab erfolgt die Abarbeitung der einzelnen virtuellen MFC-Empfänger bezüglich ihres Beobachtungszeitraumes (128 Rahmen) um 8 Rahmen (1 ms) zeitversetzt in absteigender Reihenfolge der Nummer des virtuellen MFC-Empfängers, d. h. der virtuelle MFC-Empfänger Nr. 16 beginnt und beendet seinen Beobachtungszeitraum 8 Rahmen (1 ms) vor dem des virtuellen MFC-Empfängers Nr. 15 usw. The individual are processed on an absolute time scale virtual MFC receivers with regard to their observation period (128 frames) shifted by 8 frames (1 ms) in descending order Order of the number of the virtual MFC receiver, i. H. the virtual MFC receiver No. 16 begins and ends its observation period 8 frames (1 ms) before that of the virtual MFC receiver No. 15 etc.

Somit werden die Beträge der Summationsergebnisse der virtuellen MFC-Empfänger im Abstand vonThus, the amounts of the summation results are the virtual MFC receiver at a distance of

8 Rahmen minus 16 Bit (0,992 ms)8 frames minus 16 bits (0.992 ms)

an den Ergebnisrechner ER übergeben, außer für die virtuellen MFC-Empfänger Nr. 1 und Nr. 16, zwischen denen der Zeitabstandpassed to the result computer ER , except for the virtual MFC receivers No. 1 and No. 16, between which the time interval

9 Rahmen minus 16 Bit (1,117 ms)9 frames minus 16 bits (1.117 ms)

beträgt.is.

Dieser Zeitmultiplexbetrieb wird in der Ablaufsteuerschaltung AS mit Hilfe des Adreßrechners und der Verknüpfungslogik realisiert, indem zum Stand des Rahmenzählers das Achtfache der oberen 4 Bitstellen des Kanalzählers im Adreßrechner hinzugezählt wird und mit Hilfe der Verknüpfungslogik die Zeiträume festgestellt werden, innerhalb derer der Adreßrechner den Stand von 7F HEX erreicht hat. Für die Bearbeitung verschiedener Wahl- und Kennzeichengabeverfahren müssen die Inhalte des Festwertspeichers in der Referenzsignalquelle R entsprechend gewählt werden.This time-division multiplex operation is implemented in the sequence control circuit AS with the aid of the address computer and the logic logic, by adding eight times the upper 4 bit positions of the channel counter in the address computer to the state of the frame counter and using the logic logic to determine the periods within which the address computer detects the state of 7F HEX. The contents of the read-only memory in the reference signal source R must be selected accordingly for processing various selection and identification methods.

Claims

1. Universal digital MFC receiver, consisting of the modules series-parallel converter, reference signal source, multiplier, integrator, result calculator, output gate and sequence control circuit, characterized in that the series-parallel converter (SP) controlled by the clock (T ) is occupied on the input side with the PCM signal (PCM) and its outputs (E 1 to E 7 ) of the 7 most significant bits are connected to 7 inputs (A 1 to A 7 ) of the multiplier (M) that the 4 outputs (R 1 to R 4 ) of the digital reference signal source (R) are connected to a further 4 inputs (A 8 to A 11 ) of the multiplier (M) and the 8 outputs (M 1 to M 8 ) of the multiplier (M ) to the 8 inputs (I 1 to I 8 ) of the 256 memory locations are connected to integrators (I) comprising 12 bits each, the outputs (D 1 to D 8 ) of the 8 most significant bits of the integrator I with the 8 bit wide data bus (DB) of the result computer ( ER ) are connected, which in turn via the data bus (DB) and Control line (S) is connected to the output gate (AT) and that the sequence control circuit (AS) operated with the clock (T) and synchronized with the frame synchronous clock ( RS ) is connected via the control bus (SB) with the reference signal source (R) , with the multiplier (M) , with the integrator (I) and with the result computer (ER) .

2. Universal digital MFC receiver according to claim 1, characterized in that the multiplier (M) contains a read-only memory whose total address (A 1 to A 11 ) consists of the partial address (A 1 to A 7 ), which consists of the output signal ( E 1 to E 7 ) of the series-parallel converter (SP) is formed, and consists of the partial address (A 8 to A 11 ), which is formed from the output signal (R 1 to R 4 ) of the reference signal source (R) , wherein (up to a 11 a 1) in the ROM of the multiplier (M), an 8-bit-wide numerical value as the output signal is stored (M 1 to M 8) at the address which is the product of the output signal (e 1 to e 7) of the series Parallel converter (SP) , the output signal (R 1 to R 4 ) of the reference signal source (R) and a normalization factor, the logarithmic character of the PCM signal (PCM) and in the case of the A law according to CCITT recommendation G. 711 the negation of the even-numbered bits of the PCM signal (PCM) are taken into account and in which In the event of a negative multiplication result, the output signal (M 1 to M 8 ) is an 8-bit numerical value in two's complement.

3. Universal digital MFC receiver according to claim 1 and 2, characterized in that the reference signal source (R) contains a read-only memory in which 8 reference signals with 0 degrees. Phase shift and 8 reference signals with 90 degrees. Phase shift are stored as 8 kHz samples in the form of 128 consecutive, 4-bit wide dual numbers.

4. Universal digital MFC receiver according to claim 1 to 3, characterized in that the integrator (I) has a 256 memory locations, each 12-bit wide summation memory, each for 16 virtual MFC receivers 16 memory locations for the continuous results the integration via the multiplication results of input data of the channel timing to be processed with the 16 reference signals and at the output of the integrator (I) for the most significant bits of the integration results there is an 8 bit wide contribution generator.

5. Universal digital MFC receiver according to claim 1 to 4, characterized in that the sequence control circuit (AS) has a bit counter for 8 bits, a channel counter for 32 channel time slots, a frame counter for 128 frames, an address computer for the start time shift of the virtual MFC receiver and contains a logic for the start and data transfer control of the result computer (ER) and has a control bus (SB) which contains the address inputs of the read-only memory of the reference voltage source (R) , the transfer of the input data (A 1 to A 7 ) of the multiplier (M) controls the integration steps of the integrator (I) and the data transfer from the integrator (I) via the data bus (DB) into the result computer (ER) in a time-divisional manner for the 16 virtual MFC receivers.