DE3807329A1 - Integrated analog/digital converter (n-bit parallel converter having only 2<n-1> digital sampling circuits and any output code) - Google Patents
Integrated analog/digital converter (n-bit parallel converter having only 2<n-1> digital sampling circuits and any output code)Info
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Abstract
Description
Durch die fortschreitende Digitalisierung, z. B. der digitalen Signalverarbeitung, werden Analog/Digital-Umsetzer zum Schlüsselelement als Bindeglied zwischen Analogseite und des digitalen Bereiches. Für die Digitalisierung schneller Analogsignale werden insbesondere schnelle Parallelumsetzer gefordert. Parallelumsetzer besitzen eine minimale Umsetzzeit, weil hier das Analogsignal gleichzeitig mit 2 n Schwellenspannungen einschließlich Überlauf) verglichen werden, und bereits nach einem Umsetzschritt das digitale Ausgangswort zur Verfügung steht. Weiter bietet dieser Umsetzer den Vorteil, daß wegen seiner parallelen Struktur auf vorgeschaltete Abtast-Halteschaltkreise verzichtet werden kann. Die Komparatoren quantisieren das Analogsignal kontinuierlich, und die Abtasthaltefunktion wird von digitalen Abtastschaltungen erfüllt, die jedem Komparator nachgeschaltet sind.Due to advancing digitization, e.g. B. the digital signal processing, analog / digital converter become the key element as a link between the analog side and the digital area. For the digitization of fast analog signals, fast parallel converters in particular are required. Parallel converters have a minimal conversion time, because here the analog signal is compared simultaneously with 2 n threshold voltages (including overflow) and the digital output word is already available after one conversion step. This converter also has the advantage that, because of its parallel structure, there is no need for upstream sample-and-hold circuits. The comparators quantize the analog signal continuously and the sample and hold function is performed by digital sampling circuits which are connected downstream of each comparator.
Der Nachteil des Parallelumsetzers ergibt sich durch die große Anzahl von 2 n Komparatoren plus Abtastschaltungen und dem damit verbundenen hohen Schaltungaufwand sowie der hohen Verlustleistung. Deshalb wird versucht geschickte Umsetzerschaltungen zu finden, die die Vorteile des Parallelumsetzers beibehalten, gleichzeitig aber den Aufwand reduzieren. Solche Lösungen existieren, wenn berücksichtigt wird, daß bei einem Parallelumsetzer nur der Komparator für den gilt:The disadvantage of the parallel converter arises from the large number of 2 n comparators plus sampling circuits and the associated high circuit complexity and the high power loss. For this reason, attempts are made to find clever converter circuits that retain the advantages of the parallel converter, but at the same time reduce the effort. Such solutions exist if it is taken into account that with a parallel converter only the comparator applies to:
U an ≈ U s(i) U an ≈ U s (i)
(U an = analoge Eingangsspannung, U s(i) = Schwellenspannung
des i-ten Komparators)
die wesentliche Information für die Analog/Digital-Umsetzung
enthält. Alle unter diesem Komparator liegenden Komparatoren
sind 'eingeschaltet', alle darüberliegenden Komparatoren der
Komparatorkette sind 'ausgeschaltet' und können somit als
redundant angesehen werden. Unter dieser Voraussetzung lassen
sich jetzt mehrere Komparatoren zu einem Mehrfachkomparator
zusammenfassen, dessen Ausgangsspannung alternierend
ihre Polarität wechselt, wenn Schwellenspannungen, die zu
diesem Mehrfachkomparator gehören, überschritten werden. Es
sind Analog/Digital-Umsetzer bekannt bei denen Komparatoren
geeignet zu Mehrfachkomparatoren zusammengefaßt sind, so daß
die alternierenden Übertragungsfunktionen der Mehrfachkomparatoren
mit dem periodischen Gray-Code in Übereinstimmung gebracht
werden, Bild 1 und Tabelle 1. Die verwendeten Mehrfachkomparatoren
realisieren die Doppelfunktion des Vergleichs
und der Codierung (Analogcodierung). Zunächst erscheinen
Mehrfachkomparatoren nur bei Cray-Code Umsetzern sinnvoll,
weil nur hier wegen der Eigenschaft des Gray-Code
gilt: 2 n Schwellenspannungen = 2 n Bitwechsel, vergleiche
Tabelle 1. Das bedeutet, daß Mehrfachkomparatoren die Bitstellen
eines n-bit Codewortes isoliert von anderen Bitstellen
codieren können, vergleiche Bild 1 (Mehrfachkomparator
für Bitstelle 0 mit U s (1), U s (3), U s (5) und U s (7), Mehrfachkomparator
für Bitstelle 1 mit U s (2) und U s (6) und Mehrfachkomparator
für Bitstelle 2 mit U s (4) und U s (8)). Daraus
folgt: Bei Gray-Code Analogcodierung ist die Gesamtzahl der
zu Mehrfachkomparatoren zusammengefaßten Einzelkomparatoren
genau gleich der Anzahl von 2 n Schwellenspannungen. (U an = analog input voltage, U s (i) = threshold voltage of the i th comparator)
contains the essential information for the analog / digital implementation. All the comparators below this comparator are 'switched on', all the comparators above them in the comparator chain are 'switched off' and can therefore be regarded as redundant. Under this condition, several comparators can now be combined to form a multiple comparator, the output voltage of which alternately changes its polarity when threshold voltages belonging to this multiple comparator are exceeded. Analog / digital converters are known in which comparators are suitably combined to form multiple comparators, so that the alternating transfer functions of the multiple comparators are brought into line with the periodic Gray code, Figure 1 and Table 1. The multiple comparators used realize the double function of comparison and the coding (analog coding). At first, multiple comparators only make sense with Cray code converters, because only because of the property of the Gray code applies: 2 n threshold voltages = 2 n bit changes, see Table 1. This means that multiple comparators isolate the bit positions of an n- bit code word from others Can encode bit positions, see Figure 1 (multiple comparator for bit position 0 with U s (1), U s (3), U s (5) and U s (7), multiple comparator for bit position 1 with U s (2) and U s (6) and multiple comparator for bit position 2 with U s (4) and U s (8)). From this follows: With Gray code analog coding, the total number of individual comparators combined into multiple comparators is exactly the same as the number of 2 n threshold voltages.
Das gleiche Prinzip, z. B. auf den Binärcode angewandt, würde aber (2 n -1)·2 Einzelkomparatoren erfordern, da (2 n -1)·2 Bitübergänge im Binärcode auftreten, vergleiche Tabelle 1 Binärcode (Mehrfachkomparator für Bitstelle 0 mit U s (1), U s (2), U s (3), ..., U s (8), Mehrfachkomparator für Bitstelle 1 mit U s (2), U s (4), U s (6) und U s (8) und Mehrfachkomparator für Bitstelle 2 mit U s (4) und U s (8)). Das würde fast zu einer Verdopplung der sowieso schon kritischen Eingangskapazität des Analog/Digital-Umsetzers führen.The same principle, e.g. B. applied to the binary code, but would require (2 n -1) · 2 single comparators, since (2 n -1) · 2 bit transitions occur in the binary code, compare table 1 binary code (multiple comparator for bit position 0 with U s (1), U s (2), U s (3), ..., U s (8), multiple comparator for bit position 1 with U s (2), U s (4), U s (6) and U s (8) and multiple comparator for bit position 2 with U s (4) and U s (8)). This would almost double the already critical input capacity of the analog / digital converter.
Die Erfindung gibt ein Verfahren und eine schaltungstechnische Lösung für die Anwendung von Mehrfachkomparatoren bei beliebigen Ausgangscodes an, wobei die Anzahl der Einzelkomparatoren auf 2 n beschränkt bleibt. The invention provides a method and a circuit solution for the use of multiple comparators with any output codes, the number of individual comparators being limited to 2 n .
Hierbei werden die Mehrfachkomparatoren zu Doppelkomparatoren mit nur zwei zusammengefaßten Einzelkomparatoren reduziert und mit einer einfachen digitalen Codiermethode die endgültige Codierung zu einem n-bit-Codewort eines beliebigen Codes herstellt. D. h., daß nur 2 n -1 digitale Abtastschaltungen benötigt werden, was gegenüber dem typischen Parallelumsetzer zu einer deutlichen Einsparung an Schaltungsaufwand und Verlustleistung führt. Die Doppelkomparatoren arbeiten verschachtelt, so daß seine beiden Schwellenspannungen um den halben analogen Austeuerbereich auseinander liegen. Diese Maßnahme ist erforderlich, um die Frequenzvervielfachung des analogen Eingangssignals durch die Analogcodierungsfunktion (alternierende Übertragungsfunktion) auf ein Minimum zu beschränken, siehe Bild 2.Here, the multiple comparators are reduced to double comparators with only two combined single comparators and the final coding to an n- bit code word of any code is produced using a simple digital coding method. This means that only 2 n -1 digital sampling circuits are required, which leads to a significant saving in circuit complexity and power loss compared to the typical parallel converter. The double comparators work in a nested manner so that their two threshold voltages are separated by half the analog output range. This measure is necessary to limit the frequency multiplication of the analog input signal by the analog coding function (alternating transmission function) to a minimum, see Figure 2.
Die Funktion eines Doppelkomparators ist gegeben durch:The function of a double comparator is given by:
wobei A die Differenzausgangsspannung des Doppelkomparators und Δ U die Differenzausgangsspannung im Sättigungsbereich des Doppelkomparators ist.where A is the differential output voltage of the double comparator and Δ U is the differential output voltage in the saturation range of the double comparator.
Die Methode, die der Erfindung zu Grunde liegt, nutzt das vorhandene Differenzsignal des Doppelkomparators in Verbindung mit der Monotonie des Umsetzers. Monotonie heißt, daß mit ansteigender Eingangsspannung Polaritätswechsel an den Doppelkomparatoren erfolgen, in der Reihenfolge:Polaritätswechsel zugehörig zu U s (1), U s (2), U s (3), usw.The method on which the invention is based uses the existing differential signal of the double comparator in conjunction with the monotony of the converter. Monotony means that with increasing input voltage, polarity changes occur at the double comparators, in the order: polarity change associated with U s (1), U s (2), U s (3), etc.
Diese Methode unterscheidet sich vom typischen Parallelumsetzer, wo Monotonie durch eingeschaltete Komparatoren, d. h. z. B. positive Ausgangsspannung, repräsentiert wird, dadurch daß jetzt die Monotonie nur über Polaritätswechsel, gleich in welcher Richtung, repräsentiert wird.This method differs from the typical parallel converter, where monotony by comparators on, d. H. e.g. B. positive output voltage is represented, thereby that now the monotony only about polarity changes, immediately in which direction is represented.
Die Funktionsweise sei an einem 3-bit-Umsetzer, Bild 3, und den zugehörigen Zeitdiagrammen, Bild 4, erklärt. Aus Gründen der Einfachheit wird nur der Doppelkomparator mit U s (2) und U s (6) betrachtet. Bei allen anderen arbeitet die Codierung in gleicher Weise. Die in Bild 3 dargestellten digitalen Abtastschaltungen tasten die Ausgangsspannung A der Doppelkomparatoren ab, regenerieren sie zu einem Digitalwert und halten diesen zeitlich fest. Diese Funktionen werden mit Z bezeichnet. Am Ausgang des Doppelkomparators erscheint ein alternierendes differentielles Signal A (2,6) mit Polaritätswechseln bei U s (2) und U s (6), Bild 4a. Hinter der Abtastschaltung erhält man das Signal Z(A (2,6)). Als Einzelsignale am invertierten und nichtinvertierten Ausgang der Abtastschaltung ergibt sich Z(A (2,6)-) bzw. Z(A (2,6)+), Bild 4 b,c. Betrachtet man diese Einzelsignale näher, dann erkennt man, daß die ansteigenden Flanken der Schwellenspannung bzw. dem Codewortübergang zugeordnet werden kann. D. h. die abfallenden Flanken müssen beseitigt werden, indem das Signal vor der abfallenden Flanke abgeblockt wird. Eine UND-Verknüpfung von Z(A (2,6)-) mit Z(A (3,7)+) bzw. Z(A (2,6)+) mit Z(A (3,7)-) leistet diese Funktion, siehe Bild 4 d,e,f,g. Weiterhin sorgt diese UND-Verknüpfung für eine 1 aus 2 n -Auswahl, so daß nur das UND-Gatter, das dem höchstwertigen Polaritätswechsel zugeordnet ist am Ausgang eine logische 1 zeigt. Das Signal des davorliegenden Wechsels wird durch den höheren Polaritätswechsel abgeblockt, siehe U s (2) in Bild 4 c,e,g.The mode of operation is explained using a 3-bit converter, Figure 3, and the associated time diagrams, Figure 4. For the sake of simplicity, only the double comparator with U s (2) and U s (6) is considered. For all others, the coding works in the same way. The digital sampling circuits shown in Figure 3 sample the output voltage A of the double comparators, regenerate them to a digital value and record this in time. These functions are called Z. An alternating differential signal A (2,6) appears at the output of the double comparator with polarity changes at U s (2) and U s (6), Figure 4a. The signal Z (A (2,6)) is obtained behind the sampling circuit. The individual signals at the inverted and non-inverted output of the sampling circuit are Z (A (2.6) - ) or Z (A (2.6) + ), Figure 4 b, c. A closer look at these individual signals reveals that the rising edges can be assigned to the threshold voltage or the code word transition. I.e. the falling edges must be eliminated by blocking the signal in front of the falling edge. An AND operation of Z (A (2.6) - ) with Z (A (3.7) + ) or Z (A (2.6) + ) with Z (A (3.7) - ) provides this function, see Figure 4 d, e, f, g. Furthermore, this AND operation ensures a 1 out of 2 n selection, so that only the AND gate which is assigned to the most significant polarity change shows a logical 1 at the output. The signal of the previous change is blocked by the higher polarity change, see U s (2) in Figure 4 c, e, g.
Bisher stehen nur Einzelsignale hinter der UND-Verknüpfung zur Verfügung. Diese Einzelsignale können aber in einer von van de Plasche, ESSCIRC 86, Digest of Technical Papers, vorgeschlagenen speziellen Emitterfolgermatrix wieder zu differentiellen Signalen zusammengeführt werden. Dazu wird das Einzelsignal des UND-Gatters auf invertierende und nichtinvertierende Eingänge der Bitstellen so verteilt, daß das dem UND-Gatter zugeordnete Codewort so erzeugt wird, daß das UND auf invertierende Bitstelleneingänge bei '0' Bits und auf nichtinvertierende Eingänge bei '1' Bits geschaltet wird. So far there are only single signals behind the AND operation to disposal. However, these individual signals can be in one of van de Plasche, ESSCIRC 86, Digest of Technical Papers special emitter follower matrix again to differential Signals are merged. This will be Single signal of the AND gate on inverting and non-inverting Inputs of the bit positions are distributed so that the Code word associated with AND gate is generated so that the AND to inverting bit position inputs at '0' bits and on non-inverting inputs are switched at '1' bits.
Das führt bei jedem Bitwechsel zu einem differentiellen Signalwechsel an den Bitstelleneingängen, z. B. Codewortwechsel von 2 nach 3, d. h. UND-Gatter 2 von logisch 1 nach logisch 0 und Gatter 3 von logisch 0 nach logisch 1, alle anderen UND- Gatterausgänge bleiben auf logisch 0. Der Bitstellenwechsel macht sich in Bitstelle 2⁰ so bemerkbar, daß der invertierte Eingang auf logisch 0 und der nichtinvertierte Eingang auf logisch 1 schaltet. Alle anderen Bitstellen müssen unverändert bleiben, was durch die verbundenen Emitter von Gatter 2 und 3 an den Bitstelleneingängen 2¹ und 2² gewährleistet ist, siehe Bild 3 Emitterfolgermatrix.With each bit change, this leads to a differential signal change at the bit position inputs, e.g. B. code word change from 2 to 3, ie AND gate 2 from logic 1 to logic 0 and gate 3 from logic 0 to logic 1, all other AND gate outputs remain at logic 0. The bit position change is so noticeable in bit position 2⁰ that the inverted input switches to logic 0 and the non-inverted input switches to logic 1. All other bit positions must remain unchanged, which is guaranteed by the connected emitters of gates 2 and 3 at bit position inputs 2 1 and 2 2, see Figure 3 Emitter follower matrix.
Bild 5 zeigt das Schaltbild der für die Schwellen U s(i) und U s(i +2 n -1) notwendigen Schaltungsanordnung. Hierzu gehören der Doppelkomparator, die digitale Abtastschaltung und die digitale Codierung mit zwei UND-Funktionen. Zunächst eine kurze Beschreibung der Schaltung. Auf die digitale Codierung wird dann detaillierter eingegangen. Der Doppelkomparator besteht aus zwei nicht gegengekoppelten Differenzverstärkern, wobei der obere Differenzverstärker T 2, T 2′ zu dem unteren T 1, T 1′ kreuzgekoppelt ist. Beide Differenzverstärker haben den gleichen Strom I 1, I 2. Um die gemeinsame Übertragungscharakteristik mit einem Offset zu versehen, wird an R 1′ eine Stromquelle I 3 angeschlossen, deren Strom um den Basisstrom kleiner ist als I 2 und I 1. Bei ansteigender Analogspannung schaltet zuerst der untere Differenzverstärker um, danach der obere. Bei abfallender Spannung ist die Reihenfolge umgekehrt. Die so entstehende alternierende Ausgangsspannung wird über die Emitterfolger Ef 1, Ef 1′ an die Abtastschaltung weitergegeben. Die Abtastschaltung besteht aus zwei geschalteten Differenzverstärkern. T 3, T 3′ ist für die Signalübernahme verantwortlich, der über Ef 2, Ef 2′ mitgekoppelte Differenzverstärker T 4, T 4′ bildet die Abtastfunktion und die Haltefunktion. Geschaltet werden diese Verstärker in Abhängigkeit vom Abtastsignal über T 5, T 5′. Figure 5 shows the circuit diagram of the circuit arrangement required for the thresholds U s (i) and U s (i +2 n -1 ). These include the double comparator, the digital sampling circuit and the digital coding with two AND functions. First a brief description of the circuit. The digital coding is then discussed in more detail. The double comparator consists of two non-negative feedback amplifiers, the upper differential amplifier T 2 , T 2 ' to the lower T 1 , T 1' is cross-coupled. Both differential amplifiers have the same current I 1 , I 2 . In order to provide the common transmission characteristic with an offset, a current source I 3 is connected to R 1 ' , the current around the base current is less than I 2 and I 1 . When the analog voltage rises, the lower differential amplifier switches over, then the upper one. If the voltage drops, the order is reversed. The resulting alternating output voltage is passed on to the sampling circuit via the emitter followers Ef 1 , Ef 1 ' . The sampling circuit consists of two switched differential amplifiers. T 3 , T 3 ' is responsible for the signal transfer, the differential amplifier T 4 , T 4' coupled via Ef 2 , Ef 2 ' forms the sampling function and the holding function. These amplifiers are switched depending on the scanning signal via T 5 , T 5 ' .
Das abgetastete Signal wird in einer zweiten Schaltung regeneriert. Diese zweite Schaltung T 8, T 8′, T 9, T 9′, T 10, T 10′ ist prinzipiell mit der Abtastschaltung identisch, wird aber gegenphasig zur Abtastschaltung betrieben, siehe Abtastsignal in Bild 5.The sampled signal is regenerated in a second circuit. This second circuit T 8 , T 8 ' , T 9 , T 9' , T 10 , T 10 ' is basically identical to the sampling circuit, but is operated in phase opposition to the sampling circuit, see sampling signal in Figure 5.
In dieser zweiten mitgekoppelten Schaltung ist die digitale Codierung mit integriert. Dazu werden die Kollektorströme von T 8 und T 9′ bzw. von T 8′ und T 9 über R 3 und R 4 bzw. R 3′ und R 4′ in zwei gleichgroße Stromanteile aufgeteilt. Ein Stromanteil (R 4, R 3′) geht zum UND-Gatter i -1 bzw. i +2 n -1-1 und bildet dort die UND-Funktion mit. Wie die UND-Funktion realisiert ist, sei an den UND-Gattern i bzw. i +2 n -1, bestehend aus R 5′, T 6′ und dem Stromanteil aus T 7 in der Schaltungseinheit mit U s(i +1) und U s(i +2 n -1+1) bzw. R 5, T 6 und dem Stromanteil aus T 7′ in obiger Schaltungseinheit, erklärt. Hierzu wird nur UND-Gatter i betrachtet, Gatter i +2 n -1 arbeitet in gleicher Form. Am Kollektor von T 6′ tritt nur dann eine logische 1 auf, wenn an R 5′ kein Spannungsabfall auftritt. D. h. der Strom durch T 6′ und der Strom durch T 7 aus der Schaltungseinheit mit U s(i +1) und U s(i +2 n -1+1) ist null. Das entspricht einem hohen Potential an T 8′ und T 9, d. h. am nichtinvertiertem Ausgang der Abtastschaltung (i, i +2 n -1) ist Z(A(i,i +2 n -1)+) logisch gleich 1 und am invertierten Ausgang der Abtastschaltung (i +1, i +2 n -1+1) mit den Transistoren T 8, T 9′ ist Z(A(i +1,i +2 n -1+1)-) ebenfalls logisch gleich 1. Für alle anderen Kombinationen fließt entweder ein Strom durch T 6′ oder durch T 7 aus der Schaltungseinheit (i +1, i +2 n -1+1) oder sogar durch beide Transistoren, wodurch in diesen Fällen immer ein Spannungsabfall an R 5′ auftritt, und damit eine logische 0 vorliegt. Somit ist die UND-Funktion erfüllt. Zu beachten ist, daß wenn T 6′ und T 7 gleichzeitig leitend sind, an R 5′ ein doppelter Spannungsabfall erfolgt. Er tritt immer nur an einem UND auf und macht sich in der Emitterfolgermatrix, siehe Bild 3, nicht mehr bemerkbar, weil an gemeinsamen Emitterpunkten das höhere Potential eines Emitterfolgers dominiert. The digital coding is also integrated in this second coupled circuit. For this purpose, the collector currents of T 8 and T 9 ' or of T 8' and T 9 via R 3 and R 4 or R 3 ' and R 4' are divided into two equal current components. A current component (R 4 , R 3 ' ) goes to the AND gate i -1 or i +2 n -1 -1 and forms the AND function there. How the AND function is implemented, be at the AND gates i and i +2 n -1 , consisting of R 5 ' , T 6' and the current component from T 7 in the circuit unit with U s (i +1) and U s (i +2 n -1 +1) or R 5 , T 6 and the current component from T 7 ' in the above circuit unit, explained. For this purpose, only AND gate i is considered, gate i +2 n -1 works in the same form. At the collector of T 6 ' , a logical 1 only occurs if there is no voltage drop at R 5' . I.e. the current through T 6 ' and the current through T 7 from the circuit unit with U s (i +1) and U s (i +2 n -1 +1) is zero. This corresponds to a high potential at T 8 ' and T 9 , ie at the non-inverted output of the sampling circuit (i, i +2 n -1 ) Z (A (i, i +2 n -1 ) +) is logically equal to 1 and inverted output of the sampling circuit (i +1, i +2 n -1 +1) with the transistors T 8 , T 9 ' , Z (A (i +1, i +2 n -1 +1) -) is also logically the same 1. For all other combinations, either a current flows through T 6 ' or through T 7 from the circuit unit (i +1, i +2 n -1 +1) or even through both transistors, so that in these cases there is always a voltage drop across R 5 ' occurs, and thus there is a logical 0. The AND function is thus fulfilled. It should be noted that when T 6 ' and T 7 are simultaneously conductive, a double voltage drop occurs at R 5' . It only occurs on one AND and is no longer noticeable in the emitter follower matrix, see Figure 3 , because the higher potential of an emitter follower dominates at common emitter points.
Bild 6 zeigt eine Schaltungsanordnung zur differentiellen Ansteuerung der Eingangsdifferenzverstärker mit U an +, U an -, R +, R - und zwei Widerstandsketten aus jeweils acht Widerständen für ein 4-bit-Beispiel. Über den Zusammenhang von Signaländerungsgeschwindigkeit und Bandbreite, Figure 6 shows a circuit arrangement for the differential control of the input differential amplifiers with U an + , U an - , R + , R - and two resistor chains of eight resistors each for a 4-bit example. On the relationship between signal change speed and bandwidth,
läßt sich der Vorteil einer differentiellen Ansteuerung erkennen (f = Analogfrequenz, = analoger Aussteuerbereich). wird zuthe advantage of differential control can be seen (f = analog frequency, = analog modulation range). becomes
das führt zur Verdopplung von f. Voraussetzung für eine symmetrische Widerstandskette sind niederohmige und kapazitätsarme Widerstände, weil die gesamte Widerstandskette jetzt dynamisch arbeitet. Die Widerstände erhalten zusammen mit dem durch sie fließenden Gleichstrom die Gleichspannung zwischen benachbarten Schwellenspannungen aufrecht. Bild 7 zeigt eine günstige Anordnung von Schaltungseinheiten (Doppelkomparator, Abtastschaltung, UND-Gatter), so daß die Länge der Widerstandskette, die aus Leitbahnen realisiert ist, minimal bleibt. Die Schaltungseinheiten sind in zwei Reihen angeordnet, und die Widerstandsketten haben die Form einer ′rechteckigen′ Spirale.this leads to the doubling of f . Low-resistance and low-capacitance resistors are a prerequisite for a symmetrical resistor chain, because the entire resistor chain now works dynamically. The resistors, along with the direct current flowing through them, maintain the direct voltage between adjacent threshold voltages. Figure 7 shows a favorable arrangement of circuit units (double comparator, sampling circuit, AND gate), so that the length of the resistor chain, which is realized from interconnects, remains minimal. The circuit units are arranged in two rows, and the resistor chains have the shape of a 'rectangular' spiral.
Im folgenden werden zwei weitere Vorteile der differentiellen Analogansteuerung beschrieben. Bei Parallelumsetzern mit digitaler Abtastung ist ein Gleichlauf des verteilten Abtast- und Analogsignals wichtig. Unter der berechtigten Annahme, daß Laufzeitunterschiede nur für den gerade schaltenden Doppelkomparator von Interesse sind, gilt:The following are two more advantages of differential Analog control described. For parallel converters with digital Sampling is a synchronism of the distributed sampling and analog signal important. Under the justified assumption that runtime differences only for the currently switching double comparator are of interest:
(Δ T i = Laufzeitdifferenz Einzelkomparator i, t Ab(xi) = Laufzeit Abtastsignal des Einzelkomparators an der Stelle x i, t an(xi, Us(i)) = Laufzeit des Analogsignals an der Stelle x i, abhängig von U an und bei U an = U s(i)). ( Δ T i = transit time difference individual comparator i , t Ab (x i ) = transit time scanning signal of the individual comparator at point x i , t at (x i , U s (i)) = transit time of the analog signal at point x i , depending on U on and U on = U s (i)).
Da zwei Einzelkomparatoren an einer Stelle zu einem Doppelkomparator zusammengefaßt sind, der wiederum an dieser Stelle von der zugehörigen Abtastschaltung abgetastet wird, kann man schreiben: x i = x i +2 n -1, d. h. es gibt nur eine Laufzeit für das Abtastsignal. Wegen der Spannungsabhängigkeit gibt es aber Laufzeitunterschiede im Analogsignal. Dies aber nur bei nichtdifferentieller Analogsteuerung. Für differentielle Ansteuerung gilt aus Symmetriegründen:Since two single comparators are combined at one point to form a double comparator, which in turn is sampled at this point by the associated sampling circuit, one can write: x i = x i +2 n -1, ie there is only one runtime for the sampling signal. Because of the voltage dependency, there are runtime differences in the analog signal. But this only with non-differential analog control. The following applies to differential control for reasons of symmetry:
t an(xi, Us(i)) = t an(xi, Us(i+2 n-1)), t an (x i , U s (i)) = t an (x i , U s (i + 2 n -1 )),
und damit Δ T i = . Es gibt keine Laufzeitunterschiede mehr zwischen U s(i) und U s(i+2 n-1), so daß ein Laufzeitausgleich von Abtast- und Analogsignal einfacher wird.and thus Δ T i =. There are no longer any runtime differences between U s (i) and U s (i + 2 n -1 ), so that runtime compensation of the scanning and analog signals becomes easier.
Der zweite Vorteil ist die inhärente statische Linearität der symmetrischen Spannungsteilerkette. Durch Belastung des Spannungsteilers entstehen allgemein Linearitätsfehler, die Spannungsteilungskennlinie wird nach unten durchgebogen. Um die Linearität zu erkennen, werden die Fehlerspannungen an U s (9) und U s (10) berechnet. Voraussetzungen sind R 1, . . ., R 8 und R 1′, . . ., R 8′ ist gleich R, Bild 6. Aus Symmetriegründen ist die Stromaufteilung von I bi = I bi = I b 2 n -1. D. h. die Spannungsabfälle an den Widerständen der Kette, die von symmetrisch zu U s (8) "eingeschaltet" bzw. "ausgeschalteten" Komparatoren erzeugt werden, bilden keine Differenzspannung und bleiben deshalb unberücksichtigt (I b = Differenzverstärker, Eingangsstrom oder Basisstrom).The second advantage is the inherent static linearity of the symmetrical voltage divider chain. Loads on the voltage divider generally result in linearity errors, and the voltage division characteristic curve is bent downwards. In order to recognize the linearity, the error voltages at U s (9) and U s (10) are calculated. Requirements are R 1,. . ., R 8 and R 1 ' ,. . ., R 8 ′ is equal to R , Figure 6. For reasons of symmetry, the current distribution is I bi = I bi = I b 2 n -1 . I.e. the voltage drops across the resistors of the chain, which are generated by comparators symmetrical to U s (8) "switched on" or "switched off", do not form a differential voltage and are therefore not taken into account (I b = differential amplifier, input current or base current).
Der Linearitätsfehler Δ U s (10) - 2 · Δ U s (9) geht für R′ »R gegen null. Diese Bedingung ist für kleine Widerstandsketten, z. B. Bild 6, immer erfüllt.The linearity error Δ U s (10) - 2 · Δ U s (9) goes towards zero for R ′ » R. This condition is for small resistance chains, e.g. B. Figure 6, always met.
In Bild 8 ist nochmals ein digitales Codierprinzip dargestellt. Es zeigt die Codierung der Bitstelle null des Gray- Codes an einem 3-bit-Beispiel. Wie bereits vorher erwähnt können die Bitstellen des Gray-Code isoliert voneinander, einzeln codiert werden, dadurch vereinfacht sich im Vergleich zum Binär-Code die Emitterfolgermatrix. In Bild 8 wird gezeigt wie die abgetasteten Ausgänge von zwei Doppelkomparatoren Z(A (1,5)) und Z(A (3,7)) über UND-Gatter, die den Gatterausgang, der dem höchstwertigen Polaritätswechsel entspricht, auf logisch '1' schalten und über eine einfache Emitterfolgermatrix digital codieren. Das Prinzip ist gleich mit der Codierung in Bild 3 und Bild 4. Die UND-Gatter können, wie in Bild 5 dargestellt, schaltungstechnisch realisiert werden. Figure 8 shows another digital coding principle. It shows the coding of bit position zero of the Gray code using a 3-bit example. As already mentioned before, the bit positions of the Gray code can be coded separately from each other, which simplifies the emitter follower matrix in comparison to the binary code. Figure 8 shows how the sampled outputs of two double comparators Z (A (1.5)) and Z (A (3.7)) via AND gates, which logically '1' the gate output which corresponds to the most significant polarity change 'switch and digitally code using a simple emitter follower matrix. The principle is the same as the coding in Fig. 3 and Fig. 4. As shown in Fig. 5, the AND gates can be implemented in terms of circuitry.
Claims (5)
- a) bei einem n-bit-Umsetzer das Analogsignal (einschließlich Überlauf) auf 2 n parallele Differenzverstärker verteilt wird, die 2 n -Schwellenspannungen bzw. -Codewortübergängen zugeordnet sind,
- b) wobei jeweils zwei Differenzverstärker, deren Schwellenspannungen sich genau um einen halben analogen Aussteuerbereich unterscheiden, so zu einem Doppelkomparator zusammengeschaltet werden, daß bei Überschreiten der Schwelle jedes einzelnen Differenzverstärkers ein Polaritätswechsel am gemeinsamen differentiellen Ausgang des Doppelkomparators erfolgt (Analogcodierung),
- c) so daß, bei insgesamt 2 n -1-Doppelkomparatoren, deren Ausgangsdifferenzspannung mit nur 2 n -1 parallelen Abtastschaltungen digital abgetastet wird,
- d) wobei, in der nachgeschalteten Codierstufe jedoch beide Polaritätswechsel der Ausgangsdifferenzspannung eines Doppelkomparators unterschieden werden können, so daß genau wie bei einem typischen Parallelumsetzer jeder einzelne Polaritätswechsel eindeutig einem von insgesamt 2 n -Codewortübergängen zugeordnet werden kann
- e) und über eine 1 aus 2 n -Auswahl und eine Emitterfolgermatrix jeder beliebigen Ausgangscode erzeugt werden kann.
- a) in the case of an n -bit converter, the analog signal (including overflow) is distributed to 2 n parallel differential amplifiers which are assigned to 2 n threshold voltages or code word transitions,
- b) whereby two differential amplifiers, whose threshold voltages differ exactly by half an analog modulation range, are interconnected to form a double comparator such that when the threshold of each individual differential amplifier is exceeded, a polarity change takes place at the common differential output of the double comparator (analog coding),
- c) so that with a total of 2 n -1 double comparators whose output differential voltage is digitally sampled with only 2 n -1 parallel sampling circuits,
- d) whereby, in the downstream coding stage, however, both polarity changes of the output differential voltage of a double comparator can be distinguished, so that just like in a typical parallel converter, each individual polarity change can be uniquely assigned to one of a total of 2 n code word transitions
- e) and a 1 out of 2 n selection and an emitter follower matrix can be used to generate any output code.
- f) der Umsetzer, einschließlich der Analogansteuerung, vollständig mit differentiellen Signalen betrieben wird.
- f) the converter, including the analog control, is operated entirely with differential signals.
- g) in Verbindung mit f) eine günstige Anordnung der Abtastschaltungen im Chipdesign, kapazitätsarme Widerstände in der Widerstandskette, durch minimale Leitbahnlängen ermöglicht und
- h) in Verbindung mit f) einen Laufzeitausgleich zwischen Analog- und Abtastsignal möglich macht.
- g) in conjunction with f) a favorable arrangement of the scanning circuits in the chip design, low-capacitance resistors in the resistor chain, made possible by minimal interconnect lengths and
- h) in connection with f) enables a runtime compensation between analog and scanning signal.
- i) die Codierstufe aus d) so aufgebaut ist, daß für eindeutige, nichtredundante Codes, identische parallele Signalwege für jeden Ausgang der 2 n -1 Abtastschaltungen (von der 1 aus 2 n -Auswahl über die Emitterfolgermatrix bis zum n-bit-Codewort) bestehen.
- i) the coding stage from d) is constructed in such a way that, for unique, non-redundant codes, identical parallel signal paths for each output of the 2 n -1 sampling circuits (from the 1 out of 2 n selection via the emitter follower matrix to the n bit code word) consist.
- j) die Codierstufe aus d) bei Gray-Code-Codierung so verändert werden kann, daß in getrennten Untercodierstufen alle Bitstellen eines Codewortes unabhängig voneinander einzeln codiert werden können.
- j) the coding stage from d) with Gray code coding can be changed so that in separate sub-coding stages all bit positions of a code word can be coded independently of one another.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3807329A DE3807329A1 (en) | 1988-03-05 | 1988-03-05 | Integrated analog/digital converter (n-bit parallel converter having only 2<n-1> digital sampling circuits and any output code) |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3807329A DE3807329A1 (en) | 1988-03-05 | 1988-03-05 | Integrated analog/digital converter (n-bit parallel converter having only 2<n-1> digital sampling circuits and any output code) |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3807329A1 true DE3807329A1 (en) | 1989-09-14 |
DE3807329C2 DE3807329C2 (en) | 1990-11-15 |
Family
ID=6349007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE3807329A Granted DE3807329A1 (en) | 1988-03-05 | 1988-03-05 | Integrated analog/digital converter (n-bit parallel converter having only 2<n-1> digital sampling circuits and any output code) |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE3807329A1 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2863120A1 (en) * | 2003-12-02 | 2005-06-03 | Atmel Grenoble Sa | FAST ANALOG-TO-DIGITAL CONVERTER |
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Publication number | Publication date |
---|---|
DE3807329C2 (en) | 1990-11-15 |
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