DE3736735A1

DE3736735A1 - METHOD AND CIRCUIT ARRANGEMENT FOR REDUCING THE RECOVERY TIME OF A MOS DIFFERENTIAL VOLTAGE COMPARATOR

Info

Publication number: DE3736735A1
Application number: DE19873736735
Authority: DE
Inventors: Eric John Swanson
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1986-11-12
Filing date: 1987-10-29
Publication date: 1988-06-01
Also published as: JPS63139416A; GB8726409D0; JPH0431605B2; GB2198306A; DE3736735C2; GB2198306B; FR2606565A1; FR2606565B1

Abstract

Method for decreasing the recovery time following an input voltage overdrive. At the beginning of a comparison cycle the control and timing circuitry 32 momentarily asserts a signal (ERASE) which, by means of a switch 30, applies a reverse voltage between the gates 20, 21 and sources 34 of the input pair of source-coupled MOS transistors 14, 16 of sufficient magnitude to form a charge accumulation layer in the channel region of each of the transistors. Operating the differential voltage comparator 28 in such a manner substantially decreases the time required by the transistors 14, 16 to recover from the imbalance in their electrical characteristics caused by the input voltage overdrive. (Compare figs 1B, 2B). <IMAGE>

Description

Die vorliegende Erfindung bezieht sich allgemein auf elektro nische Systeme und betrifft insbesondere ein Verfahren und eine Schaltungsanordnung zum Verbessern der Arbeitsgeschwindig keit und der Auflösungsgenauigkeit eines MOS-Differenz-Span nungs-Vergleichers.The present invention relates generally to electro African systems and in particular relates to a method and a circuit arrangement for improving the working speed speed and the resolution accuracy of a MOS differential chip comparison comparator.

Bei bestimmten Anwendungsfällen ist es wünschenswert, daß ein Differenz-Spannungs-Vergleicher dazu geeignet ist, in einem weiten Bereich auf differenzielle Eingangsspannungen zu rea gieren, die Differenzspannungen umfassen, die von einigen zehn Mikrovolt bis zu einigen Volt variieren, während er mit einer hohen Abtastfrequenz arbeitet. Weiterhin ist es im Hinblick auf die vorteilhafte Wirtschaftlichkeit von MOS-integrierten Schaltkreisen wünschenswert, daß eine derartige Wirkungsweise des Schaltkreises mit einer Schaltungsanordnung vergleichbar ist, die auf einfache Weise mit einer derartigen Technologie hergestellt werden kann.In certain applications, it is desirable that a Differential voltage comparator is suitable in one wide range to react to differential input voltages yaw, which include differential voltages ranging from a few tens Microvolts vary up to a few volts while using one high sampling frequency works. Furthermore, it is in view on the advantageous economy of MOS-integrated Circuits desirable that such an operation of the circuit comparable to a circuit arrangement is that simple with such technology can be manufactured.

Ein Problem beim Erreichen einer derartigen Wirksamkeit bei einer Schaltungsanordnung gemäß dem Stand der Technik wird unter Bezugnahme auf die Fig. 1a beschrieben. Wie es in Fig. 1a dargestellt ist, enthält ein herkömmlicher Differenz-Spannungs- Vergleicher Widerstandslastelemente 10 und 12, die mit den Drains 22 bzw. 24 von N-Kanal-Anreicherungsmode (enhancement-mode)-MOS- Transistoren 14 bzw. 16 verbunden sind. Ein gemeinsames Strom einstellelement 18 ist mit den Sources der MOS-Transistoren 14 und 16 verbunden und stellt einen konstanten Strom I den beiden Transistoren zur Verfügung. Das Gate 20 des MOS-Transistors 14 stellt einen ersten Eingang des Differenz-Spannungs-Vergleichers dar und das Gate 21 des MOS-Transistors 16 stellt einen zweiten Eingang des Differenz-Spannungs-Vergleichers dar. Wenn die Werte der Widerstandslastelemente 10 und 12 gleich sind und die MOS- Transistoren 14 und 16 in idealer Weise einander angepaßte elek trische Merkmale aufweisen und dieselbe Spannung sowohl an das Gate 20 als auch an das Gate 21 angelegt wird, wird die diffe renzielle Ausgangsspannung V(aus), die die Differenzspannung zwischen der Drain 22 und der Drain 24 ist, gleich Null Volt sein. Wenn aber die erste Eingangsspannung an den Gate 20 größer ist als die zweite Eingangsspannung an den Gate 21 wird der MOS- Transistor 14 mehr leiten als der MOS-Transistor 16 und damit bewirken, daß ein größerer Teil des Stroms I durch den MOS- Transistor 14 und sein zugeordnetes Widerstandslastelement 10 fließen wird als durch den MOS-Transistor 16 und sein zugeord netes Widerstandsleitelement 12.A problem in achieving such effectiveness in a circuit arrangement according to the prior art is described with reference to FIG. 1a. As shown in FIG. 1a, a conventional differential voltage comparator includes resistive load elements 10 and 12 connected to drains 22 and 24 of N-channel enhancement mode MOS transistors 14 and 16 , respectively are. A common current setting element 18 is connected to the sources of the MOS transistors 14 and 16 and provides a constant current I to the two transistors. Gate 20 of MOS transistor 14 represents a first input of the differential voltage comparator and gate 21 of MOS transistor 16 represents a second input of the differential voltage comparator. When the values of resistive load elements 10 and 12 are equal and the MOS transistors 14 and 16 ideally have matched electrical characteristics and the same voltage is applied to both the gate 20 and the gate 21 , the differential output voltage V (off), which is the differential voltage between the drain 22 and the drain 24 is zero volts. However, if the first input voltage to the gate 20 is greater than the second input voltage to the gate 21 , the MOS transistor 14 will conduct more than the MOS transistor 16 and thus cause a larger part of the current I through the MOS transistor 14 and its associated resistive load element 10 will flow as through the MOS transistor 16 and its associated resistive conductive element 12 .

Folglich wird die Spannung an der Drain 22 im Hinblick zu der jenigen an der Drain 24 negativ sein. Umgekehrt wird, wenn die erste Eingangsspannung an den Gate 20 kleiner ist als die zwei te Eingangsspannung an den Gate 21, die differenzielle Ausgangs spannung V(aus) positiv sein.As a result, the voltage at drain 22 will be negative with respect to that at drain 24 . Conversely, if the first input voltage to gate 20 is less than the second input voltage to gate 21 , the differential output voltage V (off) will be positive.

Bestimmte Anwendungen des Differenz-Spannungs-Vergleichers, wie beispielsweise Analog-Digital-Umsetzer mit hoher Präzision (beispielsweise 16 Bit), können erfordern, daß ein Spannungs vergleich durchgeführt wird mit Spannungen, die um weniger als 100 Mikrovolt voneinander verschieden sind, kurz nach einem vo rangegangenen Spannungsvergleich mit Spannungen, die um mehre re Volt voneinander verschieden sind. Es wurde jedoch beobach tet, daß eine an die Gates der sourcegekoppelten MOS-Transisto ren angelegte große Spannungsdifferenz (eine derartige Spannungs differenz wird als eine Übersteuerungsbedingung bezeichnet) bewirkt, daß die elektrischen Merkmale der MOS-Transistoren zeitweise fehlangepaßt sind. Insbesondere wurde beobachtet, daß der Transistor, an dem die größere Spannung zwischen Gate und Source anliegt und damit den größeren Anteil des Kanalstroms leitet, eine Schwellenspannung aufweist, die kurzzeitig erhöht ist. Folglich wird, wenn auf eine Übersteuerungsbedingung eine Bedingung folgt, bei der die beiden Eingangsspannungen fast gleich sind, die differenzielle Ausgangsspannung V(aus) nicht schnell in ihren endgültigen Wert übergehen, sondern stattdessen wurde eine unzulässig lange Erholzeit beobachtet.Certain applications of the differential voltage comparator, such as for example analog-digital converter with high precision (e.g. 16 bits) may require a voltage is carried out with tensions that are less than 100 microvolts are different from each other, shortly after a vo ranked voltage comparison with voltages that increase by several re volts are different from each other. However, it was observed tet that one to the gates of the source-coupled MOS transistor ren applied large voltage difference (such a voltage difference is called an override condition) causes the electrical characteristics of the MOS transistors are sometimes mismatched. In particular, it has been observed that the transistor on which the greater voltage between gate and Source is present and thus the greater part of the channel current conducts, has a threshold voltage that increases briefly is. As a result, when an oversteer condition occurs, a Condition follows where the two input voltages are almost are equal, the differential output voltage V (off) is not quickly transition to their final value, but instead an inadmissibly long recovery time was observed.

Wie es in Fig. 1a dargestellt ist, wird die eben beschriebene Bedingung unter Verwendung eines Schalters 26 simuliert. Eine Spannung V 2 wird an einen Anschluß des Schalters 26 angelegt und eine Spannung V 1 wird an den anderen Anschluß des Schalters 26 angelegt. Die Spannung V 1 ist auch mit dem Gate 21 des MOS- Transistors 16 verbunden. Bei einer positiven Versorgungsspannung VA+ von +5,0 Volt, einer negativen Versorgungsspannung VA- von -5,0 Volt, V 1 gleich 0 Volt und V 2 gleich +2,0 Volt, wird das oben beschriebene Problem durch die Wellenform nach Fig. 1b dar gestellt. Vor der Zeit t=0 ist der Schalter 26 so eingestellt, daß er die Spannung V 2 an das Gate 20 des MOS-Transistors 14 anlegt und dadurch bewirkt, daß der Transistor leitender ist als der MOS-Transistor 16. Bei typischen Transistorcharakteri stiken, einem eingestellten Strom I und Lastwiderständen (die beispielsweise 4000 Ohm betragen können) kann die differen zielle Ausgangsspannung einen negativen Wert von einigen Volt aufweisen, wie es in Fig. 1b als eine Spannung VL gezeigt ist. Zum Zeitpunkt t=0 schaltet der gemeinsame Anschluß des Schal ters 26, um eine Verbindung mit der Spannung V 1 herzustellen und dadurch wird bewirkt, daß die differenzielle Eingangsspan nung 0 Volt wird. Wie es in Fig. 1b gezeigt ist, sinkt die differenzielle Ausgangsspannung V(aus) nicht unmittelbar auf 0 Volt ab, sondern geht stattdessen auf eine positive Spannung, die größer als 1 Millivolt sein kann. Anschließend sinkt je doch die differenzielle Ausgangsspannung allmählich auf 0 Volt ab (tatsächliche Vorrichtungen sind selbstverständlich niemals in idealer Weise angepaßt; damit sinkt die differenzielle Aus gangsspannung in einem nicht idealen Schaltkreis allmählich auf eine kleine, aber wiederholbare Offset-Gleichspannung ab).As shown in Fig. 1a, the condition just described is simulated using a switch 26 . A voltage V 2 is applied to one terminal of the switch 26 and a voltage V 1 is applied to the other terminal of the switch 26 . The voltage V 1 is also connected to the gate 21 of the MOS transistor 16 . With a positive supply voltage VA + of +5.0 volts, a negative supply voltage VA- of -5.0 volts, V 1 equal to 0 volts and V 2 equal to +2.0 volts, the problem described above is solved by the waveform according to FIG. 1b represents. Before the time t = 0, the switch 26 is set so that it applies the voltage V 2 to the gate 20 of the MOS transistor 14 and thereby causes the transistor to be more conductive than the MOS transistor 16 . With typical transistor characteristics, a set current I and load resistances (which can be, for example, 4000 ohms), the differential output voltage can have a negative value of a few volts, as shown in FIG. 1b as a voltage VL . At time t = 0, the common connection of the switch 26 switches to make a connection with the voltage V 1 and this causes the differential input voltage to become 0 volts. As shown in Fig. 1b, the differential output voltage V (off) does not immediately drop to 0 volts, but instead goes to a positive voltage, which may be greater than 1 millivolt. Subsequently, however, the differential output voltage gradually drops to 0 volts (actual devices are of course never ideally adapted; this means that the differential output voltage in a non-ideal circuit gradually drops to a small, but repeatable offset DC voltage).

Es wurde experimentell beobachtet, daß die Erholzeit abhängig ist sowohl von der Dauer der Übersteuerungsbedingungen (die als "Abweichungszeit" bezeichnet werden kann) als auch von der Größe der Übersteuerung. Folglich ist das Verhältnis bei dem der Differenz-Spannungs-Vergleicher genau aufeinanderfolgende Vergleiche durchführen kann - unter der Annahme, daß es notwen dig sein kann, sehr empfindliche Vergleiche unmittelbar auf eine Übersteuerung folgend durchzuführen - durch die Erholzeit des Differenz-Spannungs-Vergleichers im ungünstigsten Fall begrenzt. Wie es im einzelnen unten beschrieben ist, ist das Erholzeit problem nicht ein RC-Zeitkonstantenproblem des Schaltkreises, sondern stattdessen ergibt es sich aus einer kurzzeitigen Un gleichheit in den elektrischen Merkmalen der sourcegekoppelten MOS-Transistoren, die durch eine Arbeitsweise der MOS-Transisto ren bei verschiedenen Strompegeln während der Übersteuerungs bedingungen bewirkt werden.It has been experimentally observed that the recovery time is dependent is both on the duration of the override conditions (the can be referred to as "deviation time") as well as from the Size of the clipping. Hence the ratio at that the differential voltage comparator is exactly consecutive Can make comparisons - assuming that it is necessary dig can be very sensitive comparisons directly to one To carry out override following - by the recovery time of the Differential voltage comparator limited in the worst case. As it is described in detail below, this is recovery time problem is not an RC time constant problem of the circuit, instead it results from a short Un Equality in the electrical characteristics of the source-coupled MOS transistors by an operation of the MOS Transisto ren at different current levels during the clipping conditions.

Die Fig. 1c zeigt die Arbeitsweise des Schaltkreises nach Fig. 1 für den Umstand, bei dem die Spannung V 2 kleiner ist als die jenige von V 1; beispielsweise kann V 1 bei 0 Volt liegen und V 2 -2,0 Volt. Wie erwartet, ist infolge der Symmetrie des Diffe renz-Spannungs-Vergleichers die differenzielle Ausgangsspannungs wellenform nachdem der Schalter 26 von der Spannung V 2 auf die Spannung V 1 geändert wurde, ähnlich der der Fig. 1b, jedoch mit entgegengesetzten Spannungspolaritäten. Fig. 1c shows the operation of the circuit of Fig. 1 for the circumstance in which the voltage V 2 is less than that of V 1 ; for example, V 1 can be 0 volts and V 2 can be -2.0 volts. As expected, due to the symmetry of the differential voltage comparator, the differential output voltage waveform after switch 26 was changed from voltage V 2 to voltage V 1 is similar to that of FIG. 1b, but with opposite voltage polarities.

Gemäß dem Vorangehenden besteht ein Bedarf für ein Verfahren und eine Schaltungsanordnung zum Vermindern der Erholzeit eines MOS-Differenz-Spannungs-Vergleichers. Dieser Bedarf ist insbe sondere bei elektronischen Systemen, wie bei präzisen Analog- Digital-Umsetzern akut, die Vergleichsfragen von einem Kilo hertz oder höher erfordern.According to the foregoing, there is a need for a method and a circuit arrangement for reducing the recovery time of a MOS differential voltage comparator. This need is particularly acute especially in electronic systems, such as precise analog Digital converters acute, the comparison questions of a kilo require Hertz or higher.

Die vorliegende Erfindung stellt ein Verfahren und einen Schalt kreis zum Vermindern der Erholzeit eines MOS-Differenz-Spannungs- Vergleichers bereit.The present invention provides a method and circuit circuit for reducing the recovery time of a MOS differential voltage Comparator ready.

Ein Differenz-Spannungs-Vergleicher, bei dem differenzielle Ein gangsspannung an die Gate-Elektroden eines Paares von source gekoppelten MOS-Transistoren angelegt wird, wird dadurch in Betrieb genommen, daß zu Beginn eines Vergleichszyklus eine Spannung an die Sources der sourcegekoppelten MOS-Transistoren von geeigneter Polarität und Größe angelegt wird, um eine La dungsansammlungsschicht an der Oberfläche des Kanalbereichs jedes der sourcegekoppelten MOS-Transistoren zu bilden. Eine derartige Vorspannungsbedingung wird für eine kurze Zeitdauer aufrechterhalten; die Sources der sourcegekoppelten MOS-Tran sistoren werden dann mit einem herkömmlichen Stromeinstellele ment verbunden, bevor der Ausgang des Differenz-Spannungs-Ver gleichers abgetastet wird. Bei einem derartigen Betrieb des Differenz-Spannungs-Vergleichers nimmt in vorteilhafter Weise die Zeit ab, die für den Differenz-Spannungs-Vergleicher er forderlich ist, um sich von einer zeitweiligen Ungleichheit in den elektrischen Merkmalen der sourcegekoppelten MOS-Tran sistoren zu erholen, die durch eine Spannungsübersteuerung bei einem vorangehenden Vergleichszyklus verursacht werden.A differential voltage comparator where differential on output voltage to the gate electrodes of a pair of source Coupled MOS transistors is created, thereby Commissioned that at the beginning of a comparison cycle Voltage to the sources of the source-coupled MOS transistors of suitable polarity and size is applied to a La Collection layer on the surface of the channel region to form each of the source coupled MOS transistors. A such bias condition will be for a short period of time maintain; the sources of the source-coupled MOS-Tran Sistors are then used with a conventional current setting ment connected before the output of the differential voltage ver is scanned at the same time. In such an operation of the Differential voltage comparator advantageously takes the time it takes for the differential voltage comparator is needed to get away from temporary inequality in the electrical characteristics of the source-coupled MOS-Tran to recover sistors caused by a voltage overload a previous comparison cycle.

Gemäß einem anderen Gesichtspunkt der Erfindung kann, um die Größe der Spannung, die die Bildung einer Ansammlungsschicht an der Oberfläche des Kanalbereichs jedes der sourcegekoppel ten MOS-Transistoren bewirkt, gleichmäßiger zu steuern, eine bekannte Referenzspannung an die Gate-Elektroden des Paares der sourcegekoppelten MOS-Transistoren zur gleichen Zeit an gelegt werden, an der die augenblickliche Spannung an die Sour ces der sourcegekoppelten MOS-Transistoren angelegt wird.According to another aspect of the invention, the Magnitude of the voltage that the formation of a collection layer on the surface of the channel region of each of the source couplers ten MOS transistors causes a more uniform control known reference voltage to the gate electrodes of the pair of the source-coupled MOS transistors at the same time be placed at the momentary tension on the Sour ces of the source-coupled MOS transistors is applied.

Das Verfahren und der Schaltkreis gemäß der Erfindung werden im folgenden anhand des Standes der Technik und anhand von Ausführungsformen in Verbindung mit den zugehörigen Zeichnungen beschrieben.The method and the circuit according to the invention in the following based on the prior art and on the basis of Embodiments in conjunction with the accompanying drawings described.

Fig. 1 ist ein elektrisches Schaltbild, das eine Eingangsstufe eines herkömmlichen Differenz-Spannungs-Vergleichers nach dem Stand der Technik zusammen mit einem Schalter für ei ne Simulation der Arbeitsweise des Comparators zeigt. Fig. 1 is an electrical circuit diagram showing an input stage of a conventional prior art differential voltage comparator together with a switch for simulating the operation of the comparator.

Fig. 1b ist ein Zeitdiagramm, das der Arbeitsweise des Differenz- Spannungs-Vergleichers nach Fig. 1a für eine Betriebsart zugeordnet ist, bei der eine Spannung V 2 größer ist als eine Spannung V 1. FIG. 1b is a timing diagram associated with the operation of the differential voltage comparator of FIG. 1a for an operating mode in which a voltage V 2 is greater than a voltage V 1 .

Fig. 1c ist ein Zeitdiagramm, das der Arbeitsweise des Differenz- Spannungs-Vergleichers nach Fig. 1a für eine Betriebsart zugeordnet ist, bei der die Spannung V 2 kleiner als die Spannung V 1 ist. FIG. 1c is a timing diagram associated with the operation of the differential voltage comparator shown in Fig. 1a is a mode in which the voltage V 2 is lower than the voltage V1.

Fig. 2a ist ein elektrisches Schaltbild eines Differenz-Span nungs-Vergleichers, der für eine Arbeitsweise gemäß der vorliegenden Erfindung geeignet ist. FIG. 2a is an electrical diagram of a differential-voltage comparator chip, which the present invention is suitable for operation in accordance with.

Fig. 2b ist ein Zeitdiagramm, das der Arbeitsweise des Differenz- Spannungs-Vergleichers nach Fig. 2a gemäß der vorliegen den Erfindung zugeordnet ist. Figure 2b is a timing diagram associated with the operation of the differential voltage comparator of Figure 2a in accordance with the present invention.

Fig. 3 ist ein elektrisches Schaltbild, das eine andere Aus führungsform eines Schaltkreises zeigt, der für eine Arbeitsweise gemäß einem anderen Gesichtspunkt der vor liegenden Erfindung geeignet ist. Fig. 3 is an electrical circuit diagram showing another form of imple mentation of a circuit suitable for an operation according to another aspect of the present invention.

Wie es oben in Verbindung mit Fig. 1a und Fig. 1b beschrieben wurde, weist der herkömmliche Differenz-Spannungs-Vergleicher nach Fig. 1a eine einer Übersteuerungsbedingung an den Eingängen folgende Erholzeit auf, die länger als erwünscht ist. Es wird angenommen, daß die physikalischen Vorgänge, die die langsame Erholung verursachen, sich auf Elektronenfallen beziehen, die an oder nahe der Silizium-Silizium-Dioxid Übergangsstelle an der Oberfläche des Kanalbereichs des N-Kanal MOS-Transistors vorhanden sind. Unter dem Umstand, daß die Spannung V 2 vor der Zeit t=0 größer ist als die Spannung V 1, ist die Anzahl der be weglichen Elektronen in dem Kanalbereich des MOS-Transistors 14 größer als diejenige in dem Kanalbereich des MOS-Transistors 16. Es wird angenommen, daß diese größere Anzahl von Elektronen einen Anstieg auf eine größere Anzahl von Elektronenfallenzu ständen bewirkt, die in dem MOS-Transistor 14 aufgefüllt wer den im Vergleich zu der Anzahl der Fallenzustände, die in dem MOS-Transistor 16 aufgefüllt werden. Die Anzahl der aufgefüll ten Fallenzustände ist auch eine Funktion der Ausgleichszeit. Wenn, bei t=0, die an das Gatter 20 des MOS-Transistors 14 an gelegte Spannung gleich der Spannung an dem Gate 21 des MOS- Transistors 16 gemacht wird, würde die Differenzausgangsspannung V(aus) schnell auf 0 Volt gehen, wenn die elektrischen Eigen schaften der beiden sourcegekoppelten MOS-Transistoren in ide aler Weise einander angepaßt wären. Es wird jedoch beobachtet, daß der Schaltkreis in einer Weise arbeitet, die damit überein stimmt, daß die Schwellenspannung zeitweise an dem Transistor erhöht wird, der den höheren Strom führte. Es wird angenommen, daß dieser Dauer dieser zeitweise erhöhten Schwellenspannung von der Erholzeit herstammt (eine Millisekunde oder mehr in einigen Fällen), die erforderlich ist, um die Anzahl der in den Fallen erfaßten Elektronen auf einen neuen Gleichgewichtswert zu ändern, der mit einem kleineren Strompegel mit einer ver minderten Anzahl von beweglichen Elektronen in dem Kanal über einstimmt.As has been described above in connection with FIG. 1a and FIG. 1b, the conventional differential voltage comparator shown in Fig. 1a is a an overdrive condition at the inputs of the following recovery time, which is longer than desired. The physical events that cause slow recovery are believed to relate to electron traps that are present at or near the silicon-silicon dioxide junction on the surface of the channel region of the N-channel MOS transistor. Given that the voltage V 2 before the time t = 0 is greater than the voltage V 1 , the number of moving electrons in the channel region of the MOS transistor 14 is greater than that in the channel region of the MOS transistor 16 . It is believed that this larger number of electrons causes an increase to a greater number of electron trap states that are filled in the MOS transistor 14 compared to the number of trap states that are filled in the MOS transistor 16 . The number of case states filled in is also a function of the equalization time. If, at t = 0, the voltage applied to the gate 20 of the MOS transistor 14 is made equal to the voltage on the gate 21 of the MOS transistor 16 , the differential output voltage V (off) would quickly go to 0 volts if the electrical properties of the two source-coupled MOS transistors would ideally be matched to each other. However, it is observed that the circuit operates in a manner consistent with the threshold voltage being temporarily increased across the transistor carrying the higher current. It is believed that this duration of this temporarily increased threshold voltage is derived from the recovery time (one millisecond or more in some cases) required to change the number of electrons trapped to a new equilibrium value, that is, with a smaller current level agrees with a reduced number of moving electrons in the channel.

Für ein sourcegekoppeltes Paar, das ein gemeinsames stromein stellendes Element teilt, ist die Änderung zu einem neuen Gleichgewicht nicht nur diejenige des Transistors, an dem die Übersteuerung angelegt wurde, sondern umfaßt auch eine Ände rung in ein neues Gleichgewicht auch des anderen Transistors. Dieser andere Transistor wird miterfaßt, da der Strom in dem einem Transistor proportional vermindert wird, wie der Strom in dem anderen Transistor erhöht wird.For a source-coupled pair that is a common stream element is the change to a new one Balance not only that of the transistor on which the Override was created, but also includes a change into a new equilibrium also of the other transistor. This other transistor is also detected because the current in the a transistor is reduced proportionately like the current is increased in the other transistor.

Wenn nun auf die Fig. 2a Bezug genommen wird, so ist rechts von der vertikalen gestrichelten Linie und allgemein mit dem Bezugszeichen 28 gekennzeichnet ein Differenz-Spannungs-Ver gleicher dargestellt, der für eine Arbeitsweise gemäß der vor liegenden Erfindung geeignet ist. Die Elemente, Verbindungs punkte und Signale, die denjenigen entsprechen, die in Ver bindung mit Fig. 1a dargestellt und beschrieben wurden, sind in Fig. 2a wiederholt. Die Drain 22 und die Drain 24 sind mit einem Puffer 30 mit einem gegentaktischen Eingang und einem eintaktischen Ausgang verbunden, der ein digitales Signal AUS- GANG erzeugt, das anzeigt, ob die Spannung V 2 größer oder klei ner ist als die Spannung V 1. Der Puffer 30 ist ein zwischen speichernder Puffer und wird zu einem gewünschten Zeitpunkt durch das Signal ABTASTEN abgetastet, daß durch den Steuer- und Zeitgeberschaltkreis 32 erzeugt wird.If reference is now made to FIG. 2a, to the right of the vertical dashed line and generally identified by the reference numeral 28 , a differential voltage comparator is shown which is suitable for an operation according to the present invention. The elements, connection points and signals corresponding to those shown and described in connection with Fig. 1a are repeated in Fig. 2a. The drain 22 and the drain 24 are connected to a buffer 30 with a push-pull input and a single-ended output, which generates a digital signal OUTPUT, which indicates whether the voltage V 2 is greater or smaller than the voltage V 1 . The buffer 30 is an intermediate buffer and is sampled at a desired time by the SAMPLE signal generated by the control and timer circuit 32 .

Die Sources und die Substrate mit den P-Vertiefungen der MOS- Transistoren 14 und 16 sind mit einem Verbindungspunkt 34 ver bunden, der seinerseits mit dem gemeinsamen Anschluß eines Schalters 36 mit zwei Stellungen verbunden ist. Eine Stellung des Schalters 36 verbindet den Verbindungspunkt 34 mit einem gemeinsamen Stromeinstellelement 18, das zu einer negativen Versorgungsspannung VA- zurückgeführt ist. Die andere Stellung des Schalters 36 verbindet den Verbindungspunkt 34 mit einer positiven Versorgungsspannung VA+. Bei einer typischen Arbeits weise liegt die Versorgungsspannung VA+ bei -5,0 Volt und die negative Versorgungsspannung VA- bei -5,0 Volt.The sources and the substrates with the P-wells of the MOS transistors 14 and 16 are connected to a connection point 34 , which in turn is connected to the common connection of a switch 36 with two positions. A position of the switch 36 connects the connection point 34 to a common current setting element 18 , which is fed back to a negative supply voltage VA-. The other position of the switch 36 connects the connection point 34 to a positive supply voltage VA +. In a typical way of working, the supply voltage VA + is -5.0 volts and the negative supply voltage VA- is -5.0 volts.

Der Schalter 36 wird durch ein Signal LÖSCHEN gesteuert, das durch den Steuer- und Zeitgeberschaltkreis 32 erzeugt wird. Eine MOS-Implementierung des Schalters 36 und des gemeinsamen Stromeinstellelements 18 ist ebenfalls in Fig. 2a gezeigt. Der Schalter 36 kann in herkömmlicher Weise aus einem P-Kanal-An reicherungsmode (enhancement-mode)-Transistor 38, einem N-Kanal- Anreicherungsmode (enhancement-mode)-Transistor 40 und einem In verter 42 gebildet werden. Wenn das Signal LÖSCHEN einen hohen Pegel aufweist, wird der Transistor 38 eingeschaltet und der Transistor 40 abgeschaltet; wenn das Signal LÖSCHEN einen nied rigen Pegel aufweist, ist der Transistor 38 abgeschaltet und der Transistor 40 eingeschaltet. Bei dem gemeinsamen Stromein stellelement 44 sind die Source und das Substrat mit der nega tiven Versorgungsspannung VA- verbunden und die Gate-Electrode ist mit einer Vorspannung VBIAS verbunden, die um einen Betrag, der größer ist als die Größe einer N-Kanal Schwellenspannung oositiver ist als die negative Versorgungsspannung VA-.The switch 36 is controlled by a CLEAR signal generated by the control and timer circuit 32 . A MOS implementation of the switch 36 and the common current setting element 18 is also shown in FIG. 2a. The switch 36 can be formed in a conventional manner from a P-channel enhancement-mode transistor 38 , an N-channel enhancement-mode transistor 40 and an inverter 42 . If the ERASE signal is high, transistor 38 is turned on and transistor 40 is turned off; when the ERASE signal is at a low level, transistor 38 is turned off and transistor 40 is turned on. In the common Stromein adjusting element 44 , the source and the substrate are connected to the negative supply voltage VA- and the gate electrode is connected to a bias voltage VBIAS which is more positive by an amount which is greater than the size of an N-channel threshold voltage than the negative supply voltage VA-.

Die Arbeitsweise des Differenz-Spannungs-Vergleichers nach Fig. 2 wird im folgenden in Verbindung mit den Zeitdiagrammen der Fig. 2b beschrieben. Für das in Fig. 2b dargestellte Beispiel der Arbeitsweise wird angenommen, daß die Spannung V 1 bei ei ner Spannung zwischen VA+ und VA- liegt und daß die Spannung V 2 bei einer Spannung liegt, die im wesentlichen positiver ist als die diejenige der Spannung V 1. Es wird weiterhin angenom men, daß die Spannung V 2 um mindestens eine N-Kanal Schwellen spannung negativer ist als die positive Versorgungsspannung VA+. The operation of the differential voltage comparator according to FIG. 2 is described below in connection with the time diagrams of FIG. 2b. For the example of operation shown in Fig. 2b, it is assumed that the voltage V 1 is at a voltage between VA + and VA- and that the voltage V 2 is at a voltage which is substantially more positive than that of the voltage V. 1st It is also assumed that the voltage V 2 is at least one N-channel threshold voltage more negative than the positive supply voltage VA +.

Der Zweck des Aufrechterhaltens einer minimalen Differenz zwi schen der Versorgungsspannung VA+ und der analogen Eingangs spannung besteht darin, bei dem unten beschriebenen Verfahren des Betriebs des Vergleichers sicherzustellen, daß eine Rück wärtsvorspannung zwischen den Gates und den Sources der MOS- Transistoren 14 und 16 zur Verfügung stehen wird, die ausreicht, um eine Ansammlungsschicht von Elektronen in den Kanalbereichen der Transistoren zu bilden. Bei einer typischen Ausführungsform ist die N-Kanal Schwellenspannung typischerweise 0,7 Volt. In vielen Anwendungsfällen wird die minimale Differenz zwischen der Versorgungsspannung VA+ und einer zulässigen analogen Ein gangsspannung wesentlich größer sein als eine N-Kanal Schwellen spannung; beispielsweise ist es übliche Praxis, den analogen Eingangsspannungsbereich zwischen -3,0 Volt und +3,0 Volt zu begrenzen. Für einen derartigen Bereich wäre die minimale Diffe renz zwischen der Versorgungsspannung VA+ und der analogen Ein gangsspannung annähernd 2,0 Volt.The purpose of maintaining a minimal difference between the supply voltage VA + and the analog input voltage is to ensure, in the method of operating the comparator described below, that a reverse bias between the gates and sources of the MOS transistors 14 and 16 is available will be sufficient to form an accumulation layer of electrons in the channel regions of the transistors. In a typical embodiment, the N-channel threshold voltage is typically 0.7 volts. In many applications, the minimum difference between the supply voltage VA + and an allowable analog input voltage will be significantly larger than an N-channel threshold voltage; for example, it is common practice to limit the analog input voltage range between -3.0 volts and +3.0 volts. For such a range, the minimum difference between the supply voltage VA + and the analog input voltage would be approximately 2.0 volts.

Vor t=0 wird der Schalter 26 derart eingestellt, daß er eine positive Spannungsübersteuerung zwischen dem Gate 20 und dem Gate 21 verursacht. Die Zeit vor t=0 entspricht derjenigen eines vorangehenden Vergleichszyklus. Ein neuer Vergleichszyk lus wird begonnen, wenn eine neue Differenz-Eingangs-Spannung an die Gates 20 und 21 angelegt wird. Der Fall des Übergangs von einem Vergleichszyklus mit einer großen Spannungsübersteue rung zu einem Vergleichszyklus mit einer kleinen Differenz spannung wird dadurch simuliert, daß das Gate 20 bei t=0 mit der Spannung V 1 verbunden wird. Das Signal LÖSCHEN nimmt eben falls zu Beginn des Vergleichszyklus den hohen Pegel an und bewirkt, daß der Verbindungspunkt 34 mit der positiven Ver sorgungsspannung VA+ verbunden wird. Das Signal LÖSCHEN kann alternativ hierzu auf einen hohen Pegel eingestellt werden vor t=0 oder kurz danach, die Zeit, bei der das Signal LÖSCHEN einen hohen Pegel annimmt ist nicht kritisch. Die positive Ver sorgungsspannung VA+ wird an den Verbindungspunkt 34 für eine kurze Zeit (beispielsweise 250 Nanosekunden) angelegt, und an schließend wird der Verbindungspunkt 34 wieder mit dem gemein samen Stromeinstellelement 18 verbunden. Die Impulsdauer des Signals LÖSCHEN ist nicht kritisch; das Signal LÖSCHEN kann auf einem hohen Pegel gehalten werden, so lange es gewünscht ist und experimentelle Untersuchungen haben gezeigt, daß eine geeignete Arbeitsweise bei Impulsdauer, die so kurz wie 100 Nanosekunden ist, durchgeführt werden kann. Es können auch noch kürzere Impulsdauern hinreichend sein.Before t = 0, the switch 26 is set such that it causes a positive voltage overload between the gate 20 and the gate 21 . The time before t = 0 corresponds to that of a previous comparison cycle. A new comparison cycle is started when a new differential input voltage is applied to gates 20 and 21 . The case of the transition from a comparison cycle with a large voltage oversteering to a comparison cycle with a small differential voltage is simulated in that the gate 20 is connected to the voltage V 1 at t = 0. The ERASE signal also assumes the high level at the beginning of the comparison cycle and causes the connection point 34 to be connected to the positive supply voltage VA +. Alternatively, the ERASE signal can be set to a high level before t = 0 or shortly thereafter, the time at which the ERASE signal assumes a high level is not critical. The positive supply voltage VA + is applied to the connection point 34 for a short time (for example 250 nanoseconds), and then the connection point 34 is connected again to the common current setting element 18 . The pulse duration of the CLEAR signal is not critical; the CANCEL signal can be maintained at a high level as long as desired and experimental studies have shown that suitable operation can be performed at pulse durations as short as 100 nanoseconds. Shorter pulse durations can also be sufficient.

Wie es in Fig. 2b dargestellt ist, vermindert das vorangehend beschriebene Verfahren des Betriebs des Differenz-Spannungs- Vergleichers wesentlich die Erholzeit der Differenz-Ausgangs spannung V(aus). Es wird vermutet, daß die kleine Spannungs überhöhung, die verbleibt, infolge von Kopplungseffekten auf tritt und nicht infolge des vorstehend beschriebenen Mechanis mus der Ladungsfallen.As shown in Fig. 2b, the previously described method of operating the differential voltage comparator significantly reduces the recovery time of the differential output voltage V (off). It is believed that the small voltage surge that remains occurs due to coupling effects rather than the charge trap mechanism described above.

Wie es weiter in Fig. 2b gezeigt ist, kann die Differenz-Aus gangs-Spannung durch das Signal ABTASTEN von dem Steuer- und Zeitgeberschaltkreis 32 in den Puffer 30 zu einem wesentlich früheren Zeitpunkt übernommen werden, als es bei dem herkömm lichen Differenz-Spannungs-Vergleicher nach Fig. 1a möglich ist.As further shown in Fig. 2b, the differential output voltage can be taken by the SAMPLE signal from the control and timing circuit 32 in the buffer 30 at a much earlier time than it is with the conventional differential voltage Comparator according to Fig. 1a is possible.

Eine einführende Diskussion der Theorie einer MOS-Einrichtung kann für ein Verständnis der Arbeitsweise der dargestellten Ausführungsform der vorliegenden Erfindung und für das Verstehen einer alternativen Ausführungsform hierzu hilfreich sein. Der Kanalbereich eines MOS-Transistors ist der Bereich des Substrats des Transistors zwischen den Source- und Drainbereichen der Ein richtung und er befindet sich nahe der Oberfläche des Substrats. Die Gate-Elektrode liegt über dem Kanalbereich aber ist von diesem durch ein dünnes dielektrisches Material getrennt, das typischerweise aus Silizium-Dioxid hergestellt werden kann, obwohl andere dielektrische Materialien verwendet werden können. Die Gate-Elektrode kann aus einem Metall, wie beispielsweise Aluminium oder einem leitenden Material wie beispielsweise do tiertem polykristallinem Silizium hergestellt sein. Bei einem N-Kanal Transistor werden die Drain- und Sourcebereiche aus einem N-Typ Halbleitermaterial gebildet, das in ein P-Typ Halb leitersubstrat diffundiert oder implantiert wurde. Bei inte grierten Schaltkreisen enthält das Substrat vom P-Typ typischer weise eine P-Grube, die in einem größeren Substrat vom N-Typ angeordnet ist.An introductory discussion of the theory of a MOS device can be used for an understanding of how the illustrated Embodiment of the present invention and for understanding an alternative embodiment may be helpful. The Channel area of a MOS transistor is the area of the substrate of the transistor between the source and drain regions of the one direction and it is near the surface of the substrate. The gate electrode is above the channel area but is from separated by a thin dielectric material that typically can be made from silicon dioxide although other dielectric materials can be used. The gate electrode can be made of a metal, such as Aluminum or a conductive material such as do be produced polycrystalline silicon. At a N-channel transistor, the drain and source areas an N-type semiconductor material formed into a P-type half conductor substrate has been diffused or implanted. With inte Integrated circuits contain the P-type substrate more typically wise a P-pit in a larger N-type substrate is arranged.

Der Kanalbereich des MOS-Transistors kann durch seine Funktion in einem von drei Ladungsverteilungsbedingungen charakterisiert sein: eine Ladungsansammlungsbedingung, eine Ladungsverarmungs bedingung oder eine Ladungsumkehrungsbedingung.The channel area of the MOS transistor can by its function characterized in one of three charge distribution conditions be: a charge accumulation condition, a charge depletion condition or a charge reversal condition.

Bei einem N-Kanal-Anreicherungsmode (enhancement-mode)-MOS Tran sistor bewirkte das Anlegen einer negativen Spannung an die Gate-Elektrode im Hinblick auf das Substrat vom P-Typ, das zu sätzliche Träger vom P-Typ, genannt Löcher, an die Oberfläche des Kanalbereichs bei dem Silizium-Silizium-Dioxid Übergangsbe reich angezogen werden. Eine derartige Vorspannung bewirkt so mit eine Ansammlung von Mehrheitsträgern in der Nähe der Ober fläche des Substrats und damit wird diese Ansammlung von Mehr heitsträgern so bezeichnet, als umfasse sie eine Ladungsansamm lungsschicht.With an N-channel enhancement mode (MOS) Tran sistor caused a negative voltage to be applied to the Gate electrode with respect to the P-type substrate, which too additional P-type supports, called holes, to the surface of the channel area in the silicon-silicon dioxide transition zone be richly attracted. Such a bias causes with a cluster of majority owners near the waiter surface of the substrate and thus this accumulation of more carriers as if they encompass a charge layer.

Die Messungen der Gate-Substratkapazität, wenn eine starke Ansammlungsschicht vorliegt, ergibt einen Kapazitätswert der annähernd gleich ist demjenigen von zwei parallelen Platten, die durch das Gatedielektrikum getrennt sind; ein derartiger Kapazitätswert ist die maximale Gate-Substratkapazität.The measurements of the gate substrate capacitance when strong Accumulation layer, gives a capacity value of is approximately the same as that of two parallel plates, which are separated by the gate dielectric; such a Capacitance value is the maximum gate substrate capacitance.

Wenn eine kleine positive Spannung mit einem Wert, der kleiner ist als derjenige der Schwellenspannung, an das Gate angelegt wird, wird eine negative Ladung in dem Halbleitersubstrat in folge der Löcher induziert, die von der Umgebung des Silizium- Silizium-Dioxid Übergangs zurückgestoßen werden. Dieses Zurück stoßen der Mehrheitsträger hinterläßt einen negativ geladenen Verarmungsbereich, der aus unkompensierten Akzeptoratomen be steht. Der Verarmungsbereich wird größer, wenn die Spannung zwischen dem Gate und dem Substrat zunimmt. Für eine derartige positive Spannungseinstellungsbedingung wird gesagt, daß die Einrichtung in dem Verarmungsbereich arbeitet. In diesem Be reich zeigt eine Darstellung der Gate-Kapazität als eine Funk tion der Vorspannung, daß die Gate-Kapazität mit zunehmender Spannung abnimmt. Eine derartige Arbeitsweise ist analog den Platten eines Kondensators, die weiter voneinander entfernt werden.If a small positive voltage with a value that is smaller is applied to the gate as that of the threshold voltage becomes a negative charge in the semiconductor substrate in follow the holes induced by the environment of the silicon Silicon dioxide transition can be repelled. This back bump the majority carrier leaves a negatively charged Depletion area, which consists of uncompensated acceptor atoms stands. The depletion area increases when the tension between the gate and the substrate increases. For such a positive voltage setting condition is said that the Facility in the depletion area works. In this Be rich shows a representation of the gate capacitance as a radio tion of the bias that the gate capacitance increases Tension decreases. Such an operation is analogous to that Plates of a capacitor that are further apart will.

Wenn die Gate-Spannung einen Wert erreicht, der gleich ist der Schwellenspannung des Transistors, dann wird der Verarmungsbe reich nicht größer; stattdessen beginnen Minoritätsträger (Elektronen für eine N-Kanal Einrichtung) eine negative Ladungs schicht, eine Inversionsschicht genannt, in dem Kanalbereich nahe der Oberfläche des Halbleitersubstrats zu bilden. Es sind diese Ladungen, die einen Kanalstrom von Drain zur Source un terstützen. Wenn die Gate-Spannung weiterhin zunimmt, werden mehr Elektronen in die Inversionsschicht induziert, was einen zunehmenden Strom zwischen der Drain und der Source zur Folge hat. Wenn die Inversionsschicht sich zuerst ausbildet, dann beginnt die Kapazität zwischen dem Gate und dem Substrat zuzu nehmen und nimmt mit zunehmender Gate-Spannung weiterhin zu, bis eine starke Inversionsschicht ausgebildet ist, bei welchem Punkt die Gate-Kapazität wieder bei ihrem Maximalwert ist.When the gate voltage reaches a value that is the same Threshold voltage of the transistor, then the depletion area rich not bigger; instead, minority leaders begin (Electrons for an N-channel device) a negative charge layer, called an inversion layer, in the channel area to form near the surface of the semiconductor substrate. There are these charges that un a channel current from drain to source support. If the gate voltage continues to increase induces more electrons into the inversion layer, which one increasing current between the drain and the source Has. If the inversion layer forms first, then the capacitance between the gate and the substrate begins to increase and continues to increase with increasing gate voltage, until a strong inversion layer is formed, in which Point the gate capacitance is back at its maximum value.

Der Beginn der Kanalleitfähigkeit stellt eine ziemlich defini tive Grenze zwischen dem Inversions- und Verarmungsbereich zur Verfügung. Die Grenze zwischen dem Verarmungsbereich und dem Ansammlungsbereich ist somit schwieriger genau zu definieren. Nichts desto weniger kann man sich, wenn die Kapazität zwischen dem Gate und dem Substrat mindestens 9/10 des Maximalwertes ist (und die Gate-Spannung kleiner ist als die Schwellenspannung) darauf verlassen, daß sich eine ziemlich starke Ansammlungs schicht ausgebildet hat.The beginning of channel conductivity represents a pretty defini tive boundary between the inversion and depletion area Available. The boundary between the depletion area and the Collection area is therefore more difficult to precisely define. Nonetheless, you can feel when the capacity is between the gate and the substrate is at least 9/10 of the maximum value (and the gate voltage is less than the threshold voltage) rest assured that there is a fairly strong collection layer has formed.

Wenn nun wieder Bezug auf die Fig. 2a und 2b genommen wird, soll te festgestellt werden, daß das augenblickliche Anlegen der po sitiven Versorgungsspannung VA+ an den Verbindungspunkt 34 für die angenommenen Arbeitsspannungen bewirkt, daß eine Ladungsan sammlungsschicht an der Oberfläche des Kanalbereichs jedes der MOS-Transistoren 14 und 16 gebildet wird. Bei den angenommenen Spannungen ist jedes der Gates 20 und 21 um mindestens 2 Volt negativer als die an die Sources und an die Substrate jedes der MOS-Transistoren 14 und 16 angelegte Spannung. Es wird ange nommen, daß die Überschwemmung des Kanalbereichs mit Löchern für die schnelle Beseitigung des Übermaßes an in den Fallen er faßter negativer Ladungen in der Nähe des Silizium-Silizium- Dioxid Übergangsbereichs wirksam ist, wodurch bewirkt wird, daß die Schwellenspannungen der beiden sourcegekoppelten MOS-Tran sistoren schneller wieder in eine übereinstimmende Bedingung ge bracht werden.If, again reference is made to FIGS. 2a and 2b, to te be found that the instantaneous application of the po sitiven supply voltage V + causes the connection point 34 for the assumed operating voltages that a Ladungsan accumulating layer on the surface of the channel region of each of the MOS -Transistors 14 and 16 is formed. At the assumed voltages, each of the gates 20 and 21 is at least 2 volts more negative than the voltage applied to the sources and substrates of each of the MOS transistors 14 and 16 . It is believed that the flooding of the channel region with holes for the rapid removal of the excess of trapped negative charges in the vicinity of the silicon-silicon dioxide transition region is effective, causing the threshold voltages of the two source-coupled MOS Transistors can be brought back into a matching condition more quickly.

Wenn nun Bezug auf die Fig. 3 genommen wird, so ist dort eine alternative Ausführungsform des Schaltkreises gezeigt, der für eine Arbeitsweise gemäß dem oben beschriebenen Verfahren geeig net ist. Der Differenz-Spannungs-Vergleicher nach Fig. 3 ist identisch mit dem nach Fig. 2a mit der Ausnahme, daß ein Schalter 46 und ein Schalter 48 hinzugefügt wird. Wenn das Signal LÖSCHEN eine hohen Pegel aufweist, verwenden die Schalter 46 und 48 die Gates 20 und 21 mit einer bekannten Bezugsspannung, Erde in die sem Fall, die im wesentlichen negativer ist als die positive Versorgungsspannung VA+. Wenn das Signal LÖSCHEN einen niedrigen Pegel annimmt, wird das Gate 20 über den Schalter 46 mit einem Eingang des Differenzverstärkers verbunden, der V(ein)1 bezeich net ist, während das Gate 21 über den Schalter 48 mit dem ande ren Eingang des Differenzverstärkers verbunden, der mit V(ein)2 bezeichnet ist. Durch Anlegen einer bekannten konstanten Bezugs spannung an die Gates der MOS-Transistoren 14 und 16 wird eine gleichmäßige Bildung einer Ansammlungsschicht für jeden Ver gleichszyklus erreicht.If reference is now made to FIG. 3, an alternative embodiment of the circuit is shown which is suitable for an operation according to the method described above. The differential voltage comparator of FIG. 3 is identical to that of FIG. 2a with the exception that a switch 46 and a switch 48 are added. If the ERASE signal is high, switches 46 and 48 use gates 20 and 21 with a known reference voltage, ground in this case, which is substantially more negative than the positive supply voltage VA +. When the CANCEL signal goes low, gate 20 is connected via switch 46 to one input of the differential amplifier designated V (on) 1, while gate 21 is connected via switch 48 to the other input of the differential amplifier , which is denoted by V (a) 2. By applying a known constant reference voltage to the gates of MOS transistors 14 and 16 , uniform formation of a collection layer is achieved for each comparison cycle.

Obwohl eine bevorzugte Ausführungsform der vorliegenden Erfin dung beschrieben wurde, sollte es für auf diesem Gebiet tätige Fachleute offensichtlich sein, daß verschiedene Änderungen in dem beschriebenen Verfahren und Schaltkreis durchgeführt werden können, ohne von dem Geist und dem Umfang der Erfindung abzu weichen. Beispielsweise sollte es offensichtlich sein, daß die mit den Drains der sourcegekoppelten MOS-Transistoren verbunden en Lastelemente nicht nur Widerstände sein müssen; aktive Lasten können beispielsweise verwendet werden. In entsprechender Weise ist beabsichtigt, daß der hier verwendete Ausdruck Lastelement auch einen Lastschaltkreis einschließen soll, der nicht nur ein einziges elektrisches Bauteil enthält, sondern der auch eine Mehrzahl von Bauteilen enthalten kann. Darüberhinaus ist es nicht notwendig, daß die Differenz-Ausgangs-Spannung von den Drains der sourcegekoppelten MOS-Transistoren verwendet wird. Alternativ hierzu kann ein eintaktiger Ausgang von einem der beiden Drains verwendet werden.Although a preferred embodiment of the present invention It should be described for those working in this field It will be obvious to experts that various changes in the described method and circuit can be performed can without departing from the spirit and scope of the invention give way. For example, it should be obvious that the connected to the drains of the source coupled MOS transistors en load elements need not just be resistors; active loads can be used for example. In a similar way is intended to be the term load element as used herein should also include a load circuit that is not just one contains only one electrical component, but also one May contain a plurality of components. Furthermore, it is not necessary that the differential output voltage from the Drains of the source-coupled MOS transistors is used. Alternatively, a single-ended output from one of the both drains can be used.

Für eine andere Änderung, die bei dem beschriebenen Verfahren und Schaltkreis durchgeführt werden kann, ist es nicht notwen dig, daß die sourcegekoppelten MOS-Transistoren 14 und 16 An reicherungsmode (enhancement-mode)-Vorrichtungen sind; Verar mungsmode (depletion-mode)-Vorrichtungen arbeiten in derselben Weise. Um eine Ladungsansammlungsschicht an der Oberfläche des bilden, wäre somit typischerweise eine größere Umkehrvorspannung für Verarmungsmode-Einrichtungen erforderlich, als sie für An reicherungsmode (enhancement-mode)-Einrichtungen erforderlich sind. Zusätzlich können das Verfahren und der Schaltkreis mit P-Kanal MOS-Transistoren anstelle von N-Kanal MOS-Transistoren P-Kanal MOS-Transistoren anstelle von N-Kanal MOS-Transistoren ausgestaltet sein. Im Fall der P-Kanal Transistoren ist es selbstverständlich notwendig, alle Spannungspolaritäten umzu kehren. Im Fall einer Ausgestaltung mit P-Kanal MOS-Transisto ren steht die Ansammlungsschicht, die ausgebildet werden muß, aus Elektronen anstelle von Löchern.For another change that can be made in the described method and circuit, it is not necessary that the source-coupled MOS transistors 14 and 16 are enhancement-mode devices; Depletion mode devices operate in the same way. To form a charge accumulation layer on the surface of the would typically require a greater reverse bias for depletion mode devices than are required for enhancement mode devices. In addition, the method and the circuit can be designed with P-channel MOS transistors instead of N-channel MOS transistors P-channel MOS transistors instead of N-channel MOS transistors. In the case of the P-channel transistors, it is of course necessary to reverse all voltage polarities. In the case of an embodiment with P-channel MOS transistors, the accumulation layer that has to be formed consists of electrons instead of holes.

Claims

1. A method of operating a differential voltage comparator, the differential inputs of the differential voltage comparator comprising the gate electrodes ( 20 , 21 ) of a pair of source-coupled MOS transistors ( 14 , 16 ), characterized by the following steps:

a) applying a differential voltage to the gate electrodes ( 20 , 21 );
b) applying a voltage to the sources of the source coupled MOS transistors ( 14 , 16 ) of an appropriate size and polarity to form a charge accumulation layer on the surface of the channel region of each of the source coupled MOS transistors ( 14 , 16 );
c) connecting the sources of the source-coupled MOS transistors ( 14 , 16 ) with a common current setting element ( 18 );
d) sampling the output of the differential voltage comparator ( 28 ).

2. Voltage comparator with a voltage supply connection (VA +), a first MOS transistor ( 14 ), a second MOS transistor ( 16 ), a first load element ( 10 ) between the drain of the first MOS transistor ( 14 ) and the Voltage supply connection (VA +) is connected, a second load element ( 12 ), which is connected between the drain of the second MOS transistor ( 16 ) and the voltage supply connection (VA +), a common current setting element ( 18 ) for providing a setting current for the first and second MOS transistors ( 14 , 16 ), the source and the substrate of the first MOS transistor ( 14 ) being connected to the source and the substrate of the second MOS transistor ( 16 ), the gate of the first MOS transistor Tran sistors ( 14 ) comprises a first input of the voltage comparator and the gate of the second MOS transistor ( 16 ) represents a two-th input of the voltage comparator, characterized by a device ( 36 ) z to switch the sources and substrates of the first and second MOS transistors ( 14 , 16 ) either to the common current setting element ( 18 ) or to a voltage (VA +) of suitable polarity and size to provide a charge accumulation layer on the top area of the channel region of each of the MOS transistors ( 14 , 16 ) to form.

3. Voltage comparator according to claim 2, characterized in that the voltage with a suitable size and polarity to a charge accumulation layer on the surface of the channel region of each of the MOS transistors ( 14 , 16 ) is the United supply voltage (VA +).