DE3732306A1

DE3732306A1 - Circuit arrangement for error detection in coded digital signals

Info

Publication number: DE3732306A1
Application number: DE19873732306
Authority: DE
Inventors: Gerhard Dipl Ing Meyer
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1987-09-25
Filing date: 1987-09-25
Publication date: 1989-04-13
Also published as: DE3732306C2

Abstract

A circuit arrangement is known for error detection in coded digital signals by means of checking the running digital sum with the aid of a differential amplifier connected as an integrator. A load impedance is situated in each case in the output circuit of the differential amplifier. The base-emitter diodes of transistors are used as triggers. This circuit arrangement is, however, not suitable for all signals which can be monitored by checking the RDS. The circuit arrangement proposed by the invention can be used to process all digital signals which can be monitored by checking the running digital sum. For this purpose, an integral controller is connected in parallel with each load impedance. The invention is applied, for example, in code protocol violation checking of CMI-coded data signals.

Description

Die Erfindung geht aus von einer Schaltungsanordnung zur Fehlererkennung in codierten Digitalsignalen mit einem als Integrator beschalteten Differenzverstärker, wobei im Ausgangskreis des Differenzverstärkers eine Lastimpe danz liegt.The invention relates to a circuit arrangement Error detection in coded digital signals with a differential amplifier connected as an integrator, where a load impe in the output circuit of the differential amplifier danz lies.

Eine solche Schaltungsanordnung ist aus der deutschen Pa tentschrift 28 36 445 bekannt. Bei dem in Fig. 3 dieser Patentschrift dargestellten Ausführungsbeispiel ist der Integrator mit einem Differenzverstärker realisiert, der aus zwei Transistoren, zwei jeweils in den Kollektorzu leitungen dieser Transistoren liegenden Lastimpedanzen und einer in der gemeinsamen Emitterzuleitung der Tran sistoren liegenden Emitterstromquelle aufgebaut ist. Wäh rend die Basis eines der beiden Transistoren als Eingang verwendet wird, ist die Basis des anderen Transistors mit einem festen Spannungspotential verbunden. Zwischen den beiden Kollektoranschlüssen der Transistoren, welche die im Gegentakt betriebenen Ausgänge des Differenzverstär kers bilden, liegt ein Kondensator.Such a circuit arrangement is known from German Pa tentschrift 28 36 445. In the embodiment shown in Fig. 3 of this patent, the integrator is realized with a differential amplifier which is constructed from two transistors, two load impedances lying in the collector lines of these transistors and a transistor emitter current source lying in the common emitter lead of the transistors. While the base of one of the two transistors is used as an input, the base of the other transistor is connected to a fixed voltage potential. Between the two collector connections of the transistors, which form the outputs of the differential amplifier operated in push-pull, there is a capacitor.

Die beiden Lastimpedanzen sind gleichförmig aufgebaut. Jede Lastimpedanz besteht aus einem Transistor, einem zwischen dem Emitter dieses Transistors und der Betriebs spannungsquelle angeordneten Emitterwiderstand, einem zwischen dem Kollektor und der Basis dieses Trasistors liegenden Kollektorbasiswiderstand und einem zwischen Ba sis und Emitter dieses Transistors angeordneten Basisab leitwiderstand. Zwischen den Basisanschlüssen der beiden Transistoren der Lastimpedanz ist ein Koppel-Kondensator zur gleichspannungsmäßigen Entkopplung der Transistoren angeordnet. Durch diese Beschaltung wirken die beiden Lastimpedanzen bei dem Eingang anliegendem Gleichspan nungssignal als Konstantspannungsquellen, bei am Eingang anliegenden Taktsignal jedoch als Konstantstromquellen. Jeweils ein Ausgang des Integrators ist mit jeweils einem Schwellwertschalter verbunden.The two load impedances are constructed uniformly. Each load impedance consists of one transistor, one between the emitter of this transistor and the operating voltage source arranged emitter resistor, a between the collector and the base of this transistor lying collector base resistance and a between Ba Sis and emitter of this transistor arranged base resistance. Between the base connections of the two Transistors of the load impedance is a coupling capacitor for DC decoupling of the transistors arranged. The two work through this circuit Load impedances at the input DC voltage voltage signal as constant voltage sources, at the input applied clock signal, however, as constant current sources. One output of the integrator is one at a time Threshold switch connected.

Mit dieser Schaltungsanordnung können codierte Digital signale auf Coderegelverletzungen untersucht werden. Für jedes am Eingang anliegende Signal wird ein vorgebbarer Spannungswert am Kondensator aufintegriert, für jedes fehlende Eingangssignal der gleiche vorgebbare Spannungs wert abintegriert. Die Anzahl der jeweils verbleibenden Spannungswerte wird als laufende digitale Summe, im fol genden auch LDS genannt. Bei Verwendung einer geeigneten Coderegel ist unabhängig vom Informationsinhalt des ur sprünglichen Signals die LDS und somit die Anzahl der auf und ab zu summierenden Spannungswerte auf einen oberen und einen unteren ganzzahligen Grenzwert begrenzt. Über steigt bzw. unterschreitet die über dem Kondensator auf summierte Spannung einen oberen bzw. unteren Spannungs wert, so geben die Schwellwertschalter ein Ausgangssignal ab. Dieses Ausgangssignal weist auf eine Coderegelverlet zung hin.With this circuit arrangement coded digital signals are examined for code rule violations. For every signal present at the input becomes a definable one Voltage value integrated on the capacitor, for each missing input signal of the same predefinable voltage value integrated. The number of each remaining Voltage values are shown as a running digital sum, in the fol also called LDS. When using a suitable Code rule is independent of the information content of the ur original signal the LDS and thus the number of and from voltage values to be summed up to an upper one and limits a lower integer limit. About rises or falls below that above the capacitor summed voltage an upper or lower voltage value, the threshold switches give an output signal from. This output signal indicates a code rule violation tongue.

Wegen der hohen Übertragungsgeschwindigkeit des zu über wachenden Signals müssen die Schwellwertschalter sehr schnell sein, weshalb die Schwellwertschalter in dem Aus führungsbeispiel dieser Erfindung mit jeweils einem fünf ten und sechsten Transistor in Emitterschaltung ausge führt sind. Die Basis-Emitter-Dioden dieser Transistoren liegen antiparallel über dem Kondensator. Die Schwell wertspannungen entsprechen der jeweiligen Knickspannung der Basis-Emitter-Diode dieser Transistoren. Wird die LDS des zu überwachenden Digitalsignals zu groß, so steigt die Spannung über dem Kondensator über die Schwellwert spannung eines dieser beiden Transistoren an. Hierdurch wird dieser leitend und erzeugt das Fehlerausgangssignal zur weiteren Verarbeitung.Because of the high transmission speed of the over waking signal, the threshold switches must be very be quick, which is why the threshold switches in the off leadership example of this invention, each with a five th and sixth transistor in emitter circuit leads are. The base-emitter diodes of these transistors lie antiparallel over the capacitor. The swell value stresses correspond to the respective buckling stresses the base-emitter diode of these transistors. Will the LDS of the digital signal to be monitored is too large, so increases the voltage across the capacitor above the threshold voltage of one of these two transistors. Hereby it becomes conductive and generates the error output signal for further processing.

Diese Schaltungsanordnung erwies sich jedoch nicht für alle Signale, welche durch Überprüfung der LDS überwach bar sind, als geeignet. Die Auswertegenauigkeit dieser Schaltungsanordnung ist zudem temperaturabhängig und von der stochastischen Verteilung der Eingangsimpulse abhän gig.However, this circuit arrangement did not turn out to be all signals which are monitored by checking the LDS bar are considered suitable. The evaluation accuracy of this Circuitry is also temperature dependent and from depend on the stochastic distribution of the input pulses gig.

Aufgabe der vorliegenden Erfindung ist es, eine Schal tungsanordnung der eingangs genannten Art dahin weiter zu entwickeln, daß mit ihr alle Digitalsignale, welche sich durch Überprüfung der laufenden digitalen Summe (LDS) überwachen lassen, verarbeitet werden können und daß gleichzeitig die Auswertegenauigkeit der Schaltung ver bessert wird. Die Aufgabe wird dadurch gelöst, daß paral lel zu der Lastimpedanz ein Integralregler angeschlossen ist.The object of the present invention is a scarf arrangement of the type mentioned at the beginning develop that with it all digital signals, which are by checking the running digital sum (LDS) can be monitored, processed and that at the same time ver the evaluation accuracy of the circuit is improved. The problem is solved in that paral An integral controller is connected to the load impedance is.

Die Erfindung wird anhand des in der Zeichnung darge stellten Ausführungsbeispiels näher beschrieben und er läutert. Es zeigtThe invention is based on the Darge in the drawing presented described embodiment and he purifies. It shows

Fig. 1 den Signalverlauf eines zu überwachenden Signals, das zugehörige CMI-codierte Signal und den Span nungsverlauf über dem Kondensator. Fig. 1 shows the waveform of a signal to be monitored, the associated CMI-coded signal and the voltage curve over the capacitor.

Fig. 2 ein Ausführungsbeispiel der Erfindung. Fig. 2 shows an embodiment of the invention.

Die im Ausführungsbeispiel zu überwachenden digitalen Signale sind mit dem CMI-Code (Code Mark Inversion) co diert. Beim CMI-Code wird ein binäres Eingangssignal, im folgenden als Nettosignal bezeichnet, unter Hinzufügung von Redundanz in ein ebenfalls binäres Ausgangssignal, im folgenden als Bruttosignal bezeichnet, gewandelt. Ein Bit des Nettosignals, im folgenden als Netto-Bit bezeichnet, wird durch die CMI-Codierungsvorschrift in zwei aufeinan derfolgende, im folgenden Brutto-Bit genannte, Bits co diert.The digital to be monitored in the exemplary embodiment Signals are co. With the CMI code (Code Mark Inversion) dated. With the CMI code, a binary input signal, in hereinafter referred to as the net signal, with the addition of redundancy in a likewise binary output signal, in hereinafter referred to as gross signal, converted. One bit the net signal, hereinafter referred to as the net bit, is combined in two by the CMI coding regulation the following, referred to below as the gross bit, bits co dated.

Das codierte Signal eines Netto-Bits mit dem Binärwert Null setzt sich stets aus dem ersten Brutto-Bit mit dem Binärwert Null und dem zweiten Brutto-Bit mit dem Binär wert Eins zusammen. Diese Brutto-Bit-Folge wird im fol genden als Null-Eins-Folge bezeichnet. Das Brutto-Bit- Paar eines Netto-Bit mit dem Binärwert Eins hingegen setzt sich entweder aus zwei aufeinanderfolgenden Brut to-Bits mit dem Binärwert Eins bzw. zwei Brutto-Bits mit dem Binärwert Null zusammen. Es entstehen die im folgen den als Doppel-Eins bzw. Doppel-Null bezeichneten Signa le. Dabei wird stets, wenn das letzte Netto-Bit mit dem Binärwert Eins als Doppel-Null codiert wurde das nächste Netto-Bit mit dem Binärwert Eins als Doppel-Eins und um gekehrt codiert. Werden zwei aufeinanderfolgende, evtl. von Null-Eins-Folgen unterbrochene Doppel-Eins bzw. Dop pel-Null-Folgen oder eine Eins-Null-Folge empfangen, so weist dies auf eine Signalverfälschung, im allgemeinen durch einen Übertragungsfehler hin.The encoded signal of a net bit with the binary value Zero always consists of the first gross bit with the Binary value zero and the second gross bit with the binary worth one together. This gross bit sequence is shown in fol referred to as a zero-one sequence. The gross bit However, a pair of a net bit with a binary value of one consists of two successive broods to bits with the binary value one or two gross bits with the binary value zero together. They arise in the following the signa called double one or double zero le. It is always when the last net bit with the Binary value one was coded as double zero, the next one Net bit with binary value one as double one and around reversed coded. If two successive, possibly double one or dop interrupted by zero-one sequences pel-zero sequences or a one-zero sequence received, so this indicates signal corruption, in general due to a transmission error.

Fig. 1 zeigt die Überwachung eines CMI-codierten Signals mittels der LDS. Es zeigt a den Signalverlauf des Net tosignals, b den Signalverlauf des zugehörigen Bruttosi gnals. Die durchgezogene Linie c zeigt den idealisierten Spannungsverlauf über dem Integrationskondensator. Auf der Ordinate sind die zulässigen Werte (-2, -1, 0, +1) für die LDS dieses Signals b aufgezeichnet. Das gezeigte CMI-Signal erfüllt noch eine weitere Bedingung. Die LDS am Ende eines jeden Bruttobitpaares hat stets den Wert 1 bzw. -1. Fig. 1 shows the monitoring of a CMI-coded signal by means of the LDS. It shows a the signal curve of the net signal, b the signal curve of the associated gross signal. The solid line c shows the idealized voltage curve across the integration capacitor. The permissible values (-2, -1, 0, +1) for the LDS of this signal b are recorded on the ordinate. The CMI signal shown fulfills yet another condition. The LDS at the end of each gross bit pair always has the value 1 or -1.

Die erste Doppel-Eins des CMI-codierten Signals erhöht die laufende digitale Summe von -1 um zwei Einheiten auf +1. Die nächste Doppel-Null vermindert die LDS um zwei Einheiten, die zweite Doppel-Eins erhöht die LDS wieder um zwei Einheiten. Für codierte Netto-Einsen bewegt sich die LDS also stets zwischen -1 und +1. Eine darauffolgen de Null-Eins-Folge vermindert zunächst mit ihrer Null die LDS um eine Einheit um mit der darauffolgenden Eins die LDS wieder um eine Einheit zu erhöhen. Auch für die zwei te und evtl. folgende Null-Eins-Folgen bewegt sich die LDS stets zwischen 0 und +1. Das nächste Signal ist eine Doppel-Null, welche die LDS um zwei Einheiten ernie drigt. Ein darauf folgendes Netto-Bit mit dem Binärwert Null wird wiederum als Null-Eins-Folge codiert. Die LDS erniedrigt sich wieder um eine Einheit um dann mit dem zweiten Brutto-Bit wieder um eine Einheit anzuwachsen. Die LDS nimmt auf diese Weise vorübergehend den Wert -2 an. Auf diese Weise ist der Wertebereich vorgegeben, den die LDS einhält; wenn die Coderegel nicht verletzt wird. Die Obergrenze liegt bei einer positiven Einheit +1, die Untergrenze jedoch bei zwei negativen Einheiten -2. Dies zeigt auch die Zeichnung. Ober- und Untergrenze sind in Fig. 1 als strich-punktierte Linien dargestellt.The first double-one of the CMI-coded signal increases the running digital sum from -1 by two units to +1. The next double zero decreases the LDS by two units, the second double one increases the LDS again by two units. For coded net ones, the LDS is always between -1 and +1. A subsequent sequence of zero-one first reduces the LDS by one unit with its zero and then increases the LDS by one unit with the subsequent one. For the second and possibly subsequent zero-one sequences, the LDS always moves between 0 and +1. The next signal is a double zero, which lowers the LDS by two units. A subsequent net bit with the binary value zero is in turn encoded as a zero-one sequence. The LDS decreases again by one unit and then increases again by one unit with the second gross bit. In this way, the LDS temporarily takes the value -2. In this way, the range of values that the LDS adheres to is specified; if the code rule is not violated. The upper limit is one positive unit +1, but the lower limit is two negative units -2. This is also shown in the drawing. The upper and lower limits are shown in FIG. 1 as dash-dotted lines.

Die Schwellwertspannungen der Schwellwertschalter sind jedoch sowohl für positive als auch negative Spannungen über dem Kondensator gleich. Dies ist von Nachteil, wenn Eingangssignale überwacht werden sollen, deren Abso lutwerte der Obergrenze der LDS und der Untergrenze der LDS nicht übereinstimmen. Eine Maßnahme wäre Ober- und Untergrenze nach dem Absolutwert des größten Wertes der LDS auszurichten. Dadurch würden aber teilweise einzelne Fehler nicht mehr erkannt werden.The threshold voltages of the threshold switches are however, for both positive and negative tensions over the capacitor equal. This is disadvantageous if input signals are to be monitored, the abs the upper limit of the LDS and the lower limit of the LDS do not match. One measure would be top and Lower limit after the absolute value of the largest value of the Align LDS. However, this would sometimes make individual Errors can no longer be recognized.

Fig. 2 zeigt ein Ausführungsbeispiel der Erfindung. Die Emitter eines ersten Transistors T 1 und eines zweiten Transistors T 2 bilden einen Differenzverstärker und sind gemeinsam an einer Stromquelle S 3 angeschlossen. Der an dere Anschluß der Stromquelle S 3 ist mit einem negativen Potential V- verbunden. Zwischen den beiden Kollektoren der Transistoren T 1, T 2, welche die Gegentaktausgänge des Differenzverstärkers bilden, liegt ein erster Kondensa tor C 1, der als Integrationskapazität wirkt. An der Basis des ersten Transistors T 1 liegt ein Eingangssignal Ue, an der Basis des zweiten Transistors T 2 ein festes Span nungspotential U 1 an. Über den Anschlüssen des ersten Kondensators C 1 liegen die Basis-Emitteranschlüsse zweier weiterer Transistoren T 5 und T 6. Sie sind Bestandteil zweier Schwellwertschalter mit den Ausgängen F 1 und F 2. Im Kollektorkreis des ersten Transistors T 1 liegt eine Lastimpedanz S 1, im Kollektorkreis des zweiten Transi stors T 2 eine zweite Lastimpedanz S 2. Die beiden Lastimpe anzen S 1 und S 2 sind gleichförmig aufgebaut. Jede Last impedanz besteht aus einem Transistor T 3 bzw. T 4, einen am Emitter des Transistors angeschlossenen Emitterwider stand R 1, einem zwischen Basis und Kollektor liegenden Kollektorbasiswiderstand R 3 und einem weiteren an der Ba sis angeschlossenen Basisableitwiderstandes R 2. Zwischen den beiden Basisanschlüssen der Transistoren T 3 und T 4 der Lastimpedanzen liegt ein Koppelkondensator C 2. Fig. 2 shows an embodiment of the invention. The emitters of a first transistor T 1 and a second transistor T 2 form a differential amplifier and are connected together to a current source S 3 . The at the other terminal of the current source S 3 is connected to a negative potential V-. Between the two collectors of the transistors T 1 , T 2 , which form the push-pull outputs of the differential amplifier, there is a first capacitor C 1 , which acts as an integration capacitance. At the base of the first transistor T 1 there is an input signal Ue , at the base of the second transistor T 2 there is a fixed voltage potential U 1 . The base-emitter connections of two further transistors T 5 and T 6 lie above the connections of the first capacitor C 1 . They are part of two threshold switches with outputs F 1 and F 2 . In the collector circuit of the first transistor T 1, there is a load impedance S 1 , in the collector circuit of the second transistor T 2, a second load impedance S 2 . The two load units S 1 and S 2 are constructed uniformly. Each load impedance consists of a transistor T 3 or T 4 , an emitter resistor R 1 connected to the emitter of the transistor, a collector base resistor R 3 lying between the base and the collector and a further base leakage resistor R 2 connected to the base. A coupling capacitor C 2 lies between the two base connections of the transistors T 3 and T 4 of the load impedances.

Der jeweils nicht mit dem Transistor T 3 verbundene An schluß des Emitterwiderstandes R 1 und des Basisableitwi derstandes R 2 der Lastimpedanz S 1 ist mit dem Ausgang ei nes Operationsverstärkers V 1 verbunden. Der invertierende Eingang -E des Operationsverstärkers V 1 ist über einen Widerstand, im folgenden als Integrationswiderstand R 4 bezeichnet, mit dem Kollektor des Transistors T 3 der Lastimpedanz S 1 verbunden. Zwischen Ausgang des Opera tionsverstärkers und invertierendem Eingang -E liegt ein Kondensator C 4, im folgenden als Integrationskondensator bezeichnet. Dem nicht invertierenden Eingang +E des Ope rationsverstärkers V 1 ist ein Spannungspotential U 11 zu geführt. Am Ausgang des Operationsverstärkers liegt ein mit seinem anderen Anschluß mit Masse verbundener Ent störkondensator C 3.The respective not connected to the transistor T 3 to the circuit of the emitter resistor R 1 and the Basisableitwi derstandes R 2 of the load impedance S 1 is connected to the output of an operational amplifier V 1 . The inverting input - E of the operational amplifier V 1 is connected via a resistor, hereinafter referred to as integration resistor R 4 , to the collector of the transistor T 3 of the load impedance S 1 . Between the output of the operational amplifier and inverting input - E is a capacitor C 4 , hereinafter referred to as an integration capacitor. The non-inverting input + E of the operational amplifier V 1 is a voltage potential U 11 to be performed. At the output of the operational amplifier is connected to its other terminal with ground Ent interference capacitor C 3rd

Diese Schaltungsanordnung wirkt als Integralregler. Durch den Integralregler wird die Spannung am Kollektor des Transistors T 3 der Lastimpedanz S 1 auf das Spannungspo tential eingestellt, welches am nicht-invertierenden Ein gang +E des Verstärkers V 1 liegt. Die Zeitkonstante des aus dem Integrationswiderstandes R 4 und dem Integrations kondensator C 4 gebildeten RC-Gliedes muß groß gegenüber der Taktrate des Eingangssignals Ue sein. Die im zweiten Ausgangskreis des als Integrator beschalteten Differenz verstärkers liegende Lastimpedanz S 2 ist ebenso aufgebaut wie die erste Lastimpedanz S 1. Am nicht-invertierenden Eingang des Operationsverstärkers V 2 liegt ein Spannungs potential U 12 an.This circuit arrangement acts as an integral controller. By the integral controller, the voltage at the collector of the transistor T 3 of the load impedance S 1 is set to the voltage potential which is at the non-inverting input + E of the amplifier V 1 . The time constant of the RC element formed from the integration resistor R 4 and the integration capacitor C 4 must be large compared to the clock rate of the input signal Ue . The load impedance S 2 located in the second output circuit of the differential amplifier connected as an integrator is constructed in the same way as the first load impedance S 1 . A voltage potential U 12 is present at the non-inverting input of the operational amplifier V 2 .

Die beiden Spannungspotentiale an den nicht-invertieren den Eingängen der Operationsverstärker V 1 bzw. V 2 sind so eingestellt, daß sich bei nicht anliegendem Eingangssi gnal über dem ersten Kondensator C 1 eine Spannung aufbaut, deren Spannungswert einer laufenden digitalen Summe von minus einer halben Einheit entspricht. Auf diese Weise ist die Spannungsdifferenz für den Spannungswert, welcher der LDS von +1 und für den Spannungswert der LDS von -2 zugeordnet ist, betragsmäßig gleich, nämlich 1,5 Einhei ten.The two voltage potentials at the non-inverting inputs of the operational amplifiers V 1 and V 2 are set so that when the input signal is not present, a voltage builds up across the first capacitor C 1 , the voltage value of which is a running digital sum of minus half a unit corresponds. In this way, the voltage difference for the voltage value, which is assigned to the LDS of +1 and for the voltage value of the LDS of -2, is the same, namely 1.5 units.

Die Erfindung bietet weiterhin den Vorteil, daß sie eine Temperaturkompensation der Lastimpedanzen bewirkt. Der von den Lastimpedanzen im dynamischen Zustand erbrachte Konstantstrom ist wegen der Temperaturabhängigkeit der in den Lastimpedanzen verwendeten Transistoren ebenfalls temperaturabhängig. Infolge dieser Temperaturabhängigkeit ändert sich ohne Integralregler die Spannung an den bei den Ausgängen des Differenzverstärkers. Diese Spannungs änderung führt zu einer unerwünschten Pegelverschiebung an dem ersten Kondensator C 1. Durch den Integralregler wird die Spannung über der Lastimpedanz konstant gehal ten, so daß hierdurch die Temperaturdrift des Konstant stroms vermieden wird.The invention also has the advantage that it effects temperature compensation of the load impedances. The constant current produced by the load impedances in the dynamic state is also temperature-dependent because of the temperature dependence of the transistors used in the load impedances. As a result of this temperature dependence, the voltage at the outputs of the differential amplifier changes without an integral controller. This voltage change leads to an undesired level shift at the first capacitor C 1 . The integral controller keeps the voltage across the load impedance constant, so that the temperature drift of the constant current is avoided.

Reale Integratoren besitzen die unangenehme Eigenschaft, daß der Kondensator des Integrators entladen wird. In Fig. 1 zeigt die gestrichelte Linie d den realen Span nungsverlauf über dem ersten Kondensator C 1. Der besseren Darstellbarkeit ist in Fig. 1 dieser Entladevorgang über zeichnet dargestellt. Bei einer länger anhaltenden Net to-Null-Folge sinkt infolge der Entladung die Spannung über dem Kondensator C 1. Folgt auf diese eine lange unun terbrochene Netto-Null-Folge nun eine Netto-Eins, so wird die LDS überschritten. Je höher die Spannung über dem Kondensator C 1 ist desto schneller wird er entladen. Des halb ergeben sich bei einer Schaltungsanordnung der ein gangs genannten Art für gleich lange Netto-Null-Folgen unterschiedliche Absolutwerte der Entladungsspannungen für positive und negative LDS.Real integrators have the unpleasant property that the capacitor of the integrator is discharged. In Fig. 1, the dashed line d shows the real voltage curve over the first capacitor C 1 . The better representation is shown in Fig. 1, this unloading process is shown. In the case of a longer lasting net-to-zero sequence, the voltage across the capacitor C 1 drops as a result of the discharge. If a long uninterrupted net zero sequence is followed by a net one, the LDS is exceeded. The higher the voltage across the capacitor C 1 , the faster it is discharged. For this reason, different absolute values of the discharge voltages for positive and negative LDS result for a circuit arrangement of the type mentioned initially for net zero sequences of the same length.

Durch die mittels des Integralreglers bewirkbare Pegel verschiebung wird nun erreicht, daß die Entladespannungen pro Zeiteinheit gleichmäßig um den Mittelwert der LDS verteilt sind. Hierdurch wird sichergestellt, daß auch Null-Eins-Folgen über einen längeren Zeitraum als bei der eingangs genannten Schaltungsanordnung erlaubt sind, da sich nun die Entladespannungen gegenseitig aufheben.Due to the level that can be achieved by means of the integral controller Shift is now achieved that the discharge voltages per unit of time evenly around the mean of the LDS are distributed. This ensures that too Zero-one sequences over a longer period than in the initially mentioned circuit arrangement are allowed because the discharge voltages cancel each other out.

Claims

1. Circuit arrangement for error detection in coded digital signals with a differential amplifier connected as an integrator, with a load impedance in the output circuit, characterized in that an integral controller (V 1 , R 4 , C 4 ) is connected in parallel with the load impedance (S 1 ).

2. Circuit arrangement according to the above claim, characterized ge indicates that an input of the integral controller on the Connection of the load impedance is connected, which with the output of the integral controller with the other end of the Load impedance is connected.

3. Circuit arrangement according to one of the above claims, characterized in that the integral controller consists of an amplifier (V 1 ), one between the input of the integral controller and inverting input (- E) of the amplifier (V 1 ) located integration resistor (R 4 ) and one between the output of the amplifier, which is also the output of the integral controller, and the inverting input (- E) of the amplifier connected to the integration capacitor (C 4 ).

4. Circuit arrangement according to one of the above claims, characterized in that a voltage (U 11 ) is applied to the non-inverting input (- E) of the integral controller (V 1 , R 4 , C 4 ), which is monitored by a CMI -coded data signal is set to a value which corresponds to approximately one third of the threshold voltage of a connected threshold switch (T 5 ).