DE3726659A1 - Circuit arrangement to extend the connection possibilities for peripheral units which work with a central control device - Google Patents

Circuit arrangement to extend the connection possibilities for peripheral units which work with a central control device

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Abstract

This circuit arrangement makes possible direct access to the interrupt signal-receiving input of a central control device, even by simultaneously present request signals of peripheral devices. So-called vector bits are put on a data bus on the occurrence of an acknowledgment signal, which is associated with a priority signal, so that a processing level within a priority level can be recognised by the central control device, and the events can be processed successively according to a predefined scheme.

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Erweiterung der Anschlußmöglichkeiten für mit einer zentralen Steuereinrichtung zusammenarbeitende periphere Einheiten nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a circuit arrangement for Extension of the connection options for with a central control device cooperating peripheral Units according to the preamble of claim 1.

In der Hauptanmeldung P 37 15 291.2 ist eine Schaltungsanordnung beschrieben, wobei jeder ein Unterbrechungssignal anbietenden Leitung ein bistabiles Flip-Flop, sowie UND-Verknüpfungen zugeordnet sind. Diese bistabilen Flip-Flops werden von einem gemeinsamen Schieberegister oder Zähler nacheinander getaktet. Wenn mehrere Unterbrechungssignale gleichzeitig anstehen, so hängt es von der Art der Verdrahtung oder von der jeweiligen Stellung des Schieberegisters bzw. Zählers ab, welches der Flip-Flop zuerst anspricht. Die Eingänge der den Flip-Flops nachgeschalteten UND-Gatter sind so beschaltet, daß jeweils ein in Arbeitsstellung befindliches Flip-Flop das Ansprechen eines der übrigen Flip-Flops verhindert. Diese Schaltungsanordnung ist bei sehr vielen peripheren Einrichtungen relativ aufwendig, und es kann bei sehr vielen Anschlüssen zu zeitlichen Verzögerungen kommen.In the main application P 37 15 291.2 there is a Circuitry described, each one Interrupt signal offering line a bistable Flip-flop and AND gates are assigned. These bistable flip-flops are shared by one Shift registers or counters clocked one after the other. If several interrupt signals are pending simultaneously, so it depends on the type of wiring or on the respective position of the shift register or counter which the flip-flop first addresses. The entrances of the AND gates connected downstream of the flip-flops are so wired that one in the working position Flip-flop the response of one of the remaining flip-flops prevented. This circuit arrangement is very many peripheral devices relatively expensive, and it can with very many connections to time delays come.

Die Aufgabe der vorliegenden Erfindung besteht darin, eine weitgehende Vereinfachung einer derartigen Schaltungsanordnung zu erreichen, womit ein direkter Durchgriff zur zentralen Steuereinrichtung erzielt wird.The object of the present invention is a major simplification of such Circuit arrangement to achieve what a direct  Access to the central control device is achieved.

Zur Lösung dieser Aufgabe sind Merkmale vorgesehen, wie sie im Patentanspruch 1 angegeben sind.Features are provided to solve this problem, such as they are specified in claim 1.

Damit wird in vorteilhafter Weise erreicht, daß gleichgültig ob eine oder mehrere Anforderungen als Interrupt-Signale vorliegen, sofort die zentrale Steuereinrichtung angereizt wird. Mit Hilfe der auf den Datenbus abgegebenen Vektorbits kann die zentrale Steuereinrichtung die Reihenfolge der Bearbeitungsabläufe selbst bestimmen. Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.It is advantageously achieved that regardless of whether one or more requirements as Interrupt signals are present, the central one immediately Control device is stimulated. With the help of the The vector bits emitted by the data bus can be the central Control device the order of the machining processes determine yourself. Developments of the invention result itself from the subclaims.

Ein Ausführungsbeispiel der Erfindung wird nachfolgend anhand einer Zeichnung näher erläutert. In der Zeichnung ist die Schaltungsanordnung für eine Prioritätsebene dargestellt, wobei jeder peripheren Einheit PE 1 bis PEn ein Flip-Flop FF 1 bis FFn zugeordnet ist. Die Ausgänge dieser Flip-Flops FF 1 bis FFn sind in einem gemeinsamen ODER-Gatter OG 1 zusammengefaßt, welches das Interrupt- Signal INT an die zentrale Steuereinrichtung ZSE weitergibt. Außerdem ist jeder einzelne Ausgang eines Flip-Flops FF 1 bis FFn an jeweils einen Eingang eines zugeordneten UND-Gatters UG 1 bis UGn angeschlossen.An embodiment of the invention is explained below with reference to a drawing. The drawing shows the circuit arrangement for a priority level, with a flip-flop FF 1 to FFn being assigned to each peripheral unit PE 1 to PEn . The outputs of these flip-flops FF 1 to FFn are combined in a common OR gate OG 1 , which forwards the interrupt signal INT to the central control device ZSE . In addition, each individual output of a flip-flop FF 1 to FFn is connected to an input of an associated AND gate UG 1 to UGn .

Beim Erkennen eines Interrupt-Signals INT, wobei gleichzeitig die Prioritätsebene mit angegeben wird, erzeugt die zentrale Steuereinrichtung ZSE ein Prioritätssignal P und ein Quittungssignal Q. Diese beiden Signale werden in einem gemeinsamen UND-Gatter UGZ miteinander verknüpft, so daß ein Ausgangssignal entsteht, welches gemeinsam allen den Flip-Flops FF 1 bis FFn und damit den peripheren Einheiten PE 1 bis PEn zugeordneten UND-Gattern UG 1 bis UGn zugeleitet wird. Es ist außerdem ein zweites gemeinsames ODER-Gatter OG 2 vorgesehen, womit dieses Signal der zentralen Steuereinrichtung ZSE direkt zugeleitet wird.When an interrupt signal INT is detected , the priority level being specified at the same time, the central control device ZSE generates a priority signal P and an acknowledgment signal Q. These two signals are linked together in a common AND gate UGZ , so that an output signal is produced which is jointly supplied to all the AND gates UG 1 to UGn assigned to the flip-flops FF 1 to FFn and thus to the peripheral units PE 1 to PEn . A second common OR gate OG 2 is also provided, with which this signal is fed directly to the central control device ZSE .

Wenn mit dem vorgenannten Signal die besagten UND-Gatter UG 1 bis UGn aufgesteuert worden sind, so legt dasjenige Gatter, z. B. UG 1, dessen zugehöriges Flip-Flop, z. B. FF 1 sich in Arbeitsstellung befindet, ein sogenanntes Vektorbit VB 1 auf den Datenbus DB. Es kann bei dieser Schaltungsanordnung natürlich vorkommen, daß mehr als ein Vektorbit VB 1 bis VBn gesetzt ist. Die zentrale Steuereinrichtung ZSE erkennt dies bei der Abfrage des Datenbus DB und bearbeitet entsprechend der inneren Programmierung den zu einem Vektorbit, z. B. VB 1 gehörenden Vorgang.If said AND gates UG 1 to UGn have been turned on with the aforementioned signal, then that gate, e.g. B. UG 1 , the associated flip-flop, for. B. FF 1 is in the working position, a so-called vector bit VB 1 on the data bus DB . With this circuit arrangement it can of course happen that more than one vector bit VB 1 to VBn is set. The central control device ZSE recognizes this when querying the data bus DB and processes it according to the internal programming to a vector bit, e.g. B. VB 1 belonging process.

Nach Abschluß des Bearbeitungsvorgangs wird dann ein gleichartiges Vektorbit auf dem Datenbus DB gesetzt, womit das betreffende Flip-Flop, z. B. FF 1 zurückgesetzt wird.After completion of the processing operation, a similar vector bit is then set on the data bus DB , so that the flip-flop in question, for. B. FF 1 is reset.

Wenn mehrere von den peripheren Einheiten PE 1 bis PEn kommende Anforderungen anstehen, so wird wiederum das auf dem Adreßbus AB anstehende Prioritätssignal P mit dem Quittungssignal Q im gemeinsamen Gatter UGZ verknüpft, wodurch erneut ein Freigabesignal für die bereits erwähnten UND-Gatter UG 1 bis UGn entsteht. Diese Vorgänge wiederholen sich so lange, bis alle Anforderungen abgearbeitet worden sind. Dabei wird jeweils dasjenige Flip-Flop zurückgestellt, dessen zugehöriger Vorgang gerade abgearbeitet wurde.If a number of requests coming from the peripheral units PE 1 to PEn are pending, the priority signal P present on the address bus AB is in turn linked to the acknowledgment signal Q in the common gate UGZ , as a result of which again an enable signal for the AND gates UG 1 to UGn already mentioned arises. These processes are repeated until all requirements have been processed. The flip-flop whose associated process has just been processed is reset.

Claims (3)

1. Schaltungsanordnung zur Erweiterung der Anschluß­ möglichkeiten für mit einer zentralen Steuereinrichtung zusammenarbeitende periphere Einheiten, wobei von einer peripheren Einheit ein Unterbrechungssignal (Interrupt) zur Anforderung der zentralen Steuereinrichtung erzeugt wird und jeweils nicht mehr als eine Anforderung gleichzeitig bearbeitet wird, und wobei einem ein Unterbrechungssignal (Interrupt) aufnehmenden Eingang der zentralen Steuereinrichtung eine Logikanordnung, bestehend aus einer UND-Verknüpfung, einem bistabilen Flip-Flop für jede ein Unterbrechungssignal anbietende Leitung und einer gemeinsamen ODER-Verknüpfung vorge­ schaltet ist, nach P 37 15 291.2, dadurch gekennzeichnet,
daß die Flip-Flops (FF 1 bis FFn) direkt von den peripheren Einheiten (PE 1 bis PEn), auch gleichzeitig, eingeschaltet werden, wobei das Anforderungssignal als Interrupt (INT) über das gemeinsame ODER-Gatter (OG 1) direkt an die zentrale Steuereinrichtung (ZSE) weitergegeben wird,
daß mit einem gemeinsamen UND-Gatter (UGZ) ein Quittungssignal (Q) mit einem Prioritätssignal (P) verknüpft wird, wodurch die an die Flip-Flops (FF 1 bis FFn) angeschlossenen UND-Gatter (UG 1 bis UGn) freigegeben werden und Vektorbits (VB 1 bis VBn) auf dem Datenbus (DB) erzeugen, womit durch die zentrale Steuereinrichtung (ZSE) eine Auswahl in der Bearbeitung getroffen wird, und das zugehörige Flip-Flop (z. B. FF 1) anschließend gezielt über den Datenbus (DB) zurückgesetzt wird.1. Circuit arrangement for expanding the connection possibilities for peripheral units cooperating with a central control device, an interrupt signal being generated by a peripheral unit for requesting the central control device and in each case no more than one request being processed simultaneously, and one interrupt signal (Interrupt) receiving input of the central control device, a logic arrangement consisting of an AND operation, a bistable flip-flop for each line offering an interrupt signal and a common OR operation, according to P 37 15 291.2, characterized,
that the flip-flops (FF 1 to FFn) are switched on directly by the peripheral units (PE 1 to PEn) , also at the same time, the request signal as an interrupt (INT) via the common OR gate (OG 1 ) directly to the central control device (ZSE) is passed on,
that an acknowledgment signal (Q) is linked to a priority signal (P) with a common AND gate (UGZ) , whereby the AND gates (UG 1 to UGn) connected to the flip-flops (FF 1 to FFn) are released and Generate vector bits (VB 1 to VBn) on the data bus (DB) , with which the central control device (ZSE) makes a selection in processing, and then the associated flip-flop (e.g. FF 1 ) in a targeted manner via the data bus (DB) is reset. 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß mit jedem einzelnen Vektorbit (VB 1 bis VBn) unmittelbar eine Bearbeitungsebene in der zentralen Steuereinrichtung (ZSE) angesprochen wird.2. Circuit arrangement according to claim 1, characterized in that a processing level in the central control device (ZSE) is addressed directly with each individual vector bit (VB 1 to VBn) . 3. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß Schaltungsanordnungen nach dem gleichen Prinzip in mehreren Prioritätsebenen der zentralen Steuereinrichtung (ZSE) mit bedarfsweise unterschiedlichem Aufbau einsetzbar sind.3. Circuit arrangement according to claim 1, characterized in that circuit arrangements according to the same principle in several priority levels of the central control device (ZSE) can be used with different structures if necessary.
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