DE3716921A1

DE3716921A1 - Method and circuit arrangement for determining a peak value

Info

Publication number: DE3716921A1
Application number: DE19873716921
Authority: DE
Inventors: Juergen Dipl Ing Gutekunst
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1987-05-20
Filing date: 1987-05-20
Publication date: 1988-12-08

Abstract

To be able to detect the peak of an analog signal accurately and rapidly, the signal is digitised by fast A/D converter (A/D). The codewords (W) are successively shifted through a dual register (DR) at the rate of digitisation. A comparison device (VE) in each case compares the first and the last codeword (W) stored in the dual register (DR) and determines the sign of the value difference. If the sign changes, this is the criterion of an amplitude peak. <IMAGE>

Description

Die Erfindung geht von einem Verfahren zur Bestimmung des Spitzenwertes von Analogsignalen gemäß dem Oberbegriff des Anspruches 1 aus.The invention relates to a method for determining the Peak value of analog signals according to the generic term of claim 1.

Durch die DE-AS 24 39 612 ist ein derartiges Verfahren bekannt. Bei diesem erfolgt die Amplitudenmessung durch stufenweises Einschalten von Dämpfungsgliedern, wenn der Signalpegel einen vorgegebenen Schwellwert überschreitet. Den Wert des Pegels der Restamplitude, die den Schwell wert nicht mehr erreicht, wird über eine Gleichrich ter-Kondensator-Kombination aufsummiert. Ein Diskrimina tor, der das Maximum erkennt, bewirkt, daß der durch die Anzahl der eingeschalteten Dämpfungsglieder bestimmte Pegelwert in digitaler Form und der Pegelwert des Maxi mums der Restamplitude in analoger Form an die nachgeord nete Auswerteinrichtung weitergeleitet werden. Vor einer gemeinsamen Weiterverarbeitung wird der letztgenannte Wert in Digitalform umgesetzt. Such a method is described in DE-AS 24 39 612 known. With this the amplitude measurement takes place through gradual activation of attenuators when the Signal level exceeds a predetermined threshold. The value of the level of the residual amplitude that the threshold value is no longer achieved, it is rectified ter-capacitor combination added up. A discriminative Tor, which recognizes the maximum, causes that by the Determine the number of attenuators switched on Level value in digital form and the level value of the Maxi mums the residual amplitude in analog form to the subordinate nete evaluation device are forwarded. Before one joint further processing becomes the latter Value implemented in digital form.

Die zur Realisierung des vorgenannten Verfahrens erfor derliche Schaltung ist relativ aufwendig. Die Abtast frequenz ist auf unter 10 MHz begrenzt. Ein unmittelbar nach einem Schwellwertsprung auftretendes Signalmaximum ist nicht ohne weiteres erkennbar. Für diesen Fall sind Mittel vorgesehen, durch die die Auswertung des Signal maximums entsprechend der endlichen Einstellzeit der Dämpfungsglieder verzögert wird. Gestörte Signale, bei denen durch Flankeneinbrüche vor dem eigentlichen Maximum ein zweites, kleineres Maximum auftritt, werden als sol che nicht erkannt. Sie werden fälschlicherweise als zwei Signale mit unterschiedlichen Amplituden gewertet.The necessary to implement the aforementioned method The circuit is relatively complex. The sampling frequency is limited to below 10 MHz. An immediate signal maximum occurring after a threshold jump is not easily recognizable. For this case Means are provided through which the evaluation of the signal maximums corresponding to the finite response time of the Attenuators is delayed. Disturbed signals, at those caused by flanks before the actual maximum a second, smaller maximum occurs as sol che not recognized. They are mistakenly considered two Signals evaluated with different amplitudes.

Die Aufgabe der Erfindung besteht darin, ein Verfahren zur Spitzenwertbestimmung anzugeben, das eine schnelle und exakte Signalverarbeitung erlaubt und eine schal tungstechnisch wirtschaftliche Realisierung ermöglicht.The object of the invention is a method to determine the peak value that a quick and exact signal processing allowed and a stale technically economical realization possible.

Diese Aufgabe wird durch das im Anspruch 1 angegebene Verfahren gelöst. Die Unteransprüche zeigen vorteilhafte Weiterbildungen des Verfahrens und Ausgestaltungen des Erfindungsgegenstandes auf.This object is achieved by what is stated in claim 1 Procedure solved. The sub-claims show advantageous Developments of the method and refinements of the Subject of the invention.

Die durch die Erfindung erzielten Vorteile bestehen ins besondere darin, daß die Signalverarbeitung von Anfang an digital erfolgt und daher ohne eine Kondensator speicherung auskommt, daß dadurch die Verarbeitungsge schwindigkeit wesentlich erhöht werden kann, daß keine die Verarbeitungsgeschwindigkeit beeinträchtigende Ver zögerungsstufen vorhanden sind, daß Störstellen auf der Vorderflanke der Signale erkannt und automatisch negiert werden und daß die Schaltung raum- und gewichtssparend ausgebildet werden kann.The advantages achieved by the invention are special in that the signal processing from the start is done digitally and therefore without a capacitor storage comes out, that thereby the processing area speed can be increased significantly that none the processing speed impairing Ver Delay levels are present that impurities on the Front edge of the signals recognized and automatically negated be and that the circuit space and weight saving can be trained.

Anhand eines Schaltungsbeispiels wird das Verfahren gemäß der Erfindung in Verbindung mit den Zeichnungen näher erläutert. Es zeigtUsing a circuit example, the method according to the invention in conjunction with the drawings explained in more detail. It shows

Fig. 1 das Blockschaltbild einer Schaltungsanordnung zur Spitzenwerterkennung gemäß der Erfindung. Fig. 1 shows the block diagram of a circuit arrangement for peak value detection according to the invention.

Fig. 2 das Impulsdiagramm der Schaltung gemäß Fig. 1 beim Verarbeiten eines Signals mit ungestörter Vorderflanke. Fig. 2 shows the timing diagram of the circuit of FIG. 1 when processing a signal with an undisturbed leading edge.

Fig. 3 das Impulsdiagramm der Schaltung gemäß Fig. 1 beim Verarbeiten eines Signals mit gestörter Vorderflanke. Fig. 3 shows the timing diagram of the circuit of FIG. 1 when processing a signal with a disturbed leading edge.

Fig. 1 zeigt das Blockdiagramm einer Schaltung, die nach dem Verfahren gemäß der Erfindung arbeitet. Diese Schal tung eignet sich besonders für den Einsatz in hochgenauen Entfernungsmeßsystemen, wie z. B. bei DME/P. Bei diesen Systemen bestimmt eine schnelle und exakte Spitzen werterkennung entscheidend die Genauigkeit der Entfer nungsmessung. Fig. 1 shows the block diagram of a circuit which operates according to the method according to the invention. This scarf device is particularly suitable for use in high-precision distance measuring systems, such as. B. at DME / P. With these systems, fast and precise peak value detection crucially determines the accuracy of the distance measurement.

Die Eingangsstufe der Schaltung ist ein Analog-Digi tal-Wandler A/D. Durch diesen werden eingangsseitig zu geführte Analogsignale im Takt einer Impulsquelle abge tastet. Beim vorliegenden Beispiel beträgt die Tastfre quenz f _T der Taktimpulsquelle 10 MHz. Je nach Güte des Wandler A/D und der übrigen Bausteine kann die Tast frequenz f _T wesentlich höher sein, z. B. 40 MHz. Der Wandler A/D setzt den Amplitudenverlauf im Takt der Frequenz f _T in binäre, bitparallele Codewörter W um. The input stage of the circuit is an analog-digital tal converter A / D. Through this, analog signals fed to the pulse of a pulse source are sampled on the input side. In the present example, the keying frequency f _{T of} the clock pulse source is 10 MHz. Depending on the quality of the converter A / D and the other components, the key frequency f _{T can be} significantly higher, for. B. 40 MHz. The converter A / D converts the amplitude curve in time with the frequency f _T into binary, bit-parallel code words W.

Der Ausgang des Wandlers A/D ist mit einem ersten bit parallelen Eingang einer Vergleichseinrichtung VE und dem Eingang eines Doppelregisters DR verbunden. Das Doppel register DR besteht aus zwei Schieberregistern, die bit parallel hintereinander geschaltet sind. Der bitparallele Ausgang des zweiten Schieberegisters ist einerseits mit einem zweiten bitparallelen Eingang der Vergleichsein richtung VE und andererseits mit dem bitparallelen Ein gang eines Ausgangsregisters AR verbunden. Der Ausgang der Vergleichseinrichtung VE ist einerseits über ein Und-Glied UG auf einen dynamischen Eingang des Doppel registers DR geschaltet und andererseits mit einem Lösch eingang eines Zählregisters ZR verbunden. Sowohl der zweite Eingang des Und-Gliedes UG als auch ein dyna mischer Eingang des Zählregisters ZR sind an die Takt impulsquelle angeschlossen. Das Zählregister ZR hat Aus gänge A bis H. Diese sind parallel zueinander mit ent sprechenden Eingängen einer Ausgangssteuerung AS ver bunden. Der Ausgang der Steuerung AS ist einerseits auf einen dynamischen Eingang des Ausgangsregisters AR ge schaltet und andererseits über ein Verzögerungsglied VG mit einem Löscheingang des Doppelregisters DR verbunden.The output of the converter A / D is connected to a first bit parallel input of a comparison device VE and the input of a double register DR . The double register DR consists of two shift registers, which are bit-connected in parallel. The bit-parallel output of the second shift register is connected on the one hand to a second bit-parallel input of the comparison device VE and on the other hand to the bit-parallel input of an output register AR . The output of the comparison device VE is connected on the one hand via an AND gate UG to a dynamic input of the double register DR and on the other hand connected to an erase input of a counting register ZR . Both the second input of the AND gate UG and a dynamic input of the count register ZR are connected to the clock pulse source. The counting register ZR has outputs A to H. These are connected in parallel to one another with corresponding inputs of an output controller AS . The output of the controller AS is on the one hand switched to a dynamic input of the output register AR and, on the other hand, is connected via a delay element VG to an erase input of the double register DR .

Durch das Doppelregister DR besteht zwischen dem jeweils eingespeicherten Codewort W _A und dem zugehörigen Code wort W _B eine Differenz von mindestens 1. Bei ansteigen der Flanke des eingangsseitigen angelegten Analogsignals ist somit das Codewort W _A stets größer als das Codewort W _B, d. h. die Differenz ist positiv. So lange dieses gegeben ist, hat zum Vergleichszeitpunkt der Ausgang der Vergleichseinrichtung VE stets 1-Potential. In diesem Zustand wird das Doppelregister DR über das Und-Glied VG im Takt der Frequenz f _T in der Weise weitergeschaltet, daß das zweite Schieberregister das Codewort W _A aus dem ersten Schieberregister übernimmt, wo es zu W _B wird, und das erste Schieberregister gleichzeitig das vom Wandler A/D angebotene nächste Codewort W _B einspeichert. Das mit seinem dynamischen Eingang an die Taktimpulsquelle angeschlossene Zählregister ZR wird durch jeden Takt impuls weitergeschaltet. Im gleichen Takt gelangt aber vom Ausgang der Vergleichseinrichtung VE jeweils ein Impuls auf den Löscheingang, so daß das Zählregister ZR unten den gegebenen Verhältnissen sofort wieder auf Null gestellt wird.Due to the double register DR there is a difference of at least 1 between the respectively stored code word W _A and the associated code word W _B. When the edge of the analog signal applied on the input side rises, the code word W _A is therefore always larger than the code word W _B , ie the difference is positive. As long as this is the case, the output of the comparison device VE always has 1 potential at the time of comparison. In this state, the double register DR is advanced via the AND gate VG in time with the frequency f _T in such a way that the second shift register takes over the code word W _A from the first shift register, where it becomes W _B , and the first shift register simultaneously stores the next code word W _B offered by converter A / D. The counting register ZR connected with its dynamic input to the clock pulse source is switched through by each clock pulse. In the same cycle, however, a pulse arrives at the erase input from the output of the comparison device VE , so that the counting register ZR is immediately reset to zero under the given conditions.

Mit dem Erreichen bzw. überschreiten des Signalmaximus wird das Codewort W _A erstmals kleiner als das Codewort W _B, d. h. das Vorzeichen der Differenz ist negativ. Dieses bewirkt, daß der Ausgang der Vergleichseinrichtung VE auf 0-Potential gelegt wird. Die Folge ist, daß das Doppelregister DR nicht mehr fortgeschaltet wird, d. h., daß die zum Zeitpunkt des erkannten Maximums in den bei den Schieberregistern befindlichen Codewörter W _A und W _B eingespeichert bleiben. Das Codewort W _B stellt das Signalmaximum dar, daher weiterhin als W _Bmax bezeich net. Es steht ausgangsseitig zur Übernahme durch das Aus gangsregister AR bereit. Der Übernahmezeitpunkt wird durch die Ausgangssteuerung AS in Verbindung mit dem Zählregister ZR bestimmt.When the signal maximum is reached or exceeded, the code word W _A becomes smaller than the code word W _B for the first time, ie the sign of the difference is negative. This causes the output of the comparison device VE to be set to 0 potential. The result is that the double register DR is no longer advanced, that is to say that the codes W _A and W _B located at the shift registers at the time of the detected maximum remain stored. The code word W _B represents the signal _maximum , hence continues to be referred to as W _Bmax . On the output side, it is ready for takeover by the output register AR . The time of takeover is determined by the output control AS in conjunction with the counting register ZR .

Mit dem Wechsel des Ausgangspotentials der Vergleichsein richtung VE bleiben die Löschimpulse aus, so daß das Zählregister ZR nunmehr im Takt der Frequenz f _T fort schreitend zählen kann. Dadurch werden die Ausgänge A bis H nacheinander aktiviert. Die Ausgangssteuerung AS hat einen einstellbaren Schwellwertschalter, der bei einer vorbestimmten Anzahl aktivierter ZR-Ausgänge A bis H anspricht. Während dieser Zeit werden durch den Wandler A/D laufend neue Codewörter W _A dem Doppelregister DR und der Vergleichseinrichtung VE angeboten. Letztere ver gleicht das im Doppelregister DR gespeicherte Codewort W _Bmax mit den neu angebotenen Codewörtern W _A.With the change in the output potential of the direction of comparison VE , the erase pulses remain off, so that the counting register ZR can now count progressively in time with the frequency f _T. This activates outputs A to H one after the other. The output controller AS has an adjustable threshold switch which responds to a predetermined number of activated ZR outputs A to H. During this time, the converter A / D continuously offers new code words W _{A to} the double register DR and the comparison device VE . The latter _{compares the} code word W _Bmax stored in the double register DR with the newly offered code words W _A.

Tritt vor dem Ansprechen des Schwellwertschalters der Fall ein, daß ein neues Codewort W _A größer als das ein gespeicherte Codewort W _Bmax ist und dadurch das Vorzei chen der Differenz wieder positiv wird, so nimmt der Aus gang der Vergleichseinrichtung wieder 1-Potential an. Die Folge ist, daß das Zählregister ZR auf Null zurückge stellt wid und das Doppelregister DR wieder fortgeschal tet wird. Ändert sich beim vorbeschriebenen Ablauf dage gen bis zum Ansprechen des Schwellwertschalters nichts, so wird der Ausgang der Ausgangssteuerung AS auf 1-Po tential gesetzt. Die damit erfolgende Ansteuerung des Ausgangsregisters AR bewirkt, daß nunmehr das im Doppel register DR zur Verfügung gehaltene Codewort W _Bmax in das Ausgangsregister AR übernommen wird. Gleichzeitig wird über das Verzögerungsglied VG das Löschen der beiden im Doppelregister DR eingespeicherten Codewörter W _A und W _Bmax eingeleitet. Die zeitliche Verzögerung der Löschung ist mindestens so groß, daß die Übernahme des Codewortes W _Bmax in das Ausgangsregister AR gesichert ist. Dort steht es zum Abruf durch nachgeordnete Schal tungseinrichtungen bereit.If, before the threshold _{switch responds} , a new code word W _{A is} greater than the stored code word W _Bmax and the sign of the difference becomes positive again, the output of the comparison device assumes 1 potential again. The result is that the count register ZR is reset to zero and the double register DR is switched on again. If nothing changes in the procedure described above until the threshold switch responds, the output of the output control AS is set to 1-potential. The resulting control of the output register AR has the effect that the code word W _Bmax kept available in the double register DR is now _transferred to the output register AR . At the same time the deletion of the two be stored in a double register DR codewords W _A and W _{B max} is initiated via the delay element VG. The time delay of the deletion is at least so great that the transfer of the code word W _Bmax into the output register AR is ensured. There it is ready for retrieval by subordinate circuit devices.

In Fällen, in denen Signale in einem festgelegten zeit lichen Abstand nacheinander auftreten, wie z. B. die beim DME/P-System verwendeten Doppelimpulse, kann die Löschung bis kurz vor dem Erwartungszeitpunkt des jeweiligen Folgesignals verzögert werden. Dadurch wird ein Ansprechen der Schaltung auf Störimpulse unterbunden. In cases where signals occur in a set time Lichen distance occur one after the other, such as. B. the DME / P system used double pulses, can delete until shortly before the expected time of each Follow signal are delayed. This will create a Response of the circuit to interference pulses prevented.

Anhand der Impulsdiagramme der Fig. 2 und 3 werden nachfolgend in Verbindung mit der Fig. 1 und dem Vorbe schriebenen zwei Abläufe zur Spitzenwertbestimmung be schrieben.Based on the pulse diagrams of FIGS. 2 and 3, two processes for peak value determination will be described below in conjunction with FIG. 1 and the description.

Fig. 2 zeigt den Ablauf der Spitzenwertbestimmung eines Analogsignals SIG mit ungestörtem Verlauf der Vorder flanke, jedoch gestörter Rückflanke. Das zum Zeitpunkt t _o beginnende Analogsignal SIG wird in der vorbeschrie benen Weise im Takte der Frequenz f _T digitalisiert und in das Doppelregister DR eingeschoben. Das Diagramm zeigt und DR in analoger Darstellung den digitalen Inhalt des zweiten Schieberegisters, der sich bis zum Erreichen des Maximalwertes W _Bmax verändert. Das Kriterium, daß der Maximalwert der Amplitude erreicht ist, ist die Änderung des Vorzeichens VORZ bei der Differenzbildung aus den Codewörtern W _A und W _Bmax. Ab diesem Zeitpunkt ist das Zählregister ZR freigegeben. Der Schwellwertschalter der Ausgangssteuerung AS ist gemäß dem Diagramm auf vier Zählerstufen eingestellt (ZR-Ausgäng A bis D aktiviert), so daß im Versatz von vier Taktimpulsen das Ausgangsre gister AR zum Zeitpunkt t ₁ zur Übernahme des Codewortes W _Bmax aus dem Doppelregister DR veranlaßt wird. Die verzögerte Übernahme hat ausschließlich Sicherheits gründe. Es kann daher unter Umständen auch darauf ver zichtet werden. Zum Zeitpunkt t ₁ wird über das Verzö gerungsglied VG auch die Löschung des Doppelregisters DR eingeleitet, die jedoch erst nach der auf acht Mikrosekunden eingestellten Verzögerung zum Zeitpunkt t ₂ erfolgt. Verformungen der Rückflanke bleiben wirkungslos, sofern sie kleiner sind als der zuvor ermittelte Spitzenwert der Amplitude. Fig. 2 shows the sequence of peak value determination of an analog signal SIG with an undisturbed course of the leading edge, but disturbed trailing edge. The analog signal SIG starting at time t _o is digitized in the manner described above in cycles of the frequency f _T and inserted into the double register DR . The diagram shows and DR in an analog representation the digital content of the second shift register, which changes until the maximum value W _{Bmax is reached} . The criterion that the maximum value of the amplitude has been reached is the change in the sign VORZ when the difference is formed from the code words W _A and W _Bmax . From this point on, the counting register ZR is released. The threshold switch of the output controller AS is set to four counter levels according to the diagram (ZR outputs A to D activated), so that in the offset of four clock pulses, the output register AR is prompted at time t ₁ to take over the code word W _Bmax from the double register DR . The delayed takeover has only security reasons. It may therefore be waived under certain circumstances. At the time t ₁ , the deletion of the double register DR is also initiated via the delay element VG , but this only takes place after the delay set to eight microseconds at the time t ₂ . Deformations of the trailing edge remain ineffective if they are smaller than the previously determined peak value of the amplitude.

Fig. 3 zeigt dagegen den Ablauf der Spitzenwertebe stimmung eines Analogsignals SIG mit einer z. B. durch Echoeinwirkung gestörten Vorderflanke. Dieses Signal hat in seinem Verlauf zwei Maxima max 1 und max 2. Das Er reichen des ersten Signalmaximums max 1 wird durch die Vorzeichenänderung angezeigt. Zu diesem Zeitpunkt ist nicht zu erkennen, ob es das gesuchte Maximum ist. Das mit der Vorzeichenänderung freigegebene Zählregister ZR ak tiviert seine Ausgänge A bis D, so daß über den Schwell wertschalter auch die Ausgangssteuerung AS anspricht und im Zeitpunkt t ₁ eine Übernahme des Codewortes W _Bmax ₁ in das Ausgangsregister AR bewirkt. Die im Rahmen der weiteren Digitalisierung durch den Wandler A/D angebotenen Codewörter W _A werden nach der Störstelle zum Zeitpunkt t ₁₁ wieder größer als das im Doppelregister DR eingespeicherte Codewort W _Bmax ₁. Damit wird das Vorzeichen VORZ des durch die Vergleichseinrichtung VE ermittelten Differenzwertes wieder positiv. Bei dieser Gegebenheit wird den nachgeordneten Schaltungseinrichtungen in nicht näher dargestellter Weise mitgeteillt, daß das im Ausgangsregister AR befindliche Codewort W _Bmax ₁ nicht zu verwenden ist. Im Verlauf der weiteren Digitalisierung wird schließlich das zweite Signalmaximum max 2 erkannt. Die damit verbundene erneute Änderung des Vorzeichens VORZ bewirkt über das Zählregister ZR und die Ausgangs steuerung AS, daß zum Zeitpunkt t ₁₂ das dem tatsäch lichen Signalmaximum max 2 entsprechende Codewort W _{Bmax ₂
in das Ausgangsregister AR übernommen wird. Die schon zum
Zeitpunkt t ₁ eingeleitete Löschung des Doppelregisters
DR war zum Zeitpunkt t ₁₁ abgebrochen und im Zeitpunkt
t ₁₂ wieder neu eingeleitet worden.} Fig. 3 shows the course of the peak value determination of an analog signal SIG with a z. B. front edge disturbed by echo. This signal has two maxima max 1 and max 2 in its course. The reaching of the first signal maximum max 1 is indicated by the change in sign. At this point in time, it cannot be seen whether it is the maximum sought. The counting register ZR released with the change of sign activates its outputs A to D , so that the output control AS also responds via the _{threshold switch and} causes the code word W _Bmax ₁ to be transferred to the output register AR at time t ₁ . The code words W _A offered as part of the further digitization by the converter A / D become larger again after the fault point at time t ₁₁ than the code word W _Bmax ₁ stored in the double register DR . The sign VORZ of the difference value determined by the comparison device VE thus becomes positive again. In this situation, the downstream circuit _devices are informed in a manner not shown in detail that the code word W _Bmax ₁ located in the output register AR is not to be used. In the course of the further digitization, the second signal maximum max 2 is finally recognized. The associated new change of the sign VORZ causes the counting register ZR and the output control AS that at time t ₁₂ the code word W _{Bmax ₂} corresponding to the actual signal maximum 2 is _{taken over into the output register AR . The deletion of the double register DR , which had already been initiated at time t ₁ , was terminated at time t ₁₁ and restarted at time t ₁₂ .}

Claims

1. A method for determining the peak value of analog signals, characterized in that the signals are digitized, that the code words so won (W) are compared in the sequence and that when the sign of the comparison result changes, the first (W _B ) of two codewords (W _A , and W _B ) compared with one another are used as the peak value for further processing.

2. The method according to claim 1, characterized in that the digitization of the signals and the further processing takes place with a pulse frequency (f _T ) which is equal to or greater than 10 MHz.

3. The method according to claim 1, characterized in that with the detection of the peak value, the comparison of the fol lowing code words (W) is continued and that the code word representing the peak value (W _Bmax ) is only released for further processing when the sign of the following comparison results has not changed again over a predetermined number.

4. The method of claim 1 in the application to Signa le, which are in a specified time interval other occur, characterized in that the cycle to determine the peak just before the expectation time of the respective subsequent signal is released.

5. The method according to claim 1, 3 or 4, characterized records that within a determination cycle Peak determination continues when that Sign of a comparison result after an er known peak value changes again.

6. Circuit arrangement for performing the method according to claim 1 or 2, characterized in that an A / D converter (A / D) is provided on the output side, the digital output bit parallel with the input of a double pelregisters (DR) and a first input a comparison device (VE) is connected such that the output of the double register (DR) is connected bit-parallel to a second input of the comparison device (VE) and the input of an output register (AR) that the control input of the A / D converter (A / D) is directly connected to the clock pulse source generating the pulse frequency (f _T ), that the double register (DR) has a control input which is connected via an AND gate (UG) to the clock pulse source, that the second input of the AND gate ( UG) is connected to the output of the comparison device (VE) and that the output register (AR) has a control input which is connected to the output of an output control (AS) .

7. Circuit arrangement according to claim 6 for performing the method according to claim 3, characterized in that a counting register (ZR) is provided which is clocked by the pulse frequency (f _T ) and which has an erase input which is connected to the output of the comparison device ( VE) is connected that the counting register (ZR) has a plurality of outputs (A to H) which are connected to corresponding inputs of the output control (AS) and that the output control (AS) has a threshold switch which is activated to a predetermined number Outputs (A to H) of the counter register (ZR) can be set.

8. Circuit arrangement according to claim 6 or 7 for carrying out the method according to claim 4, characterized in that the double register (DR) consists of two bit-parallel coupled shift registers, which are stopped at a change of sign of a comparison result of the device (VE) , and that the double register (DR) has a reset input, which is connected via a delay element (VG) to the output of the output control (AS) .