DE3705714A1

DE3705714A1 - Test assembly for integrated circuits - has test head in form of integrated circuit with test points aligned esp. as mirror image with points on circuit being tested

Info

Publication number: DE3705714A1
Application number: DE19873705714
Authority: DE
Inventors: Robert Dipl Ing Faul
Original assignee: Fraunhofer Gesellschaft zur Forderung der Angewandten Forschung eV
Current assignee: FAUL, ROBERT, 80639 MUENCHEN, DE
Priority date: 1987-02-23
Filing date: 1987-02-23
Publication date: 1988-09-01
Also published as: DE3705714C2

Abstract

The test head (8, chip 2) is aligned with the integrated circuit (chip 1) being tested at least at the test points (11). The two chips may be coupled ohmically, capacitively or inductively. The testing chip is pref. a mirror image of the integrated circuit being tested, at least as far as the test points are concerned. The two chips are pref. fixed to each other during the testing operation. USE/ADVANTAGE - Testing integrated circuits, esp. circuits provided with insulating layer. Falsifying effects on test results negligible and can cope with non-ohmic test points.

Description

Die Erfindung bezieht sich auf eine Einrichtung zum Überprüfen von integrierten Schaltungen gemäß dem Oberbegriff des Patentan spruches 1.The invention relates to a device for checking of integrated circuits according to the preamble of the patent saying 1.

Entwurf, Fertigung und Testen sind drei wesentliche Bereiche im Herstellungsablauf integrierter Schaltungen. Mit fortschreiten der Erhöhung der Integrationsdichte und Komplexität der integ rierten Schaltungen erwachsen auch verstärkt Probleme der Test barkeit.Design, manufacture and testing are three major areas in the Manufacturing process of integrated circuits. Progress with increasing the integration density and complexity of the integ Circuitry also leads to increasing problems with the test availability.

Eine Übersicht über Prüfmethoden ist in der Zeitschrift Produc tronic 11, 1985, S. 186 ff enthalten.An overview of test methods is in the magazine Produc tronic 11, 1985, p. 186 ff.

Eine Möglichkeit, integrierte Schaltungen zu testen, ist das direkte Messen mit mechanischen Meßspitzen, die an dem zu prü fenden Schaltungspunkt der integrierten Schaltung auf den Chip aufgesetzt werden. Die Messung erfolgt ohmisch.One way to test integrated circuits is that direct measurement with mechanical measuring tips, which can be tested on the fenden circuit point of the integrated circuit on the chip be put on. The measurement is ohmic.

Solche mechanischen Methoden können trotz der auftretenden Justierschwierigkeiten und den elektrischen Einflüssen der Meßspitzen auf die überprüfte Schaltung noch angewandt werden, wenn die zu überprüfenden Strukturen, z.B. Verbindungsleitungen auf dem Chip im 2-Mikrometer-Bereich liegen.Such mechanical methods can be used despite the Adjustment difficulties and the electrical influences of the Measuring tips are still applied to the checked circuit, if the structures to be checked, e.g. Connecting lines on the chip in the 2 micron range.

Im Rahmen der Entwicklung zu immer höheren Integrationsdichten wurden Strukturen im 1-Mikrometer-Bereich entwickelt. Der Trend zu noch kleineren Strukturen bis in den 0,5-Mikrometer-Bereich ist unübersehbar. Solche Strukturen können nicht mehr mit mechanischen Meßspitzen getestet werden.As part of the development towards ever higher integration densities structures in the 1 micron range were developed. The trend to even smaller structures down to the 0.5 micron range is unmistakable. Such structures can no longer be used mechanical measuring tips can be tested.

Aus diesem Grunde sind in den letzten Jahren berührungslos arbeitende Testverfahren entwickelt worden. Zwei Verfahren sind am weitesten entwickelt, nämlich ein Testverfahren mit Hilfe von Elektronenstrahlen und ein Verfahren mit Hilfe einer Laserabtastung. Für beide Verfahren ist ein hoher apparativer Aufbau notwendig, bei denen zusätzlich zur normalen elektrischen Stimulierung des zu testenden Chips noch eine durch die Messung induzierte und auf das Meßergebnis rückwirkende Anregung hinzukommt.For this reason, have been non-contact in recent years working test procedures have been developed. There are two procedures most developed, namely a test procedure using Electron beams and a process using a Laser scanning. A high level of apparatus is required for both methods Construction necessary, in addition to the normal electrical stimulation of the chip under test the measurement induced and retroactive to the measurement result Add suggestion.

Für die Elektronenstrahlmessung muß der zu überprüfende Chip in Vakuum eingeschleust werden. Die Überprüfung ist nur für jeweils einen Meßpunkt möglich und erfolgt durch Messen der Intensität von in der integrierten Schaltung ausgelösten Sekundärelektronen. Durch die Bestrahlung ist eine Beschädigung des Chips nicht eindeutig auszuschließen, bei zu hohen Anregungsenergien können sogar Löcher in den Chip eingebrannt werden. Problematisch ist diese Methode für niederfrequente Potentialwechsel an passivierten Testpunkten, und zwar wegen der Rekombination der ausgelösten Sekundärelektronen.For the electron beam measurement, the chip to be checked must be in Vacuum can be introduced. The review is only for each a measuring point is possible and is done by measuring the intensity of triggered in the integrated circuit Secondary electrons. There is damage from the radiation of the chip cannot be definitely ruled out if the chip is too high Excitation energies can even burn holes in the chip will. This method is problematic for low-frequency Potential change at passivated test points, because of the Recombination of the triggered secondary electrons.

Mit dem Laserverfahren kann ebenfalls jeweils nur ein Schaltungspunkt der integrierten Schaltung beobachtet werden. Problematisch ist das Testverfahren mit Laserlicht für hochfrequente Potentialwechsel: So liegt die Abtastfrequenz bei diesem Verfahren bei ca. 20 Kilohertz, ist daher sehr klein gegenüber den mit der integrierten Schaltung ansonsten zu verarbeitenden Signalfrequenzen, die teilweise im Megahertz- bzw. gar Gigahertzbereich liegen.With the laser process, too, only one can Switching point of the integrated circuit can be observed. The test procedure with laser light is problematic for high-frequency potential changes: the sampling frequency is included this method at around 20 kilohertz is therefore very small compared to otherwise with the integrated circuit processing signal frequencies, some of which are in megahertz or even gigahertz range.

Der Erfindung liegt die Aufgabe zugrunde, eine Einrichtung zum Überprüfen von integrierten Schaltungen anzugeben, die einfach konstruiert ist, bei der das Testergebnis verfälschende Einwirkungen auf die zu überprüfende integrierte Schaltung vernachlässigbar klein sind und mit der auch Prüfpunkte zu erreichen sind, die nicht ohmisch kontaktierbar sind.The invention has for its object a device for Check integrated circuits to indicate that simple is constructed in which the test result is falsifying Effects on the integrated circuit to be checked are negligibly small and with which test points too are reached, which are not ohmic contactable.

Diese Aufgabe ist gemäß der Erfindung durch die im kennzeichnenden Teil des Patentanspruches 1 angegebenen Merkmale gelöst. This object is according to the invention by the characterizing part of claim 1 specified features solved.

Demgemäß ist der Prüfkopf selbst als integrierte Schaltung ausgebildet, die justiert auf die zu überprüfende Schaltung aufgelegt ist und zumindest an den zu überprüfenden Schaltungspunkten deckungsgleich mit der zu testenden integrierten Schaltung ist. Die Kopplung zwischen der zu untersuchenden Schaltung und dem Prüfkopf erfolgt ohmisch, induktiv oder kapazitiv. Durch die beiden letztgenannten Kopplungsarten, insbesondere durch die kapazitive Kopplung werden auch passivierte Stellen der integrierten Schaltung als Prüfpunkte zugänglich. Außerdem kann die dynamische Last durch den Prüfkopf sehr klein gehalten werden, so daß verfälschende Einwirkungen auf die zu prüfende integrierte Schaltung vernachlässigbar sind.Accordingly, the test head itself is an integrated circuit trained, which adjusts to the circuit to be checked is on the hook and at least to be checked Circuit points are congruent with the one to be tested integrated circuit is. The coupling between the to investigating circuit and the test head is ohmic, inductive or capacitive. By the latter two Coupling types, especially through capacitive coupling are also passivated areas of the integrated circuit as Checkpoints accessible. It can also handle the dynamic load the test head can be kept very small, so that falsifying Effects on the integrated circuit to be tested are negligible.

Ferner ist es möglich, mehrere Schaltungspunkte der zu überprüfenden integrierten Schaltung gleichzeitig zu testen. Die Anzahl der Prüfpunkte ist lediglich abhängig vom Aufbau des integrierten Prüfkopfes, der mehr oder minder als zu der überprüften Schaltung spiegelbildliche integrierte Schaltung, d.h. als "Spiegel-IC" bezeichnet werden kann.It is also possible to connect several circuit points to the testing integrated circuit at the same time. The The number of test points depends only on the structure of the integrated test head, which more or less than to the checked circuit mirror-image integrated circuit, i.e. can be referred to as a "mirror IC".

Der apparative Aufwand für eine Testeinrichtung gemäß der Erfindung ist wesentlich geringer als bei dem Laser-Abtastverfahren oder dem Elektronenstrahlverfahren. So ist es z.B. nicht notwendig, das Prüfobjekt in ein Vakuum einzuschleusen, wie dieses bei dem Elektronenstrahlverfahren notwendig ist; ebenso tritt keine "Strahlenbelastung" des Prüfobjektes auf. Im Gegensatz zum Elektronenstrahlverfahren sind auch niederfrequente Spannungsverläufe besser zu testen.The equipment required for a test facility according to the Invention is much less than that Laser scanning method or the electron beam method. So is it e.g. not necessary to put the test object in a vacuum infiltrate like this with the electron beam process necessary is; likewise there is no "radiation exposure" of the Test object. In contrast to the electron beam process it is also better to test low-frequency voltage curves.

Im Gegensatz zu der Laser-Abtasttechnik sind mit der Erfindung Signale vornehmlich im Bereich relativ hoher Arbeitsfrequenzen besser überprüfbar. Contrary to the laser scanning technique with the invention Signals mainly in the area of relatively high working frequencies easier to check.

Gemäß der Erfindung muß allerdings zu jeder zu überprüfenden integrierten Schaltung, eine darauf abgestimmte Prüfschaltung entworfen und hergestellt werden. Da jedoch für die zu überprüfenden integrierten Schaltungen meist exakte rechnergestützte Konstruktionsdaten existieren, kann die Prüfkopfarchitektur , d.h. der "Spiegel-IC" relativ einfach für jede zu überprüfende integrierte Schaltung abgeleitet werden.According to the invention, however, everyone must be checked integrated circuit, a matching test circuit designed and manufactured. However, since for that too checking integrated circuits mostly exact computer-aided design data can exist Probe architecture, i.e. the "mirror IC" relatively easy for each integrated circuit to be checked can be derived.

Es ist im übrigen möglich, die Prüfschaltung direkt auf einem zu überprüfenden Chip aufzubauen, so daß die Prüfschaltung ein fester Bestandteil der integrierten Schaltung ist. Hiermit werden auch Tests während des Einsatzes der integrierten Schaltung möglich. Interessant ist diese Lösung für die in der Entwicklung befindlichen dreidimensionalen integrierten Schaltungen, d.h. integrierten Schaltungen in mehreren Ebenen.It is also possible to connect the test circuit directly to one Checking chip build up, so that the test circuit is an integral part of the integrated circuit. Herewith are also integrated tests during use Switching possible. This solution is interesting for those in the Development of three-dimensional integrated Circuits, i.e. integrated circuits in several levels.

Weitere Ausgestaltungen der Erfindung gehen aus den Unteransprüchen hervor. Die Erfindung ist in einem Ausführungsbeispiel anhand der Zeichnung näher erläutert. In dieser stellen dar:Further refinements of the invention result from the Sub-claims emerge. The invention is in one Embodiment explained in more detail with reference to the drawing. In these represent:

Fig. 1 eine schematische Ansicht eines Chips mit einer zu prüfenden integrierten Schaltung sowie einer auf diesem Chip aufgesetzten Prüfeinrichtung mit einem Prüfkopf gemäß der Erfindung, die selbst als integrierte Schaltung aufgebaut ist; Figure 1 is a schematic view of a chip having an integrated circuit to be tested and a patch on this chip test device having a test head according to the invention, which itself is constructed as an integrated circuit.

Fig. 2 einen Teilquerschnitt durch einen Chip mit einer zu überprüfenden integrierten Schaltung sowie einen Prüfkopf;2 shows a partial cross-section through a chip with an integrated circuit to be checked, as well as a test head.

Fig. 3 ein Ersatzblockschaltbild eines Teiles der zu überprüfenden integrierten Schaltung und des erfindungsgemäßen Prüfkopfes; Figure 3 is an equivalent block diagram of a portion of the integrated circuit to be checked and of the probe according to the invention.

In Fig. 1 ist ein Chip 1 einer hier nur schematisch angedeuteten integrierten Schaltung 3 auf einer Unterlage 4 aufgebracht. Die angedeutete integrierte Schaltung 3 befindet sich auf der Oberseite des Chips; die Oberseite ist üblicherweise mit einer Passivierungsschicht 5, z.B. Siliziumdioxid abgedeckt. Anschlüsse für die integrierte Schaltung 3 des Chip 1 sind schematisch mit 6 dargestellt.In Fig. 1, a chip is applied to a 1 here only schematically indicated integrated circuit 3 on a backing 4. The indicated integrated circuit 3 is located on the top of the chip; the top is usually covered with a passivation layer 5 , for example silicon dioxide. Connections for the integrated circuit 3 of the chip 1 are shown schematically at 6 .

Auf der Oberseite des Chip 1 ist ein Prüfkopf angeordnet, der selbst als Chip 2 mit integrierter Schaltung 8 aufgebaut ist. Anschlüsse sind schematisch mit 9 dargestellt. Die integrierte Schaltung 8 des Chip 2 ist der integrierten Schaltung 3 des Chip 1 zugewandt. Die Lage des Chip 2, die durch die im wesentlichen zur Deckung zu bringenden Koppel- bzw. Prüfpunkte vorgegeben ist, wird durch eine Justiervorrichtung 10 erzielt. Vorteilhaft kann der Justiervorgang durch mögliche mikromechanische Selbstjustiermarken unterstützt werden. Die Selbstjustiernotwendigkeit von mehreren Prüfpunkten zueinander tritt nicht auf.A test head is arranged on the top of the chip 1 and is itself constructed as a chip 2 with an integrated circuit 8 . Connections are shown schematically at 9 . The integrated circuit 8 of the chip 2 faces the integrated circuit 3 of the chip 1 . The position of the chip 2 , which is predetermined by the coupling or test points that are to be substantially coincident, is achieved by an adjusting device 10 . The adjustment process can advantageously be supported by possible micromechanical self-alignment marks. The self-adjustment of several test points to each other does not occur.

In Fig. 2 ist ein Querschnitt eines kleinen Teiles der beiden übereinandergelegten Chip 1 und Chip 2 im Bereich einer zu überprüfenden niederohmigen Schicht 1 entsprechend einer Signalleitung dargestellt. Mit 12 ist eine weitere Schicht oder weitere Schichten der integrierten Schaltung 3 des zu testenden Chip 1 bezeichnet. Diese Schicht kann z.B. eine prozessbedingte Oxidbeschichtung oder eine aktive Schicht sein. Die Oberseite des Chip 1 ist mit der Isolator- bzw. Passivierungsschicht 5 bedeckt. Auf Seiten des Prüfkopfes ist ebenfalls eine niederohmige Schicht 14 entsprechend einer Signalleitung und anschließend eine aktive Schicht 15 der auf dem Chip 2 realisierten integrierten Schaltung dargestellt. Ersichtlich ist, daß in diesem Bereich die Prüfpunkte auf den Leitungen sind, so daß sich zwischen den Signalleitungen 11 und 14 ein Kondensator C ergibt, dessen Dielektrikum durch die Isolationsschicht 5 auf dem Chip 1 gebildet wird.In FIG. 2 is a cross section of a small portion of the two superposed chip 1 and chip 2 shown in the area of an inspected low-resistance layer 1 according to a signal line. A further layer or layers of the integrated circuit 3 of the chip 1 to be tested is designated by 12 . This layer can be, for example, a process-related oxide coating or an active layer. The top of the chip 1 is covered with the insulator or passivation layer 5 . A low-resistance layer 14 corresponding to a signal line and then an active layer 15 of the integrated circuit implemented on the chip 2 are also shown on the test head side. It can be seen that in this area the test points are on the lines, so that a capacitor C results between the signal lines 11 and 14 , the dielectric of which is formed by the insulation layer 5 on the chip 1 .

Desgleichen lassen sich durch eine entsprechende spiegelbildliche Anordnung von Prüfpunkten auf dem Chip 1 einerseits und Prüfeinrichtungspunkten auf dem Chip 2 andererseits mehrere solcher Koppelkondensatoren ausbilden, so daß entsprechend viele parallel bearbeitbare Prüfkanäle in einem Prüfkopf verfügbar werden. Der Kapazitätswert der solchermaßen ausgebildeten Kondensatoren kann, abgestimmt auf den jeweiligen Prüfpunkt, im Sub-Picofarad-Bereich liegen.Likewise, a corresponding mirror image arrangement of test points on chip 1, on the one hand, and test device points on chip 2, on the other hand, allows several such coupling capacitors to be formed, so that a corresponding number of test channels that can be processed in parallel become available in one test head. The capacitance value of the capacitors designed in this way can be in the sub-picofarad range, coordinated with the respective test point.

In Fig. 3 ist ein Ersatzblockschaltbild für eine mögliche Testmessung dargestellt. Der Koppelkondensator C trennt die integrierten Schaltungen 3, 8 auf Seiten des zu prüfenden Chip 1 bzw. auf Seiten des Prüfkopf-Chip 2. Als Schaltungsteil von Chip 1 ist auf der linken Seite des Koppelkondensators eine Signalquelle Q angegeben. Die integrierte Schaltung auf Seiten der Prüfeinrichtung (Chip 2) besteht aus zwei Einheiten. Die Einheit A enthält Elemente zur Anpassung an die betreffenden Prufpunktcharakteristiken wie z.B. Eingangswiderstand, Symmetrierung, Spannungsfolger- oder Komparatorfunktion. Die Einheit V symbolisiert einen Ausgabeverstärker als Interface zu einer externen Weiterverarbeitung W′, die über die Anschlüsse 9 mit dem Chip 2 verbunden ist . Die symbolischen Eingänge Clock 1 und Clock 2 sollen lediglich verdeutlichen, daß die zeitlichen Abläufe der Signale des Prüfobjektes (Chip 1) und der Prüfeinrichtung (Chip 2) aufeinander abgestimmt sind.In Fig. 3 is an equivalent block diagram of a possible test measurement is shown. The coupling capacitor C separates the integrated circuits 3 , 8 on the side of the chip 1 to be tested or on the side of the test head chip 2 . A signal source Q is indicated as the circuit part of chip 1 on the left side of the coupling capacitor. The integrated circuit on the part of the test facility (chip 2 ) consists of two units. Unit A contains elements for adaptation to the relevant test point characteristics, such as input resistance, balancing, voltage follower or comparator function. The unit V symbolizes an output amplifier as an interface to an external further processing W ', which is connected to the chip 2 via the connections 9 . The symbolic inputs clock 1 and clock 2 are only intended to clarify that the time sequences of the signals of the test object (chip 1 ) and the test device (chip 2 ) are coordinated with one another.

In Fig. 4 sind Spannungsverläufe auf Seiten der zu prüfenden integrierten Schaltung 3 und auf Seiten der integrierten Schaltung 8 des Prüfkopfes dargestellt. Als Testsignal auf einer Signalleitung 11 ist ein Rechteckimpuls V 2 als durchgezeichnete Linie angegeben. Strichliert ist ein Spannungsverlauf V 5 dargestellt, der am Ausgang des Prüfkopfes anliegt. Man sieht, daß die Signale gute Formübereinstimmung aufweisen. Signalflanken-Verzögerungen haben bei entsprechender zeitdiskreter Betrachtung keine Bedeutung.In FIG. 4, voltage profiles on pages are shown to be tested integrated circuit 3 and on the side of the integrated circuit 8 of the probe. A rectangular pulse V 2 is indicated as a solid line as a test signal on a signal line 11 . A voltage curve V 5 , which is present at the output of the test head, is shown in broken lines. It can be seen that the signals have a good shape match. Signal edge delays are irrelevant when viewed in a time-discrete manner.

In Fig. 5 wird veranschaulicht, daß der Einfluß der Prüfeinrichtung auf das Prüfobjekt klein ist. Der Kurvenzug a entspricht einem Referenzsignal, wie es unter Prüfobjekt-Eigenbelastung auftritt. Bei zusätzlicher Belastung mit einer sogenannten Fan-Out-Last ergibt sich Kurvenzug c. Somit verdeutlicht Kurvenzug b, der bei angekoppelter Prüfeinrichtung entsteht, daß die dynamische Beeinflussung durch die Prüfeinrichtung kleiner als die einer Fan-Out-Last gehalten werden kann.In Fig. 5 illustrates that the influence of the test device is small on the test object. The curve a corresponds to a reference signal as it occurs under the test object's own load. If there is an additional load with a so-called fan-out load, curve c results. Curve b , which arises when the test device is connected, thus shows that the dynamic influence by the test device can be kept smaller than that of a fan-out load.

Grundsätzlich ist es auch denkbar, im Bereich zumindest einiger zu überprüfender Schaltungspunkte die Isolatorschicht 5 fortzulassen, so daß sich an dieser Stelle eine ohmsche Kontaktierung ergäbe. Möglich ist es auch, Chip 1 und Chip 2 fest miteinander zu verbinden, was im Hinblick auf die erwähnten dreidimensionalen Schaltungen von Vorteil ist.In principle, it is also conceivable to omit the insulator layer 5 in the area of at least some circuit points to be checked, so that there would be an ohmic contact at this point. It is also possible to firmly connect chip 1 and chip 2 to one another, which is advantageous with regard to the three-dimensional circuits mentioned.

Claims

1. A device for checking circuit points of integrated circuits, which are in particular covered with an insulator layer, with the aid of a test head, characterized in that the test head (chip 2 ) itself is designed as an integrated test circuit ( 8 ) and at least to be checked Circuit points ( 11 ) is substantially congruent with the integrated circuit to be checked (chip 1 ).

2. Device according to claim 1, characterized in that the coupling between the integrated circuit to be checked (chip 1 ) and the test head (chip 2 ) is ohmic.

3. Device according to claim 1, characterized in that the coupling between the integrated circuit to be checked (chip 1 ) and the test head (chip 2 ) is inductive.

4. Device according to claim 1, characterized in that the coupling between the integrated circuit to be checked (chip 1 ) and the test head (chip 2 ) is capacitive.

5. Device according to one of the preceding claims, characterized in that the integrated test circuit ( 8 ) on a chip ( 2 ) at least to the circuit points to be checked device points ( 11 ) of the integrated circuit device to be checked (chip 1 ) is a mirror image.

6. Device according to one of the preceding claims, characterized in that the integrated test circuit ( 8 ) is firmly connected to the integrated circuit to be checked (chip 1 ).