DE3610059A1

DE3610059A1 - Modulo 2 adder to combine three input signals

Info

Publication number: DE3610059A1
Application number: DE19863610059
Authority: DE
Inventors: Heinz Peter Dipl Phy Holzapfel; Karlheinrich Dipl Ph Horninger
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1986-03-25
Filing date: 1986-03-25
Publication date: 1987-10-01

Abstract

To generate test bits for data words, data bits of the data words are added modulo 2. The switching time to generate such test bits, and the cost of the necessary transistors, can be reduced if three-value modulo 2 adders are available. These three-value modulo 2 adders, each of which can combine three input signals, consist of two circuit parts (Sc1, Sc2). The first circuit part (Sc1) consists of four circuit branches (Zw1 to Zw4), which each consist of three transistors, one per input signal (A, B, C). The first circuit part (Sc1) applies the fixed potential (VDD) to an output (D1) if the modulo 2 addition of the input signals gives the binary value 1. Correspondingly, the second circuit part (Sc2) consists of four circuit branches (Zw5 to Zw8), which each consist of three transistors. One transistor of each circuit branch is assigned to each input signal (A, B, C). This circuit part (Sc2) applies the fixed potential (VSS) to the output (D1) if the modulo 2 addition of the input signals (A, B, C) gives the binary value 0. The number of transistors is reduced because, for each two circuit branches, transistors which are triggered by the same input signal with the same polarity have been replaced by a single transistor. <IMAGE>

Description

Die Erfindung bezieht sich auf einen Modulo-2-Addierer zur Verknüpfung von drei Eingangssignalen.The invention relates to a modulo-2 adder for linking three input signals.

Modulo-2-Addierer werden häufig bei der Datenkontrolle von Datenworten verwendet, bei denen Prüfbits an das Datenwort angehängt werden. Die Prüfbits werden durch binäre Addition der Datenbits erreicht. Die Anzahl der an ein Datenwort angehängten Prüfbits hängt davon ab, ob Fehler nur erkannt oder auch korrigiert werden sollen.Modulo-2 adders are often used in data control of data words where test bits are sent to the Data word can be appended. The check bits are through binary addition of the data bits reached. The number of check bits appended to a data word depend on whether Errors should only be recognized or corrected.

Die Prüfbits werden im einfachsten Fall durch Modulo-2- Addition zweier Binärstellen gefunden. Das logische Element, daß diese Addition ausführen kann, heißt Exklusiv- Oder oder kurz EXOR-Glied. Sollen mehr als zwei Datenstellen binär addiert werden, so werden die Addierer in Form eines sog. Binärbaumes verschaltet. Ein Beispiel ist in Fig. 1 dargestellt. Es ist gezeigt, wie acht Eingangssignale E 1 bis E 8 zu einem Ausgangssignal D binär addiert werden. An den Kreuzungspunkten sind jeweils Addierer Ad 1 angeordnet. Für n Datenbits, also n-Eingangssignale benötigt man n - 1 Addierer, damit hat der Binärbaum eine Tiefe von m Stufen, wobei für m 2^m = n gilt. Die für die Ergebnisbildung benötigte Zeit bestimmt sich aus der Additionszeit eines Binäraddierers multipliziert mit der Tiefe des Binärbaumes. Z. B. benötigt ein Prüfbitgenerator für acht Datenbits E 1 bis E 8 sieben Addierer Ad 1 bis Ad 7, die nach drei Additionszeiten das Ergebnis D gebildet haben. In the simplest case, the check bits are found by modulo-2 addition of two binary positions. The logical element that this addition can carry out is called an exclusive or EXOR element. If more than two data points are to be added in binary form, the adders are interconnected in the form of a so-called binary tree. An example is shown in FIG. 1. It is shown how eight input signals E 1 to E 8 are added to an output signal D in binary form. Adders Ad 1 are arranged at the crossing points. For n data bits, i.e. n input signals, you need n - 1 adders, so that the binary tree has a depth of m steps, where m 2 means ^m = n . The time required for the result formation is determined from the addition time of a binary adder multiplied by the depth of the binary tree. For example, a test bit generator requires eight adders Ad 1 to Ad 7 for eight data bits E 1 to E 8 , which have formed the result D after three addition times.

Würde man zur Prüfbitberechnung Addierer verwenden, die drei Eingangssignale oder drei Datenbits addieren könnten, so würde sich ein ternäre Baum entsprechend Fig. 2 ergeben. Hier werden für n Datenbits INT (n/2) Addierer benötigt und der Ternärbaum hat eine Tiefe von m Stufen, wobei für m 3^m = n gilt. Sollen entsprechend Fig. 2 acht Datenbits oder Eingangssignale verknüpft werden, dann werden vier dreiwertige Addierer Ad 2 benötigt, die nach zwei Additionszeiten das Ergebnis D gebildet haben. Werden nur acht der neun vorhandenen Eingänge nach Fig. 2 benutzt, so kann der verbleibende Eingang zum Umschalten von Even/Odd-Parity-Bildung benutzt werden.If one were to use adders for the check bit calculation, which could add three input signals or three data bits, a ternary tree would result according to FIG. 2. Here, INT ( n / 2) adders are required for n data bits and the ternary tree has a depth of m steps, where m 3 means ^m = n . If eight data bits or input signals are to be linked according to FIG. 2, then four three-valued adders Ad 2 are required, which have formed the result D after two addition times. If only eight of the nine existing inputs according to FIG. 2 are used, the remaining input can be used to switch over even / odd parity formation.

Ternäre Bäume nach Fig. 2 haben somit Vorteile gegenüber binären Bäumen nach Fig. 1. Damit sich diese Vorteile auch praktisch anwenden lassen, müssen die dreiwertigen Addierer zwei Voraussetzungen erfüllen: Zum einen darf deren Addierzeit nicht sehr viel größer als die der zweiwertigen Addierer sein, zum anderen darf der Aufwand an Transistoren und damit der Flächenbedarf nicht sehr viel größer als bei den binären Addierern sein.Ternary trees according to FIG. 2 thus have advantages over binary trees according to FIG. 1. In order for these advantages to be practically applicable, the trivalent adders must meet two requirements: first, their addition time must not be very much longer than that of the bivalent adders on the other hand, the amount of transistors and thus the space requirement must not be much larger than with binary adders.

Die der Erfindung zugrunde liegende Aufgabe besteht deshalb darin, einen Modulo-2-Addierer zur Verknüpfung von drei Eingangssignalen anzugeben, der im Vergleich zu einem Modulo-2-Addierer für zwei Eingangssignale nur einen geringfügig höhere Additionszeit benötigt und dessen Bedarf an Transistoren im Vergleich zum Binäraddierer nicht sehr viel größer ist, so daß die Verknüpfung von einer größeren Anzahl von Eingangssignalen mit Hilfe der dreiwertigen Addierer im Vergleich zur Verknüpfung mit zweiwertigen Addierer günstiger ist.The object underlying the invention is therefore to use a modulo-2 adder Linking three input signals to indicate the Comparison to a modulo-2 adder for two input signals only requires a slightly longer addition time and its need for transistors in comparison to the binary adder is not very much larger, so the Linking a larger number of input signals with the help of the trivalent adder in comparison to link with bivalent adder is cheaper.

Diese Aufgabe wird bei einem Modulo-2-Addierer der eingangs angegebenen Art gemäß dem Kennzeichen des Patentanspruchs 1 gelöst. This task is the beginning of a modulo-2 adder specified type according to the characterizing part of patent claim 1 solved.

Die Anzahl der zur Realisierung des dreiwertigen Addierers benötigten Schaltelemente, z. B. n-Kanal oder p-Kanaltransistoren, wird dann verringert, wenn pro Schaltungsteil zwei in den Schaltungszweigen von demselben und gleichgepolten Eingangssignal angesteuerte Schaltelemente durch ein gemeinsames Schaltelement ersetzt werden. Sollen für die Schaltelemente des einen Schaltungsteiles nur Transistoren des einen Typs, für die Schaltelemente des anderen Schaltungsteiles Transistoren des anderen Schaltungstyps verwendet werden, dann müssen die Eingangssignale sowohl invertiert als nicht invertiert zugeführt werden. Dies kann dadurch umgangen werden, daß im ersten bzw. zweiten Schaltungsteil sowohl n-Kanal- als auch p-Kanaltransistoren als Schaltelemente verwendet werden. Die Addierer eignen sich besonders für CMOS- Gate-Arrays.The number of to realize the trivalent Adders required switching elements, e.g. B. n-channel or p-channel transistors, is reduced if per Circuit part two in the circuit branches of the same and polarized input signal driven switching elements be replaced by a common switching element. Should for the switching elements of a circuit part only transistors of one type, for the switching elements of the other circuit part transistors of the other Circuit type are used, then the input signals fed both inverted and non-inverted will. This can be avoided by the fact that in the first or second circuit part, both n-channel as well as p-channel transistors used as switching elements will. The adders are particularly suitable for CMOS Gate arrays.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Further developments of the invention result from the Subclaims.

Anhand von Ausführungsbeispielen, die in den Figuren dargestellt sind, wird die Erfindung weiter erläutert.Using exemplary embodiments in the figures are shown, the invention is further explained.

Es zeigen:Show it:

Fig. 1 einen bekannten Binärbaum für acht Eingangssignale und der Tiefe 3, Fig. 1 shows a known binary tree for eight input signals and the depth 3,

Fig. 2 einen bekannten Ternärbaum mit neun Eingangssignalen und der Tiefe 2, Fig. 2 shows a known Ternärbaum with nine input signals and the depth 2,

Fig. 3 ein erstes Ausführungsbeispiel des Modulo-2- Addierers für drei Eingangssignale, bei denen in einem Schaltungsteil nur Transistoren desselben Typs verwendet werden, Fig. 3 shows a first embodiment of the modulo-2 adder for three input signals, where only transistors of the same type are used in circuitry,

Fig. 4 eine Weiterbildung des Modulo-2-Addierers der Fig. 3 mit einer geringeren Anzahl von Transistoren, Fig. 4 shows a further development of the modulo-2 adder of Fig. 3 with a smaller number of transistors,

Fig. 5 einen Modulo-2-Addierer, bei dem Transistoren beider Kanaltypen in den Schaltungsteilen verwendet werden, Fig. 5 is a modulo-2 adder, both channel types are used in the circuit parts in the transistors,

Fig. 6 eine Weiterbildung des Modulo-2-Addierers nach Fig. 5, bei der die Anzahl der Transistoren verringert worden ist. FIG. 6 shows a further development of the modulo-2 adder according to FIG. 5, in which the number of transistors has been reduced.

Die Fig. 1 und 2 sind bereits oben erläutert worden. Fig. 1 zeigt die Verknüpfung von acht Eingangssignalen E 1 bis E 8 mit Hilfe von zweiwertigen Modulo-2-Addierern, Fig. 2 die Verknüpfung von neun Eingangssignalen E 1 bis E 9 mit Hilfe von dreiwertigen Modulo-2-Addierern. Der binäre Baum der Fig. 1 hat eine Tiefe von drei, und benötigt sieben zweiwertige Addierer Ad 1. Bei Verwendung von dreiwertigen Modulo-2-Addierern Ad 2 sind zur Verknüpfung von acht Eingangssignalen vier Addierer notwendig und der ternäre Baum hat eine Tiefe von 2. Figs. 1 and 2 have already been explained above. Fig. 1 shows the connection of eight input signals E 1 to E 8 with the aid of bivalent modulo-2 adders, Fig. 2, the combination of nine input signals E 1 to E 9 with the aid of trivalent modulo-2 adders. The binary tree of FIG. 1 has a depth of three and requires seven two-valued adders Ad 1 . When using three-valued modulo-2 adders Ad 2 , four adders are required to link eight input signals and the ternary tree has a depth of 2.

Die Realisierung der dreiwertigen Modulo-2-Addierer ist in den folgenden Fig. gezeigt. Nach Fig. 3 besteht der Addierer aus einem ersten Schaltungsteil Sc 1 und einem zweiten Schaltungsteil Sc 2. Der Schaltungsteil Sc 1 liegt zwischen einer festen Potential VDD und einem Ausgang D 1 des Addierers, der Schaltungsteil Sc 2 zwischen einem zweiten festen Potential VSS und dem Ausgang D 1 des Addierers. Mit Hilfe des ersten Schaltungsteiles Sc 1 wird das feste Potential VDD, das dem einen Binärwert entspricht, an den Ausgang D 1 gelegt, wenn die Modulo-2- Addition der Eingangssignale den einen Binärwert ergibt, z. B. dem Binärwert "1". Entsprechend schaltet der zweite Schaltungsteil Sc 2 das feste Potential VSS an den Ausgang D 1, das dem zweiten Binärwert "0" entspricht, wenn die Modulo-2-Addition der drei Eingangssignale den Binärwert "0" ergibt. Auf die Modulo-2-Addition von drei Eingangssignalen wird hier nicht weiter eingegangen, sie ist bekannt.The implementation of the trivalent modulo-2 adders is shown in the following figures. According to FIG. 3, the adder of a first circuit portion Sc 1 and Sc 2 a second circuit member. The circuit part Sc 1 lies between a fixed potential VDD and an output D 1 of the adder, the circuit part Sc 2 lies between a second fixed potential VSS and the output D 1 of the adder. With the help of the first circuit part Sc 1 , the fixed potential VDD , which corresponds to the one binary value, is applied to the output D 1 when the modulo-2 addition of the input signals gives the one binary value, e.g. B. the binary value "1". Accordingly, the second circuit part Sc 2 switches the fixed potential VSS to the output D 1 , which corresponds to the second binary value "0" when the modulo-2 addition of the three input signals results in the binary value "0". The modulo-2 addition of three input signals is not discussed further here, it is known.

Der erste Schaltungsteil Sc 1 besteht aus vier Schaltungszweigen Zw 1, Zw 2, Zw 3, Zw 4, die jeweils aus einer Serienschaltung aus drei Schaltelementen besteht. Jedes Eingangssignal A, B, C ist in jedem Schaltungszweig jeweils einem Schaltelement zugeordnet. Der Schaltungszweig Zw 1 besteht aus den Schaltelementen M 11, M 12, M 13, der Schaltungszweig Zw 2 aus den Schaltelementen M 11, M 14, M 15, der Schaltungszweig Zw 3 aus den Schaltelementen M 18, M 16, M 17 und der Schaltungszweig Zw 4 aus den Schaltelementen M 18, M 19, M 20. Als Schaltelemente sind p-Kanaltransistoren vorgesehen. Wie sich aus der Fig. 3 ergibt, enthalten die Schaltungszweige Zw 1 und Zw 2 bzw. Zw 3 und Zw 4 einen gemeinsamen Transistor M 11 bzw. M 18. Die Zusammenfassung ist nur deshalb möglich, weil in den Schaltungszweigen Zw 1, Zw 2, bzw. Zw 3 und Zw 4 ein Schaltelement enthalten wäre, das von demselben Eingangssignal in gleichgepolter Form (im Beispiel A) angesteuert wird. Dieses in beiden Zweigen Zw 1, Zw 2 bzw. Zw 3 und Zw 4 vorkommende Schaltelement kann damit durch ein gemeinsames Schaltelement ersetzt werden.The first circuit part Sc 1 consists of four circuit branches Zw 1 , Zw 2 , Zw 3 , Zw 4 , each of which consists of a series connection of three switching elements. Each input signal A, B, C is assigned to a switching element in each circuit branch. The circuit branch Zw 1 consists of the switching elements M 11 , M 12 , M 13 , the circuit branch Zw 2 from the switching elements M 11 , M 14 , M 15 , the circuit branch Zw 3 from the switching elements M 18 , M 16 , M 17 and the Circuit branch Zw 4 from the switching elements M 18 , M 19 , M 20 . P-channel transistors are provided as switching elements. As can be seen from FIG. 3, the circuit branches Zw 1 and Zw 2 or Zw 3 and Zw 4 contain a common transistor M 11 or M 18 . The summary is only possible because the circuit branches Zw 1 , Zw 2 , or Zw 3 and Zw 4 would contain a switching element that is driven by the same input signal in the same polarity (in example A ). This switching element occurring in both branches Zw 1 , Zw 2 or Zw 3 and Zw 4 can thus be replaced by a common switching element.

Der Aufbau des zweiten Schaltungsteiles Sc 2 entspricht dem des ersten Schaltungsteiles. Es sind wiederum vier Schaltungszweige Zw 5, Zw 6, Zw 7, Zw 8 vorgesehen, die jeweils aus einer Serienschaltung mit drei Schaltelementen bestehen. Jeweils ein Schaltelement pro Schaltungszweig Zw 5 bis Zw 8 ist einem der Eingangssignale A, B, C zugeordnet. Im Schaltungsteil Sc 2 bestehen die Schaltelemente aus n-Kanaltransistoren M 1 bis M 10. Auch hier ist die Schaltung dadurch etwas vereinfacht worden, daß pro Schaltungszweig Zw 5 und Zw 6 bzw. Zw 7 und Zw 8 jeweils ein gemeinsamer Transistor M 1 bzw. M 8 vorgesehen ist.The structure of the second circuit part Sc 2 corresponds to that of the first circuit part. Four circuit branches Zw 5 , Zw 6 , Zw 7 , Zw 8 are again provided, each consisting of a series connection with three switching elements. One switching element per circuit branch Zw 5 to Zw 8 is assigned to one of the input signals A, B, C. In the circuit part Sc 2 , the switching elements consist of n-channel transistors M 1 to M 10 . Here, too, the circuit has been somewhat simplified in that a common transistor M 1 and M 8 is provided for each circuit branch Zw 5 and Zw 6 or Zw 7 and Zw 8 .

Um die kapazitive Belastung des Ausganges D 1 klein zu halten und damit die Schaltzeit möglichst kurz zu halten, sind die gemeinsamen Transistoren M 11, M 18 oder M 1, M 8 am Ausgang D 1 angeschlossen. Mit diesen Transistoren wird durch das Eingangssignal A bzw. A′ eine Vorauswahl getroffen und eine Verzweigung in Unterzweige, die an den Transistoren M 11, M 18 bzw. M 1, M 8 angeschlossen sind, erreicht.In order to keep the capacitive load on the output D 1 small and thus keep the switching time as short as possible, the common transistors M 11 , M 18 or M 1 , M 8 are connected to the output D 1 . With these transistors, a pre-selection is made by the input signal A or A ' and branching into sub-branches connected to the transistors M 11 , M 18 or M 1 , M 8 is achieved.

Wie sich aus Fig. 3 ergibt, werden die Eingangssignale A, B, C sowohl in invertierter Form A-, B-, C- oder nicht invertierter Form den einzelnen Schaltelementen oder Transistoren zugeführt. Um aus den Eingangssignalen A, B, C invertierte Signale zu erreichen sind noch drei Inverter In 1 erforderlich.As can be seen from FIG. 3, the input signals A, B, C are fed to the individual switching elements or transistors both in inverted form A -, B -, C - or non-inverted form. In order to achieve inverted signals from the input signals A, B, C , three inverters In 1 are still required.

Es ist weiter zweckmäßig, am Ausgang D 1 einen weiteren Inverter In 2 anzuschließen, um eine Entkopplung zwischen dem Ausgang D 1 und dem Ausgang D 2 zu erreichen.It is further expedient to connect a further inverter 2, at the output of D 1, to achieve a decoupling between the output of D 1 and the output D. 2

Aus Fig. 3 ist zu ersehen, daß die Schaltungsteile Sc 1 und Sc 2 redundand sind. Die Redundanz kann dadurch verringert werden, daß gemäß Fig. 4 jeweils zwei von demselben gleichgepolten Eingangssignal angesteuerte Schaltelemente, oder Transistoren, in jeweils zwei Zweigen durch einen gemeinsamen Transistor ersetzt werden. Dies ist in Fig. 4 im Schaltungsteil Sc 1 die von dem Eingangssignal C bzw. C- angesteuerten Schaltungselemente Das heißt, im Vergleich zu Fig. 3 ist das Schaltelement M 13 und M 20 durch das Schaltelement M 13 und das Schaltelement M 17, M 14 durch das Schaltelement M 17 ersetzt worden. Entsprechendes gilt auch für den zweiten Schaltungsteil Sc 2. Auf diese Weise kann die Anzahl der Schaltelemente pro Schaltungsteil Sc weiter verringert werden.From Fig. 3 it can be seen that the circuit parts Sc 1 and Sc 2 are redundant. The redundancy can be reduced in that, according to FIG. 4, two switching elements, or transistors, which are driven by the same polarized input signal, or transistors, are replaced in two branches by a common transistor. In circuit part Sc 1 in FIG. 4, this is the circuit elements controlled by the input signal C or C. That is, in comparison to FIG. 3, the switching elements M 13 and M 20 by the switching element M 13 and the switching element M 17 , M 14 has been replaced by the switching element M 17 . The same applies to the second circuit part Sc 2 . In this way, the number of switching elements per circuit part Sc can be further reduced.

Während bei den Modulo-2-Addierern der Fig. 3 und der Fig. 4 im ersten Schaltungsteil Sc 1 nur p-Kanaltransistoren, im zweiten Schaltungsteil Sc 2 nur n-Kanaltransistoren verwendet werden und damit zur Ansteuerung der Transistoren Eingangssignale in invertierter und nichtinvertierter Form erforderlich sind, zeigen die Fig. 5 und 6 Modulo-2-Addierer, bei denen die Eingangssignale nicht in invertierter Form benötigt werden.While only p-channel transistors are used in the first circuit part Sc 1 in the modulo-2 adders of FIG. 3 and FIG. 4, only n-channel transistors are used in the second circuit part Sc 2 and thus input signals in inverted and non-inverted form for driving the transistors are required, FIGS. 5 and 6, the modulo-2 adder, in which the input signals are not required in inverted form.

Sie wird dadurch erreicht, daß im Schaltungsteil Sc 1 und dem Schaltungsteil Sc 2 n-Kanal- und p-Kanaltransistoren verwendet werden. Das heißt überall dort, wo in den Schaltungen gemäß Fig. 3 und Fig. 4 im Schaltungsteil Sc 1 die Eingangssignale invertiert zugeführt werden mußten, wird der p-Kanaltransistor durch einen n-Kanaltransistor ersetzt. Entsprechendes gilt für den Schaltungsteil Sc 2. Hier werden die Transistoren, bei denen in Fig. 3 und Fig. 4 invertierte Signale zugeführt werden, durch p-Kanaltransistoren ersetzt. Damit entfallen die Inverter In 1, die bei den Schaltungen gemäß Fig. 3 und Fig. 4 noch notwendig waren. Der sonstige Aufbau der Schaltungen gemäß Fig. 5 und Fig. 6 entsprechen denen der Fig. 3 und Fig. 4. Auch hier wird die Redundanz der Schaltungen dadurch verringert, daß in jeweils zwei Zweigen von demselben gleichgepolten Eingangssignal angesteuerte Schaltelemente durch ein gemeinsames Schaltelement ersetzt werden.It is achieved in that n-channel and p-channel transistors are used in the circuit part Sc 1 and the circuit part Sc 2 . That is, wherever the input signals had to be supplied inverted in the circuits shown in Fig. 3 and Fig. 4 in the circuit part SC 1, the p-channel transistor is replaced by an n-channel transistor. The same applies to the circuit part Sc 2 . Here, the transistors in which in Fig. 3 and Fig. 4 inverted signals are supplied, replaced with p-channel transistors. Thus, the inverter 1, which in the circuits shown in Fig. 3 and Fig were still necessary omitted. 4,. The other configuration of the circuits shown in FIG. 5 and FIG. 6 correspond to those of Fig. 3 and Fig. 4. Here again, the redundancy of the circuits is reduced by replacing in each of two branches of the same same polarity input signal controlled switching elements by a common switching element will.

Typische Schaltzeiten der Modulo-2-Addierer gemäß der Fig. 3 und 8 liegen zwischen 2,17 und 2,85 Nanosekunden. Die Schaltzeit eines Modulo-2-Addierers mit zwei Eingangssignalen ist in Vergleich 2.03 Nanosekunden. Die Realisierung von Binärbäumen bzw. Ternärbäumen mit Hilfe der Modulo-2-Addierer führt bei dreiwertigen Addierern somit zu günstigeren Schaltzeiten.Typical switching times of the modulo-2 adders according to FIGS. 3 and 8 are between 2.17 and 2.85 nanoseconds. The switching time of a modulo-2 adder with two input signals is 2.03 nanoseconds in comparison. The implementation of binary trees or ternary trees with the aid of the modulo-2 adders thus leads to more favorable switching times for trivalent adders.

Claims

1. Modulo-2 adder for linking three input signals ( A, B, C ) characterized by the following features:

- There is a first circuit part ( Sc 1 ) from four circuit branches ( Zw 1 , Zw 2 , Zw 3 , Zw 4 ) is provided, which are between a first fixed potential ( VDD ) and an output ( D 1 ) and the one Apply the binary value ("1") assigned to the output ( D 1 ) if the modulo-2 addition of the three input signals ( A, B, C ) results in one binary value ("1"),
- There is a second circuit part ( Sc 2 ) from four circuit branches ( Zw 5 , Zw 6 , Zw 7 , Zw 8 ) is provided, which are between a second fixed potential ( VSS ) and the output ( D 1 ) and the other Apply binary value ("0") to the output ( D 1 ) if the modulo-2 addition of the three input signals ( A, B, C ) results in the other binary value ("0"),
- Each circuit branch ( Zw ) is a series connection of three switching elements ( M ), one switching element per input signal.

2. Modulo-2 adder according to claim 1, characterized in that in the circuit branches ( Zw ) of a circuit part ( Sc ) two switching elements driven by the same polarized input signal are replaced by a first common switching element.

3. Modulo-2 adder according to claim 2, characterized in that from each common switching element ( M 1 , M 8 , M 11 , M 18 ) of each circuit part ( Sc ) two sub-branches with the switching elements assigned to the other two input signals, and that in each of these sub-branches two further switching elements driven by the same polarized input signal are replaced by a second common switching element.

4. Modulo-2 adder according to one of the preceding claims, characterized in that the switching elements of the first circuit part ( Sc 1 ) are only p-channel transistors, the switching elements of the second circuit part ( Sc 2 ) are only n-channel transistors to which the input signals are inverted or not inverted.

5. modulo-2 adder according to one of claims 1 to 3, characterized in that in both circuit parts ( Sc 1 , Sc 2 ) as switching elements, both p-channel transistors and n-channel transistors are arranged such that only non-inverted or only inverted input signals are required for linking.

6. Modulo-2 adder according to one of the preceding claims, characterized in that an inverter ( In 2 ) is arranged at the output.