DE3539544A1

DE3539544A1 - Bistable memory cell

Info

Publication number: DE3539544A1
Application number: DE19853539544
Authority: DE
Inventors: David Reuben Reuveni
Original assignee: Eurosil Electronic GmbH
Current assignee: Conti Temic Microelectronic GmbH
Priority date: 1985-11-07
Filing date: 1985-11-07
Publication date: 1987-05-14
Also published as: DE3539544C2

Abstract

In the case of a bistable memory cell, preferably of integrated technology, having two switching branches (T1, T3; T2, T4) which can be connected in parallel with each other to a first potential (V1) or a reference potential (Vo) and are diagonally connected, in each case contain at least one switch element which can be driven in accordance with an item of information to be stored and at which in each case an output signal can be picked off, the two switching branches (T1, T3; T2, T4) can be connected to a second potential (V2), different from the first potential (V1), and the output terminals (Q1, Q2) of the two switching branches (T1, T3; T2, T4) can in each case be connected to the second potential (V2) in accordance with the item of information to be stored when the first potential (V1) is applied to the switching branches (T1, T3; T2, T4). <IMAGE>

Description

Die Erfindung betrifft eine bistabile Speicherzelle in vorzugsweise integrierter Technik mit zwei zueinander parallel an ein erstes Potential bzw. ein Bezugspotential anschaltbaren und über Kreuz verbundenen, jeweils mindestens ein entsprechend einer zu speichernden Information ansteuerbares Schalterelement enthaltenden Schaltzweigen, an denen jeweils ein Ausgangssignal abgreifbar ist.The invention preferably relates to a bistable memory cell integrated technology with two parallel to each other connectable to a first potential or a reference potential and connected crosswise, at least one each accordingly controllable information to be stored Switch element containing switch branches, each of which an output signal can be tapped.

Die bistabile Speicherzelle ist eine der wichtigsten Grundschaltungen der Digitaltechnik und kann dadurch, daß sie zwei stabile Schaltzustände hat, jeweils die Information 1 oder 0 speichern. Zum Umschalten ist ein Tastimpuls erforderlich, der der Speicherzelle an einem Setz- bzw. Rücksetzeingang zuzuführen ist. Der Setz- und der Rücksetzeingang bilden mit dem jeweiligen Schaltzweig ein konjunktives oder ein disjunktives Verknüpfungsglied, wobei die gegenseitige Kreuzverbindung vom Ausgang des einen zum zweiten Eingang des anderen Verknüpfungsgliedes führt. Dieses Schaltungsprinzip bistabiler Schaltungen ist in vielen Variationen bekannt.The bistable memory cell is one of the most important basic circuits of digital technology and can by that has two stable switching states, information 1 or save 0. A key pulse is required to switch, that of the memory cell at a set or reset input is to be fed. The set and reset input form a conjunctive with the respective switching branch or a disjunctive link, the mutual Cross connection from the exit of one to the second Input of the other link leads. This Circuit principle of bistable circuits is in many variations known.

Bistabile Speicherzellen können gespeicherte Informationen mit dem Spannungspegel abgeben, den sie beim Einschreiben hatten. Es gibt jedoch auch Fälle, in denen gespeicherte Informationen mit einem anderen Pegel ausgelesen werden sollen. Dies ist beispielsweise beim Übergang zwischen zwei in unterschiedlicher Technologie aufgebauten Schaltungsteilen erforderlich, so z. B. zwischen TTL- und ECL-Schaltungen oder auch zwischen MOS-Schaltungen und Schaltungen, die zu einer der Standard-Logikfamilien gehören. Bisher hat man hierzu besondere Pegelumsetzer verwendet, die eine logische Verknüpfungsschaltung enthalten, an die unterschiedlich hohe Betriebsspannungen, bezogen auf ein und dasselbe Massesystem, angeschaltet sind und die somit an ihrem Ausgang Signale mit einem gegenüber dem Eingang entsprechend geänderten Spannungspegel abgeben können.Bistable memory cells can store information with the voltage level that they gave when registered had. However, there are also cases where saved Information with a different level can be read out should. This is, for example, the transition between two circuit components built in different technology required, e.g. B. between TTL and ECL circuits or even between mos circuits and circuits that too belong to one of the standard logic families. So far you have For this purpose special level converters are used, which have a logical Linking circuit included to the different high operating voltages, related to one and the same mass system, are switched on and thus at their output Signals with a correspondingly modified one compared to the input Can deliver voltage level.

Insbesondere bei Anwendung der integrierten Schaltungstechnik macht sich der Aufwand besonderer Schaltungsanordnungen zur Pegelumsetzung zwischen bistabilen Speicherzellen und den ihnen nachgeordneten Schaltungen nachteilig bemerkbar, denn die Zahl verwendeter Grundschaltungen bestimmt bei vorgegebener Packungsdichte die Größe der integrierten Schaltung, deren Verkleinerung aber laufend angestrebt wird.Especially when using integrated circuit technology makes the effort of special circuit arrangements for level conversion between bistable memory cells and the circuits downstream of them, because the number of basic circuits used determines for a given packing density, the size of the integrated Circuit, the reduction of which is continuously sought.

Es ist Aufgabe der Erfindung, eine bistabile Speicherzelle anzugeben, die so aufgebaut ist, daß sie die Funktionen der Speicherung und auch der Pegelumsetzung enthält, so daß dadurch ein besonderer, der Speicherzelle nachzuschaltender Pegelumsetzer überflüssig wird.It is an object of the invention to provide a bistable memory cell specify which is constructed so that it functions as Storage and level conversion contains, so that a special one that follows the memory cell Level converter becomes superfluous.

Diese Aufgabe wird für eine bistabile Speicherzelle eingangs genannter Art erfindungsgemäß dadurch gelöst, daß die beiden Schaltzweige an ein zweites, zum ersten unterschiedliches Potential anschaltbar sind und daß die Ausgangsanschlüsse der beiden Schaltzweige entsprechend der zu speichernden Information jeweils mit dem zweiten Potential beschaltbar sind, wenn das erste Potential an den Schaltzweigen liegt. This task is started for a bistable memory cell mentioned type according to the invention solved in that the two switching branches to a second, different from the first Potential can be switched and that the output connections of the two switching branches according to the one to be saved Information can be connected to the second potential are when the first potential at the switching branches lies.

Die Erfindung geht von der Überlegung aus, daß man den Schaltzustand einer bistabilen Schaltung durch Einprägen eines gewünschten Ausgangspotentials am jeweiligen Ausgangsanschluß bestimmen kann, wenn gleichzeitig die beiden Stromzweige der bistabilen Speicherzelle mit einem geringeren Eingangspotential beschaltet sind und für beide Potentiale ein und dasselbe Bezugspotential gilt. Dann ist es möglich, eine zu speichernde Information mit einem Eingangspegel zuzuführen, der der Differenz der beiden Potentiale entspricht, während der Ausgangspegel die Differenz des Ausgangspotentials gegenüber Bezugspotential ist. Wenn die bistabile Speicherzelle auf diese Weise in einen ihrer beiden möglichen Schaltzustände gebracht ist, so wird dieser also unter Abgabe eines hohen Ausgangspegels beibehalten, obwohl die Ansteuerung, also das Einschreiben, mit einem niedrigeren Eingangspegel erfolgt ist. Somit erübrigt sich ein besonderer Pegelumsetzer.The invention is based on the consideration that one Switching state of a bistable circuit by impressing a desired output potential at the respective output connection can determine if the two at the same time Current branches of the bistable memory cell with a smaller one Input potential are connected and for both potentials one and the same reference potential applies. Then it is possible to store information with an input level which is the difference between the two potentials corresponds, while the output level is the difference of the output potential compared to reference potential. If the bistable Memory cell this way into either of them possible switching states is brought, so this is maintaining a high output level, though the control, i.e. the registered mail, with a lower one Input level has occurred. So there is no need special level converter.

Die Speicherzelle ist vorteilhaft derart aufgebaut, daß die Ausgangsanschlüsse jeweils über ein weiteres Schalterelement mit dem zweiten Potential beschaltbar sind und daß eine gegensinnige Steuerung der weiteren Schalterelemente durch die jeweils zu speichernde Information erfolgt. Bei dieser Weiterbildung sind also außer den Schaltelementen für die bistabile Speicherzelle nur zwei weitere Schalterelemente erforderlich, über die das zweite Potential jeweils informationsabhängig einem der Ausgangsanschlüsse eingeprägt wird. Dieser zusätzliche Aufwand ist wesentlich geringer als der für einen besonderen Pegelumsetzer erforderliche Aufwand. Gleichzeitig wird durch die gegensinnige Steuerung der weiteren Schalterelemente gewährleistet, daß jeweils nur eines der beiden Schalterelemente leitend gesteuert wird, so daß das zweite Potential zuverlässig nur einem der beiden Ausgangsanschlüsse eingeprägt wird. The memory cell is advantageously constructed such that the output connections each via a further switch element can be connected to the second potential and that an opposite control of the other switch elements by the information to be stored. At this training are so in addition to the switching elements only two further switch elements for the bistable memory cell required over which the second potential each one of the output connections depending on information is impressed. This additional effort is essential less than that required for a special level converter Expenditure. At the same time, the opposite Control of the other switch elements ensures that only one of the two switch elements is controlled to be conductive is so that the second potential is reliable only one of the two output connections is impressed.

Diese letztere Funktion wird vorteilhaft dadurch verwirklicht, daß das erste der beiden Schalterelemente durch das jeweils an den Schaltzweigen liegende erste Potential und das zweite durch informationsabhängige Anschaltung an das erste Potential leitend steuerbar ist. Diese Weiterbildung ermöglicht einen schaltungstechnisch sehr einfachen Aufbau, denn das erste Schalterelement muß an seinem Steuereingang lediglich mit den beiden Schaltzweigen verbunden werden, während das zweite Schalterelement an seinem Steuereingang mit dem Anschluß des ersten Schalterelements zu verbinden ist, der informationsabhängig mit dem ersten bzw. dem zweiten Potential versorgt wird.This latter function is advantageously achieved by that the first of the two switch elements by the first potential and each lying on the switching branches the second by information-dependent connection to the first potential is controllable. This training enables a very simple circuit design, because the first switch element must be at its control input can only be connected to the two switching branches, while the second switch element at its control input to connect to the terminal of the first switch element is the information-dependent with the first or the second Potential is supplied.

In der vorstehend beschriebenen Weiterbildung der Erfindung ist vorteilhaft gleichsinnig mit dem ersten Schalterelement ein drittes Schalterelement leitend steuerbar, das mit dem zweiten Schalterelement in Reihe geschaltet ist. Hierdurch wird erreicht, daß das zweite Schalterelement über das dritte Schalterelement dauernd mit dem zweiten Potential verbunden sein kann, wenn es an seinem Steuereingang durch den informationsmäßigen Wechsel zwischen dem ersten und dem zweiten Potential leitend gesteuert bzw. gesperrt wird.In the development of the invention described above is advantageously in the same direction as the first switch element a third switch element controllable, the is connected in series with the second switch element. This ensures that the second switch element continuously with the second via the third switch element Potential can be connected when it is at its control input through the informational change between the first and the second potential controlled or blocked becomes.

Ein Ausführungsbeispiel der Erfindung wird im folgenden unter Bezugnahme auf die Zeichnung näher erläutert. Darin zeigt:An embodiment of the invention is as follows explained in more detail with reference to the drawing. In this shows:

Fig. 1 eine bistabile Speicherzelle in MOS-Technik und Fig. 1 is a bistable memory cell in MOS technology and

Fig. 2 Signalverläufe in der Speicherzelle nach Fig. 1. Fig. 2 waveforms in the memory cell of FIG. 1.

In Fig. 1 ist eine bistabile Speicherzelle dargestellt, die aus zwei parallelen Schaltzweigen besteht, in denen jeweils zwei MOS-Transistoren T 1, T 3 bzw. T 2, T 4 in Reihenschaltung angeordnet sind. Jeder Schaltzweig bildet bekanntlich einen Inverter, da die Transistoren T 1 und T 2 p-Kanal-Transistoren und die Transistoren T 3 und T 4 n-Kanal-Transistoren sind. Im Hinblick auf die Reihenschaltung zueinander komplementärer Transistoren T 1, T 3 bzw. T 2, T 4 ist die in Fig. 1 gezeigte Speicherzelle in CMOS-Technik aufgebaut und kann vorteilhaft in dieser Technik monolithisch integriert werden. Wie für bistabile Schaltungen in CMOS-Technik bekannt, sind die Gateelektroden der Transistoren T 1 und T 3 mit dem Verbindungspunkt der Transistoren T 2 und T 4 verbunden, der den Ausgangsanschluß Q 2 der bistabilen Speicherzelle bildet. In gleicher Weise sind die Gateelektroden der Transistoren T 2 und T 4 mit dem Verbindungspunkt der Transistoren T 1 und T 3 verbunden, der den Ausgangsanschluß Q 1 der bistabilen Speicherzelle bildet.In Fig. 1 a bistable memory cell is shown, the parallel switching of two branches is in each of which two MOS transistors T 1, T 3 and T 2, T 4 are arranged in series. As is known, each switching branch forms an inverter, since the transistors T 1 and T 2 are p- channel transistors and the transistors T 3 and T 4 are n- channel transistors. With regard to the series connection of transistors T 1 , T 3 and T 2 , T 4 which are complementary to one another, the memory cell shown in FIG. 1 is constructed using CMOS technology and can advantageously be integrated monolithically in this technology. As is known for bistable circuits in CMOS technology, the gate electrodes of transistors T 1 and T 3 are connected to the connection point of transistors T 2 and T 4 , which forms the output terminal Q 2 of the bistable memory cell. In the same way, the gate electrodes of transistors T 2 and T 4 are connected to the connection point of transistors T 1 and T 3 , which forms the output terminal Q 1 of the bistable memory cell.

Das Bezugspotential der bistabilen Speicherzelle ist das Potential Vo. An dem Verbindungspunkt der Sourceanschlüsse der beiden Transistoren T 1 und T 2, der mit C bezeichnet ist, können Taktimpulse zugeführt werden, deren Impulsamplitude durch zwei noch zu beschreibende Potentialwerte V 1 und V 2 bestimmt ist.The reference potential of the bistable memory cell is the potential Vo . At the connection point of the source connections of the two transistors T 1 and T 2 , which is denoted by C , clock pulses can be supplied, the pulse amplitude of which is determined by two potential values V 1 and V 2 to be described.

Die beiden Ausgangsanschlüsse Q 1 und Q 2 sind mit den Drainanschlüssen zweier p-Kanal-Transistoren T 5 und T 6 verbunden. Der Sourceanschluß des Transistors T 5 bildet einen Dateneingang D, dem zu speichernde Datenimpulse zugeführt werden können, deren Amplitude durch die Potentiale V 1 und V 2 bestimmt ist. Der Dateneingang D ist außerdem mit der Gateelektrode des Transistors T 6 verbunden. Mit dem Transistor T 6 ist ein weiterer p-Kanal-Transistor T 7 in Reihe geschaltet, dessen Sourceanschluß fest mit dem Potential V 2 verbunden ist und dessen Gateelektrode gemeinsam mit der Gateelektrode des Transistors T 5 an die beiden Schaltzweige der bistabilen Speicherzelle bzw. an den Takteingang C gelegt ist.The two output connections Q 1 and Q 2 are connected to the drain connections of two p- channel transistors T 5 and T 6 . The source terminal of the transistor T 5 forms a data input D , to which data pulses to be stored can be supplied, the amplitude of which is determined by the potentials V 1 and V 2 . The data input D is also connected to the gate electrode of the transistor T 6 . Another p- channel transistor T 7 is connected in series with the transistor T 6 , the source connection of which is firmly connected to the potential V 2 and the gate electrode of which together with the gate electrode of the transistor T 5 is connected to the two switching branches of the bistable memory cell or to the clock input C is set.

Im folgenden wird die Arbeitsweise der in Fig. 1 gezeigten Speicherzelle unter Bezugnahme auf die in Fig. 2 dargestellten Signalverläufe beschrieben, die dort entsprechend den Schaltungspunkten bezeichnet sind, an denen sie in Fig. 1 auftreten und einen beispielsweisen Fall der Ansteuerung bzw. Funktion der bistabilen Speicherzelle verdeutlichen.The operation of the memory cell shown in FIG. 1 is described below with reference to the signal profiles shown in FIG. 2, which are designated there according to the circuit points at which they occur in FIG. 1 and an example of the control or function of the clarify bistable memory cell.

Die in Fig. 2 gezeigten Signalverläufe haben Impulsamplituden, die entweder durch die Potentiale V 1 und V 2 oder aber durch die Potentiale Vo und V 2 bestimmt sind. So haben die Signalverläufe C und D einen anderen Signalpegel als die Signalverläufe Q 1 und Q 2, wodurch die mit der Speicherzelle mögliche Pegelumsetzung ersichtlich wird. Fig. 2 zeigt, daß die Potentialdifferenz V 2-V 1 kleiner als die Potentialdifferenz V 2-Vo ist. Setzt man diese Relationen voraus, so ergibt sich für die Speicherzelle nach Fig. 1 die folgende Arbeitsweise:The signal profiles shown in FIG. 2 have pulse amplitudes which are determined either by the potentials V 1 and V 2 or by the potentials Vo and V 2 . Thus, the signal profiles C and D have a different signal level than the signal profiles Q 1 and Q 2 , as a result of which the level conversion possible with the memory cell is evident. Fig. 2 shows that the potential difference V 2 - V 1 is smaller than the potential difference V 2 - Vo . Assuming these relations, the following mode of operation results for the memory cell according to FIG. 1:

Zum Zeitpunkt t 1 befindet sich der Ausgangsanschluß Q 1 auf dem Bezugspotential Vo. Die Transistoren T 3 und T 2 sind leitend und die Transistoren T 1 und T 4 gesperrt. Entsprechend hat der Ausgangsanschluß Q 2 dann das Potential V 2, welches ihm über den Takteingang C zugeführt wird. Dieser Schaltzustand der bistabilen Speicherzelle ist dem Fachmann geläufig. Wird dem Dateneingang D dann ein Datenimpuls zugeführt, wie er in Fig. 2 bei D als Ansteuerbeispiel gezeigt ist, und nimmt der Takteingang C das Potential V 1 an, so wird der Transistor T 5 zum Zeitpunkt t 2 durch die dann an ihm herrschenden Potentialverhältnisse leitend gesteuert, wodurch das Potential V 2 zum Zeitpunkt t 3 am Ausgangsanschluß Q 1 auftritt. Gleichzeitig werden die Transistoren T 2 und T 3 gesperrt und die Transistoren T 1 und T 4 leitend gesteuert. Der Übergang von dem Potential Vo zum Potential V 2 am Ausgangsanschluß Q 1 erfolgt dabei stufenartig über einen Zwischenzustand, dessen Dauer durch die Impulslänge des in Fig. 2 bei C gezeigten Signals bestimmt wird. Die Höhe des Potentials während dieser Zeit ist bestimmt durch die Spannungsteilung zwischen den Transistoren T 1 und T 5, die beide leitend geschaltet sind. Eine Besonderheit dieser Schaltfolge ist, daß die Impulslänge des Signals C und der elektrische Widerstand der Transistoren T 1 und T 5so zu wählen sind, daß eine zuverlässige Funktion ohne unnötig hohen Stromverbrauch gewährleistet ist. Gleichzeitig liegt das Potential V 1 an der Gateelektrode des Transistors T 7, so daß dieser leitend ist. Der Transistor T 6 kann aber das Potential V 2 nicht auf den Ausgangsanschluß Q 2 schalten, weil er infolge des Potentials V 2 an seiner Gateelektrode noch gesperrt ist. Erst wenn der Datenimpuls D beendet ist und am Dateneingang D wieder das Potential V 1 herrscht und zum Zeitpunkt t 4 am Takteingang C das Potential V 1 auftritt, sind beide Transistoren T 6 und T 7 leitend, wodurch der Ausgangsanschluß Q 2 analog der vorstehend für den Ausgangsanschluß Q 1 beschriebenen Weise von dem Bezugspotential Vo auf das Potential V 2 geführt wird, während der Ausgangsanschluß Q 1 von dem bis zu diesem Zeitpunkt vorherrschenden Potential V 2 auf das Bezugspotential Vo umgeschaltet wird. Die Einstellung des Zwischenzustands erfolgt am Ausgangsanschluß Q 2, jedoch über die Transistoren T 2, T 6 und T 7. At time t 1 , the output terminal Q 1 is at the reference potential Vo . The transistors T 3 and T 2 are conductive and the transistors T 1 and T 4 are blocked. Accordingly, the output terminal Q 2 then has the potential V 2 , which is fed to it via the clock input C. This switching state of the bistable memory cell is familiar to the person skilled in the art. If the data input D is then supplied with a data pulse, as shown in FIG. 2 for D as a control example, and the clock input C assumes the potential V 1 , the transistor T 5 becomes at time t 2 by the potential conditions then prevailing at it Conductively controlled, whereby the potential V 2 occurs at time t 3 at the output terminal Q 1 . At the same time, transistors T 2 and T 3 are blocked and transistors T 1 and T 4 are turned on . The transition from the potential Vo to the potential V 2 at the output connection Q 1 takes place stepwise via an intermediate state, the duration of which is determined by the pulse length of the signal shown at C in FIG. 2. The level of the potential during this time is determined by the voltage division between the transistors T 1 and T 5 , both of which are turned on. A special feature of this switching sequence is that the pulse length of the signal C and the electrical resistance of the transistors T 1 and T 5 are to be selected so that reliable operation is ensured without unnecessarily high power consumption. At the same time, the potential V 1 is at the gate electrode of the transistor T 7 , so that it is conductive. The transistor T 6 , however, cannot switch the potential V 2 to the output terminal Q 2 because it is still blocked due to the potential V 2 at its gate electrode. Only when the data pulse D has ended and the potential V 1 prevails again at the data input D and the potential V 1 occurs at the time t 4 at the clock input C , are both transistors T 6 and T 7 conductive, as a result of which the output terminal Q 2 is analogous to that for above the output terminal Q 1 is described from the reference potential Vo to the potential V 2 , while the output terminal Q 1 is switched from the prevailing potential V 2 to the reference potential Vo . The intermediate state is set at the output terminal Q 2 , but via the transistors T 2 , T 6 and T 7 .

Wenn das Taktsignal C nach einer Umschaltung der beschriebenen Art wieder den Potentialwert V 2 annimmt, so bleibt der jeweils eingenommene stabile Schaltzustand erhalten, bis das Taktsignal C erneut den Potentialwert V 1 annimmt und dabei ein Datenimpuls am Dateneingang D auftritt. Die Vorgänge, die dazu führen, daß die in Fig. 1 gezeigte bistabile Speicherzelle abhängig von dem jeweils am Dateneingang D herrschenden Potential den einen bzw. den anderen bistabilen Zustand einnimmt, sind dem Fachmann hinreichend bekannt.If the clock signal C again assumes the potential value V 2 after a switchover of the type described, the stable switching state assumed in each case is maintained until the clock signal C again assumes the potential value V 1 and a data pulse occurs at the data input D. The processes which result in the bistable memory cell shown in FIG. 1 assuming one or the other bistable state depending on the potential prevailing at the data input D are sufficiently known to the person skilled in the art.

Es ist darauf hinzuweisen, daß der Transistor T 7 die Aufgabe erfüllt, das Potential V 2 von dem Transistor T 6 fernzuhalten, solange dieses Potential V 2 über den Takteingang C an der bistabilen Speicherzelle liegt und dadurch deren jeweiligen Schaltzustand festhält. Der Transistor T 7 ist nicht unbedingt erforderlich. Der Transistor T 6 könnte nämlich auch anderweitig zum jeweils erforderlichen Zeitpunkt leitend gesteuert werden, solange gewährleistet ist, daß er gegensinnig zum Transistor T 5 arbeitet. Die bei dem Ausführungsbeispiel verwirklichte Schaltung ist aber besonders einfach und zeichnet sich durch erhöhte Betriebssicherheit aus. Ein Vorteil der Verwendung des Transistors T 7 in Reihenschaltung mit dem Transistor T 6 besteht darin, daß bei einem System, das aus mehreren Speicherzellen der in Fig. 1 gezeigten Art besteht, nur ein einziger Transistor T 7 vorgesehen sein kann, der allen Transistoren T 6 der bistabilen Speicherzellen gemeinsam vorgeschaltet ist. Dies ermöglicht eine weitere Verringerung des Flächenbedarfs einer monolithisch integrierten Schaltung.It should be noted that the transistor T 7 fulfills the task of keeping the potential V 2 away from the transistor T 6 , as long as this potential V 2 is connected to the bistable memory cell via the clock input C and thereby retains its respective switching state. The transistor T 7 is not absolutely necessary. The transistor T 6 could in fact be otherwise controlled at the time required, as long as it is ensured that it works in the opposite direction to the transistor T 5 . However, the circuit implemented in the exemplary embodiment is particularly simple and is distinguished by increased operational reliability. An advantage of using the transistor T 7 in series with the transistor T 6 is that in a system consisting of a plurality of memory cells of the type shown in FIG. 1, only a single transistor T 7 can be provided, which all transistors T 6 of the bistable memory cells is connected upstream together. This enables a further reduction in the area requirement of a monolithically integrated circuit.

Claims

1. A bistable memory cell in preferably integrated technology with two switching branches which can be connected in parallel to one another to a first potential or a reference potential and cross-connected and each contain at least one switch element which can be controlled in accordance with an item of information to be stored and from which an output signal can be tapped, characterized in that that the two switching branches ( T 1 , T 3 ; T 2 , T 4 ) can be connected to a second potential ( V 2 ) different from the first ( V 1 ) and that the output connections ( Q 1 , Q 2 ) of the two switching branches ( T 1 , T 3 ; T 2 , T 4 ) can be connected to the second potential ( V 2 ) in accordance with the information to be stored if the first potential ( V 1 ) at the switching branches ( T 1 , T 3 ; T 2 , T 4 ).

2. Memory cell according to claim 1, characterized in that the output connections ( Q 1 , Q 2 ) can each be connected to the second potential ( V 2 ) via a further ( T 5 , T 6 ) switch element and that an opposite control of the further switch elements ( T 5 , T 6 ) by the information to be stored.

3. The memory cell of claim 2, characterized in that the first (T 5) of the two switching elements (T 5, T 6) by each of the switching branches (T 1, T 3; T 2, T 4) first opposite potential ( V 1 ) and the second ( T 6 ) can be conductively controlled by information-dependent connection to the first potential ( V 1 ).

4. Memory cell according to claim 3, characterized in that in the same direction with the first switch element ( T 5 ), a third switch element ( T 7 ) can be controlled, which is connected in series with the second switch element ( T 6 ).

5. Bistable circuit according to one of the preceding claims, characterized in that the two switching branches ( T 1 , T 3 ; T 2 , T 4 ) are each formed by the series connection of two complementary MOS switching transistors and that as further switch elements ( T 5 , T 6 , T 7 ) MOS switching transistors corresponding line type are provided.

6. Integrated circuit arrangement with several bistable Circuits according to claim 4 or 5, characterized in that that a single third Switch element common to several bistable circuits assigned.