DE3539472C1

DE3539472C1 - Circuit arrangement to evaluate the vertical synchronisation information from the synchronisation signal part of an FBAS (colour video) or BAS (video) signal of various television standards

Info

Publication number: DE3539472C1
Application number: DE19853539472
Authority: DE
Inventors: Friedrich Dipl-Ing Gierlinger; Arthur Dipl-Ing Heller; Alfred Schaumberger
Original assignee: Institut fuer Rundfunktechnik GmbH
Current assignee: Institut fuer Rundfunktechnik GmbH
Priority date: 1985-11-07
Filing date: 1985-11-07
Publication date: 1987-07-02

Abstract

To evaluate the vertical synchronisation information from the synchronisation signal part of FBAS or BAS signals with varying line duration and/or picture frequency and/or equalising pulse configuration, by detecting the time area of the pre-equalising, main equalising and post-equalising pulses contained in the synchronisation signal part, a signal which characterises the approximate time position of the vertical synchronisation information is generated and fed to a gate circuit. The gate circuit is formed so that, during the first state of the output signal of a detector circuit, it transmits the supplied synchronisation signal part to the clock input of a shift register, and, during the second state of the output signal of the detector circuit, it blocks it. The special binary information at the parallel data inputs of the shift register is selected so that, when the loaded special information is read according to the gated synchronisation signal part which is fed to the clock input, a vertical synchronisation pulse is synthesised at the shift register output.

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung gemäß dem Oberbegriff des Anspruchs 1. Eine derartige Schaltungsanordnung ist aus der EP-01 43 504 A2 bekannt.The invention relates to a circuit arrangement according to the preamble of claim 1. Such Circuit arrangement is known from EP-01 43 504 A2.

Üblicherweise wird der Vertikalsynchronimpuls durch Schwellwertdetektion des integrierten zusammengesetzten Synchronsignalanteils des FBAS- oder BAS-Signals gewonnen (Rudolf Mäusl, "Fernsehtechnik von der Kamera zum Bild schirm", Ausgabe 1981, S. 20/21).The vertical sync pulse is usually through Threshold detection of the integrated composite Synchronous signal portion of the CVBS or BAS signal obtained (Rudolf Mäusl, "TV technology from camera to picture screen ", edition 1981, p. 20/21).

Bei diesem Verfahren wirken sich die Zeitkonstanten des Integrationsgliedes auf die Stabilität und auf die Lage des abgeleiteten Vertikalsynchronimpulses aus. Bei großer Integrationszeitkonstante werden zwar Stör größen wie Rauschen weitgehend unterdrückt, doch weicht die zeitliche Lage des abgeleiteten Vertikalsynchron impulses weiter von der O_v-Flanke ab als bei kleiner Zeitkonstante. Bei kleiner Zeitkonstante wird zwar die zeitliche Lage näher an der O_v-Flanke liegen, doch ist die zeitliche Lage und die Impulsbreite des abge leiteten Vertikalsynchronimpulses stärker durch Stör signale beeinflußt. Außerdem ist dieses Verfahren nicht ohne weiteres auf automatische Adaption an unterschied liche Fernsehnormen erweiterbar.With this method, the time constants of the integration element affect the stability and the position of the derived vertical sync pulse. With a large integration time constant, disturbance variables such as noise are largely suppressed, but the temporal position of the derived vertical synchronizing pulse deviates further from the O _v flank than with a small time constant. With a small time constant, the temporal position will be closer to the O _v flank, but the temporal position and the pulse width of the derived vertical synchronizing pulse will be influenced more strongly by interference signals. In addition, this method cannot be easily expanded to automatic adaptation to different television standards.

Zur Beseitigung dieser Störempfindlichkeit ist es be kannt (EP-01 43 504 A2), den zeitlichen Abstand der Impul se des Synchronsignalgemisches zu detektieren und hieraus auf die ungefähre Lage des Vertikalsynchron impulses zu schließen. Hierzu werden die Vor-, Haupt- und Nachtrabantenimpulse mit Hilfe einer Unterdrückungs schaltung aus dem Synchronsignalgemisch entfernt und durch den Ruhezustand des Synchronsignalgemisches er setzt. Während der Dauer der Vortrabantenimpulse wird die zeitliche Lage des Vertikalsynchronimpulses durch einen Zähler ermittelt und das resultierende Zähler signal mit Hilfe einer aus mehreren hintereinander an geordneten Logikelementen bestehenden Logikschaltung ausgewertet. Da jede Logikschaltung eine Laufzeitver zögerung verursacht, wird die zeitliche Lage des de tektierten Vertikalsynchronimpulses gegenüber der O_v-Flanke um die Gesamtlaufzeit der Logikelemente be trächtlich verzögert. Darüber ist auch bei dieser be kannten Schaltungsanordnung eine automatische Adaption an unterschiedliche Fernsehnormen nicht möglich.To eliminate this sensitivity to interference, it is known (EP-01 43 504 A2) to detect the time interval between the pulses of the synchronous signal mixture and to conclude from this the approximate position of the vertical synchronous pulse. For this purpose, the pre-, main- and post-satellite pulses are removed from the sync signal mixture with the aid of a suppression circuit and replaced by the idle state of the sync signal mixture. During the duration of the pre-satellite pulses, the temporal position of the vertical sync pulse is determined by a counter and the resulting counter signal is evaluated with the aid of a logic circuit consisting of several logic elements arranged one behind the other. Since each logic circuit causes a delay time delay, the temporal position of the detected vertical sync pulse compared to the O _v edge is significantly delayed by the total delay time of the logic elements. In addition, an automatic adaptation to different television standards is not possible with this known circuit arrangement.

Demgegenüber besteht die Aufgabe der Erfindung darin, bei einer Schaltungsanordnung der eingangs erwähnten Art die zeitliche Zuordnung des erzeugten Vertikal synchronimpulses zur O_v-Flanke zu verbessern und eine automatische Anpassung an Fernsehsignale mit unter schiedlicher Zeilendauer und/oder Bildfrequenz und/oder Trabantenkonfiguration zu ermöglichen.In contrast, the object of the invention is to improve the timing of the generated vertical synchronizing pulse to the O _v flank in a circuit arrangement of the type mentioned and to enable automatic adaptation to television signals with different line duration and / or frame rate and / or satellite configuration.

Diese Aufgabe wird erfindungsgemäß durch die kennzeich nenden Merkmale des Patentanspruchs 1 gelöst.This object is inventively characterized by nenden features of claim 1 solved.

Die Erfindung wird anhand der Zeichnungen näher er läutert. Es zeigt: The invention is based on the drawings, he purifies. It shows:

Fig. 1 ein Schaltbild einer Ausführungsform der erfindungsgemäßen Schaltungsanord nung; Fig. 1 is a circuit diagram of an embodiment of the circuit arrangement according to the invention;

Fig. 2 den ausschnittsweisen Zeitverlauf eines abgetrennten Synchronsignals eines FBAS- bzw. BAS-Signals, und Fig. 2 shows the fragmentary time course of a separated synchronous signal of a CVBS or BAS signal, and

Fig. 2a bis 7 die Zeitverläufe verschiedener, in dem Schaltbild nach Fig. 1 auftreten der Signale. FIGS. 2a to 7, the timings of various occur in the circuit diagram of FIG. 1 of the signals.

Die in Fig. 1 gezeigte Schaltungsanordnung syntheti siert ein Vertikalsynchronsignal aus einem in Fig. 2 veranschaulichten S-Synchronsignal. Sie umfaßt eine PLL-Schaltung 70, zwei digital steuerbare Monoflops 10, 20, ein D-Flip-Flop 30, eine Torschaltung 40, ein Schie beregister 50, einen Johnsonzähler 110, einen Zwischen speicher 120 und ein D-Flip-Flop 130. Die PLL-Schaltung 70 erhält an ihrem Eingang 71 das S-Synchronsignal (Fig. 2) und erzeugt an ihrem Ausgang 72 eine konti nuierliche zum S-Synchronsignal phasenverkoppelte und und zur Eingangshorizontalfrequenz frequenzproportionale Schwingung, dessen Periodendauer kleiner sein muß als der Unterschied zwischen der Impulsdauer des H-Synchron impulses und der Periodendauer eines Vor- oder Nachtra bantenimpulses. Fig. 2 deutet diese Schwingung an, die als Zeitbasisreferenzsignal 73 für die beiden digital steuerbaren Monoflops 10 und 20 dient. Das erste digi tal steuerbare Monoflop 10 ist negativ flankengesteuert sowie nachtriggerbar und wird vom S-Synchronsignal am Eingang 11 angesteuert. Eine spezielle Ausführungsform kann zum Beispiel ein programmierbarer Abwärtszähler sein, der mit der negativen Flanke geladen wird, mit den am Zeitbasiseingang 14 zur Verfügung gestellten Takt bis zum Erreichen des Wertes 0 abwärts zählt und mit dem Erreichen des Wertes 0 seinen Ausgangszustand am Ausgang 12 so ändert, daß das in Fig. 3 dargestellte Signal entsteht. Die einzuladenden Daten müssen nur für eine Fernsehnorm errechnet werden und hängen von der gewählten Frequenz der Zeitbasis (Fig. 2a) ab. Da die Frequenz des Zeitbasisreferenzsignals 73 bei Varia tion der Frequenz des S-Synchronsignals mitgezogen wird, ändert sich damit auch die Zeit zwischen dem Laden des Zählers und dem Erreichen des Wertes 0. Dadurch wird die Anpassung an unterschiedliche Horizontalfrequenzen bei verschiedenen Fernsehnormen erreicht. Das zweite digital steuerbare Monoflop 20 arbeitet nach dem gleichen Prinzip wie oben beschrieben. Die parallel zu ladenden Daten müssen so gewählt werden, daß in Abhängigkeit von der Frequenz des Zeitbasisreferenzsignals 73 die Zeit dauer zwischen dem Laden der parallelen Daten und dem Erreichen des Wertes 0 kleiner ist als die Impulsbreite eines "H"-Synchronimpulses und größer ist als die Impuls breite eines Trabantenimpulses. Fig. 4 zeigt den zeit lichen Verlauf des Ausgangssignals am Ausgang 22 des di gital steuerbaren Monoflops 20. Dieses Ausgangssignal wird dem Clockeingang 31 des D-Flip-Flop 30 zugeführt, an dessen D-Eingang 32 ebenfalls das S-Synchronsignal (Fig. 2) angelegt wird. Das D-Flip-Flop 30 ist positiv flankengetriggert und tastet den Zustand des Eingangs signals (S-Synchronsignal) ab, den es zur Zeit einer positiven Flanke antrifft. Diesen Logikpegel hält es bis zur nächsten positiven Flanke. In Fig. 5 ist das Ausgangssignal des D-Flip-Flop 30 dargestellt; man er kennt, daß nur während der Vor- und Nachtrabanten ein logischer High-Pegel vorhanden ist. Das Ausgangssignal des D-Flip-Flop 30 wird dem einen Eingang der Torschal tung 40 zugeführt, deren zweiter Eingang mit dem an kommenden S-Synchronsignal (Fig. 2) beaufschlagt wird. Am Ausgang der als NAND-Glied ausgebildeten Torschaltung 40 erhält man das in Fig. 6 dargestellte Signal, welches zur Zeit der Vor- und Nachtrabantenimpulse Impulse lie fert, die mit dem S-Synchronanteil (Fig. 2) zeitgleich sind. Diese Impulse werden auf den Clockeingang 52 des Schieberegisters 50 gegeben, das auf die positive Flanke anspricht. Gleichzeitig wird mit dem in Fig. 6 dargestellten Signal ein Johnsonzähler 110, der als Zählschaltung mit Decoder arbeitet, an seinem Zählein gang 111 beaufschlagt. Sein Rücksetzeingang 112 erhält das Ausgangssignal (Fig. 3) der Trabantenunterdrückungs schaltung, so daß mit jedem negativen Impuls der Fig. 3 der Johnsonzähler 110 rückgesetzt wird. Das Ergebnis des Zählvorgangs des Johnsonzählers 110 steht am Ausgang 113 zur Verfügung. Um ein Durchlaufen der Werte zu ver meiden, ist der Zwischenspeicher 120, der am Eingang das Ergebnis des Zählvorgangs angeboten bekommt, so beschaltet, daß er nur während der Zeit der Haupttra bantenimpulse, d.h. in der Zeit beginnend mit der Vor derflanke des ersten Haupttrabantenimpulses und endend mit der Rückflanke des letzten Haupttrabantenimpulses einen Übernahmeimpuls erhält. Da dieser Impuls zweck mäßiger Weise kurz sein sollte und zeitlich richtig an der abfallenden Flanke des in Fig. 5 gezeigten Signals liegt, kann er durch Differenzieren des Signals der Fig. 5 gewonnen werden. Da aber ein zweiter Impuls an der negativen Flanke in Fig. 5 nach den Nachtrabanten impulsen entstehen würde (Fig. 5a), muß dieser unter drückt werden. Das benötigte Torsignal kann z.B. mit einem D-Flip-Flop 130 gewonnen werden, wenn man dessen Rücksetzeingang 131 mit dem Signal der Fig. 3 so beauf schlagt, daß das Flip-Flop 130 mit jedem negativen Impuls der Fig. 3 rückgesetzt wird und dessen Q-Ausgang 135 mit dem D-Dateneingang 133 verbindet (Toggel-Betriebs art). Am Takteingang 132 wird das Flip-Flop 130 mit dem Signal der Fig. 5 so bedient, daß es mit jeder posi tiven Flanke den Eingangszustand am D-Eingang 133 auf den Q-Ausgang überträgt. Man erhält so am Ausgang 134 das in Fig. 5b dargestellt Signal, das auf den einen Eingang einer Torschaltung 140 gegeben wird und bewirkt, daß nur der erste Impuls des am zweiten Eingang der Torschaltung 140 anliegenden Signals der Fig. 5a durchgelassen wird. Am Ausgang der Torschaltung 140 entsteht das Signal der Fig. 5c, das dem Zwischenspeicher so zugeführt wird, daß dieser zum Zeitpunkt des Impulses gemäß Fig. 5c an seinem Eingang 122 stehende Ergebnis der Zählschaltung auf den Ausgang 123 überträgt und an den Eingang 51 des Schieberegisters 50 weitergibt. Diese am Eingang 51 des Schieberegisters 50 benötigten und in den Ansprüchen als "spezielle Information" bezeichneten Daten passen sich automatisch an die sich ggfs. vari ierende Anzahl der Vortrabanten des Signals in Fig. 2 an. Der Ladesteuereingang 53 des Schieberegisters 50 ist mit dem Ausgang 12 des ersten Monoflop 10 verbunden und erhält somit das in Fig. 3 dargestellte Signal. Mit jeder positiven Flanke dieses Signals übernimmt das Schieberegister 50 die Daten, welche am Paralleleingang angelegt sind. Während der Zeit der "H"-Synchronsignale (Fig. 2) wird mit jedem "H"-Synchronimpuls das Schiebe register 50 geladen. Da jedoch während dieser Zeit der Schiebetakt (Clockimpulse) fehlt, werden die Daten vom parallelen Dateneingang nicht am seriellen Ausgang auftreten. Während der Zeit der Vor-, Haupt- und Nach trabantenimpulse erscheint am Ladesteuereingang keine positive Flanke mehr. Das Schieberegister 50 ist mit der letzten positiven Flanke vor den Trabanten geladen worden. Während der Vor- und Nachtrabantenimpulse er scheint nun am Clockeingang 52 des Schieberegisters 50 ein Schiebetakt, der die Daten des parallelen und seriellen Eingangs zum seriellen Ausgang 54 schiebt. Da während der Zeit der Haupttrabantenimpulse am Schieberegister 50 kein Schiebetakt anliegt, wird während dieser Zeit das Schieberegister 50 den Aus gangszustand haben, den es mit dem letzten Schiebetakt erhalten hat. Da der Schiebetakt zeitsynchron mit dem S-Synchronsignal (Fig. 2) am Eingang ist, wird auch das Ausgangssignal zeitsynchron mit den horizontalfre quenten Übergängen des Eingangssignals sein. Das Daten muster am parallelen Eingang 51, das mit Hilfe der Trabantenzählschaltung gewonnen wird, ist so gewählt, daß nach dem Ausschieben durch das Schieberegister 50, während der Zeit der Haupttrabantenimpulse ein anderer logischer Pegel anliegt als während der übrigen Zeit. In Fig. 7 ist das gewünschte V-Synchronsignal gezeigt, das zeitsynchron zur O_v-Flanke des Eingangssignals ist, sich an unterschiedliche Fernsehnormen automatisch anpaßt, und am seriellen Ausgang 54 des Schieberegisters 50 zur Verfügung steht.The circuit arrangement shown in FIG. 1 synthesizes a vertical synchronizing signal from an S synchronizing signal illustrated in FIG. 2. It comprises a PLL circuit 70 , two digitally controllable monoflops 10 , 20 , a D flip-flop 30 , a gate circuit 40 , a shift register 50 , a Johnson counter 110 , a buffer 120 and a D flip-flop 130 . The PLL circuit 70 receives at its input 71 the S-synchronous signal ( FIG. 2) and generates at its output 72 a continuous phase-coupled to the S-synchronous signal and frequency-proportional to the input horizontal frequency, the period of which must be less than the difference between the Pulse duration of the H-sync pulse and the period of a pre or post-pulse pulse. Fig. 2, this vibration indicates that as the time base reference signal 73 digitally controllable for the two monostable multivibrators 10 and 20 is used. The first digitally controllable monoflop 10 is negative edge-controlled and retriggerable and is controlled by the S-synchronous signal at input 11 . A special embodiment can be, for example, a programmable down counter, which is loaded with the negative edge, counts down with the clock provided at the time base input 14 until the value 0 is reached, and changes its output state at the output 12 when the value 0 is reached that the signal shown in Fig. 3 arises. The data to be loaded only have to be calculated for a television standard and depend on the selected frequency of the time base ( FIG. 2a). Since the frequency of the time base reference signal 73 is pulled along with the variation of the frequency of the S synchronous signal, the time between the loading of the counter and the reaching of the value 0 thus also changes. As a result, the adaptation to different horizontal frequencies is achieved with different television standards. The second digitally controllable monoflop 20 works on the same principle as described above. The data to be loaded in parallel must be selected so that, depending on the frequency of the time base reference signal 73, the time between loading the parallel data and reaching the value 0 is less than the pulse width of an "H" sync pulse and greater than that Pulse width of a satellite pulse. Fig. 4 shows the time course of the output signal at the output 22 of the digitally controllable monoflop 20th This output signal is supplied to the clock input 31 of the D flip-flop 30 , to whose D input 32 the S synchronizing signal ( FIG. 2) is also applied. The D flip-flop 30 is positive edge triggered and samples the state of the input signal (S synchronous signal), which it encounters at the time of a positive edge. It holds this logic level until the next positive edge. In FIG. 5, the output signal of the D flip-flop 30 is shown; you know that a logical high level is only present during the pre- and night-time satellites. The output signal of the D flip-flop 30 is fed to one input of the gate circuit 40 , the second input of which is supplied with the incoming S synchronization signal ( FIG. 2). At the output of the gate circuit 40 designed as a NAND gate, the signal shown in FIG. 6 is obtained, which at the time of the pre-and post-satellite pulses produces pulses which are simultaneous with the S-synchronous component ( FIG. 2). These pulses are applied to the clock input 52 of the shift register 50 , which responds to the positive edge. At the same time with the signal shown in Fig. 6, a Johnson counter 110 , which works as a counting circuit with decoder, is applied to its counting input 111 . Its reset input 112 receives the output signal ( FIG. 3) of the satellite suppression circuit, so that the Johnson counter 110 is reset with each negative pulse of FIG. 3. The result of the counting process of Johnson counter 110 is available at output 113 . In order to avoid running through the values, the buffer memory 120 , which receives the result of the counting process at the input, is connected in such a way that it only works during the time of the main tracing pulse pulses, that is, in the time beginning with the leading edge of the first main satellite pulse and receives a takeover pulse ending with the trailing edge of the last main satellite pulse. Since this pulse should expediently be short and be at the right time on the falling edge of the signal shown in FIG. 5, it can be obtained by differentiating the signal of FIG. 5. But since a second pulse on the negative edge in Fig. 5 would arise after the night satellite ( Fig. 5a), this must be suppressed. The required gate signal can be obtained, for example, with a D flip-flop 130 if one resets its reset input 131 with the signal of FIG. 3 so that the flip-flop 130 is reset with each negative pulse of FIG. 3 and its Q output 135 connects to the D data input 133 (toggle mode). At the clock input 132 , the flip-flop 130 is operated with the signal of FIG. 5 so that it transfers the input state at the D input 133 to the Q output with each positive edge. In this way, the signal shown in FIG. 5b is obtained at the output 134, which signal is applied to one input of a gate circuit 140 and has the effect that only the first pulse of the signal of FIG. 5a present at the second input of the gate circuit 140 is passed. At the output of the gate circuit 140 , the signal of FIG. 5c arises, which is fed to the buffer memory in such a way that at the time of the pulse according to FIG. 5c, the result of the counting circuit at its input 122 is transmitted to the output 123 and to the input 51 of the shift register 50 passes. These data required at the input 51 of the shift register 50 and referred to in the claims as "special information" automatically adapt to the possibly varying number of pre-satellites of the signal in FIG. 2. The charge control input 53 of the shift register 50 is connected to the output 12 of the first monoflop 10 and thus receives the signal shown in FIG. 3. With each positive edge of this signal, the shift register 50 takes over the data which are applied to the parallel input. During the time of the "H" sync signals ( Fig. 2), the shift register 50 is loaded with each "H" sync pulse. However, since the shift pulse (clock pulse) is missing during this time, the data from the parallel data input will not appear at the serial output. During the time of the pre-, main- and post-satellite pulses, there is no longer a positive edge at the charge control input. The shift register 50 has been loaded with the last positive edge in front of the satellites. During the pre- and post-satellite pulses, a shift clock now appears at the clock input 52 of the shift register 50 , which shifts the data of the parallel and serial input to the serial output 54 . Since during the time of the main satellite pulses on the shift register 50 there is no shift clock, during this time the shift register 50 will have the initial state which it received with the last shift clock. Since the shift clock is synchronized with the S-synchronous signal ( Fig. 2) at the input, the output signal will also be synchronized with the horizontal frequency transitions of the input signal. The data pattern at the parallel input 51 , which is obtained with the help of the satellite counting circuit, is chosen so that after being shifted out by the shift register 50 , a different logic level is present during the time of the main satellite pulses than during the rest of the time. In Fig. 7, the desired V-sync signal is shown, the time-synchronized to _v O flank was of the input signal is automatically adapts to different television standards, and the shift register 50 is available on the serial output 54.

Claims

1. Circuit arrangement for evaluating the vertical synchronous information from the synchronizing signal component of CVBS or BAS signals with different line duration and / or frame rate and / or satellite configuration, whereby by detecting the time range contained in the synchronizing signal component contained pre, main and post-satellite pulses the approximate time position of the vertical synchronizing information characterizing signal is generated and fed to a gate circuit, with a tra bantenimpuls suppressing circuit, which removes the pre-, main- and post-satellite pulses from the synchronous signal component supplied at its input or from a signal derived therefrom and by the idle state of the synchronous signal component replaced, characterized by the following features:

a) a PLL circuit ( 70 ), which is acted upon at its input ( 71 ) with the synchronous signal component of a CVBS or BAS signal ( FIG. 2) and which has a continuous synchronous signal component at the output ( 72 ) ( FIG. 2) phase-coupled and frequency-proportional to the horizontal frequency generated oscillation ( Fig. 2a), the periods of which are smaller than the difference between the pulse width of a pre-satellite pulse and the pulse width of an "H" synchronous pulse and as a time base reference signal 73 both a satellite pulse suppression circuit ( 10 ) and a detector circuit ( 60 ) is fed;
b) a shift register ( 50 ), the loading control input ( 53 ) of which is connected to the output ( 12 ) of the satellite pulse suppression circuit ( 10 ) and at whose parallel data inputs ( 51 ) a special binary information is applied;
c) a detector circuit ( 60 ), which evaluates the supplied sync signal component in such a way that, starting in the time range of the pre-satellite pulses, but at the latest with the trailing edge of the last pre-satellite pulse, and ending in the time range of the main satellite, but at the latest with the trailing edge of the first Hauptababantenimpes, a first output state is generated, and that during the remaining duration of the main satellite pulses and the remaining duration of the remaining components of the sync signal portion, a second output state is generated;
d) such a design of the gate circuit ( 40 ) that it during the first state of the output signal from the detector circuit ( 60 ) carries the synchronization signal portion to be fed to a clock input ( 52 ) of the shift register ( 50 ) and during the second state of the output signal the detector circuit ( 60 ) blocks, the special binary information at the parallel data inputs of the shift register being selected such that when reading out the loaded special information according to the clocked input ( 52 ) fed, gated synchronous signal component ( Fig. 6) a Ver tikalsynchronimpuls ( Fig. 7) at the shift register output ( 54 ) is synthesized, and
e) a pre-satellite counting circuit ( 100 ), which is reset with an H-sync pulse ( Fig. 2) or a da derived from pulse ( Fig. 3), which also at the input ( 111 ) as the gated sync signal portion ( Fig. 6) receives counting pulses and the count result of the pulses counted during the time of the pre-satellite until the presence of the result of the next counting cycle results cached and passed on as special information to the shift register.

2. Circuit arrangement according to claim 1, characterized in that a digitally controllable retrigger bar monoflop ( 19 ) is used as the satellite suppression circuit ( 10 ), the trigger input ( 13 ) is opened with the sync signal component that it is on the leading edges ( Fig. 2) of the synchronous signal component reacts and at the time base input ( 14 ) the time base reference signal ( 73 ) is applied, the effective metastable time of the digitally controllable monoflop ( 19 ) is proportional to the time base reference signal ( 73 ) and is selected such that only by the im Synchronous signal portion contained pre-, main- and post-edge pulses an uninterrupted retriggering takes place, whereas in the time range of the H-sync pulses ( Fig. 2) there is a tipping back into the rest position.

3. Circuit arrangement according to claim 1, characterized in that the detector circuit ( 60 ) has the following de features:

a) a digitally controllable monoflop ( 20 ), at whose time base input ( 24 ) the time base reference signal ( 73 ) is applied and the trigger input ( 21 ) is acted upon with the sync signal component that it on the front edges ( Fig. 2) of the sync signal component responds, and its effective metastable time to the time base reference signal ( 73 ) proportional, but in any case is smaller than the pulse width of an "H" sync pulse and larger than the pulse width of a satellite pulse, and
b) a D flip-flop ( 30 ), whose clock input ( 31 ) is so opened with the output signal of the monoflop ( 20 ) that with the edge indicating the expiration of the metastable time, the state at the D input ( 32 ) of the D flip-flop ( 30 ) is passed on to the output ( 33 ).

4. Circuit arrangement according to claim 1, characterized in that the pre-satellite counting circuit ( 100 ) has the following features:

a) a Johnson counter ( 110 ), which works as a counting circuit with decoder and receives the gated signal ( FIG. 6) at its input ( 111 ) as pulses to be counted, its reset input ( 112 ) receiving the output signal ( FIG. 3) of the Traban Suppression circuit ( 10 ) is supplied so that the Johnson counter ( 110 ) is reset only in the time domain of the "H" synchronous pulses, and
b) an intermediate memory ( 120 ), the input ( 122 ) of which is supplied with the signals of the output ( 113 ) of the Johnson counter ( 110 ), and which is connected to the charging control input ( 121 ) only during the time between the O _v edge and the end of the Main satellite pulses receive a single takeover pulse ( Fig. 5c), which causes a transmission of the data pattern at the input ( 121 ) to the output ( 123 ).