DE3532380A1

DE3532380A1 - Monolithically integrated semiconductor arrangement

Info

Publication number: DE3532380A1
Application number: DE19853532380
Authority: DE
Inventors: Gerhard Dipl Phys Conzelmann; Marcella Dipl Ing Klimo; Karl Nagel
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1985-09-11
Filing date: 1985-09-11
Publication date: 1987-03-12

Abstract

A monolithically integrated semiconductor arrangement is proposed having a pnp power transistor whose collector is not connected to earth. In consequence, the semiconductor arrangement is particularly suitable for switching loads in motor vehicles. <IMAGE>

Description

State of the art

Die Erfindung geht aus von einer monolithisch integrierten Halbleiteranordnung nach der Gattung des Hauptanspruches.The invention is based on a monolithically integrated Semiconductor arrangement according to the preamble of the main claim.

In Kraftfahrzeugen ist der Minuspol der Batterie im all gemeinen mit der Fahrzeugmasse verbunden. Um die Rücklei tung zu sparen liegen die meisten Verbraucher mit einem Pol ebenfalls an der Fahrzeugmasse. Sollen diese Verbrau cher anstelle eines Schalters oder Relais mit einem bipo laren Transistor geschaltet werden, so ist wegen des ge forderten geringen Spannungsabfalls am Transistor ein pnp-Transistor erforderlich. In der bekannten monoli thisch integrierten Technik lassen sich pnp-Transistoren entweder isoliert als Lateral-Transistoren oder nicht isoliert als Substrat-Transistoren herstellen. Lateral- Transistoren benötigen für die geforderten Ströme extrem große Chipflächen. Substrat-Leistungstransistoren haben ihren Kollektor am an Masse liegenden Substrat, der Kol lektor ist also nicht frei zugänglich. The negative pole of the battery is in space in motor vehicles generally connected to the vehicle mass. About the return Most consumers have one saving Pol also on the vehicle mass. Should this consume cher instead of a switch or relay with a bipo laren transistor are switched because of the ge demanded a low voltage drop across the transistor pnp transistor required. In the well-known monoli technically integrated technology can be used pnp transistors either isolated as lateral transistors or not produce isolated as substrate transistors. Lateral Transistors extremely need for the required currents large chip areas. Have substrate power transistors their collector on the grounded substrate, the Kol lector is therefore not freely accessible.

Aus den Druckschriften "Smart-power technology ushers in era of logic and power on a single chip", Electronics 31.5.1984, und sind zwar vertikale pnp-Transistoren mit einem durch eine Sperrschicht isolierenden p⁺-Buried Layer bekannt, aus prozeßtechnischen Gründen lassen sich die Leitfähigkeitswerte dieser Buried Layer jedoch nicht beliebig steigern.From the publications "Smart-power technology ushers in era of logic and power on a single chip ", electronics May 31, 1984, and are vertical pnp transistors with a p⁺-buried insulating by a barrier layer Layer known, for process reasons however, the conductivity values of these buried layers are not increase arbitrarily.

Advantages of the invention

Die erfindungsgemäße monolithisch integrierte Halbleiter anordnung mit den kennzeichnenden Merkmalen des Hauptan spruches hat demgegenüber den Vorteil, daß erstmals ein monolithisch integrierter pnp-Leistungstransistor mit frei zugänglichem Kollektor auf dem gleichen Substrat wie die Ansteuerschaltung integrierbar ist. Hierzu wird das Kollektorpotential im Bereich des pnp-Leistungs transistors isoliert, es stellt sich also ein floatendes Potential ein.The monolithically integrated semiconductor according to the invention arrangement with the characteristic features of the main an In contrast, saying has the advantage that for the first time monolithically integrated pnp power transistor with freely accessible collector on the same substrate how the control circuit can be integrated. This will the collector potential in the area of pnp performance transistor isolated, so there is a floating Potential.

In den Unteransprüchen sind besonders vorteilhafte und die Erfindung weiterbildende Ausgestaltungen angegeben. So läßt sich das Substrat außerhalb des pnp-Leistungs transistors besonders vorteilhaft mittels einer von oben kontaktierten Diffusionsschicht auf Massepotential anbinden, wodurch diese Diffusionsschicht gleichzeitig zu einer Potentialbarriere für die umliegenden Schal tungsteile wird. Damit können auf Schwankungen des Substratpotentials empfindliche Teile direkt neben dem pnp-Leistungstransistor angeordnet werden. Gleichzeitig kann die Barriere zur Durchführung dotierter Zonen als Untertunnelungen oder zur Unterbringung von Kompo nenten der Halbleiteranordnung eine oder mehrere Unter brechungen aufweisen, ohne daß dadurch der Barriere effekt zunichte gemacht wird. Eine besonders gute Iso lierung des Substrat im Bereich des pnp-Leistungstransi stors wird dadurch erreicht, daß eine isolierende Schicht zwischen der Rückseitenmetallisierung und dem Substrat eingebracht wird. Die isolierende Schicht kann im Plasma verfahren direkt auf das Substrat als Oxid- bzw. Nitrid schicht abgeschieden werden.In the subclaims are particularly advantageous and Refinements of the invention specified. So the substrate can be out of pnp performance transistor particularly advantageously by means of one of Diffusion layer contacted above to ground potential tie up, causing this diffusion layer at the same time to a potential barrier for the surrounding scarf parts. This allows fluctuations in the Sensitive parts directly next to the substrate potential pnp power transistor can be arranged. At the same time can be the barrier to passing doped zones as underground tunnels or to accommodate compos Components of the semiconductor arrangement one or more sub have refractions without the barrier effect is nullified. A particularly good iso the substrate in the area of the pnp power transmission Stors is achieved in that an insulating layer between the backside metallization and the substrate is introduced. The insulating layer can be in the plasma process directly on the substrate as oxide or nitride layer to be deposited.

drawing

Ein bevorzugtes Ausführungsbeispiel der Erfindung ist der Zeichnung dargestellt und in der nachfolgenden Be schreibung näher erläutert. DieA preferred embodiment of the invention is shown in the drawing and in the following Be spelling explained in more detail. The

Fig. 1 zeigt ein Prin zipschaltbild einer Leistungsendstufe mit einem pnp- Leistungstransistor zur Schaltung einer induktiven Last; Fig. 1 shows a prin zip circuit diagram of a power output stage with a pnp power transistor for switching an inductive load;

Fig. 2 zeigt in einem Querschnitt einen Teil seiner Struktur; Fig. 2 shows a part of its structure in a cross section;

Fig. 3 zeigt eine Aufsicht auf die Struktur. Fig. 3 shows a plan view of the structure.

Description of the embodiment

In Fig. 1 ist ein pnp-Leistungstransistor 1 mit seinem Kollektor an eine induktive Last 2 angeschlossen. Paral lel zur induktiven Last ist eine Freilaufdiode 3 geschal tet, deren Anode mit dem Emitter eines npn-Steuertransi stors 4 verbunden ist. Der Kollektor führt über einen Kol lektorbahnwiderstand 44 zur Basis des pnp-Leistungstrans istors 1. Parallel zur induktiven Last 2 und der Freilauf diode 3 ist ein zusätzlicher Substratwiderstand 8 dar gestellt. Die gesamte Schaltungsanordnung wird von einer Ansteuerungschaltung 9 betrieben, die hierfür an die Basis des Ansteuertransistors 4 geschaltet ist. Der Emit ter des pnp-Leistungstransistors 1 und die Ansteuerschal tung 9 sind an eine positive Versorgungsspannungsklemme 6 angeschlossen. Die Masse der Schaltung wird durch eine Ver sorgungsspannungsklemme 5 dargestellt. In Fig. 1, a pnp power transistor 1 is connected with its collector to an inductive load 2 . In parallel to the inductive load, a free-wheeling diode 3 is switched, the anode of which is connected to the emitter of an npn control transistor 4 . The collector leads via a collector conductor resistor 44 to the base of the pnp power transistor 1 . Parallel to the inductive load 2 and the freewheeling diode 3 , an additional substrate resistor 8 is provided. The entire circuit arrangement is operated by a control circuit 9 , which is connected to the base of the control transistor 4 for this purpose. The emit ter of the pnp power transistor 1 and the control circuit 9 are connected to a positive supply voltage terminal 6 . The mass of the circuit is represented by a supply voltage terminal 5 Ver.

In Fig. 2 ist mit 70 das schwach p-dotierte Substrat dargestellt, auf das eine n-dotierte Epitaxie 710 abge schieden wurde. Zwischen Substrat 70 und Epitaxie 710 sind weiterhin ein n-dotierter Buried Layer 711 und ein p-dotierter Buried Layer 712 dargestellt. Mit 72 ist eine bekannte Isolierungsdiffusion bezeichnet, die einer seits als Potentialbarriere für umliegende Schaltungs teile, andererseits aber auch als Kollektoranschluß des pnp-Leistungstransistors 1 bildet. Eine tiefe n-Diffu sion 73 dient zum Anschluß des n-dotierten Buried Layers. Ferner sind eine p-dotierte Basisdiffusion 74 und eine n-dotierte Emitterdiffusion 75 dargestellt. Zur Verein fachung der Darstellung sind weitere implantierte oder diffundierte Zonen hier nicht dargestellt, da sie für das Verständnis des Ausführungsbeispieles belanglos sind.In FIG. 2, the weakly p-doped substrate is shown at 70, to which an n-doped epitaxial abge 710 was eliminated. An n-doped buried layer 711 and a p-doped buried layer 712 are also shown between substrate 70 and epitaxy 710 . With 72 a known insulation diffusion is designated, the one hand as a potential barrier for surrounding circuit parts, but on the other hand also forms as a collector terminal of the pnp power transistor 1 . A deep n-diffusion 73 serves to connect the n-doped buried layer. A p-doped base diffusion 74 and an n-doped emitter diffusion 75 are also shown. To simplify the illustration, further implanted or diffused zones are not shown here, since they are irrelevant for understanding the exemplary embodiment.

Zur Isolierung und Passivierung der integrierten Halb leiteranordnung ist eine Oxidschicht 76 aufgetragen, auf das und zwischen das ein Metallisierungsnetzwerk 77 gelegt ist, das die elektrisch leitenden Anschlußver bindungen der einzelnen Halbleiterelemente der inte grierten Halbleiteranordnung bildet. Die Rückseite des Substrates ist im Bereich des pnp-Leistungstransistors mit einer hochohmigen Isolierschicht 78 belegt, auf das eine elektrisch leitfähige und lötfähige Metalli sierung 79 gelegt ist.To isolate and passivate the integrated semiconductor arrangement, an oxide layer 76 is applied, onto and between which a metallization network 77 is placed, which forms the electrically conductive connection connections of the individual semiconductor elements of the integrated semiconductor arrangement. The back of the substrate is in the area of the pnp power transistor with a high-resistance insulating layer 78 , on which an electrically conductive and solderable metallization 79 is placed.

Ein mit 8 bezeichneter Substratabschnitt bildet den gleich bezeichneten Substratwiderstand in Fig. 1. Er ist be stimmt durch die geometrischen Daten dieses Abschnittes und den spezifischen Widerstand des Substrates, der vor zugsweise größer ist als 15 Ohm/cm.A substrate section denoted by 8 forms the substrate resistor of the same designation in FIG. 1. It is determined by the geometric data of this section and the specific resistance of the substrate, which is preferably greater than 15 ohms / cm.

Durch die zwischen der Rückseitenmetallisierung 79 und dem Substrat 70 liegende Isolierschicht 78 wird verhindert, daß sich parallel zu dem Substratwiderstnd 8 unter der Kol lektorfläche des pnp-Transistors 1 ein weiterer extrem nie derohmiger parasitärer Widerstand ausbildet. Bei hinreichend hochohmigem Substrat ist unter Umständen bereits die sich zwischen der Aluminiummetallisierung und dem Substrat aus bildende Metall-Halbleiter-Sperrschicht hinreichend hoch ohmig. Sind bei großflächigen pnp-Transistoren 1 die Ver lustwiderstände zu niederohmig, so können andere Zwischen schichten, wie etwa Oxide oder Nitride des Substratmaterials herangezogen werden.Due to the lying between the backside metallization 79 and the substrate 70 insulating layer 78 is prevented from that parallel to the substrate resistor 8 below the Kol lector surface of the pnp transistor 1 forms a further extremely never derm parasitic resistance. If the substrate has a sufficiently high resistance, the metal-semiconductor barrier layer formed between the aluminum metallization and the substrate may be sufficiently high. If large-area pnp transistors 1 have loss resistances that are too low, other intermediate layers, such as oxides or nitrides of the substrate material, can be used.

Der Kollektor des pnp-Leistungstransistors 1 ist damit mit einem Teil des Subtrates 70 verbunden, der von der Masse potential führenden Rückseitenmetallisierung 79 isoliert ist. Damit ist das Kollektorpotential nur über einen hin reichend hochohmigen Substratbahnwiderstand an Masse ge bunden. Der pnp-Leistungstransistor 1 kann also als Schal ter mit frei beschaltbarem Kollektor eingesetzt werden.The collector of the PNP power transistor 1 is thus connected to a part of the Subtrates 70, the potential leading from the rear-side mass is isolated 79th The collector potential is thus only connected to ground via a sufficiently high-impedance substrate sheet resistance. The pnp power transistor 1 can thus be used as a switch with a freely connectable collector.

In Fig. 3 ist mit 1 die Fläche des pnp-Transistors 1 und mit 3 die der Freilaufdiode bezeichnet. Auf den Flächen 91, 92, 93 sind Komponenten der Ansteuerschaltung 9 unterge bracht. Mittels der durch die Isolierungsdiffusion 72 ge bildeten Barriere ist das Substrat über die gesamte Breite an Masse angeschlossen, so daß sich auf der Fläche 93 die gegen das floatende Substratpotential empfindlichen Kom ponenten unterbringen lassen. Eine schmale Unterbrechung 721 der Barriere kann zur Durchführung einer Untertunne lung benutzt werden. Die gesamte integrierte Schaltung ist im Verbund auf einem Wafer dargestellt, wobei mit 700 die Mitten der Ritzgräben gekennzeichnet sind. Mit 8 ist der in Fig. 2 gleichbezeichnete Substratabschnitt dargestellt.In Fig. 3, 1 denotes the area of the pnp transistor 1 and 3 that of the free-wheeling diode. On the surfaces 91 , 92 , 93 components of the control circuit 9 are brought under. By means of the barrier ge formed by the insulation diffusion 72 , the substrate is connected to ground over the entire width, so that the components sensitive to the floating substrate potential can be accommodated on the surface 93 . A narrow break 721 of the barrier can be used to perform a subtunne. The entire integrated circuit is shown in combination on a wafer, with 700 being the center of the scribe trenches. The substrate section which is identified in the same way in FIG. 2 is represented by 8 .

Claims

1. Monolithically integrated semiconductor arrangement with a p-doped substrate ( 70 ), in which highly conductive p- and / or n-doped zones are introduced, an n-doped epitaxy ( 710 ) separated thereon, in which the individual components isolating zones ( 72 ) are formed, with further n- or p-doped zones produced by diffusion or implantation, with the aid of which active and / or passive components are produced in a known manner, and which have a pnp power transistor ( 1 ), the collector ( 73 ) is connected to the substrate ( 70 ) and is designed upwards, characterized in that the substrate ( 70 ) at least in the region of the pnp power transistor ( 1 ) has no direct conductive connection to the substrate outside of this region.

2. Semiconductor arrangement according to claim 1, characterized in that outside of the pnp power transistor lying parts of the substrate by means of a diffusion layer ( 72 ) contacting from above are attached to ground potential, which thereby forms a barrier.

3. Semiconductor arrangement according to claim 2, characterized in that sensitive to fluctuations in the substrate potential Liche parts of the monolithically integrated circuit from the pnp power transistor seen beyond the barrier forming diffusion layer ( 72 ) are arranged.

4. Semiconductor arrangement according to one of claims 2 or 3, characterized in that the barrier for carrying out doped zones as tunneling or for accommodation of components of the semiconductor arrangement has one or more interruptions ( 721 ).

5. Semiconductor arrangement according to one of the preceding claims, characterized in that the substrate ( 70 ) in the region of the pnp power transistor is insulated by an insulating layer ( 78 ) from a rear side metallization ( 79 ) of the substrate.

6. A semiconductor device according to claim 5, characterized in that the insulating layer ( 78 ) is formed by oxides or nitrides of the substrate material deposited in the plasma process.

7. Semiconductor arrangement according to one of claims 2 to 6, characterized in that the diffusion layer forming the barrier ( 72 ) is at least partially formed by an air, oxide or nitride insulation.

8. A semiconductor device according to claim 5, characterized net that the insulating layer by a metal half lead ter barrier layer is formed.

9. Semiconductor arrangement according to one of the preceding An sayings, characterized in that the specific contradiction level of the substrate is greater than 15 ohms / cm.