DE3526052A1

DE3526052A1 - Digital communication system with an nB/(n+1)B line code

Info

Publication number: DE3526052A1
Application number: DE19853526052
Authority: DE
Inventors: Amar Dr Ali
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1985-07-20
Filing date: 1985-07-20
Publication date: 1987-02-26

Abstract

In a digital communication system with an nB/(n+1)B line code, the receiving device (Fig. 2) containing the (n+1)B/nB code converter (6) must be synchronised with the transmitting device (Fig. 1) containing the nB/(n+1)B code converter. According to the invention, the transmitting device (Fig. 1) contains a sync word generator (3) for this purpose and, with every kth input word (e.g. k = 8), the nB/(n+1)B code converter (1) switches this input word through unchanged to its outputs and adds one bit of the sync word generated by the sync word generator (3). The receiving device (Fig. 2) synchronises itself with this sync word and, with every (n+1)-bit input word whose (n+1)th bit is a bit of the sync word, switches the other bits unchanged as an n-bit output word to its output. <IMAGE>

Description

Die Erfindung betrifft ein digitales Nachrichtenübertra gungssystem nach dem Oberbegriff des Patentanspruchs 1. Ein derartiges System ist bekannt aus "Electronics Letters", May 1965, Vol. 1, No. 3, Seiten 67-68.The invention relates to a digital message transmission system according to the preamble of claim 1. Such a system is known from "Electronics Letters ", May 1965, Vol. 1, No. 3, pages 67-68.

Zur Synchronisation des empfangsseitigen Codewandlers wird bei dem bekannten System eine Synchronisierinformation verwendet, die in dem zu codierenden Eingangssignal des sendeseitigen Codewandlers enthalten ist. Dies bedeutet, daß das System nicht transparent gegenüber dem zu über tragenden Eingangssignal ist, sondern an dessen Rahmenauf bau gebunden ist.To synchronize the receiving code converter synchronization information in the known system used in the input signal to be encoded transmitter-side code converter is included. This means, that the system is not transparent to that about carrying input signal, but on its frame construction is bound.

Es sind auch Systeme bekannt, z.B. aus "telcom report" 7 (1984), Heft 4 Seiten 224-228, bei denen der in der Emp fangseinrichtung enthaltene (n+1)B/nB-Codewandler aufgrund der in diesem Codewandler überwachten Coderegel synchroni siert wird. Für manche Typen von nB(n+1)B-Leitungscodes und manche Anwendungsfälle hat die Coderegel keine aus reichend gute Synchronisationseigenschaften, so daß es bisweilen schwierig, manchmal sogar unmöglich, ist, in an gemessener Zeit den empfangsseitigen Codewandler mit dem sendeseitigen zu synchronisieren.Systems are also known, for example from "telcom report" 7 (1984), number 4 pages 224-228, in which the (n +1) B / n B code converter contained in the receiving device is based on the code rule monitored in this code converter is synchronized. For some types of n B (n +1) B line codes and some applications, the code rule does not have sufficiently good synchronization properties, so that it is sometimes difficult, sometimes even impossible, to synchronize the receiver-side code converter with the transmitter-side in a reasonable amount of time .

Es ist daher die Aufgabe der Erfindung, ein System der eingangs genannten Art anzugeben, das gute Synchroni sationseigenschaften hat und trotzdem transparent gegen über seinen Eingangssignalen ist.It is therefore the object of the invention to provide a system of Specify the type mentioned above, the good synchroni sation properties and yet transparent against is above its input signals.

Die Aufgabe wird wie im Patentanspruch 1 angegeben gelöst. Weiterbildungen ergeben sich aus den Unteransprüchen.The object is achieved as indicated in claim 1. Further training results from the subclaims.

Die erfindungsgemäße Lösung bietet den überraschenden Vor teil, daß ohne großen Zusatzaufwand für eine Verwürfelung des übertragenen Digitalsignals gesorgt werden kann. Das in der sendeseitigen Einrichtung erzeugte Synchroni sierwort kann zusätzlich dazu verwendet werden, einen in dieser Einrichtung vorhandenen rücksetzbaren Scrambler zu rückzusetzen, und ebenso kann das in der Empfangseinrich tung wiedergewonnene Synchronisierwort dazu verwendet wer den, einen dort vorhandenen rücksetzbaren Descrambler zu rückzusetzen, so daß dieser Descrambler mit dem Scrambler synchron läuft und eine Fehlermultiplikation, die bei freilaufenden Scramblern vorkommen kann, ausgeschlossen ist.The solution according to the invention offers the surprising advantage part that without much additional effort for a scrambling of the transmitted digital signal can be taken care of. The Synchronis generated in the transmission-side device sierwort can also be used to add an in existing resettable scrambler to this facility reset, and likewise in the receiving facility used sync word used for this purpose to a resettable descrambler there reset so that this descrambler with the scrambler runs synchronously and an error multiplication, which at free-running scramblers can occur is.

Die Erfindung wird nun anhand der Zeichnungen beispiels weise näher erläutert. Es zeigen: The invention will now be described with reference to the drawings explained in more detail. Show it:

Fig. 1 ein Blockschaltbild der erfindungsgemäßen Sende einrichtung und Fig. 1 is a block diagram of the transmission device according to the invention and

Fig. 2 ein Blockschaltbild der entsprechenden erfin dungsgemäßen Empfangseinrichtung. Fig. 2 is a block diagram of the corresponding inventions to the invention receiving device.

Für das anhand der Figuren zu beschreibende Ausführungs beispiel ist n gleich 4 gewählt, so daß es sich bei Fig. 1 um einen 4B/5B-Codewandler und bei Fig. 2 einen diesem entsprechenden 5B/4B-Codewandler handelt. Die Erfindung ist jedoch nicht auf diesen Wert von n beschränkt, sondern prinzipiell auf jegliche andere vernünftige Werte von n anwendbar. Der Codewandler nach Fig. 1 hat vier parallele Eingänge B 1 bis B 4 für die vier parallel anliegenden Bits eines 4Bit-Eingangswortes und setzt jedes 4Bit-Eingangs wort gemäß irgendeiner geeigneten Coderegel in ein 5Bit-Ausgangswort um. Dieses gelangt in paralleler Form über eine Anordnung von Schaltern 11 bis 15 auf einen Parallel-Serien-Wandler 2, wenn diese Schalter die in der Zeichung gezeigten Stellungen haben. Der Parallel-Se rien-Wandler 2 setzt sein über die Eingangsleitungen C 1 bis C 5 empfangenes Eingangswort in ein serielles Ausgangs wort zur Übertragung über die Leitung um. Der von dem Codewandler erzeugte Leitungscode beruht auf dem bekannten Prinzip, daß die akkumulierte Disparität des über die Lei tung zu übertragenden Digitalsignals, die häufig auch als laufende digitale Summe bezeichnet wird, beschränkt bleibt, so daß die mittlere Anzahl der Null-Bits gleich der mittleren Anzahl der Eins-Bit ist.For the embodiment to be described with reference to the figures, n is chosen equal to 4, so that FIG. 1 is a 4B / 5B code converter and FIG. 2 is a 5B / 4B code converter corresponding to this. However, the invention is not limited to this value of n , but is in principle applicable to any other reasonable value of n . The code converter of FIG. 1 has four parallel inputs B 1 to B 4 for the four adjacent bits of a parallel 4-bit input word and sets each 4-bit input word in accordance with any suitable code rule into a 5-bit output word order. This arrives in parallel form via an arrangement of switches 11 to 15 on a parallel-series converter 2 if these switches have the positions shown in the drawing. The parallel series converter 2 converts its input word received via the input lines C 1 to C 5 into a serial output word for transmission over the line. The line code generated by the code converter is based on the known principle that the accumulated disparity of the digital signal to be transmitted via the line, which is often also referred to as the running digital sum, remains limited, so that the mean number of zero bits is equal to the mean Number is one bit.

Erfindungsgemäß enthält die im wesentlichen aus dem Code wandler und dem Parallel-Serien-Wandler bestehende Sende einrichtung einen Synchronisierwortgenerator 3, der ein periodisch wiederholtes Synchronisierwort mit einer be stimmten Bitfolgefrequenz erzeugt. Diese Bitfolgefrequenz ist so gewählt, daß sie gleich der gemeinsamen Bitfolge frequenz der vier parallelen Eingangssignale geteilt durch eine natürliche Zahl k, (z.B. k=8 oder k=16) ist. Dies bedeutet, daß gleichzeitig mit jedem (k-ten) Eingangswort des Codewandlers 1 ein Bit des Synchronisierworts am Aus gang des Synchronisierwortgenerators 3 bereitsteht. Die Zahl k ergibt sich aus dem Verhältnis der notwendigen Syn chronisierinformation zur Gesamt-Übertragungskapazität des Systems und ist nach oben begrenzt durch die gemäß der Coderegel notwendige Coderedundanz.According to the invention essentially consists of the code converter and the parallel-series converter transmitting device a synchronization word generator 3 , which generates a periodically repeated synchronization word with a certain bit rate. This bit sequence frequency is chosen so that it is equal to the common bit sequence frequency of the four parallel input signals divided by a natural number k, (for example k = 8 or k = 16). This means that at the same time with each (k- th) input word of the code converter 1, a bit of the synchronization word is available at the output of the synchronization word generator 3 . The number k results from the ratio of the necessary synchronization information to the total transmission capacity of the system and is limited by the code redundancy required according to the code rule.

Genau zu diesem Zeitpunkt gibt der Synchronisierwortgene rator ein Steuersignal ST an alle Schalter 11 bis 15, das diese Schalter in den anderen, nicht gezeigten, Schaltzu stand bringt. In diesem Zustand ist, wie die Zeichnung zeigt, der Codewandler 1 überbrückt, und seine Eingangs bits B 1 bis B 4 gelangen direkt über die Schalter 11 bis 14 als Bits C 2 bis C 5 auf den Parallel-Serien-Wandler 2, während gleichzeitig ein Bit des Synchronisierworts vom Ausgang des Synchronisierwortgenerators über den Schalter 15 als Bit C 1 hinzugefügt wird.Exactly at this time the Synchronisierwortgene generator gives a control signal ST to all switches 11 to 15 , which brings these switches in the other, not shown, Schaltzu stand. In this state, as the drawing shows, the code converter 1 is bridged, and its input bits B 1 to B 4 pass directly via the switches 11 to 14 as bits C 2 to C 5 to the parallel-to-series converter 2 , while at the same time a bit of the synchronization word is added from the output of the synchronization word generator via the switch 15 as bit C 1 .

Dies bedeutet, daß die Sendeeinrichtung nach Fig. 1 bei jedem k-ten Bit des n-Bit-Eingangsworts dieses unverändert in ihr (n+1)-Bit-Ausgangswort übernimmt und als (n+1)-tes Bit ein Bit des im Synchronisierwortgenerator (3) erzeug ten Synchronisierworts hinzufügt und daß ansonsten, d. h. bei der gezeigten Stellung der Schalter 11 bis 15, das entsprechend der Coderegel gebildete Ausgangswort des Codewandlers ausgesendet wird. Mit anderen Worten: Die von der Sendeeinrichtung in Form des zusätzlichen Bits bereit gestellte zusätzliche Übertragungskapazität wird nicht allein für die gemäß der Coderegel des Leitungscodes er zeugte Coderedundanz, sondern zu einem geringen Teil auch für die Übertragung von Synchronisierinformation verwendet.This means that the transmission device according to FIG. 1 takes over every k th bit of the n bit input word unchanged in its (n +1) bit output word and as (n +1) th bit a bit of the im Synchronization word generator ( 3 ) generates th synchronization word and that otherwise, ie in the position of the switches 11 to 15 shown , the output word of the code converter formed according to the code rule is sent out. In other words: The additional transmission capacity provided by the transmitter in the form of the additional bit is not only used for the code redundancy he created according to the code rule of the line code, but also to a small extent for the transmission of synchronization information.

Es ist selbstverständlich, daß die Funktion der Schalter 11 bis 15 in die den Codewandler 1 bildende logische Schaltung mit einbezogen werden kann, so daß sie kaum einen Zusatzaufwand bedeuten. Die separate Darstellung in der Zeichnung dient nur dazu, die Erfindung möglichst ein fach zu erläutern. Es ist darauf hinzuweisen, daß mit der erfindungsgemäßen Sendeeinrichtung es gewährleistet ist, die akkumulierte Disparität des übertragenen Digitalsig nals ausreichend beschränkt zu halten, auch wenn in regel mäßigen Zeitabständen das Ausgangswort des Codewandlers nicht nach der Coderegel gebildet wird.It goes without saying that the function of the switches 11 to 15 can be included in the logic circuit forming the code converter 1 , so that they hardly mean any additional effort. The separate representation in the drawing only serves to explain the invention as professionally as possible. It should be noted that with the transmission device according to the invention it is guaranteed to keep the accumulated disparity of the transmitted digital signals sufficiently limited, even if the output word of the code converter is not formed according to the code rule at regular intervals.

Anhand der Fig. 2 wird nun die entsprechende Empfangsein richtung erläutert. Das serielle Eingangs-Digitalsignal wird in einem Serien-Parallel-Wandler 4 in aufeinanderfol gende 5Bit-Eingangswörter umgesetzt. Die durch die Parallelwandlung entstehenden 5 Bitfolgen R 1 bis R 5 ge langen in paralleler Form auf eine Synchronisierschaltung 5 und außerdem auf einen (n+1)B/nB-Codewandler 6. Die Syn chronisierschaltung sucht parallel in jeder der 5 Bitfol gen das Synchronisierwort und verschiebt, wenn sie es in irgend einer der Bitfolgen erkannt hat, die Rahmenposition des Serien-Parallel-Wandlers 4 derart, daß das Synchron wort in der Bitfolge R 1 auftritt. Hierzu gibt sie ein Syn chronisiersteuersignal Sy zum Serien-Parallel-Wandler 4. With reference to FIG. 2, the corresponding receiving device will now be explained. The serial input digital signal is converted in a series-parallel converter 4 into successive 5-bit input words. The 5 bit sequences R 1 to R 5 resulting from the parallel conversion are in parallel on a synchronization circuit 5 and also on a (n +1) B / n B code converter 6 . The syn chronizing circuit searches in parallel in each of the 5 bit sequences for the synchronization word and, if it has recognized it in any of the bit sequences, shifts the frame position of the series-parallel converter 4 in such a way that the synchronizing word occurs in the bit sequence R 1 . For this purpose, it outputs a synchronization control signal Sy to the series-parallel converter 4 .

Der (n+1)B/nB-Codewandler 6 setzt sein 5Bit-Eingangssignal entsprechend der Coderegel wieder in das ursprüngliche 4Bit-Wort um, das in paralleler Form auf Ausgänge gelangt, die, weil die Signale im fehlerfreien Zustand mit den Ein gangssignalen der der Sendeeinrichtung übereinstimmen, ebenso wie deren Eingänge mit B 1 bis B 4 bezeichnet sind. Jedesmal, wenn die Synchronisierschaltung im synchronen Zustand ein Bit des Synchronisierwortes erkennt, gibt sie ein Steuersignal ST an die Schalter 21 bis 24, das diese in die andere, nicht gezeigte Stellung bringt, in der sie die vier Bitfolgen R 2 bis R 5 unter Umgehung des Codewand lers 6 direkt auf die Ausgänge B 1 bis B 4 gibt. Diese Bit folgen R 2 bis R 5 enthalten nämlich genau dann, wenn die Bitfolge R 1 ein Bit des Synchronisierwortes enthält, ein 4-Bit-Wort, das auch in der Sendeeinrichtung unter Um gehung des Codewandlers 1 gebildet worden ist. Die Schal ter 21 bis 24 lassen sich ebenso wie die entsprechenden Schalter 11 bis 15 in der Sendeeinrichtung in die logische Schaltung des Codewandlers einbeziehen, so daß auch emp fangsseitig kein wesentlicher Zusatzaufwand gegenüber be kannten Systemen erforderlich ist.The (n +1) B / n B code converter 6 converts its 5-bit input signal according to the code rule back into the original 4-bit word, which reaches outputs in parallel because the signals are in an error-free state with the input signals that of the transmitting device, as well as their inputs are labeled B 1 to B 4 . Every time the synchronizing circuit detects a bit of the synchronizing word in the synchronous state, it outputs a control signal ST to the switches 21 to 24 , which brings it into the other position, not shown, in which it bypasses the four bit sequences R 2 to R 5 of the code converter 6 directly to the outputs B 1 to B 4 . These bits follow R 2 to R 5 contain precisely when the bit sequence R 1 contains a bit of the synchronization word, a 4-bit word that has also been formed in the transmitter bypassing the code converter 1 . The scarf ter 21 to 24 as well as the corresponding switches 11 to 15 in the transmitter can be included in the logic circuit of the code converter, so that no significant additional effort is required on the receiving side compared to known systems.

Die Tatsache, daß in der Sendeeinrichtung und in der Emp fangseinrichtung dasselbe Synchronisierwort zur Verfügung steht, bietet eine schaltungsmäßig einfache Möglichkeit, das übertragene Signal zu verwürfeln. Hierzu kann in der Sendeeinrichtung an irgendeiner geeigneten Stelle im Weg der parallelen Bitfolgen eine Verwürfelung vorgesehen wer den, wozu lediglich eine einfache logische Verknüpfung je der Bitfolge mit einer Pseudo-Zufallsbitfolge notwendig ist. The fact that in the transmitter and in the Emp the same synchronization word is a circuit-wise simple way scramble the transmitted signal. This can be done in the Transmitting device at any suitable location in the way a scrambling of the parallel bit sequences the, for which only a simple logical link ever the bit sequence with a pseudo-random bit sequence is necessary is.

Die Pseudo-Zufallsbitfolge für jede zu verwürfelnde Bit folge erzeugt ein an sich bekannter rücksetzbarer Scramb ler ("Reset-Scrambler"), der durch das Synchronisierwort zurückgesetzt werden kann.The pseudo-random bit sequence for each bit to be scrambled sequence creates a resettable Scramb known per se ler ("Reset Scrambler") by the synchronization word can be reset.

Es ist selbstverständlich möglich, die Funktion zum Zwecke der Verwürfelung bewirkten der logischen Verknüpfung in die logische Funktion des Codewandlers mit einzubeziehen. Empfangsseitig ist ein entsprechender rücksetzbarer De scrambler ("Reset Descrambler") vorgesehen, der ebenfalls durch das empfangsseitig vorhandene Synchronisierwort zu rückgesetzt wird, und dessen an parallelen Ausgängen er scheinende Pseudo-Zufallsbitfolgen mit den parallelen ver würfelten Bitfolgen ebenfalls an der entsprechenden Stelle im Signalweg verknüpft werden, um wieder die unverwürfel ten Bitfolgen zu gewinnen.It is of course possible to use the function for the purpose the scrambling brought about the logical link in to include the logical function of the code converter. A corresponding resettable De is on the receiving side scrambler ("Reset Descrambler") provided that too through the synchronization word available at the receiving end is reset, and he at the parallel outputs seeming pseudo-random bit sequences with the parallel ver also rolled the bit strings at the appropriate point be linked in the signal path to get back the unscrambled to win th bit sequences.

Ein derartiger Scrambler/Descrambler ist bekannt aus "ntz", Bd. 36 (1983) Heft 1, S. 16-21.Such a scrambler / descrambler is known from "ntz", Vol. 36 (1983) Issue 1, pp. 16-21.

Im folgenden wird noch auf eine interessante Anwendung der Erfindung hingewiesen. Während beim oben angegebenen Stand der Technik "telcom report" den Eingängen des nB/(n+1)B-Codewandlers die in parallele Form umgesetzten aufeinanderfolgenden Bits eines seriellen Datensignals zu geführt werden, ist das System nach Fig. 1 und Fig. 2 auch dazu vorgesehen, n (z.B. 4) parallele, untereinander syn chrone Digitalsignale aus verschiedenen Quellen, z.B. vier 140 MBit/s-Zeitmultiplexsignale zu verarbeiten. Dies bedeutet, das der dem sendeseitigen Codewandler nachge schaltete Parallel-Serien-Wandler 2 die Funktion des Mul tiplexers für diese parallelen Digitalsignale ausübt und kein eigener Multiplexer wie beim Stand der Technik not wendig ist. An interesting application of the invention is pointed out below. While a serial data signal are supplied to in the above mentioned prior art "Telcom Report" to the inputs of n B / (n +1) B code converter, the converted parallel form successive bits, the system is shown in FIG. 1 and FIG. 2 also intended to process n (eg 4) parallel, synchronous digital signals from different sources, eg four 140 Mbit / s time-division multiplex signals. This means that the parallel-series converter 2 connected downstream of the transmission-side code converter performs the function of the multiplexer for these parallel digital signals and no separate multiplexer is necessary, as in the prior art.

Entsprechend bedeutet dies empfangsseitig, daß der dem Codewandler vorausgehende Serien-Parallel-Wandler 4 die Funktion des Demultiplexers ausübt.Accordingly, this means on the receiving side that the series-parallel converter 4 preceding the code converter performs the function of the demultiplexer.

Claims

1. Digital message transmission system with an n B / (n +1) B code as a line code, the transmitting device of which has an n B / n + 1-B code converter and the receiving device of which uses the same code rule (n +1) B / n B- Code converter and a synchronization circuit which synchronizes them with the transmitting device, characterized in that

- That the transmission device ( Fig. 1) contains a synchronizing word generator ( 3 ) that the transmission side n B / (n +1) B code converter ( 1 ) unchanged in every k th of consecutive n-bit input words accepts its (n +1) bit output word and, as (n +1) th bit, adds a bit of the synchronization word generated by the synchronization word generator ( 3 ),
- That he otherwise converts the n bit input words according to the code rule into (n +1) bit output words, that the receiving-side synchronization circuit ( 5 ) uses the synchronization word contained in the line code of the transmitted digital signal and that the reception-side ( n +1) B / n B code converter, if an (n +1) bit input word contains a bit of the synchronization word as (n +1) th, the remaining bits of this (n +1) bit input word unchanged outputs as an n-bit output word and otherwise converts the (n +1) bit input words according to the code rule into n-bit output words.

2. System according to claim 1, characterized in that k is selected equal to 8 or equal to 16.

3. System according to one of claims 1 or 2, characterized in that the code converter ( 1 ) contained in the transmission device ( Fig. 1 ) together with a downstream-connected parallel-series converter ( 4 ) for line coding and time division multiplexing of n - Parallel digitally synchronous input signals from different signal sources and the code converter ( 6 ) contained in the receiving device ( FIG. 2) together with a series-parallel converter ( 4 ) used for multiplex resolution and line code decoding.

4. System according to claim 3, characterized in that the transmitting device ( Fig. 1) contains a sierwort synchronized with the resettable scrambler, which scrambles one or more of the n parallel input signals in parallel and that the receiving side device a resettable Descrambler contains, which also works in parallel and is synchronized with the sync word.