DE3525878A1

DE3525878A1 - Method for transferring, temporarily storing and forwarding an electrical signal, buffer circuit for carrying out the method and use of the buffer circuit

Info

Publication number: DE3525878A1
Application number: DE19853525878
Authority: DE
Inventors: Hans Peter Fuchs
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1985-07-19
Filing date: 1985-07-19
Publication date: 1987-01-29
Also published as: DE3525878C2

Abstract

A method for transferring, temporarily storing and forwarding an electrical signal (AiTTL) is proposed. It is forwarded in the form of two output signals (ABi, A'Bi), only one of which in each case exhibits a level complementary to an idle state (R), depending on the logic level of the electrical signal (AiTTL), during the forwarding. This makes it possible to reliably detect the transfer and temporary storage. A buffer circuit for carrying out the method exhibits two input stages (ST1, ST10) and two flip-flop circuits (FF1, FF10) which are in each case activated via four transistors (T1 to T4; T11 to T14) and a control logic circuit (SLS). The latter is also a part of the buffer circuit. The buffer circuit can be used for the most varied signals in semiconductor memories and microprocessor circuits. <IMAGE>

Description

Die Erfindung betrifft ein Verfahren zur Übernahme, Zwischenspeicherung und Weitergabe eines elektrischen Signales nach dem Oberbegriff des Patentanspruches 1. Sie betrifft des weiteren eine Pufferschaltung zur Durchführung des Verfahrens nach dem Oberbegriff des Patentanspruches 9 sowie eine Anwendung der Pufferschaltung nach dem Oberbegriff des Patentanspruches 25.The invention relates to a method for taking over, intermediate storage and transmission of an electrical signal according to the preamble of claim 1. It concerns furthermore a buffer circuit for implementation of the method according to the preamble of the claim 9 and an application of the buffer circuit according to the preamble of claim 25.

Aus der DE-PS 28 40 329 ist eine gattungsgemäße Pufferschaltung in MOS-Technik, verwendet als Adresspuffer in einem Halbleiterspeicher, für die Übernahme, Zwischenspeicherung und Weitergabe von Adreßsignalen bekannt. Ihr kann auch ein gattungsgemäßes Verfahren entnommen werden.From DE-PS 28 40 329 is a generic buffer circuit in MOS technology, used as an address buffer in a semiconductor memory, for the takeover, temporary storage and forwarding of address signals known. You can also see a generic method will.

Bei dem dort bekannten Verfahren besteht die Gefahr, daß an den beiden komplementären Ausgängen des Adreßpuffers bei einer auftretenden Spannungsinstabilität am Eingang desselben nach Übernahme des Adressierungssignales sich diese Spannungsinstabilität auf die Ausgänge auswirken kann. Um diesen Nachteil zu vermeiden, wurde bereits beim Halbleiterspeicherbaustein HYB 4116 der Fa. Siemens AG, Berlin und München, Deutschland mittels eines zusätzlichen Nadelimpulses von ca. 5-10 nsec Dauer versucht, solche Spannungsinstabilitäten weitestgehend auszuschließen. Damit wurde jedoch einerseits der Zeitraum der Übernahme des Adressierungssignales in ein starres Übernahmeraster, nämlich das des Nadelimpulses gezwängt, ohne daß sichergestellt war, daß nach Ende des Nadelimpulses das Adressierungssignal wirklich übernommen war. Außerdem war durch diese Maßnahme nicht ausgeschlossen, daß eine nach tatsächlich erfolgter Übernahme des Adressierungssignales, aber noch vor Ende des Nadelimpulses auftretende Spannungsinstabilität ohne negative Auswirkungen auf die Ausgänge des Adreßpuffers und damit auf den Halbleiterspeicher bleibt. Andererseits wurden jedoch weitere elektrische Schaltvorgänge, die innerhalb eines Halbleiterspeichers zum Zwecke des Einschreibens oder Auslesens von Daten in den bzw. aus dem Halbleiterspeicher nach tatsächlich erfolgter Übernahme der Adressierungssignale oft unnötig verzögert, weil der Nadelimpuls dies bis zu seinem Ablauf nach den genannten 5 bis 10 nsec verzögert.In the method known there, there is a risk that at the two complementary outputs of the address buffer if voltage instability occurs at the input same after taking over the addressing signal this voltage instability affect the outputs can. In order to avoid this disadvantage, the Semiconductor memory module HYB 4116 from Siemens AG, Berlin and Munich, Germany by means of an additional Needle pulse of about 5-10 nsec duration tried to largely exclude such voltage instabilities. However, on the one hand, the period of Transfer of the addressing signal into a rigid one Takeover grid, namely that of the needle impulse, without ensuring that after the end of the needle pulse the addressing signal was really taken over. In addition, this measure did not rule out that after the addressing signal has actually been taken over, but before the end of the needle pulse occurring voltage instability without negative effects to the outputs of the address buffer and thus remains on the semiconductor memory. On the other hand however, further electrical switching operations within a semiconductor memory for the purpose of writing or reading data into or from the semiconductor memory after actually taking over the Addressing signals are often delayed unnecessarily because of the needle pulse this until it expires after the aforementioned 5 delayed by up to 10 nsec.

Der Nadelimpuls kann außerdem durch kapazitive Belastung so verformt sein, daß der Adreßpuffer nicht mehr auf ihn reagiert, weil der Nadelimpuls ein gefordertes Mindestmaß an aktivem Pegel nicht mehr erreicht.The needle pulse can also be caused by capacitive loading be so deformed that the address buffer is no longer reacts to him because the needle pulse is a required one Minimum level of active level no longer reached.

Falls durch beispielsweise zu schwach dimensionierte Treiber zur Erzeugung der an einen Halbleiterspeicher anzulegenden Adressierungssignale diese ihren minimalen Sollpegel nicht mehr erreichen, bleibt es einem durch Fertigungstoleranzen beim Herstellen des Halbleiterspeichers bedingten Zufall überlassen, ob solche Adressierungssignale vom Adreßpuffer richtig übernommen werden.If, for example, too small dimensions Driver for generating those to be applied to a semiconductor memory Addressing signals this their minimum One does not reach the target level anymore Manufacturing tolerances when manufacturing the semiconductor memory conditional randomness whether such addressing signals are correctly adopted by the address buffer.

Außerdem sind das bekannte Verfahren und die dazu benötigte Schaltung nur auf Adressierungssignale eines Halbleiterspeichers beschränkt. In addition, the known method and the required Switching only to addressing signals from a semiconductor memory limited.

Aufgabe der vorliegenden Erfindung ist es, ein Verfahren zur schaffen, mit dem sich eine Übernahme, Zwischenspeicherung und Weitergabe eines elektrischen Signales durchführen läßt, das die vorgenannten Nachteile nicht aufweist. Aufgabe ist es auch, eine Pufferschaltung zu schaffen, mit deren Hilfe das vorgenannte Verfahren durchgeführt werden kann. Ebenso ist es Aufgabe der vorliegenden Erfindung, die erfindungsgemäße Pufferschaltung nicht nur für Adressierungssignale bei integrierten Halbleiterspeichern anzuwenden.The object of the present invention is a method to create, with which a takeover, temporary storage and pass on an electrical signal lets that does not have the aforementioned disadvantages. The task is also to create a buffer circuit create with the help of the aforementioned method can be carried out. It is also the task of the present Invention, the buffer circuit according to the invention not only for addressing signals with integrated To use semiconductor memories.

Die Aufgabe der Erfindung wird durch die kennzeichnenden Merkmale der Patentansprüche 1, 9, und 25 bis 29 gelöst.The object of the invention is characterized by the Features of claims 1, 9, and 25 to 29 solved.

Vorteilhafte Ausführungen und Weiterbildungen der Erfindung sind in entsprechenden Unteransprüchen gekennzeichnet.Advantageous embodiments and developments of the invention are identified in the corresponding subclaims.

Die Erfindung wird im einzelnen ausführlich anhand der Fig. 1 bis 8 erläutert. Es zeigen dabei:The invention is explained in detail with reference to FIGS. 1 to 8. It shows:

Fig. 1: eine erste vortelhafte Ausführung der Pufferschaltung, anhand der das erfindungsgemäße Verfahren und eine darauf basierende Pufferschaltung beschrieben werden können, Fig. 1 shows a first embodiment of the vortelhafte buffer circuit, with reference to the method of the invention based thereon, a buffer circuit can be described,

Fig. 2: ein Impulsdiagramm zur Erfindung, das auf die Fig. 1 abgestimmt ist, . FIG. 2 shows a timing diagram for the invention which is adapted to the Figure 1,

die Fig. 3 bis 5 vorteilhafte Ausführungen und Weiterbildungen der Erfindung, FIGS. 3 to 5, advantageous embodiments and developments of the invention,

Fig. 6: einen Halbleiterspeicherbaustein, in dem sich die Pufferschaltung vorteilhaft anwenden läßt, Fig. 6: a semiconductor memory device in which the buffer circuit can be advantageously applied,

die Fig. 7 und 8 Mikroprozessorschaltungen, in denen sich die Pufferschaltung ebenfalls vorteilhaft anwenden läßt, FIGS. 7 and 8, microprocessor circuits in which the buffer circuit can be also advantageous to use,

Fig. 9: eine weitere vorteilhafte Ausführungsform. Fig. 9 is a further advantageous embodiment.

Anhand der Fig. 1 und 2 werden nachstehend das erfindungsgemäße Verfahren und eine erfindungsgemäße Pufferschaltung zur Durchführung des Verfahrens näher erläutert. Dabei werden für die auftretenden Signale Logikpegel verwendet, die aus Konventionsgründen mit den Regeln über die sogenannte positive Logik konform gehen. Dies bedeutet im einzelnen, daß ein "erster logischer Pegel" (versehen mit dem Bezugszeichen H für "high") ein positiveres elektrisches Potential aufweist als ein "zweiter logischer Pegel", der mit dem Bezugszeichen L (für "low") versehen ist. Beide logische Pegel sind zueinander komplementär. Andere Konventionen sind selbstverständlich denkbar und liegen, ausgehend von der vorliegend beschriebenen Erfindung, im Rahmen fachmännischen Handelns.Referring to Figs. 1 and 2, the inventive method and a buffer circuit according to the invention will be explained in more detail for implementing the method below. Logic levels are used for the signals that occur, which for reasons of convention conform to the rules of so-called positive logic. Specifically, this means that a "first logic level" (provided with the reference symbol H for "high") has a more positive electrical potential than a "second logic level" which is provided with the reference symbol L (for "low"). Both logic levels are complementary to each other. Other conventions are of course conceivable and, based on the invention described here, are within the scope of professional action.

Bei dem erfindungsgemäßen Verfahren wird ein elektrisches Signal A _iTTL verwendet, das innerhalb einer Taktperiode TP spätestens ab einem ersten Zeitpunkt t ₁, zu dem ein Strobesignal CAS 1 den ersten logischen Pegel H annimmt, den ersten logischen Pegel H oder den zweiten logischen Pegel L aufweist. Das elektrische Signal A _iTTL wird innerhalb einer Pufferschaltung in einer ersten (S 1) und einer zweiten Schaltung (S 2) mittels einer Eingangsstufe ST 1, ST 10 übernommen.In the inventive process an electric signal A _iTTL is used that within one clock period TP later than a first time t _1, at which a strobe signal CAS 1 assumes the first logic level H, is the first logic level H or the second logic level L . The electrical signal A _iTTL is received in a buffer circuit in a first ( S 1 ) and a second circuit ( S 2 ) by means of an input stage ST 1 , ST 10 .

Weist das elektrische Signal A _iTTL spätestens ab dem ersten Zeitpunkt t ₁ den ersten logischen Pegel H auf, wird es innerhalb der ersten Schaltung S 1 in einer Kippschaltung FF 1 zwischengespeichert und mittels eines Ausganges der ersten Schaltung S 1, der gleichzeitig als erster Ausgang der gesamten Pufferschaltung dient, als erstes Ausgangssignal A _Bi der Pufferschaltung weitergegeben. Um das elektrische Signal A _iTTL in die erste Schaltung S 1 übernehmen zu können, wird ab dem ersten Zeitpunkt t ₁ über das Gate eines vorzugsweise in n-Kanal- Technologie vom Enhancement-Typ ausgeführten ersten Transistors T 1 der ersten Schaltung S 1 die Kanalstrecke des ersten Transistors T 1, die zwischen einem ersten Versorgungspotential V _SS und einem Spannungsversorgungsanschluß der Eingangsstufe ST 1 angeordnet ist, leitend geschaltet. Dazu ist das Gate mit einem Steuereingang SE 1 der ersten Schaltung S 1 verbunden. Damit ist die Eingangsstufe ST 1 nur während der Übernahme (bis zu einem Zeitpunkt t ₂, wie noch beschrieben wird) elektrisch aktiviert. Die Eingangsstufe ST 1 ist in vorteilhafter Weise als Schmitt-Trigger, insbesondere mit einem gegenüber ihrem Eingang invertiertenden Ausgang ausgestattet. Dies hat zur Folge, daß Signalspannungen des elektrischen Signals A _iTTL, die außerhalb von vom Schmitt-Trigger als Signal zu erkennenden Signalbereichen liegen, als Störspannung betrachtet und unterdrückt werden.If the electrical signal A _{iTTL has} the first logic level H at the latest from the first point in time t ₁ , it is buffered within the first circuit S 1 in a flip-flop FF 1 and by means of an output of the first circuit S 1 , which is also the first output of the serves entire buffer circuit, passed on as the first output signal A _{Bi of} the buffer circuit. In order to be able to take over the electrical signal A _iTTL into the first circuit S 1 , from the first point in time t ₁ on the gate of a first transistor T 1 of the first circuit S 1, which is preferably implemented in n- channel technology of the enhancement type, the channel path of the first transistor T 1 , which is arranged between a first supply potential V _SS and a voltage supply connection of the input stage ST 1 , turned on. For this purpose, the gate is connected to a control input SE 1 of the first circuit S 1 . The input stage ST 1 is thus only electrically activated during the takeover (up to a time t ₂ , as will be described below). The input stage ST 1 is advantageously equipped as a Schmitt trigger, in particular with an output that is inverted with respect to its input. The consequence of this is that signal voltages of the electrical signal A _iTTL , which lie outside signal areas to be recognized by the Schmitt trigger as a signal, are considered and suppressed as interference voltage.

Erfindungsgemäß speichert eine Kippschaltung FF 1 den ersten logischen Pegel H des elektrischen Signales A _iTTL zwischen und gibt ihn als erstes Ausgangssignal A _Bi der Pufferschaltung über einen ersten Ausgang, der gleichzeitig als Ausgang der ersten Schaltung S 1 und als erster Ausgang der Pufferschaltung dient, an eine nachfolgende, hier nicht näher zu beschreibende Schaltung weiter. Die nachfolgende Schaltung kann dabei ein Adreßdecoder sein. Es ist dabei vorteilhaft, daß die Kippschaltung FF 1 einen Inverter und ein antiparallel mit diesem verschaltetes NOR-Glied mit zwei Eingängen aufweist. Der erste Eingang des NOR-Gliedes ist dabei mit dem Ausgang des Inverters verbunden. Er bildet weiter sowohl einen zweiten Ausgang der Kippschaltung FF 1 als auch einen Eingang der Kippschaltung FF 1. Der zweite Eingang des NOR-Gliedes ist als separater Rücksetzeingang RE 1 der Kippschaltung FF 1 ausgebildet. Der Ausgang der ersten Schaltung S 1 ist weiterhin mit einer ersten Rücksetzverbindung R 1 verbunden. Der separate Rücksetzeingang RE 1 der Kippschaltung FF 1 ist mit einer zweiten Rücksetzverbindung R 2 verbunden. Ein Verbindungspunkt VP 1 innerhalb der ersten Schaltung S 1 liegt zwischen der Drain eines zweiten Transistors T 2 und dem zweiten Ausgang der Kippschaltung FF 1. Er wirkt gleichzeitig als Steuerausgang SA 1 der ersten Schaltung S 1. Das Gate des zweiten Transistors T 2 ist mit dem Strobesignal CAS 1 verbunden.
Über den zweiten Transistor T 2, der vorteilhafterweise in p-Kanal-Enhancement-Technologie aufgebaut ist, und dessen Source mit einem zweiten Versorgungspotential V _CC verbunden ist, läßt sich über den Verbindungspunkt VP 1 und die Kippschaltung FF 1 für den ersten Ausgang der Pufferschaltung ein Ruhezustand R einstellen, der z. B. gleich ist dem zweiten logischen Pegel L des elektrischen Signales A _iTTL. Dazu wird der zweite Transistor T 2 über sein Gate vom Beginn der Taktperiode TP bis zu dem ersten Zeitpunkt t ₁ durch das Strobesignal leitend geschaltet.According to the invention, a flip-flop FF 1 temporarily stores the first logic level H of the electrical signal A _iTTL and outputs it as the first output signal A _{Bi of} the buffer circuit via a first output, which simultaneously serves as the output of the first circuit S 1 and as the first output of the buffer circuit a subsequent circuit, not described here further. The subsequent circuit can be an address decoder. It is advantageous that the flip-flop FF 1 has an inverter and a NOR gate with two inputs connected in parallel with it. The first input of the NOR gate is connected to the output of the inverter. It also forms both a second output of the flip-flop FF 1 and an input of the flip-flop FF 1 . The second input of the NOR gate is designed as a separate reset input RE 1 of the flip-flop FF 1 . The output of the first circuit S 1 is also connected to a first reset connection R 1 . The separate reset input RE 1 of the flip-flop FF 1 is connected to a second reset connection R 2 . A connection point VP 1 within the first circuit S 1 lies between the drain of a second transistor T 2 and the second output of the flip-flop FF 1 . It also acts as control output SA 1 of the first circuit S 1 . The gate of the second transistor T 2 is connected to the strobe signal CAS 1 .
Via the second transistor T 2 , which is advantageously constructed in p- channel enhancement technology and whose source is connected to a second supply potential V _CC , the connection point VP 1 and the flip-flop FF 1 can be used for the first output of the buffer circuit set an idle state R , the z. B. is equal to the second logic level L of the electrical signal A _iTTL . For this purpose, the second transistor T 2 is turned on via its gate from the start of the clock period TP to the first time t ₁ by the strobe signal.

Damit nimmt gleichzeitig der Steuerausgang SA 1 der ersten Schaltung S 1 bis zum ersten Zeitpunkt t ₁ einen zum Ruhezustand R komplementären Pegel, im beschriebenen Ausführungsfall also den ersten logischen Pegel H auf. Der zweite Transistor T 2 wird mit Ablauf des ersten Zeitpunktes t ₁ durch das Strobesignal CAS 1 gesperrt bis zu einem zweiten Zeitpunkt t ₄, zu dem das Strobesignal CAS 1 ihn (T 2) wieder leitend schaltet. Damit ist sichergestellt, daß ab dem zweiten Zeitpunkt t ₄ bis zum Ende der Taktperiode TP am ersten Ausgang der Pufferschaltung wieder der dem Ruhezustand R entsprechende logische Pegel anliegt. Zwischen den beiden Zeitpunkten t ₁ und t ₄ wird dagegen das erste Ausgangssignal A _Bi der Pufferschaltung mit seinem zum Ruhezustand R komplementären logischen Pegel weitergegeben, sofern das elektrische Signal A _iTTL zum Zeitpunkt der Übernahme den ersten logischen Pegel H aufweist. Weist das elektrische Signal A _iTTL zum Zeitpunkt der Übernahme (t ₁ bis t ₂) dagegen den zweiten logischen Pegel L auf, so behält das erste Ausgangssignal A _Bi seinen dem Ruhezustand R entsprechenden logischen Pegel bei, der in der Ausführungsform gemäß den Fig. 1 und 2 dem zweiten logischen Pegel L entspricht.At the same time, the control output SA 1 of the first circuit S 1 up to the first time t ₁ assumes a level complementary to the idle state R , that is to say the first logic level H in the described embodiment. The second transistor T 2 is blocked by the strobe signal CAS 1 at the end of the first point in time t ₁ until a second point in time t ₄ at which the strobe signal CAS 1 turns it ( T 2 ) on again. This ensures that from the second point in time t ₄ to the end of the clock period TP, the logic level corresponding to the idle state R is again present at the first output of the buffer circuit. Between the two times t ₁ and t ₄ , however, the first output signal A _{Bi is passed on to} the buffer circuit with its logic level complementary to the idle state R , provided that the electrical signal A _{iTTL has} the first logic level H at the time of the takeover. If, on the other hand, the electrical signal A _{iTTL has} the second logic level L at the time of the takeover ( t ₁ to t ₂ ), the first output signal A _{Bi maintains} its logic level corresponding to the idle state R , which in the embodiment according to FIG. 1 and 2 corresponds to the second logic level L.

Weiters wirkt auf den Verbindungspunkt VP 1 der ersten Schaltung S 1 in noch zu beschreibender Weise der Ausgang der Eingangsstufe ST 1 über einen Inverter I und das Gate eines als Transistor T 4 bezeichneten Transistors ein.Furthermore, the connection point VP 1 of the first circuit S 1 acts in a manner to be described, the output of the input stage ST 1 via an inverter I and the gate of a transistor referred to as transistor T 4 .

Der Steuereingang SE 1 der ersten Schaltung S 1 ist, parallel zu seinem Anschluß an das Gate des ersten Transistors T 1, mit dem Gate eines dritten Transistors T 3 der ersten Schaltung S 1 verbunden. Der dritte Transistor T 3, der vorteilhafterweise in p-Kanal-Enhancement-Technologie aufgebaut ist, ist mit seiner Source mit dem zweiten Versorgungspotential V _CC und mit seiner Drain mit dem Ausgang der Eingangsstufe ST 1 der ersten Schaltung S 1 verbunden. Weil der dritte Transistor T 3 komplementär (p-Kanal anstelle von n-Kanal) zum ersten Transistor T 1 der ersten Schaltung S 1 aufgebaut ist, weil diese beiden Transistoren T 1, T 3 mit ihren Sourceanschlüssen mit dem ersten (V _SS) bzw. zweiten Versorgungspotential V _CC verbunden sind und weil beide Transistoren T 1, T 3 an ihren Gates mit einem gemeinsamen Signal verbunden sind, das am Steuereingang SE 1 der ersten Schaltung S 1 anliegt, ist, ähnlich wie bei einem üblichen CMOS-Inverter, immer genau einer der beiden Transistoren T 1, T 3 leitend. Der erste Transistor T 1 ist immer während der Übernahme (t ₁ bis t ₂ des elektrischen Signales A _iTTL in die Pufferschaltung leitend (die Übernahme wird nachstehend noch genauer beschrieben) und der dritte Transistor T 3 in den Zeiten außerhalb der Übernahme (Beginn der Taktperiode TP bis erster Zeitpunkt t ₁ sowie ab Zeitpunkt t ₂ bis Ende der Taktperiode TP). Entsprechendes gilt für die Sperrzustände der beiden Tansistoren T 1 und T 3.The control input SE 1 of the first circuit S 1 is connected, parallel to its connection to the gate of the first transistor T 1 , to the gate of a third transistor T 3 of the first circuit S 1 . The third transistor T 3 , which is advantageously constructed in p- channel enhancement technology, is connected with its source to the second supply potential V _CC and with its drain to the output of the input stage ST 1 of the first circuit S 1 . Because the third transistor T 3 is complementary ( p channel instead of n channel) to the first transistor T 1 of the first circuit S 1 , because these two transistors T 1 , T 3 with their source connections with the first ( V _SS ) or The second supply potential V _{CC are} connected and because both transistors T 1 , T 3 are connected at their gates to a common signal which is present at the control input SE 1 of the first circuit S 1 , similar to a conventional CMOS inverter, is always exactly one of the two transistors T 1 , T 3 conductive. The first transistor T 1 is always conductive during the takeover ( t ₁ to t _{2 of} the electrical signal A _iTTL into the buffer circuit (the takeover is described in more detail below) and the third transistor T 3 during the times outside the takeover (start of the clock period TP to the first time t ₁ and from time t ₂ to the end of the clock period TP ) The same applies to the blocking states of the two transistors T 1 and T 3 .

Zum Zeitpunkt der Übernahme (t ₁ bis t ₂), während der der erste Transistor T 1 leitend und der dritte Transistor T 3 gesperrt sind, liegt am Ausgang der Eingangsstufe ST 1 der ersten Schaltung S 1 ein zum logischen Pegel des elektrischen Signales A _iTTL komplementärer logischer Pegel, denn der Ausgang der Eingangsstufe ST 1 weist vorteilhafterweise ein invertiertes Verhalten gegenüber deren Eingang auf, an dem das elektrische Signal A _iTTL anliegt. Nach erfolgter Übernahme des elektrischen Signales A _iTTL werden zum Zeitpunkt t ₂ über den Steuereingang SE 1 der ersten Schaltung S 1 der erste Transistor T 1 wieder gesperrt und der dritte Transistor T 3 wieder leitend geschaltet (wird noch näher beschrieben). Dadurch wird einerseits die Eingangsstufe ST 1 der ersten Schaltung S 1 versorgungsspannungsmäßig deaktiviert. Andererseits wird der Ausgang dieser Eingangsstufe ST 1 durch den leitenden dritten Transistor T 3 wieder auf den ersten logischen Pegel H gebracht und gehalten, obwohl er eigentlich durch das Deaktivieren der Eingangsstufe ST 1 einen unbestimmten Pegel aufweist.At the time of the takeover ( t ₁ to t ₂ ), during which the first transistor T 1 is conducting and the third transistor T 3 are blocked, the logic level of the electrical signal A _iTTL is at the output of the input stage ST 1 of the first circuit S 1 Complementary logic level, because the output of the input stage ST 1 advantageously has an inverted behavior with respect to its input, at which the electrical signal A _iTTL is present. After the electrical signal A _{iTTL has been taken} over, the first transistor T 1 is blocked again and the third transistor T 3 is turned on again at time t ₂ via the control input SE 1 of the first circuit S 1 (will be described in more detail below). On the one hand, this deactivates the input stage ST 1 of the first circuit S 1 in terms of supply voltage. On the other hand, the output of this input stage ST 1 is brought back to the first logic level H and held by the conductive third transistor T 3 , although it actually has an undetermined level due to the deactivation of the input stage ST 1 .

Dem Ausgang der Eingangsstufe ST 1, und damit auch der Drain des dritten Transistors T 3, ist noch ein Inverter I nachgeschaltet. Zwischen dem ersten Versorgungspotential V _SS und dem Verbindungspunkt VP 1 innerhalb der ersten Schaltung S 1 liegt gemäß der Erfindung noch der bereits genannte Transistor T 4 als vierter Transistor T 4. Er ist vorteilhafterweise in n-Kanal-Enhancement-Technologie aufgebaut. Sein Gate ist mit dem Ausgang des Inverters I am Ausgang der Eingangsstufe ST 1 verbunden. The output of the input stage ST 1 , and thus also the drain of the third transistor T 3 , is followed by an inverter I. Between the first supply potential V _SS and the connection point VP 1 within the first circuit S 1 , according to the invention there is also the transistor T 4 already mentioned as the fourth transistor T 4 . It is advantageously constructed using n- channel enhancement technology. Its gate is connected to the output of the inverter I at the output of the input stage ST 1 .

Weist zum Zeitpunk der Übernahme (t ₁ bis t ₂) des elektrischen Signales A _iTTL dieses den zweiten logischen Pegel L auf, so wird es zwar mittels der Eingangsstufe ST 1 übernommen und als erster logischer Pegel H über den Ausgang der Eingangsstufe ST 1, und somit weiter als zweiter logischer Pegel L über den Inverter I an das Gate des vierten Transistors T 4 gelegt. Dieser bleibt jedoch gesperrt, wodurch am Verbindungspunkt VP 1 der ersten Schaltung S 1 der erste logische Pegel H erhalten bleibt. Am Ausgang der Pufferschaltung behält somit das erste Ausgangssignal A _Bi den dem Ruhezustand R entsprechenden zweiten logischen Pegel L bei, weil auch die Kippschaltung FF 1 ihren Zustand beibehält. Der Steuerausgang SA 1 behält seinen zum ersten Ausgangssignal A _Bi komplementären Wert (erster logischer Pegel H) bei.If at the time of the takeover ( t ₁ to t ₂ ) of the electrical signal A _iTTL this has the second logic level L , it is indeed taken over by the input stage ST 1 and as the first logic level H via the output of the input stage ST 1 , and thus further applied as the second logic level L via the inverter I to the gate of the fourth transistor T 4 . However, this remains blocked, whereby the first logic level H is maintained at the connection point VP 1 of the first circuit S 1 . At the output of the buffer circuit, the first output signal A _Bi thus maintains the second logic level L corresponding to the idle state R , because the flip-flop FF 1 also maintains its state. The control output SA 1 maintains its value complementary to the first output signal A _Bi (first logic level H ).

Weist zum Zeitpunkt der Übernahme (t ₁ bis t ₂) das elektrische Signal A _iTTL hingegen den ersten logischen Pegel H auf, so wird es ebenfalls mittels der Eingangsstufe ST 1 übernommen und als zweiter logischer Pegel L über den Ausgang der Eingagsstufe ST 1 an den Inverter I und von dort invertiert, wiederum als erster logischer Pegel H, an das Gate des vierten Transistors T 4 gelegt. Damit wird der vierte Transistor T 4 leitend und der Verbindungspunkt VP 1 innerhalb der ersten Schaltung S 1 nimmt den Wert des ersten Versorgungspotentiales V _SS an. Da, wie später noch beschrieben wird, die Rücksetzverbindung R 2, und damit auch der Rücksetzeingang RE 1 der Kippschaltung FF 1 den zweiten logischen Pegel L aufweisen, nimmt das Ausgangssignal A _Bi gemäß Fig. 2 den ersten logischen Pegel H an, denn die Kippschaltung FF 1 kippt stabil in ihren komplementären Zustand. Der Steuerausgang SA 1 der ersten Schaltung S 1 weist den zweiten logischen Pegel L auf, komplementär zum ersten Ausgangssignal A _Bi. On the other hand, if the electrical signal A _{iTTL has} the first logic level H at the time of the takeover ( t ₁ to t ₂ ), it is also taken over by the input stage ST 1 and as the second logic level L via the output of the input stage ST 1 to the Inverter I and inverted from there, again as the first logic level H , applied to the gate of the fourth transistor T 4 . The fourth transistor T 4 thus becomes conductive and the connection point VP 1 within the first circuit S 1 assumes the value of the first supply potential V _SS . Since, as will be described later, the reset connection R 2 and thus also the reset input RE 1 of the flip-flop FF 1 have the second logic level L , the output signal A _Bi according to FIG. 2 assumes the first logic level H because the flip-flop FF 1 tilts stable in its complementary state. The control output SA 1 of the first circuit S 1 has the second logic level L , complementary to the first output signal A _Bi .

Der Zeitpunkt, ab dem das erste Ausgangssignal A _Bi seinen zum Ruhestand R komplementären Zustand einnimmt, ist selbstverständlich abhängig von auftretenden Signallaufzeiten innerhalb der ersten Schaltung S 1 und kann aufgrund unvermeidlicher Fertigungstoleranzen innerhalb geringer Grenzen schwanken. Diese Grenzen sind in Fig. 2 mit t ₂ und t′ ₂ bezeichnet. Ein mit dem ersten logischen Pegel H am Eingang der Pufferschaltung anliegendes elektrisches Signal A _iTTL ist dabei mit einer durchgezogenen Linie gezeichnet. Es wird frühestens ab dem Zeitpunkt t ₂ weitergegeben als erstes Ausgangssignal A _Bi und spätestens zum Zeitpunkt t′ ₂ (dünn gestrichelt gezeichnet). Ein mit dem zweiten logischen Pegel L am Eingang der Pufferschaltung anliegendes elektrisches Signal A _iTTL ist hingegen mit einer dick gestrichelten Linie gezeichnet. Entsprechend ist auch ein zweites Ausgangssignal der Pufferschaltung, das seinen Ruhezustand R dabei nicht verändert, gezeichnet.The point in time from which the first output signal A _Bi assumes its state complementary to the retirement R is of course dependent on the signal propagation times occurring within the first circuit S 1 and can fluctuate within small limits due to inevitable manufacturing tolerances. These limits are designated in Fig. 2 with t ₂ and t ' ₂ . An electrical signal A _iTTL present at the first logic level H at the input of the buffer circuit is drawn with a solid line. It is passed on at the earliest from the time t ₂ as the first output signal A _Bi and at the latest at the time t ′ ₂ (shown in thin dashed lines). An electrical signal A _{iTTL present} at the second logic level L at the input of the buffer circuit, however, is drawn with a thick dashed line. A second output signal of the buffer circuit, which does not change its idle state R , is also drawn accordingly.

Abschließend läßt sich also zusammenfassen, daß bei dem erfindungsgemäßen Verfahren das erste Ausgangssignal A _Bi der vorteilhaften Pufferschaltung dann einen zu seinem Ruhezustand R komplementären Zustand annimmt, wenn das elektrische Signal A _iTTL zum Übernahmezeitpunkt t ₁ bis t ₂ einerseits einem ersten logischen Pegel H entspricht und andererseits Spannungsmindestbedingungen (Schaltschwelle) entspricht, die durch die Gestaltung der Eingangsstufe ST 1 der ersten Schaltung S 1 festgelegt sind. Diese Eingangsstufe ST 1 ist ja vorteilhafterweise als Schmitt-Trigger mit einer entsprechenden Hysterese ausgelegt. In conclusion, it can thus be summarized that in the method according to the invention the first output signal A _{Bi of} the advantageous buffer circuit assumes a state which is complementary to its idle state R when the electrical signal A _iTTL corresponds to a first logic level H at the time of takeover t ₁ to t ₂ and on the other hand corresponds to minimum voltage conditions (switching threshold) which are determined by the design of the input stage ST 1 of the first circuit S 1 . This input stage ST 1 is advantageously designed as a Schmitt trigger with a corresponding hysteresis.

Die Übernahme, Zwischenspeicherung und Weitergabe des elektrischen Signales A _iTTL erfolgt auf ähnliche Art und Weise außerdem mittels einer zweiten Schaltung S 2. Sie weist ebenfalls eine Eingangsstufe ST 10, vier Transistoren T 11 bis T 14 sowie eine Kippschaltung FF 10 auf.The takeover, intermediate storage and forwarding of the electrical signal A _iTTL is also carried out in a similar manner by means of a second circuit S 2 . It also has an input stage ST 10 , four transistors T 11 to T 14 and a flip-flop FF 10 .

Die Eingangsstufe ST 10 der zweiten Schaltung S 2 kann ebenfalls in vorteilhafter Art und Weise als Schmitt- Trigger ausgelegt sein, insbesondere mit einem invertierenden Ausgang. In vorteilhafter Ausbildung der Erfindung sind der erste (T 11) und der zweite (T 12) dieser vier Transistoren T 11 bis T 14 der zweiten Schaltung S 2 in p-Kanal-Enhancement-Technologie gestaltet, während die Transistoren T 13 und T 14 der zweiten Schaltung S 2 in n-Kanal-EnhancementTechnologie gestaltet sind. Ebenso kann die Kippschaltung FF 10 in vorteilhafter Ausgestaltung der Erfindung wie die Kippschaltung FF 1 der ersten Schaltung S 1 aufgebaut sein. Sie kann insbesondere einen Rücksetzeingang RE 10 aufweisen, der über die erste Rücksetzverbindung R 1 mit dem Ausgang der ersten Schaltung S 1 verbunden ist. Es fehlt jedoch ein dem Inverter I der ersten Schaltung S 1 entsprechendes Bauelement.The input stage ST 10 of the second circuit S 2 can also advantageously be designed as a Schmitt trigger, in particular with an inverting output. In an advantageous embodiment of the invention, the first ( T 11 ) and the second ( T 12 ) of these four transistors T 11 to T 14 of the second circuit S 2 are designed in p- channel enhancement technology, while the transistors T 13 and T 14 the second circuit S 2 are designed in n- channel enhancement technology. Likewise, the flip-flop FF 10 can be constructed in an advantageous embodiment of the invention like the flip-flop FF 1 of the first circuit S 1 . In particular, it can have a reset input RE 10 , which is connected to the output of the first circuit S 1 via the first reset connection R 1 . However, a component corresponding to the inverter I of the first circuit S 1 is missing.

In Analogie zum ersten Transistor T 1 der ersten Schaltung S 1 ist der erste Transistor T 11 der zweiten Schaltung S 2 mit seiner Kanalstrecke zwischen das zweite Versorgungspotential V _CC und einen Spannungsversorgungsanschluß der Eingangsstufe ST 10 geschaltet. Sei Gate ist mit einem Steuereingang SE 11 der zweiten Schaltung S 2 verbunden Dieser weist ein zum Steuereingang SE 1 der ersten Schaltung S 1 komplementäres Schaltverhalten auf. Entsprechend ist der erste Transistor T 11 der zweiten Schaltung S 2 analog zum ersten Transistor T 1 der ersten Schaltung S 1 nur leitend während der Übernahme (t ₁ bis t ₂) des elektrischen Signales A _iTTL; ansonsten sperrt er. Damit ist sichergestellt, daß auch die Eingangsstufe ST 10 der zweiten Schaltung S 2 nur während der Übernahme des elektrischen Signales A _iTTL aktiviert ist. Die Übernahme des elektrischen Signales A _iTTL durch die Eingangsstufe ST 10 der zweiten Schaltung S 2 erfolgt ganz analog zur Übernahme durch die Eingangsstufe ST 1 der ersten Schaltung S 1.In analogy to the first transistor T 1 of the first circuit S 1 , the first transistor T 11 of the second circuit S 2 is connected with its channel path between the second supply potential V _CC and a voltage supply connection of the input stage ST 10 . The gate is connected to a control input SE 11 of the second circuit S 2. This has a switching behavior complementary to the control input SE 1 of the first circuit S 1 . Correspondingly, the first transistor T 11 of the second circuit S 2 is analogous to the first transistor T 1 of the first circuit S 1 only conductive during the takeover ( t ₁ to t ₂ ) of the electrical signal A _iTTL ; otherwise it blocks. This ensures that the input stage ST 10 of the second circuit S 2 is only activated during the takeover of the electrical signal A _iTTL . The acceptance of the electrical signal A _iTTL by the input stage ST 10 of the second circuit S 2 takes place in a manner analogous to the acceptance by the input stage ST 1 of the first circuit S 1 .

Ein Ausgang der zweiten Schaltung S 2 weist gleichzeitig als zweiter Ausgang der gesamten Pufferschaltung ein zweites Ausgangssignal der Pufferschaltung auf. Außerdem bildet er einen ersten Ausgang der Kippschaltung FF 10. Der zweite Transistor T 12 der zweiten Schaltung S 2 ist mit seiner Kanalstrecke zwischen das zweite Versorgungspotential V _CC und einen zweiten Ausgang der Kippschaltung FF 10 geschaltet, wobei er als Verbindungspunkt VP 10 innerhalb der zweiten Schaltung S 2 gleichzeitig als Eingang für die Kippschaltung FF 10 und als Steuerausgang SA 10 der zweiten Schaltung S 2 dient.An output of the second circuit S 2 simultaneously has a second output signal of the buffer circuit as the second output of the entire buffer circuit. It also forms a first output of the flip-flop FF 10 . The channel section of the second transistor T 12 of the second circuit S 2 is connected between the second supply potential V _CC and a second output of the flip-flop FF 10 , and as connection point VP 10 within the second circuit S 2 it is simultaneously the input for the flip-flop FF 10 and serves as control output SA 10 of the second circuit S 2 .

Bei dem erfindungsgemäßen Verfahren weist das zweite Ausgangssignal ebenfalls einen Ruhezustand R auf. In vorteilhafter Weiterbildung der Erfindung ist dieser Ruhezustand R gleich dem zweiten logischen Pegel L des elektrischen Signales A _iTTL und insbesondere gleich dem Ruhezustand R des ersten Ausgangssignales A _Bi der Pufferschaltung.In the method according to the invention, the second output signal also has an idle state R. In an advantageous development of the invention, this idle state R is equal to the second logic level L of the electrical signal A _iTTL and in particular is equal to the idle state R of the first output signal A _{Bi of} the buffer circuit.

Dieser Ruhezustand R des zweiten Ausgangssignales der Pufferschaltung wird über die Kippschaltung FF 10 in den Zeiträumen vom Beginn der Taktperiode TP bis zum ersten Zeitpunkt t ₁ sowie ab dem zweiten Zeitpunkt t ₄ bis zum Ende der Taktperiode TP durch das Strobesignal CAS 1, das am Gate des zweiten Transistors T 12 der zweiten Schaltung S 2 anliegt, durch Leitendschalten der Kanalstrecke dieses Transistors T 12 in den genannten Zeiträumen erreicht. Der zweite Transistor T 12 der zweiten Schaltung S 2 ist entsprechend dem zweiten Transistor T 2 der ersten Schaltung S 1 ab dem Beginn der Übernahme zum ersten Zeitpunkt t ₁ des elektrischen Signales A _iTTL bis zum Ende der Weitergabe dieser Information zum zweiten Zeitpunkt t ₄ gesperrt.This idle state R of the second output signal of the buffer circuit is via the flip-flop FF 10 in the periods from the start of the clock period TP to the first time t ₁ and from the second time t ₄ to the end of the clock period TP by the strobe signal CAS 1 , which is at the gate of the second transistor T 12 of the second circuit S 2 is achieved by switching the channel path of this transistor T 12 in the said periods. The second transistor T 12 of the second circuit S 2 is blocked in accordance with the second transistor T 2 of the first circuit S 1 from the start of the takeover at the first time t _{1 of} the electrical signal A _iTTL until the end of the transmission of this information at the second time t ₄ .

Entsprechend gilt für die Leitend- und Sperrzustände des dritten (T 13) und des vierten Transistors T 14 der zweiten Schaltung S 2 das zu dem jeweils korrespondierenden dritten (T 3) und vierten Transistor T 4 der ersten Schaltung S 1 Gesagte.Correspondingly, what has been said about the corresponding third ( T 3 ) and fourth transistor T 4 of the first circuit S 1 applies to the conducting and blocking states of the third ( T 13 ) and the fourth transistor T 14 of the second circuit S 2 .

Der dritte Transistor T 13 der zweiten Schaltung S 2 ist zwischen dem Ausgang der Eingangsstufe ST 10 und dem ersten Versorgungspotential V _SS angeordnet. Sein Gate ist, ebenfalls wie das Gate des ersten Transistors T 11, mit dem Steuereingang SE 11 der zweiten Schaltung S 2 verbunden. Am Steuereingang SE 11 der zweiten Schaltung S 2 liegt dabei ein Signal, das ein zum entsprechenden Signal am Steuereingang SE 1 der ersten Schaltung S 1 komplementäres Schaltverhalten aufweist.The third transistor T 13 of the second circuit S 2 is arranged between the output of the input stage ST 10 and the first supply potential V _SS . Its gate, like the gate of the first transistor T 11 , is connected to the control input SE 11 of the second circuit S 2 . At the control input SE 11 of the second circuit S 2 there is a signal which has a switching behavior complementary to the corresponding signal at the control input SE 1 of the first circuit S 1 .

Der vierte Transistor T 14 der zweiten Schaltung S 2 ist zwischen das erste Versorgungspotential V _SS und den Verbindungspunkt VP 10 innerhalb der zweiten Schaltung S 2 geschaltet. Sein Gate ist analog zum Gate des vierten Transistors T 4 der ersten Schaltung S 1 mit dem Ausgang der Eingangsstufe ST 10 und der Drain des dritten Transistors T 13 verbunden, ohne daß dabei, wie in der ersten Schaltung S 1, dem Gate ein Inverter vorgeschaltet ist. The fourth transistor T 14 of the second circuit S 2 is connected between the first supply potential V _SS and the connection point VP 10 within the second circuit S 2 . Its gate is connected to the output of the input stage ST 10 and the drain of the third transistor T 13 analogously to the gate of the fourth transistor T 4 of the first circuit S 1 , without an inverter being connected upstream of the gate, as in the first circuit S 1 is.

Der Verbindungspunkt VP 10 dient dabei ebenfalls ähnlich dem Verbindungspunkt VP 1 der ersten Schaltung S 1 verschiedenen Zwecken: Zum einen stellt er einen Steuerausgang SA 10 der zweiten Schaltung S 2 mit einem gegenüber dem zweiten Ausgangssignal komplementären Signalverlauf dar. Zum anderen dient er sowohl als Eingang der Kippschaltung FF 10 als auch als zweiter Ausgang der Kippschaltung FF 10. Auf den Verbindungspunkt VP 10 wirkt, ähnlich wie beim Verbindungspunkt VP 1 der ersten Schaltung S 1, über den vierten Transistor T 14 der zweiten Schaltung S 2 der Ausgang der Eingangsstufe ST 10 ein. Der erste Ausgang der Kippschaltung FF 10 dient als zweiter Ausgang der Pufferschaltung mit dem zweiten Ausgangssignal . Er ist außerdem über eine zweite Rücksetzverbindung R 2 mit dem Rücksetzeingang RE 1 der Kippschaltung FF 1 der ersten Schaltung S 1 verbunden.
Durch den Anschluß der beiden Rücksetzverbindungen R 1, R 2 einerseits an die beiden Ausgangssignale A _Bi und der Pufferschaltung und andererseits an die Rücksetzeingänge RE 10, RE 1 der beiden Kippschaltungen FF 10, FF 1 in den beiden Schaltungen S 2, S 1 läßt sich auf einfache und vorteilhafte Art und Weise ein gleichzeitiges Aktivieren der beiden Ausgangssignale A _Bi, wirkungsvoll verhindern.The connection point VP 10 also serves different purposes similar to the connection point VP 1 of the first circuit S 1 : on the one hand, it represents a control output SA 10 of the second circuit S 2 with a signal curve that is complementary to the second output signal. On the other hand, it serves both as an input the flip-flop FF 10 as well as the second output of the flip-flop FF 10 . Similar to the connection point VP 1 of the first circuit S 1 , the output of the input stage ST 10 acts on the connection point VP 10 via the fourth transistor T 14 of the second circuit S 2 . The first output of the flip-flop FF 10 serves as the second output of the buffer circuit with the second output signal. It is also connected via a second reset connection R 2 to the reset input RE 1 of the flip-flop FF 1 of the first circuit S 1 .
By connecting the two reset connections R 1 , R 2 on the one hand to the two output signals A _Bi and the buffer circuit and on the other hand to the reset inputs RE 10 , RE 1 of the two flip-flops FF 10 , FF 1 in the two circuits S 2 , S 1 Effectively prevent simultaneous activation of the two output signals A _Bi in a simple and advantageous manner.

Mit Hilfe des vorstehend Beschriebenen läßt sich nun folgendes Verfahren zur Übernahme des elektrischen Signales A _iTTL, der Zwischenspeicherung und Weitergabe bezüglich der zweiten Schaltung S 2 der Pufferschaltung erläutern: Zu Beginn der Taktperiode TP ist die Eingangsstufe ST 10 deaktiviert, der erste (T 11) und der vierte Transistor T 14 sind gesperrt, der zweite (T 12) und der dritte Transistor T 13 sind leitend geschaltet. Dies wird durch ein am Steuereingang SE 11 anliegendes Signal und das Strobesignal CAS 1 erreicht. Der dritte Transistor T 13 zieht dabei den Ausgang der Eingangsstufe ST 10, die ja versorgungspannungsmäßig nicht aktiviert ist, auf einen Pegel, der gleich dem ersten Versorgungspotential V _SS ist. Der Steuereingang SE 11 weist dabei den ersten logischen Pegel H auf; das Strobesignal CAS 1 weist den zweiten logischen Pegel L auf.With the help of what has been described above, the following method for taking over the electrical signal A _iTTL , the intermediate storage and forwarding with regard to the second circuit S 2 of the buffer circuit can now be explained: at the beginning of the clock period TP , the input stage ST 10 is deactivated, the first ( T 11 ) and the fourth transistor T 14 are blocked, the second ( T 12 ) and the third transistor T 13 are turned on. This is achieved by a signal present at the control input SE 11 and the strobe signal CAS 1 . The third transistor T 13 pulls the output of the input stage ST 10 , which is not activated in terms of supply voltage, to a level which is equal to the first supply potential V _SS . The control input SE 11 has the first logic level H ; the strobe signal CAS 1 has the second logic level L.

Zum ersten Zeitpunkt t ₁, ab dem die Übernahme erfolgen soll, wird in noch zu beschreibender Weise an den Steuereingang SE 11 der zweite logische Pegel L angelegt, wodurch der erste Transistor T 11 leitend wird und der dritte Transistor T 13 gesperrt wird. Das Strobesignal CAS 1 nimmt seinen ersten logischen Pegel H an und sperrt damit den zweiten Transistor T 12.At the first time t ₁ , from which the takeover is to take place, the second logic level L is applied to the control input SE 11 in a manner to be described, as a result of which the first transistor T 11 becomes conductive and the third transistor T 13 is blocked. The strobe signal CAS 1 assumes its first logic level H and thus blocks the second transistor T 12 .

Die Eingangsstufe ST 10 ist somit an ihren Spannungsversorgungsanschlüssen mit den beiden Versorgungspotentialen V _SS, V _CC verbunden und aktiviert. Sie übernimmt das eingangsmäßig anliegende elektrische Signal A _iTTL und gibt es invertiert an ihren Ausgang weiter. Weil der dritte Transistor T 13 gesperrt ist, bewirkt er gleich dem dritten Transistor T 3 der ersten Schaltung S 1 keinerlei Einfluß auf den Ausgang der Eingangsstufe ST 10.The input stage ST 10 is thus connected and activated at its voltage supply connections to the two supply potentials V _SS , V _CC . It accepts the A _iTTL electrical signal present at the input and passes it on inverted to its output. Because the third transistor T 13 is blocked, it has no effect on the output of the input stage ST 10, like the third transistor T 3 of the first circuit S 1 .

Weist während der Übernahme des elektrischen Signales A _iTTL dieses den ersten logischen Pegel H auf, so bleibt wegen des invertierenden Ausgangs der Eingagsstufe ST 10 der vierte Transistor T 14 gesperrt, der Schaltzustand der Kippschaltung FF 10 bleibt unverändert. Damit behält das zweite Ausgangssignal ebenfalls seinen, dem Ruhezustand R entsprechenden Zustand bei, ebenso behält der Steuerausgang SA 10 seinen Zustand mit dem ersten logischen Pegel H. If the electrical signal A _{iTTL has} the first logic level H during the takeover, the fourth transistor T 14 remains blocked because of the inverting output of the input stage ST 10 , the switching state of the flip-flop FF 10 remains unchanged. The second output signal thus also maintains its state corresponding to the idle state R , and the control output SA 10 likewise maintains its state with the first logic level H.

Weist hingegen während der Übernahme das elektrische Signal A _iTTL den zweiten logischen Pegel L auf, so wird der vierte Transistor T 14 leitend und bringt damit den Verbindungspunkt VP 10 auf den zweiten logischen Pegel L. Damit nimmt der Steuerausgang SA 10 ebenfalls den zweiten logischen Pegel L an. Die erste Rücksetzverbindung R 1, die am Rücksetzeingang RE 10 der Kippstufe FF 10 der zweiten Schaltung S 2 anliegt, weist ebenfalls den zweiten logischen Pegel L auf, da ja, wie bereits beschrieben, das erste Ausgangssignal A _Bi seinen Ruhezustand R mit dem zweiten logischen Pegel L bebehält, wenn das zu übernehmende elektrische Signal A _iTTL den zweiten logischen Pegel L zum Übernehmezeitpunkt (= erster Zeitpunkt t ₁) aufweist. Folglich kippt die Kippschaltung FF 10, am Ausgang der zweiten Schaltung S 2, der ja dem zweiten Ausgang der Pufferschaltung entspricht, nimmt das zweite Ausgangssignal den ersten logischen Pegel H an, der komplementär ist zum logischen Pegel des Ruhezustandes R. Das elektrische Signal A _iTTL ist damit übernommen, zwischengespeichert und wird weitergegeben.If, on the other hand, the electrical signal A _{iTTL has} the second logic level L during the takeover, the fourth transistor T 14 becomes conductive and thus brings the connection point VP 10 to the second logic level L. The control output SA 10 thus also assumes the second logic level L. The first reset connection R 1 , which is present at the reset input RE 10 of the flip-flop FF 10 of the second circuit S 2 , also has the second logic level L , since, as already described, the first output signal A _{Bi is in} its idle state R with the second logic Level L is retained when the electrical signal A _iTTL to be taken over has the second logic level L at the time of takeover (= first time t ₁ ). Consequently, the flip-flop FF 10 , at the output of the second circuit S 2 , which corresponds to the second output of the buffer circuit, the second output signal assumes the first logic level H , which is complementary to the logic level of the idle state R. The electrical signal A _iTTL is thus accepted, _{temporarily stored} and passed on.

Nach Beginn der Weitergabe zum Zeitpunkt t ₂ bzw. t′ ₂, welcher gleich dem Ende der Übernahme ist, nimmt der Steuereingang SE 11 den ersten logischen Pegel H an, was noch näher beschrieben wird. Dadurch wird der erste Transistor T 11 wieder gesperrt; die Eingangsstufe ST 10 wird deaktiviert.After the start of the transfer at the time t ₂ or t ' ₂ , which is the same as the end of the takeover, the control input SE 11 assumes the first logic level H , which will be described in more detail. As a result, the first transistor T 11 is blocked again; the input stage ST 10 is deactivated.

Gleichzeitig wird der dritte Transistor T 13 wieder leitend, zieht den (zustandsmäßig jetzt unbestimmten) Ausgang der Eingangsstufe ST 10 auf den zweiten logischen Pegel L und sperrt damit auch den vierten Transistor T 14. Die übernommene Information bleibt in der Kippschaltung FF 10 zwischengespeichert; die Eingangsstufe ST 10 bleibt deaktiviert. At the same time, the third transistor T 13 becomes conductive again, pulls the (state-indefinite now) output of the input stage ST 10 to the second logic level L and thus also blocks the fourth transistor T 14 . The information received remains temporarily stored in the flip-flop FF 10 ; the input stage ST 10 remains deactivated.

Zum zweiten Zeitpunkt t ₄ nimmt das Strobesignal CAS 1 wieder seinen zweiten logischen Pegel L an. Damit wird der zweite Transistor T 12 leitend, die Kippschaltung FF 10 kippt in ihre Ursprungsstellung zurück und das zweite Ausgangssignal nimmt wieder seinen Ruhezustand R ein. Der Steuerausgang SA 10 nimmt wieder den ersten logischen Pegel H an, der Steuereingang SE 11 bleibt unverändert. Dieser Zustand wird bis zum Ende der Taktperiode TP beibehalten.At the second point in time t ₄ , the strobe signal CAS 1 again assumes its second logic level L. The second transistor T 12 thus becomes conductive, the flip-flop FF 10 tilts back to its original position and the second output signal returns to its idle state R. The control output SA 10 again assumes the first logic level H , the control input SE 11 remains unchanged. This state is maintained until the end of the clock period TP .

Am Steuereingang SE 1 der ersten Schaltung S 1 liegt ein erstes Steuersignal SS 1 an. Am Steuereingang SE 11 der zweiten Schaltung S 2 liegt ein zweites Steuersignal SS 2 an. Beide Steuersignale SS 1, SS 2 sind zueinander komplementär. Zu ihrer Erzeugung ist innerhalb der vorteilhaften Pufferschaltung eine Steuerlogikschaltung SLS vorgesehen.A first control signal SS 1 is present at the control input SE 1 of the first circuit S 1 . A second control signal SS 2 is present at the control input SE 11 of the second circuit S 2 . Both control signals SS 1 , SS 2 are complementary to each other. To generate them, a control logic circuit SLS is provided within the advantageous buffer circuit.

Die Steuerlogikschaltung SLS enthält vorzugsweise ein NAND-Gatter mit drei Eingängen als Eingänge der Steuerlogikschaltung SLS, dem ein Inverter nachgeschaltet ist.The control logic circuit SLS preferably contains a NAND gate with three inputs as inputs of the control logic circuit SLS , which is followed by an inverter.

Am Ausgang des Inverters liegt das erste Steuersignal SS 1, das mit dem Steuereingang SE 1 der ersten Schaltung S 1 verbunden ist. Am Ausgang des NAND-Gatters, und damit am Eingang des Inverters, liegt das zweite Steuersignal SS 2, das mit dem Steuereingang SE 11 der zweiten Schaltung S 2 verbunden ist.At the output of the inverter is the first control signal SS 1 , which is connected to the control input SE 1 of the first circuit S 1 . At the output of the NAND gate, and thus at the input of the inverter, there is the second control signal SS 2 , which is connected to the control input SE 11 of the second circuit S 2 .

Der erste Eingang des NAND-Gatters ist über den Steuerausgang SA 1 der ersten Schaltung S 1 mit deren Verbindungspunkt VP 1 verbunden. Damit liegt am ersten Eingang immer ein zum ersten Ausgangssignal A _Bi der Pufferschaltung komplementäres Signal. The first input of the NAND gate is connected to the connection point VP 1 via the control output SA 1 of the first circuit S 1 . There is therefore always a signal complementary to the first output signal A _{Bi of} the buffer circuit at the first input.

Entsprechend ist der zweite Eingang des NAND-Gatters über den Steuerausgang SA 10 der zweiten Schaltung S 2 mit deren Verbindungspunkt VP 10 verbunden. Somit liegt am zweiten Eingang immer ein zum zweiten Ausgangssignal der Pufferschaltung komplementäres Signal. Der dritte Eingang des NAND-Gatters ist mit dem Strobesignal CAS 1 verbunden.Correspondingly, the second input of the NAND gate is connected to the connection point VP 10 via the control output SA 10 of the second circuit S 2 . Thus there is always a signal complementary to the second output signal of the buffer circuit at the second input. The third input of the NAND gate is connected to the strobe signal CAS 1 .

Aufgrund der zuvor geschilderten Signalverläufe der beiden Ausgangssignale A _Bi und der Pufferschaltung, und damit der Signalverläufe an den Steuerausgängen SA 1 und SA 10 der beiden Schaltungen S 1 und S 2 ergibt sich in Verbindung mit dem Signalverlauf des Strobesignales CAS 1, daß das zweite Stuersignal SS 2 seinen ersten logischen Pegel H aufweist vom Beginn der Taktperiode TP bis zum ersten Zeitpunkt t ₁, an dem das Strobesignal CAS 1 seinen ersten logischen Pegel H annimmt. Entsprechend komplementär dazu verläuft das erste Steuersignal SS 1. Zum ersten Zeitpunkt t ₁ nehmen wegen des Strobesignales CAS 1, das ja den ersten logischen Pegel H annimmt, das zweite Steuersignal SS 2 seinen zweiten logischen Pegel L an und das erste Steuersignal SS 1 seinen ersten logischen Pegel H an.Due to the previously described signal profiles of the two output signals A _Bi and the buffer circuit, and thus the signal profiles at the control outputs SA 1 and SA 10 of the two circuits S 1 and S 2 , in connection with the signal profile of the strobe signal CAS 1 , the second control signal results SS 2 has its first logic level H from the beginning of the clock period TP to the first time t ₁ , at which the strobe signal CAS 1 assumes its first logic level H. The first control signal SS 1 is correspondingly complementary to this. At the first point in time t ₁ , because of the strobe signal CAS 1 , which assumes the first logic level H , the second control signal SS 2 assumes its second logic level L and the first control signal SS 1 assumes its first logic level H.

Damit werden, wie zuvor bereits beschrieben, die Eingagnsstufen ST 1 und ST 10 versorgungsspannungsmäßig aktivert, sie können das anliegende Eingangssignal A _iTTL übernhmen. Nach erfolgter Übernahme, d. h. im Zeitraum zwischen t ₂ und t′ ₂, nimmt genau eines der beiden Ausgangssignale A _Bi und seinen zum Ruhezustand R komplementären Pegel an, wodurch einer der beiden Steuerausgänge SA 1, SA 10 den zweiten logischen Pegel L annimmt. Somit nehmen auch das zweite Steuersignal SS 2 seinen ersten logischen Pegel H an und das erste Steuersignal SS 1 seinen zweiten logischen Pegel L. Damit werden jedoch die ersten Transistoren T 1, T 11 der beiden Schaltungen S 1, S 2 gesperrt; die Eingangsstufen ST 1, ST 10 werden versorgungsspannungsmäßig deaktiviert. Außerdem werden die dritten Transistoren T 3, T 13 der beiden Schaltungen S 1, S 2 leitend geschaltet. Sie ziehen damit den Ausgang der Eingangsstufen ST 1, ST 10, der eigentlich potentialmäßig unbestimmt ist wegen des Deaktivierens ihrer Versorgungsspannung, auf den ersten (H) bzw. zweiten logischen Pegel L. Dieser Zustand der Steuersignale SS 1, SS 2 bleibt unverändert über den zweiten Zeitpunkt t ₄ (Strobesignal CAS 1 nimmt seinen zweiten logischen Pegel L an) hinaus bis zum Ende der Taktperiode TP bestehen.As previously described, the input stages ST 1 and ST 10 are thus activated in terms of supply voltage, and they can take over the input signal A _iTTL present. After the transfer has taken place, ie in the period between t ₂ and t ' ₂ , exactly one of the two output signals A _Bi and its level complementary to the idle state R assume, whereby one of the two control outputs SA 1 , SA 10 assumes the second logic level L. The second control signal SS 2 thus also assumes its first logic level H and the first control signal SS 1 its second logic level L. However, this blocks the first transistors T 1 , T 11 of the two circuits S 1 , S 2 ; the input stages ST 1 , ST 10 are deactivated in terms of supply voltage. In addition, the third transistors T 3 , T 13 of the two circuits S 1 , S 2 are turned on . You thus pull the output of the input stages ST 1 , ST 10 , which is actually potentially undetermined due to the deactivation of its supply voltage, to the first ( H ) or second logic level L. This state of the control signals SS 1 , SS 2 remains unchanged beyond the second time t ₄ (strobe signal CAS 1 assumes its second logic level L ) until the end of the clock period TP .

Weitere Ausgestaltungen der Steuerlogikschaltung SLS sind im Rahmen fachmännischen Handelns denkbar. Beispielsweise zeigt Fig. 3 den Ersatz des NAND-Gatters durch ein AND-Gatter unter Vertauschung der beiden Steuersignale SS 1 und SS 2.Further configurations of the control logic circuit SLS are conceivable within the framework of professional action. For example, FIG. 3 shows the replacement of the NAND gate by an AND gate, with the two control signals SS 1 and SS 2 being interchanged.

Fig. 3 zeigt weiters vorteilhafte Ausführungsformen bezüglich der beiden Schaltungen S 1 und S 2, bei denen der erste Transistor T 1 der ersten Schaltung S 1 in p-Kanal-Enhancement-Technik ausgeführt ist und der erste Transistor T 11 der zweiten Schaltung S 2 in n Kanal- Enhancement-Technik. Entsprechend sind der erste Transistor T 1 der ersten Schaltung S 1 an seiner Source mit dem zweiten Versorgungspotential V _CC verbunden und der erste Transistor T 11 der zweiten Schaltung S 2 an seiner Source mit dem ersten Versorgungspotential V _SS. Außerdem ist das Gate des ersten Transistors T 1 der ersten Schaltung S 1 über einen weiteren Steuereingang SE 2 der ersten Schaltung S 1 mit dem zweiten Steuersignal SS 2 verbunden. Analog ist das Gate des ersten Transistors T 11 der zweiten Schaltung S 2 mit dem ersten Steuersignal SS 1 über ebenfalls einen weiteren Steuereingang SE 12 der zweiten Schaltung S 2 verbunden. FIG. 3 also shows advantageous embodiments with regard to the two circuits S 1 and S 2 , in which the first transistor T 1 of the first circuit S 1 is implemented using p- channel enhancement technology and the first transistor T 11 of the second circuit S 2 in n channel enhancement technology. Correspondingly, the first transistor T 1 of the first circuit S 1 is connected at its source to the second supply potential V _CC and the first transistor T 11 of the second circuit S 2 is connected at its source to the first supply potential V _SS . In addition, the gate of the first transistor T 1 of the first circuit S 1 is connected to the second control signal SS 2 via a further control input SE 2 of the first circuit S 1 . Analogously, the gate of the first transistor T 11 of the second circuit S 2 is connected to the first control signal SS 1 via a further control input SE 12 of the second circuit S 2 .

Fig. 4 zeigt eine vorteilhafte Ausführungsform der Erfindung, realisiert ausschließlich in n-Kanal-Technologie. Dabei wird anstelle des Steuersignales CAS 1 ein zu diesem komplementäres Strobesignal verwendet (vgl. Fig. 2). Bei Anwendung der Pufferschaltung in einem Haltleiterspeicher ist dieses komplementäre Strobesignal üblicherweise verfügbar. Ansonsten kann es durch Invertieren aus dem Strobesignal CAS 1 gewonnen werden. Außerdem wird das Gate des dritten Transistors T 3 der ersten Schaltung S 1 über einen weiteren Steuereingang SE 2 mit dem zweiten Steuersignal SS 2 verbunden und das Gate des ersten Transistors T 11 der zweiten Schaltung S 2 über ebenfalls einen weiteren Steuereingang SE 12 der zweiten Schaltung S 2 mit dem ersten Steuersignal SS 1 verbunden. Für den Durchschnittsfachmann ist diese Ausführungsform aufgrund des zuvor bezüglich den Fig. 1, 2 und 3 Gesagten in ihrem Aufbau und ihrer Funktion sofort verständlich. Fig. 4 shows an advantageous embodiment of the invention, realized exclusively in n- channel technology. Instead of the control signal CAS 1, a strobe signal complementary to this is used (cf. FIG. 2). When using the buffer circuit in a semiconductor memory, this complementary strobe signal is usually available. Otherwise, it can be obtained by inverting the strobe signal CAS 1 . In addition, the gate of the third transistor T 3 of the first circuit S 1 is connected to the second control signal SS 2 via a further control input SE 2 and the gate of the first transistor T 11 of the second circuit S 2 is likewise connected to the second circuit via a further control input SE 12 S 2 is connected to the first control signal SS 1 . For the person skilled in the art , this embodiment is immediately understandable in terms of its structure and function based on what has been said above with reference to FIGS. 1, 2 and 3.

Entsprechendes gilt für die vorteilhafte Ausführungsform nach Fi.g 5. Sie ist voll in p-Kanal-Technologie aufgebaut. Es ist lediglich noch darauf hinzuweisen, daß bei der ersten Schaltung S 1 im Vergleich zur Fig. 1 der Inverter am Gate des vierten Transistors T 4 fehlt. Hingegen ist dem vierten Transistor T 14 der zweiten Schaltung S 2 gatemäßig ein solcher Inverter I 10 vorgeschaltet. Außerdem sind das Gate des ersten Transistors T 1 der ersten Schaltung S 1 über einen weiteren Steuereingang SE 2 mit dem zweiten Steuersignal SS 2 verbunden und das Gate des dritten Transistors T 13 der zweiten Schaltung S 2 ist über einen weiteren Steuereingang SE 12 mit dem ersten Steuereingang SS 1 verbunden. The same applies to the advantageous embodiment according to Fi.g 5. It is built entirely in p- channel technology. It should only be pointed out that the inverter at the gate of the fourth transistor T 4 is missing in the first circuit S 1 compared to FIG. 1. In contrast, the fourth transistor T 14 of the second circuit S 2 is preceded by such an inverter I 10 . In addition, the gate of the first transistor T 1 of the first circuit S 1 is connected to the second control signal SS 2 via a further control input SE 2 and the gate of the third transistor T 13 of the second circuit S 2 is connected to the first via a further control input SE 12 Control input SS 1 connected.

Eine vorteilhafte Weiterbildung der Erfindung zeigt Fig. 9. Dabei ist bei der ersten Schaltung S 1 zwischen die Source des vierten Transistors T 4 und das erste Versorgungspotential V _SS ein fünfter Transistor T 5 mit seiner Kanalstrecke geschaltet. Sein Gate ist über den Steuereingang SE 1 mit dem ersten Steuersignal SS 1 verbunden. Entsprechend ist bei der zweiten Schaltung S 2 zwischen die Source des vierten Transistors T 14 und das erste Versorgungspotential V _SS ein fünfter Transistor T 15 mit seiner Kanalstrecke geschaltet. Sein Gate ist über einen weiteren Steuereingang SE 12 ebenfalls mit dem ersten Steuersignal SS 1 verbunden.An advantageous development of the invention is shown in FIG. 9. In the first circuit S 1, a fifth transistor T 5 with its channel path is connected between the source of the fourth transistor T 4 and the first supply potential V _SS . Its gate is connected to the first control signal SS 1 via the control input SE 1 . Correspondingly, in the second circuit S 2, a fifth transistor T 15 with its channel path is connected between the source of the fourth transistor T 14 and the first supply potential V _SS . Its gate is also connected to the first control signal SS 1 via a further control input SE 12 .

Simulationsversuche haben gzeigt, daß mit Hilfe dieser Weiterbildung zum zweiten Zeitpunkt t ₄, zu dem das Strobesignal CAS 1 seinen zweiten logischen Pegel L annimmt, die Verbindungspunkte VP 1 und VP 10 der beiden Schaltungen S 1, S 2 schneller ihren zum Ruhezustand R der beiden Ausgangssignale A _Bi, komplementären logischen Pegel einnehmen.Simulation experiments have shown that with the help of this development, at the second point in time t ₄ , at which the strobe signal CAS 1 assumes its second logic level L , the connection points VP 1 and VP 10 of the two circuits S 1 , S 2 are quicker to the idle state R of the two Output signals A _Bi , take complementary logic level.

Fig. 6 zeigt einen integrierten Halbleiterspeicherbaustein, in dem sich bezüglich Adreßsignalen die Pufferschaltung in bekannter Weise anwenden läßt. Dabei wird, wie bekannt, zur Übernahme, Zwischenspeicherung und Weitergabe mittels der Pufferschaltung von in den Adreßsignalen A ₁ bis A _n, die als Eingangssignale A _iTTL verwendet werden, enthaltenen Spaltenadreßinformationen das dazu notwendige Strobesignal CAS 1 bzw. das dazu komplementäre Strobesignal von einem als Colomn- Adresse-Strobe bezeichneten, am Baustein anliegenden Signal abgeleitet. Entsprechend wird für in den Adreßsignalen A ₁ bis A _n enthaltene Zeilenadreßinformationen das dazu notwendige Strobesignal als Signal RAS 1 bzw. das dazu komplementäre Strobesignal von einem als Row- Adress-Strobe bezeichneten, am Baustein anliegenden Signal abgeleitet. FIG. 6 shows an integrated semiconductor memory module in which the buffer circuit can be used in a known manner with respect to address signals. As is known, for the takeover, intermediate storage and forwarding by means of the buffer circuit of column address information contained in the address signals A ₁ to A _n , which are used as input signals A _iTTL , the necessary strobe signal CAS 1 or the complementary strobe signal from a as Colomn address strobe designated, derived on the block signal derived. Correspondingly, for row address information contained in the address signals A ₁ to A _n , the necessary strobe signal as signal RAS 1 or the complementary strobe signal is derived from a signal, referred to as row address strobe, present at the module.

Die Pufferschaltung läßt sich erfindungsgemäß außerdem auch auf weitere Signale des Halbleiterspeicherbausteins wie Dateneingangssignale (DI) und/oder auf aus seinen Speicherzellen ausgelesenen Informationen als elektrisches Signal anwenden. Als Strobesignal kann ein bausteinintern vorhandenes Taktsignal verwendet werden, das z. B. aus einem am Baustein anliegenden Chip-Enable-Signal CE abgeleitet werden kann.According to the invention, the buffer circuit can also be used as an electrical signal for further signals of the semiconductor memory module, such as data input signals ( DI ) and / or for information read from its memory cells. As a strobe signal an existing clock signal can be used, the z. B. can be derived from a chip enable signal CE applied to the module.

Entsprechendes gilt für Fig. 7, die eine Mikroprozessorschaltung zeigt. Sie enthält u. a. in ihr erzeugte Adreß- und/oder Datensignale, auf die sich vorteilhafterweise die erfindungsgemäße Pufferschaltung ebenfalls anwenden läßt.The same applies to FIG. 7, which shows a microprocessor circuit. It contains, among other things, address and / or data signals generated in it, to which the buffer circuit according to the invention can advantageously also be applied.

Sie läßt sich auch auf in die Mikroprozessorschaltung eintretende Signale DI ₁ bis DI _p anwenden.It can also be applied to signals DI ₁ to DI _p entering the microprocessor circuit.

Weitere Anwendungsmöglichkeiten bieten gemäß Fig. 8 bidirektionale Bussignale D ₁ bis D _m einer Mikroprozessorschaltung.Further application possibilities are shown in FIG. 8 bidirectional bus signals D ₁ to D _m of a microprocessor circuit.

Weitere Ausgestaltungen des vorteilhaften Verfahrens, der darauf abgestimmten vorteilhaften Pufferschaltung und deren Anwendung sind für den Durchschnittsfachmann aufgrund des zuvor Geoffenbarten möglich und liegen ebenfalls im Bereiche der Erfindung.Further refinements of the advantageous method, the coordinated advantageous buffer circuit and their Application are due to the average specialist of what was previously disclosed possible and are also in the Fields of the Invention.

Die Erfindung weist folgende Vorteile auf:
a) sie vermeidet die beim Stande der Technik auftretenden, zuvor bereits beschriebenen Nachteile,
b) die Verwendung von zwei Ausgangssignalen A _Bi und , die nicht komplementär zueinander sind wie beim Stande der Technik und von denen nach erfolgter Übernahme des Signales A _iTTL im Zeitraum t ₂ bis t ₄ immer genau eines den Ruhezustand R und entsprechend das andere den zum Ruhezustand R komplementären logischen Pegel aufweist, ermöglicht es einerseits, sicher zu erkennen, daß die Übernahme erfolgt ist und ermöglicht es andererseits mittels der resultierenden Steuersignale SS 1 und SS 2, sofort nach erfolgter Übernahme, d. h. z. B. unabhängig von einem beim Stande der Technik fest vorgegebenen Nadelimpuls, die Pufferschaltung durch Deaktivieren der beiden Eingangsstufen ST 1, ST 10 vom daran anliegenden elektrischen Signal A _iTTL abzukoppeln. Beim Stande der Technik können sich Signaleinbrüche (in Fig. 1 mit dem Bezugszeichen E gekennzeichnet) während des Anliegens des Nadelimpulses und auftretende Signalwechsel in diesem Zeitraum auf die Adreßpuffer so auswirken, daß diese fehlerhaft übernehmen. Dies ist bei der vorliegenden Erfindung vermieden, weil sich gemäß dem vorteilhaften Verfahren und der vorteilhaften Pufferschaltung diese nach erfolgter Signalübernahme selbsttätig innerhalb kürzester Zeit verriegelt und sich damit vom elektrischen Signal A _iTTL abkoppelt.
c) Die Erfindung weist bei ihrer Verwendung als Adreßpuffer außerdem noch folgenden Vorteil auf, für dessen Erzielung bisher entweder zusätzliche Schaltungen notwendig sind oder auf den wegen des erforderlichen Aufwandes verzichtet werden mußte: Bei der Verwendung von Adreßpuffern nach dem Stande der Technik bei Halbleiterspeichern ist grundsätzlich, auch bereits vor Übernahme des elektrischen Signales A _iTTL, einer von zwei Ausgängen aktiviert. Bei nachgeschalteten Adreßdecodern ist also immer, auch bereits vor der Übernahme des elektrischen Signales A _iTTL durch den Adreßpuffer, mindestens ein Adreßdecoder ausgewählt. Deshalb notwendige Deaktivierungen von solch fälschlicherweise aktivierten Adreßdecodern steigern den Energieverbrauch, benötigen zusätzliche Schaltzeit und führen manchmal zu Fehlschaltungen. Dadurch, daß bei der vorliegenden Erfindung außerhalb des Zeitraumes, in dem die Zwischenspeicherung und Weitergabe erfolgt, beide Ausgangssignale A _Bi, denselben Ruhezustand R aufweisen, wird außerdem noch erreicht, daß keiner der nachgeschalteten Adreßdecoder aktiviert ist.
d) Durch bekannte, geeignete Dimensionierungsmaßnahmen bezüglich der Eingangsstufen ST 1, ST 10, insbesondere der Schaltpunkte der verwendeten Schmitt-Trigger läßt sich die Übernahme des elektrischen Signales A _iTTL optimieren.
e) Sind die Schaltpunkte der Eingangsstufen ST 1, ST 10 zueinander unsymmetrisch, so wird ein dadurch eventuell ermöglichtes gleichzeitiges Schalten der Ausgangssignale A _Bi, aus ihrer Ruhelage R heraus in den dazu komplementären Zustand durch die an den Rücksetzeingängen RE 1, RE 10 anliegenden Rücksetzverbindungen R 1, R 2 ausgeschlossen.The invention has the following advantages:
a) it avoids the disadvantages which have already occurred in the prior art and have already been described,
b) the use of two output signals A _Bi and, which are not complementary to each other as in the prior art and of which, after the signal A _{iTTL has been taken over} in the period t ₂ to t _4, always exactly one the idle state R and, accordingly, the other the Hibernate R has a complementary logic level, on the one hand makes it possible to reliably recognize that the takeover has taken place and, on the other hand, it makes it possible to use the resulting control signals SS 1 and SS 2 immediately after the takeover has taken place, that is to say independently of one which is fixed in the prior art predetermined needle _{impulse to} decouple the buffer circuit by deactivating the two input stages ST 1 , ST 10 from the electrical signal A _{iTTL present} thereon. In the prior art, signal dips (identified by the reference symbol E in FIG. 1) during the application of the needle pulse and occurring signal changes in this period of time can have an effect on the address buffers in such a way that they take over incorrectly. This is avoided in the present invention because, according to the advantageous method and the advantageous buffer circuit, the latter automatically locks itself within a very short time after the signal has been taken over and thus decouples from the electrical signal A _iTTL .
c) The invention, when used as an address buffer, also has the following advantage, for the achievement of which either additional circuits were previously necessary or which had to be dispensed with because of the required effort: When using address buffers according to the prior art for semiconductor memories, it is essential , one of two outputs activated even before the A _iTTL electrical signal is accepted. In the case of downstream address decoders, at least one address decoder is therefore always selected, even before the electrical signal A _{iTTL is taken over} by the address buffer. Deactivations of such incorrectly activated address decoders therefore increase energy consumption, require additional switching time and sometimes lead to incorrect switching. The fact that in the present invention outside the period in which the intermediate storage and transfer takes place, both output signals A _Bi , the same idle state R , is also achieved that none of the downstream address decoders is activated.
d) The acceptance of the electrical signal A _{iTTL can be} optimized by known, suitable dimensioning measures with respect to the input stages ST 1 , ST 10 , in particular the switching points of the Schmitt trigger used.
e) If the switching points of the input stages ST 1 , ST 10 are asymmetrical to one another, a possible simultaneous switching of the output signals A _Bi from their rest position R to the complementary state becomes possible by the reset connections present at the reset inputs RE 1 , RE 10 R 1 , R 2 excluded.

Claims

1. Method for taking over, temporarily storing and forwarding an electrical signal ( A _iTTL ) valid during a clock period ( TP ) at the latest from a first point in time ( t ₁ ), in which a strobe signal ( CAS 1 ) is used and the signals used are both a first ( H ) as well as a second logic level ( L ), which are complementary to each other, characterized by the following method steps:

- Within a buffer circuit, a first ( S 1 ) and a second circuit ( S 2 ) take over the electrical signal ( A _iTTL ) from the first point in time ( t ₁ ), from which the strobe signal ( CAS 1 ) reaches a first logic level ( H ) assumes

- After acceptance of the electrical signal ( A _iTTL ), it is _{temporarily stored} in the first circuit ( S 1 ) if the electrical signal ( A _iTTL ) has the first logic level ( H ) during the acceptance,

- after acceptance of the electrical signal ( A _iTTL ), it is _{temporarily stored} in the second circuit ( S 2 ) if the electrical signal ( A _iTTL ) has the second logic level ( L ) during the acceptance,

- A first output signal ( A _Bi ) of the buffer circuit, which is assigned to an output of the first circuit ( S 1 ), has an idle state ( R ) during the entire clock period ( TP ), which corresponds to one of the two logic levels ( L, H ) if the electrical signal ( A _iTTL ) is _buffered in the second circuit ( S 2 ),

a second output signal () of the buffer circuit, which is assigned to an output of the second circuit ( S 2 ), has an idle state ( R ) during the entire clock period ( TP ), which corresponds to one of the two logic levels ( L, H ), if the electrical signal ( A _iTTL ) is _buffered in the first circuit ( S 1 ),

during the intermediate storage of the electrical signal ( A _iTTL ) in one of the two circuits ( S 1 , S 2 ), the output of that of the two circuits ( S 1 , S 2 ) within which the electrical signal ( A _iTTL ) is _{temporarily stored} , the first ( A _Bi ) or second output signal () of the buffer circuit corresponding to the output is generated with a logic level ( H, L ) which is complementary to that of the idle state ( R ),

- The logic level ( H, L ) of the one of the two output signals ( A _Bi ,) which is complementary to the idle state ( R ) is maintained until a second point in time ( t ₄ ), from which the strobe signal ( CAS 1 ) reaches its second logic level Level ( L ).

2. The method according to claim 1, characterized in that the transfer takes place in an input stage ( ST 1 , ST 10 ) arranged within the first ( S 1 ) or second circuit ( S 2 ) and that both input stages ( ST 1 , ST 10 ) can only be activated electrically during the cycle period ( TP ) during the transfer.

3. The method according to claim 2, characterized in that the input stages ( ST 1 , ST 10 ) of each of the two circuits ( S 1 , S 2 ) by means of a switchable connection ( T 1 , T 11 ) between at least one of its voltage supply connections and an associated one Supply potential ( V _SS , V _CC ) can be activated.

4. The method according to any one of claims 1 to 3, characterized in that the intermediate storage takes place by means of a flip-flop ( FF 1 , FF 10 ).

5. The method according to any one of claims 1 to 3, characterized in that the intermediate storage takes place by means of a flip-flop circuit ( FF 1 , FF 10 ) having a separate return input ( RE 1 , RE 10 ).

6. The method according to any one of the preceding claims, characterized in that the takeover of the electrical signal ( A _iTTL ), the intermediate storage and the transfer are controlled by a control logic circuit ( SLS )

7. The method according to any one of the preceding claims, characterized in that the quiescent states ( R ) of the two output signals ( A _Bi ,) are selected so that they are equal to one another.

8. The method according to any one of the preceding claims, characterized in that the quiescent states ( R ) of the two output signals ( A _Bi ,) are selected so that they are equal to the second logic level ( L ).

9. buffer circuit for performing the method according to claim 1 characterized by
a first circuit ( S 1 ) for taking over the electrical signal ( A _iTTL ) and for temporarily _storing and forwarding it, if it has the first logic level ( H ) during the takeover,

- With an input stage ( ST 1 ) for taking over the electrical signal ( A _iTTL ),
- with a flip-flop ( FF 1 ) for temporary storage,
- with a device connected to a first output of the flip flop (FF 1) output of the first circuit (S 1) as a first output of the buffer circuit for the first output signal (A _Bi),
- with a device connected to a second output of flip-flop (FF 1) control output (SA 1)
- With a first transistor ( T 1 ) as a switchable connection for activating the input stage ( ST 1 ), which is connected with its channel path between a supply voltage connection of the input stage ( ST 1 ) and one of two supply potentials ( V _SS , V _CC ) and the latter Gate is connected to a control input ( SE 1 ) of the first circuit ( S 1 ),
- which of the two supply potentials (V _SS, V _CC) and the control output is connected to a second transistor (T 2) between the second (V _CC) connected (SA 1), whereby at the control output (SA 1) a connection point (VP 1 ) arises within the first circuit ( S 1 ) and its gate is connected to the strobe signal ( CAS 1 ),
- With a third transistor ( T 3 ), which is connected between the second ( V _CC ) of the two supply potentials ( V _SS , V _CC ) and an output of the input stage ( ST 1 ) and whose gate together with the gate of the first transistor ( T 1 ) is connected to the control input ( SE 1 ) of the first circuit ( S 1 ),
with a fourth transistor ( T 4 ) which is connected with its channel path between the first supply potential ( V _SS ) and the connection point ( VP 1 ) within the first circuit ( S 1 ),
- With an inverter ( I ) between the output of the input stage ( ST 1 ) and the gate of the fourth transistor ( T 4 ),
a second circuit ( S 2 ) for taking over the electrical signal ( A _iTTL ) and for temporarily _storing and forwarding it, if it has the second logic level ( L ) during the takeover,
- with an input stage ( ST 10 ) for taking over the electrical signal ( A _iTTL ),
- with a flip-flop ( FF 10 ) for temporary storage,
with an output of the second circuit ( S 2 ) connected to a first output of the flip-flop ( FF 10 ) as the second output of the buffer circuit for its second output signal (),
- with a device connected to a second output of flip-flop (FF 10) control output (SA 10),
- With a first transistor ( T 11 ) as a switchable connection for activating the input stage ( ST 10 ), which is connected with its channel path between a supply voltage connection of the input stage ( ST 10 ) and one of the two supply potentials ( V _SS , V _CC ), and whose gate is connected to a control input ( SE 11 ),
- With a second transistor ( T 12 ), which is connected between the second ( V _CC ) of the two supply potentials ( V _SS , V _CC ) and the second output of the trigger circuit ( FF 10 ), whereby a connection point ( VP 10 ) within the second circuit ( S 2 ) is formed and its gate is connected to the strobe signal ( CAS 1 ),
with a third transistor ( T 13 ), which is connected between the first supply potential ( V _SS ) and an output of the input stage ( ST 10 ), and whose gate is connected to the control input ( SE 11 ),
with a fourth transistor ( T 14 ) which is connected between the first supply potential ( V _SS ) and the connection point ( VP 10 ) and whose gate is connected to the output of the input stage ( ST 10 ),
- A control logic circuit ( SLS ) with a first ( SS 1 ) and a second control signal ( SS 2 ) as output signals, which have a complementary switching behavior, the first control signal ( SS 1 ) with the control input ( SE 1 ) of the first circuit ( S 1 ) is connected and the second control signal ( SS 2 ) is connected to the control input ( SE 11 ) of the second circuit ( S 2 ), with three inputs, of which the first two inputs are each connected to the control output ( SA 1 , SA 10 ) one of the two circuits ( S 1 , S 2 ) is connected and the third input is connected to the strobe signal ( CAS 1 ),
- With a first reset connection ( R 1 ), which connects the first output of the buffer circuit to a separate reset input ( RE 10 ) of the multivibrator ( FF 10 ) of the second circuit ( S 2 ) and
- With a second reset connection ( R 2 ), which connects the second output of the buffer circuit with a separate reset input ( RE 1 ) of the multivibrator ( FF 1 ) of the first circuit ( S 1 ).

10. Buffer circuit according to claim 9, characterized characterized that they are in COMS technology is constructed.

11. Buffer circuit according to claim 10, characterized in that the first ( T 1 ) and the fourth transistor ( T 4 ) of the first circuit ( S 1 ) are of the n- channel type and the second ( T 2 ) and the third transistor ( T 3 ) of the first circuit ( S 1 ) of the p- channel type.

12. Buffer circuit according to claim 10 or 11, characterized in that the first transistor ( T 11 ) and the second transistor ( T 12 ) of the second circuit ( S 2 ) are of the p- channel type and the third ( T 13 ) and the fourth transistor ( T 14 ) are of the n- channel type.

13. Buffer circuit according to one of claims 9 to 12, characterized in that the first transistor ( T 1 ) of the first circuit ( S 1 ) with its channel path between the second supply potential ( V _CC ) and a supply voltage connection of the input stage ( ST 1 ) connected is that its gate is connected to the second control signal ( SS 2 ) via a further control input ( SE 2 ) of the first circuit ( S 1 ) and that it is of the p- channel type.

14. Buffer circuit according to one of claims 9 to 13, characterized in that the first transistor ( T 11 ) of the second circuit ( S 2 ) with its channel path between the first supply potential ( V _SS ) and a voltage supply connection of the input stage ( ST 10 ) connected is that its gate is connected to the first control signal ( SS 1 ) via a further control input ( SE 12 ) of the second circuit ( S 2 ) and that it is of the n- channel type.

15. Buffer circuit according to one of claims 9 to 14, characterized in that all the aforementioned transistors ( T 1 to T 4 ; T 11 to T 14 ) are of the enhancement type.

16. Buffer circuit according to one of claims 9 to 15, characterized in that the input stage ( ST 1 ) of the first circuit ( S 1 ) is a Schmitt trigger.

17. Buffer circuit according to one of claims 9 to 16, characterized in that the input stage ( ST 10 ) of the second circuit ( S 2 ) is a Schmitt trigger.

18. Buffer circuit according to one of claims 9 to 17, characterized in that the output of at least one of the two input stages ( ST 1 , ST 10 ) is inverted with respect to its input.

19. Buffer circuit according to one of claims 9 to 18, characterized in that at least one of the flip-flops ( FF 1 , FF 2 ) has an inverter and a NOR gate, the input of the inverter being connected to the output of the NOR gate and where the output of the NOR gate forms the output of one of the two circuits ( S 1 , S 2 ).

20. Buffer circuit according to Anspurch 19, characterized in that the output of the inverter forms the second output of the respective flip-flop ( FF 1 , FF 10 ) and that it is connected to a first input of the NOR gate.

21. Buffer circuit according to claim 19 or 20, characterized in that in each case a second input of the NOR element is connected as a separate reset input ( RE 1 , RE 10 ) to one of the two reset connections ( R 1 , R 2 ).

22. Buffer circuit according to one of claims 9 to 21, characterized in that all transistors ( T 1 to T 4 , T 11 to T 14 ) of the two circuits ( S 1 , S 2 ) are of the n- channel type, that the Gate of the second transistors ( T 2 , T 12 ) of the two circuits ( S 1 , S 2 ) are connected to a strobe signal () which is complementary to the strobe signal ( CAS 1 ) such that the gate of the third transistor ( T 3 ) of the first circuit ( S 1 ) is connected to the second control signal ( SS 2 ) via a further control input ( SE 2 ) of the first circuit ( S 1 ) and that the gate of the first transistor ( T 11 ) of the second circuit ( S 2 ) is connected via a further control input ( SE 12 ) of the second circuit ( S 2 ) is connected to the first control signal ( SS 1 ).

23. Buffer circuit according to one of claims 9 to 21, characterized in that all transistors ( T 1 to T 11 , T 11 to T 14 ) of the two circuits ( S 1 , S 2 ) are of the p- channel type that at the first circuit ( S 1 ) the gate of the first transistor ( T 1 ) is connected via a further control input ( SE 2 ) to the second control signal ( SS 2 ), that in the second circuit ( S 2 ) the gate of the third transistor ( T 13 ) is connected to the first control signal ( SS 1 ) via a further control input ( SE 12 ), that an inverter ( I 10 ) is connected upstream of the gate of the fourth transistor ( T 14 ) and that the first circuit ( S 1 ) the inverter ( I ) is omitted.

24. Buffer circuit according to one of claims 9 to 23, characterized in that in both circuits ( S 1 , S 2 ) between the fourth transistor ( T 4 , T 14 ) and the first supply potential ( V _SS ), a fifth transistor ( T 5 , T 15 ) with its channel path, which is of the n- channel enhancement type and whose gate is connected to the first control signal ( SS 1 ).

25. Use of the buffer circuit according to claim 9, characterized in that it is applied to a data input signal ( DI ) within a semiconductor memory.

26. Use of the buffer circuit according to claim 9, in particular according to claim 25, characterized in that it is applied as an electrical signal ( A _iTTL ) within a semiconductor memory module to information read from one of its memory cells.

27. Application of the buffer circuit according to claim 9. characterized in that they are within a microprocessor circuit on generated in this Address and / or data signals is applied.

28. Use of the buffer circuit according to claim 9, in particular according to claim 27, characterized in that it is applied to signals entering a microprocessor circuit ( DI ₁ to DI _p ).

29. Application of the buffer circuit according to claim 9, characterized in that it is applied within a microprocessor circuit to bidirectional bus signals ( D ₁ to D _m ).