DE3511625A1 - Hard-wired OR-arrangement - Google Patents

Hard-wired OR-arrangement

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DE3511625A1
DE3511625A1 DE19853511625 DE3511625A DE3511625A1 DE 3511625 A1 DE3511625 A1 DE 3511625A1 DE 19853511625 DE19853511625 DE 19853511625 DE 3511625 A DE3511625 A DE 3511625A DE 3511625 A1 DE3511625 A1 DE 3511625A1
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DE19853511625
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Michael 8000 München Strafner
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Siemens AG
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
    • H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element

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  • Physics & Mathematics (AREA)
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Abstract

In order to reduce the power loss in a hard-wired OR-arrangement, a charging arrangement (8) having a current/voltage characteristic which is non-linear in the charging phase and has a maximum is connected upstream of the sink (4) in the lead (3) which is common to all the sources (1). The charging arrangement (8) preferably consists of a MOSFET (5) whose control input has the fed-back signal applied to it on the common lead (3), via a voltage divider (6, 7). <IMAGE>

Description

Verdrahtete ODER-AnordnungWired OR arrangement

Die Erfindung betrifft eine verdrahtete ODER-Anordnung nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a wired OR arrangement according to the preamble of claim 1.

Die Quellen bei verdrahteten ODER-Anordnungen werden in der TTL-Technik durch Ausgangstreiber mit einem offenen Kollektor oder in der MOS-Technik mit einem offenen Drain realisiert. Alle Quellen werden ausgangsseitig an eine gemeinsame Leitung geschaltet, die zur Pegel festsetzung über einen sogenannten Pull-up-Widerstand an die Versorgungsspannung gelegt ist. Ist mindestens eine der Quellen aktiviert, so bestimmt dieses Element den Ausgangspegel der ODER-Schaltung, indem die bei Deaktivierung aller Quellen auf log. l-Pegel vorge-spannte Leitung auf log.The sources in wired OR arrangements are in TTL technology through output drivers with an open collector or in MOS technology with a open drain realized. All sources are output to a common The line is connected to the level setting via a so-called pull-up resistor is connected to the supply voltage. If at least one of the sources is activated, so this element determines the output level of the OR circuit by the when deactivated of all sources on log. l-level pretensioned line to log.

O-Pegel gezogen wird.O level is pulled.

Die Größe des pull-up-Widerstandes wird durch die Größe der aufzuladenden Leitungskapazität und der Kapazitäten der angeschlossenen Anordnungen und der dafür zur Verfügung stehenden Zeit bestimmt. Beim Anlegen des log. O-Pegels durch eine Quelle liegt an diesem Widerstand die volle Betriebsspannung. Der dabei auftretende Stromfluß ist besonders bei Baugruppen sehr störend, die mit Verlustleistungsarmen CMOS-Bausteinen aufgebaut sind.The size of the pull-up resistor is determined by the size of the to be charged Line capacity and the capacities of the connected arrangements and the for them available time. When creating the log. O level through a Source is the full operating voltage at this resistor. The one that occurs Current flow is particularly disturbing in assemblies that have low power dissipation CMOS components are built up.

Der Erfindung lag die Aufgabe zugrunde, eine verdrahtete ODER-Anordnung der obengenannten Art mit reduzierter Verlustleistung anzugeben.The invention was based on the object of a wired OR arrangement of the type mentioned above with reduced power loss.

Diese Aufgabe wird gemäß dem kennzeichnenden Teil des Hauptanspruchs gelöst.This task is according to the characterizing part of the main claim solved.

Die Anordnung hat den Vorteil, daß bei log. O-Pegel ein sehr geringer Stromfluß auftritt, durch welchen die Verlustleistung reduziert wird. Beim Aufladevorgang steigt der Stromfluß an, sodaß die Kapazität der Anordnung in kurzer Zeit aufgeladen wird.The arrangement has the advantage that with log. O level a very low Current flow occurs, through which the power loss is reduced. While charging the current flow increases, so that the capacity of the arrangement is charged in a short time will.

Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Further developments of the invention emerge from the subclaims.

Im folgenden wird die Erfindung anhand eines Ausführungsbeispiels weiter beschrieben.In the following the invention is based on an exemplary embodiment further described.

Fig. 1 zeigt eine verdrahtete ODER-Anordnung nach dem Stand der Technik Fig. 2 zeigt die Kennlinie der Anordnung nach Fig. 1, Fig. 3 zeigt eine Anordnung zur Optimierung des Stromverlaufs auf der gemeinsamen Leitung nach Fig. 1, Fig. 4 zeigt eine Kennlinie der Anordnung nach Fig. 3.Fig. 1 shows a wired OR arrangement according to the prior art Fig. 2 shows the characteristic of the arrangement according to Fig. 1, Fig. 3 shows an arrangement to optimize the current flow on the common line according to Fig. 1, Fig. 4 shows a characteristic curve of the arrangement according to FIG. 3.

Fig. 1 zeigt eine verdrahtete ODER-Schaltung mit mehreren Quellen 1, die über eine gemeinsame Leitung 3 mit einer Senke 4 verbunden sind. Die Leitung 3 liegt über einen diskreten pull-up-Widerstand 2 an einer Versorgungsspannung VDO. Jede Quelle 1 weist einen Ausgangstreiber 10 auf, dessen gesteuerte Strecke die Leitung 3 mit einem weiteren Betriebspotential V55 verbindet.Fig. 1 shows a wired-OR circuit having multiple sources 1, which are connected to a sink 4 via a common line 3. The administration 3 is connected to a supply voltage VDO via a discrete pull-up resistor 2. Each source 1 has an output driver 10, the controlled path of which the Line 3 connects to another operating potential V55.

Sind alle Ausgangstreiber 10 deaktiviert, so ist die Leitung 3 über den pull-up-Widerstand 2 auf den log.If all of the output drivers 10 are deactivated, line 3 is over the pull-up resistor 2 to the log.

l-Pegel vorgeladen. Wird mindestens einer der Ausgangstreiber 10 aktiviert, so wird die Leitung 3 auf Masse (V55), d.h. auf log. Pegel, gezogen.l-level precharged. If at least one of the output drivers 10 is activated, line 3 is then connected to ground (V55), i.e. to log. Level, drawn.

Wie die Stromspannungskennlinie des pull-up-Widerstandes 2 in Fig. 2 zeigt, tritt der maximale Stromfluß durch den pull-up-Widerstand 2 beim log. O-Pegel auf. Dieser Verluststrom I ist somit größer, als der mittlere Nutzstrom 7 der zur Aufladung der von der Leitung 3 und den angeschlossenen Anordnungen gebildeten Kapazität dient.As the current-voltage characteristic of the pull-up resistor 2 in Fig. 2 shows, the maximum current flow occurs through the pull-up resistor 2 at log. O level on. This leakage current I is thus greater than the mean useful current 7 of the for Charging of the capacitance formed by the line 3 and the connected arrangements serves.

Die verdrahtete ODER-Anordnung gemäß Fig. 3 weist eine Aufladeanodnung 8 mit einer in der Ladephase nicht linearen Strom-Spannungskennline auf, die beim Wechsel vom log. O-Zustand in den log. l-Zustand der Leitung 3 ein Maximum durchläuft. Die Anordnung 8 ist vor der Senke 4 in die Leitung 3 geschaltet. Sie besteht aus einem p-MOS-FET 5, welcher über einen Spannungsteiler 6, 7 vom rückgekoppelten Signal der Leitung 3 angesteuert wird. Über seine gesteuerte Strecke wird die Betriebsspannung VDD an die Leitung 3 gelegt. Der Spannungsteiler 6, 7 besteht aus einem weiteren p-MOS-FET 6 und einem n-MOS-FET 7, wobei der Steuereingang des p-MOS-FET 6 an der Leitung 3 und der Steuereingang des n-MOS-FET 7 an der Betriebsspannung VDD liegt.The wired OR arrangement according to FIG. 3 has a charging device 8 with a current-voltage characteristic that is not linear in the charging phase, which is the case with Change from log. O-state in the log. l-state of the line 3 passes through a maximum. The arrangement 8 is connected to the line 3 upstream of the sink 4. it consists of a p-MOS-FET 5, which via a voltage divider 6, 7 from the feedback signal line 3 is controlled. The operating voltage is supplied via its controlled route VDD placed on line 3. The voltage divider 6, 7 consists of another p-MOS-FET 6 and an n-MOS-FET 7, the control input of the p-MOS-FET 6 at the Line 3 and the control input of the n-MOS-FET 7 is connected to the operating voltage VDD.

Im log. l-Zustand ist die Leitung 3 mit der Betriebsspannung VDD beaufschlagt, so daß der p-Kanal-MOS-FET 6 angesteuert ist und sperrt. Der p-Kanal-MOS-FET 5 wird über den n-Kanal-MOS-FET 7 m t einem log. O-Pegel angesteuert und ist dadurch leitend.In the log. l-state, line 3 has the operating voltage VDD applied to it, so that the p-channel MOS-FET 6 is activated and blocks. The p-channel MOS-FET 5 becomes via the n-channel MOS-FET 7 m t a log. O level activated and is therefore conductive.

Im log. O-Zustand der Leitung 3 wird der p-MOS-FET 6 angesteuert. Da auch der n-MOS-FET 7 leitet, wird der p-MOS-FET 5 mit einem durch die Dimensionierung des Spannungsteilers bestimmten Pegel angesteuert. Der Stromfluß durch den p-MOS-FET 5 kann auf diese Weise minimiert werden. Der dabei ebenfalls auftretende Strom fluß durch den p-MOS-FET 6 und den n-MOS-FET 7 wird durch die Dimensio- nierung der beiden Transistoren 6, 7 vernachlässigbar klein gehalten.In the log. The p-MOS-FET 6 is activated in the 0 state of the line 3. Since the n-MOS-FET 7 also conducts, the p-MOS-FET 5 is with one through the dimensioning of the voltage divider controlled by a certain level. The current flow through the p-MOS-FET 5 can be minimized in this way. The current also occurring in the process through the p-MOS-FET 6 and the n-MOS-FET 7, the dimensions renation of the two transistors 6, 7 are kept negligibly small.

Wie die Stromspannungskennlinie in der Ladephase in Fig. 4 zeigt, ist der im log. O-Zustand fließende Verluststrom IV sehr klein. Er entspricht dem Sperrstrom des p-MOS-FET 5. Beim Abschalten der betreffenden Quelle, d.h. beim Übergang vom log. O- in den log. l-Zustand, wird die Leitung 3 durch den vom p-MOS-FET 5 gelieferten Strom aufgeladen, d.h. der Leitungspegel wird erhöht. Dadurch wird der p-MOS-FET 6 zunehmend gesperrt und der p-MOS-FET 5 wird voll angesteuert. Er kann so einen hohen Aufladestrom IV liefern. Die Aufladeanordnung 8 hat somit eine nicht-lineare Kennlinie, die ein Maximum durchläuft. Vorzugsweise liegt das Maximum näher beim log. 1- als beim log. O-Zustand, d.h. anders ausgedrückt, der Strom auf der Leitung 3 steigt langsam an und fällt steil ab.As the current-voltage characteristic in the charging phase in Fig. 4 shows, is the one in the log. O-state flowing leakage current IV very small. He corresponds to that Reverse current of the p-MOS-FET 5. When switching off the relevant source, i.e. during the transition from the log. O- in the log. l-state, the line 3 is through the p-MOS-FET 5 supplied current is charged, i.e. the line level is increased. This will make the p-MOS-FET 6 increasingly blocked and p-MOS-FET 5 is fully activated. He can deliver such a high charging current IV. The charging arrangement 8 thus has a non-linear one Characteristic curve that passes through a maximum. Preferably the maximum is closer to log. 1- than with the log. O-state, in other words, the current on the line 3 rises slowly and drops steeply.

4 Figuren 5 Patentansprüche4 figures 5 claims

Claims (5)

Patentansprüche klü Verdrahtete ODER-Anordnung mit mehreren parallelen Quellen an einer gemeinsamen, auf log. 1 Pegel vorgeladenen Leitung zu einer Senke, wobei durch Aktivierung mindestens einer Quelle die Leitung auf log. O-Pegel entladen wird, d a d u r c h g e k e n n z e i c h -n e t, daß der Senke (4) eine Aufladeanordnung (8) mit einer in der Ladephase nichtlinearen Strom-Spannungskennlinie vorgeschaltet ist, die beim Wechsel vom log. O-Zustand der gemeinsamen Leitung (3) in den log. l-Zustand ein Maximum durchläuft.Claims clever wired OR arrangement with several parallel Sources at a common, on log. 1 level precharged line to a sink, whereby by activating at least one source the line is set to log. Discharge O level is, that the sink (4) has a charging arrangement (8) with a current-voltage characteristic that is non-linear in the charging phase is that when changing from log. O-state of the common line (3) in the log. l state passes through a maximum. 2. ODER-Anordnung nach Anspruch 1, g e k e n n -z e i c h n e t durch einen langsamen Anstieg und einen steilen Abfall der Strom-Spannungskennlinie der Aufladeanordnung (8). 2. OR arrangement according to claim 1, g e k e n n -z e i c h n e t through a slow rise and a steep fall in the current-voltage characteristic of the Charging arrangement (8). 3. ODER-Anordnung nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Aufladeanordnung (8) eine Rückkopplung des Leitungssignals auf den Steuereingang eines FET aufweist, über dessen gesteuerte Strecke eine Betriebsspannung (VDD) an die Leitung (3) gelegt ist. 3. OR arrangement according to one of the preceding claims, d a d u r c h e k e n n n e i c h n e t that the charging arrangement (8) has a feedback of the line signal to the control input of an FET via its controlled Route an operating voltage (VDD) is applied to the line (3). 4. ODER-Anordnung nach Anspruch 3, g e k e n n -z e i c h n e t durch einen an der Betriebsspannung (VDD) liegenden Spannungsteiler (6, 7) vor dem Eingang des FET (5), der so dimensioniert ist, daß das Eingangssignal des FET (5) eine, einen Minimalstromfluß bewirkende Aussteuerung bewirkt. 4. OR arrangement according to claim 3, g e k e n n -z e i c h n e t through a voltage divider (6, 7) connected to the operating voltage (VDD) in front of the input of the FET (5), which is dimensioned so that the input signal of the FET (5) causes a minimum current flow causing modulation. 5. ODER-Anordnung nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß der FET (5) als p-MOS-FET ausgebildet ist, und daß der Spannungteiler (6, 7) aus einem p-MOS-FET (6) und einen p-MOS-FET (7) besteht, dessen Steuereingang mit der Betriebsspannung (VDD) beaufschlagt ist. 5. OR arrangement according to claim 4, d a d u r c h g e k e n n z e i c h n e t that the FET (5) is designed as a p-MOS-FET, and that the voltage divider (6, 7) consists of a p-MOS-FET (6) and a p-MOS-FET (7), the control input of which the operating voltage (VDD) is applied.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1990013181A1 (en) * 1989-04-14 1990-11-01 Thunderbird Technologies Inc. High speed complementary field effect transistor logic circuits
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