DE3314918A1

DE3314918A1 - Circuit arrangement for demodulating a frequency-modulated signal

Info

Publication number: DE3314918A1
Application number: DE19833314918
Authority: DE
Inventors: Walter Ing.(Grad.) Demmer; Thorwald Ing.(Grad.) 2000 Hamburg Rabeler
Original assignee: Philips Patentverwaltung GmbH
Current assignee: Philips Intellectual Property and Standards GmbH
Priority date: 1983-04-25
Filing date: 1983-04-25
Publication date: 1984-10-25

Abstract

To demodulate a frequency-modulated signal in digital representation, the successive digital values are supplied to a multiplier directly via one input and via a delay section via the other input. The product supplied by the multiplier contains a signal component with twice the frequency of the frequency-modulated signal supplied, which is filtered out by a low-pass filter. Furthermore, a signal component exists which contains the instantaneous frequency of the frequency-modulated signal. An essentially linear demodulation is obtained if the delay time of the delay section 4 corresponds to one quarter of the mean period of the input signal. The low-pass filter is suitably formed from a shift register, a number of multipliers which can be implemented by means of adders, and a summing circuit, as digital transversal filter. <IMAGE>

Description

Schaltungsanordnung zum Demodulieren eines frequenzmodu-Circuit arrangement for demodulating a frequency module

lierten Signals Die Erfindung betrifft eine Schaltungsanordnung zum Demodulieren eines frequenzmodulierten Signals, das als eine Folge von aufeinanderfolgenden digitalen Abtastwerten einem Eingang und einem daran angeschlossenen Verzögerungsglied zugeführt wird.The invention relates to a circuit arrangement for Demodulating a frequency-modulated signal that is generated as a sequence of successive digital samples an input and a delay element connected to it is fed.

Eine derartige Schaltungsanordnung ist bekannt aus der EP-OS 0 046 213. Dabei wird die Momentanfrequenz aus der.Such a circuit arrangement is known from EP-OS 0 046 213. The instantaneous frequency is derived from the.

Verknüpfung dreier aufeinanderfolgender Abtastwerte. ermittelt, so daß mindestens zwei Abtastwerte in dem Verzögerungsglied zwischengespeichert werden müssen. Für die Verknüpfung der drei Abtastwerte wird eine Division verwendet. Eine solche Division erfordert jedoch bei Verwendung eines Rechenwerkes einen relativ hohen Aufwand, auch für die Steuerung, während bei Verwendung eines Festwertspeichers zur Durchführung der Division eine sehr hohe Speicherkapazität erforderlich ist.Linking three consecutive samples. determined so that at least two samples are temporarily stored in the delay element have to. A division is used to link the three samples. One however, such a division requires a relative when using an arithmetic unit high effort, also for the control, while using a read-only memory a very large storage capacity is required to carry out the division.

Aufgabe der Erfindung ist es, eine einfachere Schaltungsanordnung zum Demodulieren eines frequenzmodulierten Signals anzugeben.The object of the invention is to provide a simpler circuit arrangement for demodulating a frequency-modulated signal.

Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Eingang mit dem einen Anschluß eines digitalen Multiplizierers und der andere Anschluß des Multiplizierers mit dem Ausgang des Verzögerungsgliedes verbunden ist, und daß dem Ausgang des Multiplizierers ein Tiefpaßfilter nachgeschaltet ist, das das demodulierte Signal abgibt.According to the invention, this object is achieved in that the input with one connection of a digital multiplier and the other connection of the Multiplier is connected to the output of the delay element, and that the The output of the multiplier is followed by a low-pass filter that demodulates the Emits signal.

Erfindungsgemäß wird also nur ein Multiplizierer verwendet, der sehr viel einfacher aufgebaut ist und auch bei sehr hoher Folgefrequenz der Abtastwerte mit einem parallel arbeitenden Rechenwerk verwirklicht werden kann. Entsprechende Rechenwerke stehen als handelsübliche Bausteine zur Verfügung.According to the invention, only one multiplier is used, the is constructed much more simply and also with a very high repetition frequency of the sampled values can be realized with an arithmetic unit working in parallel. Appropriate Arithmetic units are available as commercially available modules.

Parallel arbeitende Rechenwerke können in transversal wirkenden Strukturen ohne Rückführung grundsätzlich durch einfachere, seriell arbeitende Rechenwerke nach dem Upipeline prinzip" ersetzt werden. Die sich dadurch ergebende zusätzliche Laufzeit ist dann ebenfalls konstant und damit in vielen Fällen zu ignorieren, oder sie kann bereits beim Entwurf einer entsprechend zu realisierenden schaltungstechnischen Ausgestaltung berücksichtigt werden.Arithmetic units working in parallel can be used in transversely acting structures without feedback in principle through simpler, serially working arithmetic units according to the Upipeline principle ". The resulting additional The running time is then also constant and should therefore be ignored in many cases, or it can already be implemented during the design of a corresponding circuitry Design should be taken into account.

Ein einfacher Aufbau ergibt sich, wenn das Verzögerungsglied eine Verzögerungszeit entsprechend einer Abtastperiode aufweist. In diesem Falle ist es zweckmäßig, daß das Verzögerungsglied ein Register ist, das vor dem Eintreffen eines neuen Abtastwertes den momentanen Abtastwert übernimmt. Dadurch ergibt sich insgesamt eine einfache Anordnung.A simple structure results when the delay element is a Has delay time corresponding to a sampling period. In this case it is it is expedient that the delay element is a register that is set before the arrival of a new sample takes over the current sample. This results in overall a simple arrangement.

Für das dem Multiplizierer nachgeschaltete Tiefpaßfilter bestehen verschiedene Realisierungsmöglichkeiten. Insbesondere wenn die demodulierten Signalabtastwerte digital weiterverarbeitet werden sollen, ist es zweckmäßig, daß das Tiefpaßfilter ein digitales Transversalfilter aus einem Schieberegister einer Anzahl Stufen ist, daß an die Ausgänge der Stufen Multiplizierer mit festen Koeffizienten angeschlossen sind, deren Ausgänge mit einem Summierer verbunden sind. Damit kann ein steilflankiges Tiefpaßfilter realisiert werden.There exist for the low-pass filter connected downstream of the multiplier various implementation options. In particular if the demodulated signal samples are to be digitally processed, it is useful that the low-pass filter is a digital transversal filter consisting of a shift register of a number of stages, that connected to the outputs of the stages multipliers with fixed coefficients whose outputs are connected to a summer. This can be a steep-flanked Low-pass filters can be realized.

Zweckmäßig ist es, wenn die Werte der Koeffizienten der Multiplizierer symmetrisch zur Mitte des Schieberegisters sind.It is useful if the values of the coefficients of the multiplier are symmetrical about the center of the shift register.

Ein derartiges Filter weist eine absolut konstante Gruppenlaufzeit auf. Für die Realisierung des Tiefpaßfilters gelten die obigen Ausführungen über parallel arbeitende Rechenwerke ganz besonders.Such a filter has an absolutely constant group delay on. The above remarks apply to the implementation of the low-pass filter arithmetic units working in parallel especially.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnung der näher erläutert. Es zeigen Fig. 1 ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung, Fig. 2 die Amplitudenkennlinie einer derartigen Anordnung über die Frequenz, Fig. 3 einen möglichen Aufbau des Tiefpaßfilters als Transversalfilter.Embodiments of the invention are described below with reference to the drawing which explains in more detail. 1 shows a block diagram of the invention Circuit arrangement, Fig. 2 shows the amplitude characteristic of such an arrangement the frequency, Fig. 3 shows a possible structure of the low-pass filter as a transversal filter.

Bei dem in Fig. 1 dargestellten Blockschaltbild wird das Eingangssignal, das aus einer Folge von Digitalwörtern besteht, dem Eingang 2 zugeführt, der auf den Eingang eines Verzögerungsgliedes 4 und den einen Eingang 3 eines Multiplizierers 6 führt. Der Ausgang des Verzögerungsgliedes 4 ist mit dem anderen Eingang 5 des Multiplizierers 6 verbunden. Das Verzögerungsglied 4 bewirkt eine frequenzabhängige Phasendrehung der dem anderen Eingang 5 des Multiplizierers 6 zugeführten Signale, so daß dieser zwei zueinander frequenzabhängig phasenverschobene Signale mit gleicher maximaler Amplitude A miteinander multipliziert. Wenn die Signalspannung am Eingang 3 des Multiplizierers 6 mit U3 und die Signalspannung am Eingang 5 mit U5 bezeichnet wird, wobei diese Signalspannungen in ihrem zeitlichen Verlauf jeweils in Form einer Folge von Dualwörtern vorliegen, können diese Signalspannungen bei einem frequenzmodulierten Signal mit der Momentanfrequenz W wie folgt geschrieben werden: U3 = A sin <L)t (; t + 0 3 U5 = A sin (G)t + t2) Die Signalspannung U6 am Ausgang des Multiplizierers 6 hat dann die folgende Form: U6 =A sin (#t + #1).A sin(wt + ~2) 0 = ½ A [cos (>P2 -#1) -cos(20t +#1 +L?2] Der zweite Term in der eckigen Klammer gibt an, daß in an sich unerwünschter Weise ein Signalanteil mit der doppelten Momentanfrequenz entsteht. Dieser Signalanteil wird durch das Tiefpaßfilter 8 in Fig. 1 ausgefiltert, so daß am Ausgang 10 eine Signalspannung entsprechend nur dem ersten Term in der eckigen Klammer entsteht. Die Phasenwerte #1 und #2 bezeichnen Phasenverschiebungen gegenüber einem willkürlichen Anfangspunkt, wobei einer dieser Phasenwerte auch als Null angenommen werden kann. Die Differenz dieser Phasenwerte ist jedoch die durch das Verzögerungsglied 4 mit der Verzögerungszeit # erzeugte frequenzabhängige Phasenverschiebung Q3 Damit entsteht am Ausgang 10 der Anordnung nach Fig. 1 die Signalspannung U10 U10 = ½ A² cos## 4 Der Verlauf dieser Signalspannung U10 in Abhängigkeit von der Frequenz f = ## ist in Fig. 2 dargestellt, wobei der Nulldurchgang der Kurve bei der Frequenz f0 = ## liegt. Im Bereich dieses Nulldurchgangs ist die Kurve weitgehend gerade, so daß eine praktisch lineare Frequenzdemodulation stattfindet, wenn die mittlere Frequenz des frequenzmodulierten Eingangssignals etwa mit der Frequenz f zusammenfällt.In the block diagram shown in FIG. 1, the input signal, which consists of a sequence of digital words, is fed to input 2, which leads to the input of a delay element 4 and to one input 3 of a multiplier 6. The output of the delay element 4 is connected to the other input 5 of the multiplier 6. The delay element 4 effects a frequency-dependent phase rotation of the signals fed to the other input 5 of the multiplier 6, so that the latter multiplies two signals with the same maximum amplitude A, which are phase-shifted relative to one another and which are frequency-dependent. If the signal voltage at input 3 of multiplier 6 is designated U3 and the signal voltage at input 5 is designated U5, with these signal voltages in their temporal progression in the form of a sequence of dual words, these signal voltages can be used for a frequency-modulated signal with the instantaneous frequency W as can be written as follows: U3 = A sin <L) t (; t + 0 3 U5 = A sin (G) t + t2) The signal voltage U6 at the output of the multiplier 6 then has the following form: U6 = A sin (#t + # 1) .A sin (wt + ~ 2) 0 = ½ A [cos (> P2 - # 1) -cos (20t + # 1 + L? 2] The second term in square brackets indicates that a signal component with twice the instantaneous frequency arises in a manner which is undesirable in itself. This signal component is filtered out by the low-pass filter 8 in FIG. 1, so that a signal voltage corresponding to only the first term in the square brackets is produced at the output 10. The phase values # 1 and # 2 denote phase shifts with respect to an arbitrary starting point, whereby one of these phase values can also be assumed to be zero. However, the difference between these phase values is the frequency-dependent phase shift Q3 generated by the delay element 4 with the delay time # Frequency f = ## is shown in FIG. 2, the zero crossing of the curve being at frequency f0 = ##. In the area of this zero crossing, the curve is largely straight, so that a practically linear frequency demodulation takes place when the mean frequency of the frequency-modulated input signal coincides approximately with the frequency f.

Das Tiefpaßfilter 8 in Fig. 1 kann ein analoges Tiefpaßfilter sein, wenn dem Multiplizierer 6 ein Digital-Analog-Wandler nachgeschaltet wird. Da aber häufig das am Ausgang 10 erscheinende Signal digital weiterverarbeitet werden soll, ist es günstig, das Tiefpaßfilter 8 auch digital aufzubauen. Dafür kann ein digitales Transversalfilter verwendet werden, wie dies in Fig. 3 dargestellt ist.The low-pass filter 8 in Fig. 1 can be an analog low-pass filter, when the multiplier 6 is a digital-to-analog converter downstream will. Since, however, the signal appearing at output 10 is often further processed digitally is to be, it is advantageous to also build the low-pass filter 8 digitally. Therefore For example, a digital transversal filter can be used, as shown in FIG. 3 is.

Dieses Tiefpaßfilter enthält ein Schieberegister aus einer Anzahl Stufen 12-1, 12-2 bis 12-n, von denen jede Stufe einen Digitalwert mit einer Anzahl Bits aufnimmt. Mit jedem Takt eines nicht dargestellten Taktsignals, dessen Periodendauer hier der Verzögerungszeit des Verzögerungsgliedes 4 in Fig. 1 entspricht, werden die Inhalte aller Stufen parallel um eine Stufe verschoben. Dabei nimmt die Stufe 12-1 den nächsten vom Multiplizierer 6 in Fig. 1 gelieferten digitalen Wert auf1 während der in der Stufe 12-n enthaltene Wert verschwindet.This low-pass filter contains a shift register made up of a number Levels 12-1, 12-2 through 12-n, each level of which is a digital value with a number Picks up bits. With each cycle of a clock signal, not shown, its period duration here corresponds to the delay time of the delay element 4 in FIG. 1 the contents of all levels shifted by one level in parallel. In doing so, the level takes 12-1 the next digital value supplied by the multiplier 6 in FIG. 1 to 1 while the value contained in stage 12-n disappears.

In dem dargestellten Beispiel ist ein Schieberegister mit sechzehn Stufen gezeigt.In the example shown, there is a shift register with sixteen Stages shown.

An die Ausgänge des größten Teils der Stufen sowie außerdem direkt an den Eingang sind Multiplizierer 14-1, 14-1 bis 14-n und 14-(n+1) angeschlossen. Diese multplizieren die Digital-.werte an den Ausgängen der Schieberegisterstufen mit fest eingestellten Koeffizienten, deren Zahlenwerte in den die Multiplizierer darstellenden Blöcken angegeben sind. Die Ausgänge der Multiplizierer führen auf einen Summierer 16, der die Summe aller zu einem bestimmten Zeitpunkt von den Multiplizierern abgegebenen Digitalwerte bildet. Der Ausgang des Summierers 16 bildet den Ausgang 10 in Fig. 1.To the exits of most of the steps and also directly Multipliers 14-1, 14-1 to 14-n and 14- (n + 1) are connected to the input. These multiply the digital values at the outputs of the shift register stages with fixed coefficients, the numerical values of which in the multipliers representational blocks are given. The outputs of the multipliers list a summer 16 which is the sum of all at a given point in time from the multipliers forms output digital values. The output of the summer 16 forms the output 10 in FIG. 1.

Die insgesamt dreizehn Multiplizierer 14-1 bis 14(n+1) sind so mit den Stufen 12-1 bis 12-n des Schieberegisters verbunden, daß sich eine symmetrische Konfiguration ergibt, d.h. an den Ausgang der zweiten Stufe 12-2 und der drittletzten Stufe ist kein Multiplizierer angeschlossen, da die entsprechenden Koeffizienten gleich Null sind. Entsprechendes gilt für den Ausgang der fünften Stufe und der entsprechend symmetrisch zur Mitte dazu liegenden Stufe. Ferner sind die Koeffizienten der Multiplizierer so gewählt, daß diese ebenfalls symmetrisch zur Mitte des Schieberegisters sind. Ein derartiges Transversalfilter weist die Eigenschaft auf, daß es eine absolut konstante Gruppenlaufzeit hat.The total of thirteen multipliers 14-1 to 14 (n + 1) are so with connected to the stages 12-1 to 12-n of the shift register that a symmetrical Configuration results, i.e. at the output of the second stage 12-2 and the third from the last No multiplier is connected to stage because the corresponding coefficients are equal to zero. The same applies to the output of the fifth stage and the accordingly symmetrical to the middle of the step. Further the coefficients of the multipliers are chosen so that they are also symmetrical are to the middle of the shift register. Such a transversal filter has the Property that it has an absolutely constant group delay.

Die Koeffizienten der Multiplizierer sind ferner derart gewählt, daß sie in möglichst einfacher Weise aus wenigen Potenzen der Basis 2 zusammengesetzt werden können. Dadurch können die Multiplizierer durch eine entsprechende Kette Addierern realisiert werden, die an ihren Eingängen jeweils gegeneinander stellenverschobene Digitalwerte erhalten. Auch der Summierer 16 kann aus einer Kette von Addierern aufgebaut werden, die jeweils zwei Digitalwerte addieren. Zwischen den Addierern werden jeweils Registerstufen angeordnet, um die Verarbeitungsgeschwindigkeit der einzelnen Stufen zu erhöhen.The coefficients of the multipliers are also chosen such that it is composed in the simplest possible way from a few powers of base 2 can be. This allows the multipliers through an appropriate chain Adders can be realized, which are shifted in place at their inputs Get digital values. The summer 16 can also consist of a chain of adders that each add two digital values. Between the adders register levels are arranged to increase the processing speed of the to increase individual levels.

Dabei entsteht zwar eine Verschiebung des Ausgangssignals am Ausgang 10 gegenüber dem zugehörigen Eingangssignal um mehrere Taktzeiten, jedoch ist diese Verschiebung konstant und damit nicht weiter störend. Es muß lediglich gewährleistet sein, daß miteinander verknüpfte Digitalwerte jeweils die gleiche Verzögerung erhalten haben.This does indeed result in a shift in the output signal at the output 10 compared to the associated input signal by several clock times, but this is Displacement constant and therefore no longer disturbing. It just has to be guaranteed be that linked digital values each receive the same delay to have.

Claims

PATENTAN # SPRflCHE: Circuit arrangement for demodulating a frequency-modulated Signal, which as a sequence of successive digital samples a Input and a delay element connected to it is fed thereby characterized in that the input (2) with one connection (3) of a digital multiplier (6) and the other connection (5) of the multiplier (6) to the output of the delay element (4) is connected, and that the output of the multiplier (6) is a low-pass filter (8) is connected downstream, which emits the demodulated signal.

2. Circuit arrangement according to claim 1, characterized in that the delay element (4) has a delay time corresponding to one sampling period having.

3. Circuit arrangement according to claim 2, characterized in that the delay element (4) is a register that is set before the arrival of a new sample takes over the current sample.

Circuit arrangement according to Claim 1 or one of the following, characterized characterized in that the low-pass filter (8) is a digital transversal filter from a Shift register of a number of stages (12-1, 12-2 ...) is that to the outputs of the Step multipliers (14-1, 14-2 ...) with fixed coefficients are connected, the outputs of which are connected to an adder (16).

5. Circuit arrangement according to claim 4, characterized in that the values of the coefficients of the multipliers (14-1, 14-2 ...) symmetrical to the Are in the middle of the shift register.