DE3229642C2 - Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal - Google Patents

Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal

Info

Publication number
DE3229642C2
DE3229642C2 DE3229642A DE3229642A DE3229642C2 DE 3229642 C2 DE3229642 C2 DE 3229642C2 DE 3229642 A DE3229642 A DE 3229642A DE 3229642 A DE3229642 A DE 3229642A DE 3229642 C2 DE3229642 C2 DE 3229642C2
Authority
DE
Germany
Prior art keywords
input
counter
output
frequency
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE3229642A
Other languages
German (de)
Other versions
DE3229642A1 (en
Inventor
Christian Dipl.-Ing. 8000 München Schwarz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE3229642A priority Critical patent/DE3229642C2/en
Publication of DE3229642A1 publication Critical patent/DE3229642A1/en
Application granted granted Critical
Publication of DE3229642C2 publication Critical patent/DE3229642C2/en
Expired legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04BTRANSMISSION
    • H04B3/00Line transmission systems
    • H04B3/02Details
    • H04B3/46Monitoring; Testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

Die Erfindung bezieht sich auf eine Regelanordnung zur Erzeugung eines in seiner Frequenz von einem Eingangssignal gesteuerten Meßsignals mit definiertem Pegel, bei der die Frequenz des Ausgangssignals phasenstarr an die Frequenz des Einganssignals angekoppelt und der Pegel des Ausgangssignals durch in einer Sinustabelle gespeicherte diskrete Werte festgelegt ist. Um die Ankopplung in einem großen Frequenzbereich des Eingangssignals (E) sicherzustellen, ist ein Zähler (Z) vorhanden, der über einen Spannungs/Frequenz-Umformer (UF) vom Ausgangssignal eines Phasendetektors (PD) angesteuert wird und das Auslesen der Werte der Sinustabelle steuert. Der Phasendetektor vergleicht die Phase des Eingangssignals mit der Phase des vom Zähler (Z) generierten Signals. Die Erfindung ist vor allem in Meßanlagen für Nachrichtenübertragungsstrecken anwendbar.The invention relates to a control arrangement for generating a frequency-controlled measurement signal with a defined level, in which the frequency of the output signal is phase-locked to the frequency of the input signal and the level of the output signal is determined by discrete values stored in a sine table. In order to ensure the coupling in a large frequency range of the input signal (E), a counter (Z) is available, which is controlled by a voltage / frequency converter (UF) from the output signal of a phase detector (PD) and controls the reading of the values of the sine table . The phase detector compares the phase of the input signal with the phase of the signal generated by the counter (Z). The invention is particularly applicable in measuring systems for communication links.

Description

Die Erfindung bezieht sich auf eine Regelanordnung zur Erzeugung eines In seiner Frequenz von einem Eingangssignal gesteuerten Ausgangsmeßsignals mit definiertem Pegel, Insoesondere für Nachrächtenübertragungsstrecken, mti den im Oberbegriff des Anspruchs ! angegebenen Merkmalen.The invention relates to a control arrangement for generating an output measurement signal, controlled in its frequency by an input signal, with a defined level, in particular for message transmission routes, with the preamble of the claim! specified features.

Eine Regelanordnung dieser Art ist aus der DE-PS 30 28 972 bekannt, die für die automatische Messung und Prüfung von Nachrichtenübertragungsstrecken herangezogen wird. Bei dieser Messung muß an einer Empfangsstation das von einer Prüfstation vermittelte Meßsignal hinsichtlich Frequenz und Pegel reproduziert werden können, auch bei auf der Übertragungsstreckc auftretenden Verzerrungen, lllcr/.u enthält die Empfangsstation einen Regel verstärker, der die Frequenz des Mcßslgnals erkennt und auf einen definierten Pegel verstärkt. Am Ausgang dieser bekannten Regelanordnung Ist ein Speicherbaustein mit einer digitalen Sinustabelle angeordnet. In der diskrete Werte einer Sinusschwingung gespeichert sind und die von einem von der Frequenz des Eingangssignals abhängigen Zähltakt abberufen werden. Eine solche Sinustabelle zur Erzeugung einer Sinusschwingung variabler Frequenz und definierten Pegels 1st In der DE-PS 27 01 859 beschrieben. Beim Aufbau der Regelschleife In der eingangs beschriebenen Anordnung Ist zu beachten, daß die phasenstarre Kopplung des Ausgangs-Meßslcnals mit dem Eingangssignal auch über einen großen Frequenzbereich des Eingangssignals möglich sein soll, worauf dem Stand der Technik keine näheren Hinwelse zu entnehmen sind.A control arrangement of this type is known from DE-PS 30 28 972 for automatic measurement and testing of communication links is used. For this measurement, a Receiving station reproduces the measurement signal transmitted by a test station in terms of frequency and level can be, even in the case of distortions occurring on the transmission path, lllcr / .u contains the receiving station a rule amplifier that adjusts the frequency of the Mcßslgnals detects and amplified to a defined level. At the output of this known control arrangement Is a memory module with a digital sine table arranged. In the discrete values of a sine wave are stored and the counting cycle dependent on the frequency of the input signal be recalled. Such a sine table for generating a sine wave of variable frequency and defined level is described in DE-PS 27 01 859. When building the control loop In the initially It should be noted that the phase-locked coupling of the output measuring signal with the input signal should also be possible over a large frequency range of the input signal, whereupon no further information can be found in the state of the art.

Der Erfindung liegt die Aufgabe zugrunde, eine Regelanordnung der eingangs geschilderten Art so aufzubauen, daß mit einfachen Mitlein die In der Schallung auftretenden binären Signale /um Aufbau einer Phasenregelschleife herangezogen werden, die definierten Verhältnisse h/.Ogllch Frequenz und Pegel des Ausgangs-Mcßslgnals auch In einem großen Frequenzbereich gewährleistet.The invention is based on the object of a To build up the rule arrangement of the type described above that with simple Mitlein the in the sound occurring binary signals / to build a phase locked loop are used, the defined Ratios h / .Ogllch frequency and level of the Output signals also in a wide frequency range guaranteed.

Gemäß der Erfindung wird diese Aufgabe bei einer Regelanordnung der eingangs genannten Art mit den Merkmalen des Kennzeichens des Anspruchs I erreicht.According to the invention this object is achieved in a Control arrangement of the type mentioned with the features of the characterizing part of claim I achieved.

Für sich gesehen Ist ein gemäß der Erfindung vorgesehener Phasendetektor aus Tletze/Schenk: »Halbleiterschallungstechnlk«. 5. Auflage, 1980, Selten 709 bis 712 bekannt. Hler Ist ein frequenzempfindlicher Phasendetektor beschrieben, der bei einer beliebigen Frequenzabweichung ein vorzeichenrichtiges Signal erzeugt, dessen Größe In Abhängigkeit von der Phasen- bzw. Frequenzabweichung der beiden Eingangssignale 1st. Es ist also eine systematische Verstimmung der Frequenz in der gewünschten Richtung möglich. Auch das Prinzip der Bildung einer Phasenregelschleife (PLL) ist für sich beispielsweise aus dieser genannten Literaturstelle auf den Selten 701 bis 703 bekannt. Bezüglich der Anwendung des Phasendetektors in einer Schaltung zur Steuern rung einer quasi-synthetischen Signalerzeugung für die Messung an einer Nachrichten-Übertragungsstrecke mit den welter oben beschriebenen Schaltungsmltteln sind dieser Literaturstelle jedoch keine Hin-weise zu entnehmen. Seen in isolation, one is provided according to the invention Phase detector from Tletze / Schenk: "Semiconductor sound technology". 5th edition, 1980, rarely known from 709 to 712. Hler is a frequency sensitive phase detector described, which generates a signal with the correct sign for any frequency deviation, its Size Depending on the phase or frequency deviation of the two input signals 1st. So it is a systematic detuning of the frequency in the desired direction is possible. Also the principle of Formation of a phase-locked loop (PLL) is, for example, based on this cited reference the rare 701 to 703 known. Regarding the use of the phase detector in a control circuit tion of a quasi-synthetic signal generation for the measurement on a message transmission path with are the same as the circuit means described above however, no information can be found in this reference.

Mit der erflndungsgemäücn Regelanordnung 1st auf elnfai.-he Welse erreicht, daß eine Zählperiode des Zähler exakt gleich ist mit einer Perlode des Eingangssignals. Mit dem vom Ausgangssignals des Phasendetektors gesteuerten Spannungs/Frequenz-Umseizer wirdWith the control arrangement according to the invention is up elnfai.-he Welse achieved that a counting period of the Counter is exactly the same as a perlode of the input signal. With that of the phase detector output signal controlled voltage / frequency reverser

2ii ein Zähltakt erzeugt, der In seiner Frequenz so geregelt ist, daß beispielsweise das höchstwertigste Bit (MSB) des Zählers mit dem Eingangssignal der Regelanordnung phasenstarr gekoppelt ist. Die Regelgröße für die Frequenz am Ausgang des Spannungs/Frequenz-Umsetzers wird hler aus dem Phasenvergleich des höchstwertigen Bits mit dem Eingangssignal ermittelt.2ii generates a counting cycle that regulates its frequency in this way is that, for example, the most significant bit (MSB) of the counter with the input signal of the control arrangement is phase-locked coupled. The controlled variable for the frequency at the output of the voltage / frequency converter is determined from the phase comparison of the most significant bit with the input signal.

Vorteilhafterweise kann eine frequenzgetreue Reproduzierung des Meßsignals am Ausgang der Regelanordnung dadurch erreicht werden, daß gemäß Anspruch 2A frequency-accurate reproduction of the measurement signal at the output of the control arrangement can be achieved in that according to claim 2

.το zwischen den Eingang der Regelanordnung und den ersten Eingang des Phasendetektors ein Schwellwertschalter geschaltet 1st..το between the input of the control system and the first input of the phase detector, a threshold switch is switched 1st.

Um eine sichere Funktionsweise der erfindungsgemäßen Regelanordnung auch bezüglich eines noch mehrIn order to ensure that the inventive Rule arrangement also with regard to one more thing

!■> erweiterten Frequenzbereiches des Eingangssignals zu erreichen, enthält nach Anspruch 3 die Speicherschaltung einen Dlgital/Analog-Wandler, dessen parallele Eingänge mit parallelen Ausgängen des Speichers verbunden sind, und zwischen den Ausgang des DIgI-! ■> extended frequency range of the input signal achieve, according to claim 3, the memory circuit contains a digital / analog converter, its parallel Inputs are connected to parallel outputs of the memory, and between the output of the DIgI-

w tal/Analog-Wandlers, der den Ausgang der Speicherschaltung darstellt, und den Ausgang der Regelanordnung Ist ein Tiefpaß geschaltet. w tal / analog converter, which represents the output of the memory circuit, and the output of the control arrangement. A low-pass filter is connected.

Mit der gemäß Anspruch 4 und den Weiterbildungen nach Anspruch 5 und Anspruch 6 beschriebenen Frequenzberelchsumschaltung sowie der detaillierten Ausfuhrungsform nach Anspruch 7 1st erreicht, daß die In der Speicherschaltung gespeicherte Sinustabelle nicht Immer mit allen Zwischenwerten ausgelesen wird, sondern, daß durch Umschaltung des Zählers mehr oder weniger Zwischenwerte beim Auslesen übersprungen werden können, wodurch die Anzahl der Auslesetakte pro Sinusperlode den Erfordernissen hinsichtlich des Frequenzbereichs angepaßt wird und somit die Frequenz des benötigten Zähltaktes In vorteilhafterWith the according to claim 4 and the developments according to claim 5 and claim 6 described Frequency range switching and the detailed embodiment according to claim 7 1st achieved that the Sine table stored in the memory circuit is not It is always read with all intermediate values, but more by switching the counter or fewer intermediate values can be skipped during readout, reducing the number of readout cycles per sinusperlode is adapted to the requirements with regard to the frequency range and thus the Frequency of the required counting cycle In more advantageous

'■ί Welse In Grenzen gehalten werden kann. Zweckmäßigerwelse erfolgt das Überspringen von Zwischenwerten beim Auslesen Im Raster von Zweierpotenzen, da dies leicht beim digitalen Aulbau des Zählers durch Konstanthalten der entsprechend nlederwertlgen Bits '■ ί Catfish can be kept within limits. Intermediate values are expediently skipped when reading out in a grid of powers of two, since this is easy with the digital construction of the counter by keeping the corresponding small-value bits constant

w) am Ausgang des Zählers verwirklicht werden kann und ein Welterzählen mit den ensprechend höhcrwertigen Bits erfolgt.w) can be implemented at the output of the counter and a world telling with the correspondingly higher quality Bits takes place.

Vorteilhalle Weiterbildungen der Anordnungen nach einem der Ansprüche 4 bis 7 sind In den Ansprüchen 8Advantage hall further developments of the arrangements according to one of claims 4 to 7 are in claims 8

<>5 und 9 wiedergegeben.<> 5 and 9 reproduced.

Die Erfindung wird nachfolgend anhand der Figuren erläutert, wobei Flg. 1 ein Prinzipschaltbild der erfindungsgemäßen Regelanordnung, Flg. 2 eine Welterbll-The invention is explained below with reference to the figures, where Flg. 1 is a schematic diagram of the inventive Standard arrangement, Flg. 2 a world heritage

dung der Regelanordnung mit Frequenzbereiehsumschaltung, FIg 3 ein Ausführungsbelsplel des Zahlers der Regelanordnung, Flg. 4 Schaltdiagramme der Schwellwertschalter In der Frequenzberelchsumschaltung und Flg. 5 Diagramme der Frequenz des s Eingangssignals und des Zähltaktes In Abhängigkeit von der Zelt darstellen.creation of the control arrangement with frequency range switching, Fig. 3 shows an embodiment of the payer of the rule arrangement, Fig. 4 circuit diagrams of the Threshold switch In the frequency range switchover and Flg. 5 diagrams of the frequency of the s Input signal and the counting rate depending on pose of the tent.

Bei dem In der Flg. 1 dargestellten Ausführungsbelsplel liegt am Eingang 1 der Regelanordnung ein analoges Eingangssignal E an. Das Eingangssignal E wird κι mittels eines Schwellwertschalters 5 In ein binäres Eingangssignal EB umgeformt, das am ersten Eingang 2' eines Phasendetektors PD anliegt. Der Ausgang des Phasendetektors PD Ist mit dem Eingang eines Spannungs/Frequenz-Umformers UF verbunden, und der Ausgang des Spannungs/Frequenz-Umformers UF, an dem der Zähltakt ZT anliegt, 1st an den Eingang eines Zählers Z geschaltet. An parallelen Ausgängen 3 des Zähler Z liegen Binärsignale an, die dem Zählwert des Zählers entsprechen; an einem der Ausgänge 3 Hegt z. B. das niedrigstwertige Bit LSB, und an einem anderen Ausgang 3 des Zählers Z liegt das höchstwertigste Bit MSB an. Der Ausgang 3, an dem das höchstwertigste Bit MSB anliegt, 1st beim dargestellten Ausfuhrungsbelspiel über eine Rückführung 4 mit dem zweiten Eingang 2" des Phasendetektors PD verbunden.At the In der Flg. 1, an analog input signal E is present at input 1 of the control arrangement. The input signal E is converted by means of a threshold switch 5 into a binary input signal EB which is applied to the first input 2 'of a phase detector PD . The output of the phase detector PD is connected to the input of a voltage / frequency converter UF , and the output of the voltage / frequency converter UF, to which the counting clock ZT is applied, is connected to the input of a counter Z. At the parallel outputs 3 of the counter Z binary signals are present which correspond to the count value of the counter; at one of the outputs 3 harbors z. B. the least significant bit LSB, and at another output 3 of the counter Z is the most significant bit MSB . The output 3, at which the most significant bit MSB is present, is connected to the second input 2 ″ of the phase detector PD via a feedback 4 in the exemplary embodiment shown.

Die parallelen Ausgänge 3 des Zähler Z sind auf entsprechende parallele Eingänge 5 eines programmlerbaren Speichers PS geführt, der Bestandteil einer Speicherschaltung SP Ist. Die parallelen Ausgänge 6 des .111 Speichers PS sind auf entsprechend parallele Eingänge 7 eines Digital/Analog/Wandlers DA geführt, der an seinem Ausgang, der gleichzeitig den Ausgang 8 der Speicherschaltung SP darstellt, ein sinusförmiges Signal abgibt. Der Ausgang 8 der Speicherschaltung SP Ist über einen Tiefpaß TP auf den Ausgang 9 der Regelanordnung geführt, an dem das Meßsignal als Ausgangssignal A der Regelanordnung abnehmbar ist.The parallel outputs 3 of the counter Z are connected to corresponding parallel inputs 5 of a programmable memory PS , which is part of a memory circuit SP . The parallel outputs 6 of the .111 memory PS are led to corresponding parallel inputs 7 of a digital / analog / converter DA, which emits a sinusoidal signal at its output, which at the same time represents the output 8 of the memory circuit SP. The output 8 of the memory circuit SP is fed via a low-pass filter TP to the output 9 of the control arrangement, at which the measurement signal can be tapped as the output signal A of the control arrangement.

Bei einer Regelanordnung gemäß des in der Flg. 1 dargestellten Ausführungsbeispiels Ist sichergestellt, daß mittels der RQcksführung 4, mit der hier das höchstwertigste Bit MSB auf den zweiten Eingang 2" des Phasendetektors PD geführt wird, die Zählperiode des Zählers Z exakt gleich ist mit einer Perlode des binären Eingangssignals EB, so daß schon hler eine Synchronisierung des Ausgangssignals A mit dem Eingangssignals £ sichergestellt Ist. Die binären Ausgangssignale des Zählers Z dienen als Adreßslgnale für den programmierbaren Speicher PS. der beispielsweise ein PROM Ist une eine Perlode einer Sinusfunktion als diskrete Werte In binärer Form gespeichert hat und während einer ZShI-perlode des Zählers Z die Werte dieser Sinusperlode an den Dlgital/Analog-Wandler DA abgibt. Der Dlgltal/Analog-Wandler DA liefert über seinen Ausgang 8 dem Tiefpaß TP ein analoges Sinussignal, wobei mitteis des Tiefpasses TP noch verbleibende Stufen im Spannungsverlauf des Sinussignals geglättet werden. Das sinusförmige Ausgangssignal A (Meßslgnai) hat somit durch die Rückkopplung 4 exakt gleiche Frequenz- und gleiche Phasenlage wie das analoge Hingangssignal E und weist außerdem durch die vorgegebenen, im Speicher PS gespeicherten Binärwerte einen exakt mit diesen Werten vorgebbaren Pegel auf. Anstelle der Rückkopplung des Signals MSB Ist es auch möglich, den Ausgang 9 der Regelanordnung über einen weiteren Schwellwertschalter - hier nicht dargestellt - auf den zweiten Eingang 2" des Phasendetektors PD zurückzukoppeln. In a control arrangement according to the in the Flg. 1, it is ensured that by means of the RQcksführung 4, with which the most significant bit MSB is fed to the second input 2 ″ of the phase detector PD , the counting period of the counter Z is exactly the same as a perlode of the binary input signal EB, so that already This ensures that the output signal A is synchronized with the input signal £. The binary output signals of the counter Z serve as address signals for the programmable memory PS, which, for example, has stored a PROM ist une a period of a sine function as discrete values in binary form and during a ZShI -perlode of the counter Z gives the values of these Sinusperlode to the Dlgital / analog converter DA. the Dlgltal / analog converter DA provides, via its output 8 to the low-pass filter TP, an analog sine wave signal, wherein Mitteis of the low-pass filter TP remaining steps in the voltage waveform of the sine signal The sinusoidal output signal A (Messslgnai) ha t thus due to the feedback 4 exactly the same frequency and the same phase position as the analog input signal E and also has a level that can be predefined precisely with these values due to the predefined binary values stored in the memory PS. Instead of the feedback of the signal MSB, it is also possible to feed the output 9 of the control arrangement back to the second input 2 ″ of the phase detector PD via a further threshold value switch - not shown here.

Die Regelanordnung gemäß des In der Fig. 2 gezeigten Ausführungsbeispiels weist In Erweiterung des In der Flg. 1 dargestellten Ausführungsbeispiels eine Frequenzberelchsumschaltung FSU und einen analogen Multiplexer MUX auf. Bausteine, die mit denen In der Flg. 1 übereinstimmen, sind mit gleichen Be/.ugszelchen versehen.The control arrangement according to the embodiment shown in FIG. 1, a frequency range switchover FSU and an analog multiplexer MUX . Building blocks that match those in the Flg. 1 match are marked with the same notation.

Der Eingang IO der Frequenzberelchsumschaltung FBU Ist an den Ausgang des Phasendeleklors PD angeschaltet und Ist im Inneren mit Eingängen eine* Schwellwertschalters 51 und eines Schwellwertschalters Sl verbunden. Der Schwellwertschalter .Vl gibt an seinem Ausgang ein Schaltsignal Rl, und der Schwellwertschalter 52 gibt an seinem Ausgang ein Schaltsignal Rl ab. Die beiden Ausgänge der Schwellwertschalter 51, 52 sind auf Eingänge 11, 12 eines Schaltnetzes SN geführt, das beim dargestellten Ausführungsbelsplel einen Inverter IN enthalt. Über das Schaltnetz SN Ist der Ausgang des SchwelIwertschalters 51 mit dem Vorwärtseingang 13 eines Vorwärts-Rückwärts-Zählers VRZ verbunden; der Ausgang des Schwellwertschalters 52 Ist über den Inverter IN mit einem Rückwärtseingang 14 des Vorwärts-Rückwärts-Zählers VRZ verbunden. Weitere Ausgänge 20, 21 des Schaltnetzes SN sind einerseits auf einen Eingang 22 und andererseits auf einen Eingang 23 des Phasendelektors PD geführt.The input IO of the frequency range switchover FBU is connected to the output of the phase decelerator PD and is connected inside with inputs of a threshold switch 51 and a threshold switch S1 . The threshold switch .Vl emits a switching signal Rl at its output, and the threshold switch 52 emits a switching signal Rl at its output. The two outputs of the threshold switches 51, 52 are routed to inputs 11, 12 of a switching network SN which, in the illustrated embodiment, contains an inverter IN . The output of the threshold switch 51 is connected to the forward input 13 of an up / down counter VRZ via the switching network SN ; the output of the threshold switch 52 is connected via the inverter IN to a reverse input 14 of the up / down counter VRZ . Further outputs 20, 21 of the switching network SN are routed on the one hand to an input 22 and on the other hand to an input 23 of the phase end selector PD.

Der Ausgang des Vorwärts-Rückwärts-Zählers VRZ, an dem das Umschaltsignal B anliegt. Ist über den Ausgang 15 der Frequenzberelchsumschaltung FBU mit einem Umschalteingang 16 des Zählers Z verbunden. Darüber hinaus Ist der Ausgang des Vorwärts-Rückwärts-Zählers VRZ mit einem ersten Eingang 17 eines analogen Multiplexers MUX verbunden, bei dem an zweiten Eingängen 18 vorgegebene Spannungen U . . .l/„_] anliegen. Der Ausgang des analogen Multiplexers MUX ist auf einen Referenzspannungseingang 19 des Dlgltal/Analog-Wandlers DA als Bestandteil der Speicherschaltung SP geführt.The output of the up / down counter VRZ at which the switchover signal B is applied. Is connected to a switchover input 16 of the counter Z via the output 15 of the frequency range switchover FBU. In addition, the output of the up / down counter VRZ is connected to a first input 17 of an analog multiplexer MUX , in which voltages U. . .l / "_] are present. The output of the analog multiplexer MUX is fed to a reference voltage input 19 of the digital / analog converter DA as part of the memory circuit SP .

Bei der Realisierung der Regelanordnung nach dem in der FI g. 2 dargestellten Ausführungsbeispiel ergibt sich zunächst ohne Wirksamwerden der Frequenzberelchsumschaltung FBU für eine höchste zu übertragende Frequenz FMAX des Eingangssignals E folgende Rahmenbedingung für eine Frequenz ZTMAX des Zähltaktes ZT: When implementing the rule arrangement according to the FI g. 2, the following general conditions for a frequency ZTMAX of the counting clock ZT result initially without the frequency range switchover FBU becoming effective for a highest frequency FMAX of the input signal E to be transmitted:

ZTMAX > A · FMAX * FMAX I FMIN ZTMAX> A FMAX * FMAX I FMIN

Diese Bedingung ergibt sich aus der Forderung, daß bei allen Frequenzen des Eingangssignal E im Bereich von FMIN . . .FMAX die störende Abtastfrequenz (Zähltakt ZT) samt benachbarter Spiegelfrequenzen noch oberhalb einer Grenzfrequenz Fg des Tiefpasses TP liegen muß; gleichzeitig muß hler in üblicher Weise gelten: Fg > FMAX. Der in der Gleichung (1) erwähnte Faktor K ist theoretisch (bei Fg = FMAX und unendlich steller Filtercharakteristik des Tiefpasses TP) mindestens gleich 2; in der Praxis Ist zu erwarten, daß er etwa bei 4 liegt. Für den Fall, daß die Regelanordnung zur Messung und Prüfung von Telefonsprachkanälen als Nachrichtenübertragungsstrecken herangezogen wird, ist die oben angeführte Gleichung (1) noch erfüllbar (hler ergibt sich FMIN = 300 Hz, FMAX = 3400 Hz, k = 4 ZTMAX =\54 kHz), während bei größeren Bandbreiten, z. B. bei Rundfunkkanälen als Nachrichtenübertragungsstrecke (FMIN = 20 Hz, FMAX = 20 kHz, A =-4, 7.TMAX - 80 MIIz), diese Fordcrune iiuferund derThis condition results from the requirement that at all frequencies of the input signal E in the range of FMIN. . .FMAX the interfering sampling frequency (counting clock ZT) together with adjacent image frequencies must still be above a cutoff frequency Fg of the low-pass filter TP; at the same time, the following must apply in the usual way: Fg> FMAX. The factor K mentioned in equation (1) is theoretically (with Fg = FMAX and infinitely variable filter characteristics of the low-pass filter TP) at least equal to 2; in practice it can be expected to be around 4. In the event that the control system is used to measure and test telephone voice channels as communication links, the above equation (1) can still be fulfilled (this gives FMIN = 300 Hz, FMAX = 3400 Hz, k = 4 ZTMAX = \ 54 kHz ), while with larger bandwidths, e.g. B. for radio channels as a communication link (FMIN = 20 Hz, FMAX = 20 kHz, A = -4, 7th TMAX - 80 MIIz), this Fordcrune iiuferund der

begrenzten Verarbeitungsgeschwindigkeit der verwendeten Bauteile Schwierigkelten bereitet.The limited processing speed of the components used causes difficulties.

Durch die anhand der Fig. 2 dargestellte Frequenzberelchsumschaltung FBU Ist die Funktion des Zählers Z in der Welse umschaltbar gemacht, daß die Im Speicher PS (PROM) gespeicherten Werte der Sinusfunktion nicht Immer mit allen Zwischenwerten ausgelesen wird, sondern durch Umschaltung für verschiedene Frequenzbereiche mehr oder weniger Zwischenwerte übersprungen werden können. Die Anzahl der Auslesetakte (Adreßsignal) an den Ausgängen 3 des Zählers Z pro Slnusperlode kann somit den Erfordernissen angepaßt und die Frequenz des benötigten Zähltaktes ZT am Eingang des Zähler Z optimiert werden. In vorteilhafter Welse erfolgt das Überspringen von Zwischenwerten Im Raster von Zweierpotenzen - es wird dabei entweder jeder Wert oder jeder zweite, vierte, achte usw. mit dem Zahltakt ZT aus dem Speicher PS ausgelesen. Dies kann leicht durch Konstanthalten der entsprechenden niederwertlgen Bits (z. B. nledrlgwertlges Bit LSB) und Weiterzählen mit den entsprechenden höherwertlgen Bits an den Ausgängen 3 des Zählers Z durchgeführt werden. By means of the frequency range switching FBU shown with reference to FIG. 2, the function of the counter Z is made switchable so that the values of the sine function stored in the memory PS (PROM) are not always read out with all intermediate values, but by switching for different frequency ranges more or more fewer intermediate values can be skipped. The number of readout cycles (address signal) at the outputs 3 of the counter Z per input perlode can thus be adapted to the requirements and the frequency of the required counting cycle ZT at the input of the counter Z can be optimized. In an advantageous manner, intermediate values are skipped in a grid of powers of two - either every value or every second, fourth, eighth etc. is read out of the memory PS with the counting cycle ZT. This can easily be done by keeping the corresponding lower-value bits constant (e.g. low-value-long bits LSB) and continuing to count with the corresponding higher-value bits at outputs 3 of counter Z.

Die Realisierung des Übersprlngens wird In Form einer Umschaltung Im Zähler Z beispielsweise derart vorgenommen, daß der Zähltakt ZT am Eingang des Zählers Z wahlweise an die Takteingänge von Kippstufen K\ ... Kn Im Zähler Z. wie sie In der Flg. 3 dargestellt sind, angeschaltet werden können, wobei die Verbindung des angeschalteten Takteingangs zur jeweils .w vorhergehenden Kippstufe aufgetrennt wird. Beim In der Flg. 3 dargestellten AusfUhrungsbeisplel des Zählers Z Ist üer Zähltakl /J direkt aui den Takteingang 30 der ersten Kl geführt, die an Ihrem Ausgang 31, der ebenfalls einen der parallelen Ausgänge 3 des Zählers Z darstellt, das niedrigstwertigste Bit LSB abgibt. Der Ausgang 31 Ist auch über Gatter Gl und 02 mit dem Takteingang 32 der nächstfolgenden Kippstufe K2 verbunden. Die Gatter (71 und G2 werden darüber hinaus vom Zähltakt ZT und über ein weiteres Gatter Ci von einem Ausgangssignal an Ausgängen 33 eines Decoders D angesteuert. Weitere Eingänge (J. K) der Kippstufen Kl, K2 werden jeweils über ein Gatter GA bzw. über Gatter GS, G6 und Gl bezüglich der Kippstufe K2 mit den Ausgangssignalen des Decoders D aufgebaut. Die folgenden nachgeschalteten Kippstufen (bis Kn) sind in gleicher Welse mit Gattern C8...C13 beschaltet. Beim dargestellten Ausführungsbelsplel 1st die Kippstufe Kn+l In gleicher Welse über Gatter C14, Gl5 an die Kippstufe Kn angeschaltet; die Ansteuerung der weiteren Eingänge J. K ailer bis zur Kippstufe Km folgenden Kippstufen erfolgt über eine konstante Spannung (hler +5 Volt).The implementation of the skipping is carried out in the form of a switch in the counter Z, for example, in such a way that the counting clock ZT at the input of the counter Z is optionally sent to the clock inputs of flip-flops K \ ... Kn in the counter Z. as shown in FIG. 3 can be switched on, the connection of the switched on clock input to the respective .w preceding trigger stage being separated. At In der Flg. 3 shown execution example of the counter Z is fed via counter / J directly to the clock input 30 of the first class, which outputs the least significant bit LSB at its output 31, which is also one of the parallel outputs 3 of the counter Z. The output 31 is also connected to the clock input 32 of the next trigger stage K2 via gates Gl and 02. The gates (71 and G2 are also controlled by the counting clock ZT and via a further gate Ci by an output signal at the outputs 33 of a decoder D. Further inputs (J. K) of the flip-flops Kl, K2 are each via a gate GA or via gates GS, G6 and Gl of the flip-flop K2 with the output signals of the decoder constructed with respect to D. the following downstream flip-flops (to Kn) are in the same catfish with gates C8 ... C13 connected. in the illustrated Ausführungsbelsplel the 1st flip-flop Kn + l Similarly Catfish is connected to the flip-flop Kn via gate C14, Gl5; the control of the other inputs J. K ailer up to the flip-flop Km following flip-flops takes place via a constant voltage (less than +5 volts).

Der Decoder D ist über den Umschalteingang 16 des Zählers Z mit dem Umschaltsignal B beaufschlagt, das beispielsweise ein 3-Bit-Slgnal sein kann. Der Decoder I) wird mit dem Umschaltsignal B derart gesteuert, daß über ein Signal an einem der Ausgänge 33 jwells eine der Kippstufen ΛΊ .. Ah konstant gehallen wird, so daß sich der Zustand der Ausgangsgröße der jeweiligen 6ii Kippstufe nicht ändert. Ein Konstanthalten der Kippstufen Kn+\ ... Km Ist hler nicht vorgesehen, so daß beispielsweise der Ausgang 3 des Zählers Z, an dem das höchstwertigste Bit MSB anliegt, nicht durch den Decoder D beeinflußt werden kann.The decoder D has the switchover signal B applied to it via the switchover input 16 of the counter Z, which signal can, for example, be a 3-bit signal. The decoder I) is controlled with the switching signal B in such a way that one of the flip-flops ΛΊ .. Ah is kept constant via a signal at one of the outputs 33 jwells, so that the state of the output variable of the respective 6ii flip-flop does not change. A keeping the flip-flop circuits Kn + \ ... Km counter is not provided, so that for example the output 3 of the counter Z, at which the most significant bit MSB is applied, can not be influenced by the decoder D.

Der somit umschaltbare Zähler Z erhält als Information über den momentan eingestellten Frequenzbereich (was gleichzeitig die Elnstelllnformatlon über den Zählmodus darstellt) einen codierten Zahlenwert B. der diejenige Kippstufe Im Zähler Z kennzeichnet, an deren Takteingang jeweils der Zähltakt ZT anliegen bzw. nicht anliegen soll.The thus switchable counter Z receives as information about the currently set frequency range (which at the same time represents the adjustment information about the counting mode) a coded numerical value B. which identifies the flip-flop in the counter Z at whose clock input the counting clock ZT is or should not be present.

In der Flg. 2 Ist weiterhin ein analoger Multiplexer MUX vorhanden, der zu einer weiteren Verbesserung der Funktion der Regelanordnung führt. Mit der Einführung einer Frequenzbereichsumschaltung FBU und damit einer Umschaltung der Anzahl der aus dem Speicher PS ausgelesenen Werte pro Slnusperlode kann ein unerwünschter Nebeneffekt auftreten; er besteht darin, daß die Amplitude der vom Dlglial/Analog-Wandler DA abgegebenen und vom Tiefpaß TP geglätteten Sinusspannung von der Frequenzbereichselnstellung abhängig Ist. Dies ergibt sich aus der Abhängigkeit der Amplitude AM der Sinusschwingung von einer Anzahl M der Auslesewerte pro Slnusperlode nach folgender Beziehung:In the wing. 2 Is there still an analog multiplexer MUX , which leads to a further improvement in the function of the control system. With the introduction of a frequency range switchover FBU and thus a switchover of the number of values read out from the memory PS per pulse period, an undesirable side effect can occur; it consists in the fact that the amplitude of the sinusoidal voltage output by the digital / analog converter DA and smoothed by the low-pass filter TP is dependent on the frequency range setting. This results from the dependence of the amplitude AM of the sinusoidal oscillation on a number M of the readout values per sinusperlode according to the following relationship:

AM = k\ * SKnIM)AM = k \ * SKnIM)

wobei k\ eine Schaltungskonstante und SKx) = sin(x)/x Ist. Der Grund für diese Amplitudenverzerrung besteht darin, daß der Digital/Analog-Wandler DA eine Stufenfunktion liefert. Die Verzerrung Ist um so größer, je gröber die Stufung ist. Zur Entzerrung kann beispielsweise ein umschaltbarer Verstärker - hler nicht dargestellt - am Ausgang des Tiefpasses TP vorgesehen werden, der seine Elnstelllnformatlon vom Zähler VRZ erhält. Auf einfache Welse kann jedoch, wie in der Flg. 2 eingezeichnet, die Entzerrung mittels Umschaltung einer Referenzspannung am Eingang 19 des Wandlers DA mittels des analogen Multiplexers MUX vorgenommen werden. Ein solcher Analogmultiplexer schaltet wahlweise verschiedene Spannungen U... £/„., an den Referenzspannungseingang 19 des Wandlers DA. Die Spannungen sind so gewählt, daß die Amplltudenverzerrung kompensiert wird.where k \ is a circuit constant and SKx) = sin (x) / x. The reason for this amplitude distortion is that the digital / analog converter DA supplies a step function. The distortion is greater, the coarser the gradation. For equalization, a switchable amplifier - not shown - can be provided at the output of the low-pass filter TP , which amplifier receives its adjustment information from the counter VRZ. In simple catfish, however, as in Flg. 2, the equalization can be carried out by switching a reference voltage at the input 19 of the converter DA by means of the analog multiplexer MUX . Such an analog multiplexer optionally switches different voltages U ... £ / "., To the reference voltage input 19 of the converter DA. The voltages are chosen so that the amplitude distortion is compensated.

Die Information über den momentan eingestellten Frequenzbereich wird im Vorwärts-Rückwärts-Zähler VRZ (vergleiche Fig. 2) gespeichert. Durch geeignete Ansteuerung dieses Zählers VRZ über das Schaltnetz SN und die Schwellwertschalter Sl und 52 kann erreicht werden, daß der Frequenzbereich, den der Zähltakt ZT überstreicht, nur den Faktor 2 zuzüglich eines kleinen Überlappungsbereichs (ca. 10) umfaßt, während der Frequenzbereich des Eingangssignals E einen Frequenzbereich von 2m"2 umfassen kann On = Anzahl der Kippstufen im Zähler Z. 2"1 = Anzahl der Im Speicher PS (PROM) gespeicherten diskreten Werte der Sinusfunktion). Praktisch liegt der absolute Wert des Zähltaktes ZT im Bereich von "The information about the currently set frequency range is stored in the up / down counter VRZ (see FIG. 2). By suitable control of this counter VRZ via the switching network SN and the threshold Sl and 52 can be achieved in that the frequency range that the count clock ZT sweeps, plus a small overlap region comprises only a factor of 2 (approximately 10) while the frequency range of the input signal E can include a frequency range of 2 m " 2 On = number of multivibrators in counter Z. 2" 1 = number of discrete values of the sine function stored in memory PS (PROM)). In practice, the absolute value of the counting cycle ZT is in the range of "

ZT=2 ... 4·FMAX ZT = 2 ... 4 · FMAX

Die Steuerung des Vorwärts-Rückwärts-Zählers IYfZ erfolgt In der Welse, daß er vorwärtszählt, wenn die vom Phasendetektor PD abgegebene Steuerspannung für den Wandler UF einen oberen Grenzwert überschreitet (Schwellwertschalter Sl), und rückwärtszählt, wenn ein unterer Grenzwert (Schwellwertschalter S2) unterschritten wird. Der Unterschied vom oberen zum unteren Grenzwert entspricht am Ausgang des Wandlers UF einem Frequenzverhältnis von ca. 2,2 (mit Überlappungsbereich).The up / down counter IYfZ is controlled in the way that it counts up when the control voltage for the converter UF emitted by the phase detector PD exceeds an upper limit value (threshold switch S1), and counts down when it falls below a lower limit value (threshold switch S2) will. The difference between the upper and lower limit value corresponds to a frequency ratio of approx. 2.2 at the output of the converter UF (with an overlap area).

Der Phasendetektor PD benötigt nach dem Umschalten In einen neuen Bereich jeweils wenigstens eine Periodendauer Einschwingzeit, da er den gesamtenAfter switching to a new area, the phase detector PD requires at least one period of settling time, since it covers the entire period

Regelbereich durchlaufen muß. Dies kann kurzzeitig zu Verzerrungen des Ausgangssignals A führen. Um das Einschwingen auf etwa die Dauer eines Zähltaktlmpulses zu beschleunigen, sind daher am Phasendetektor PD die logischen Steuereingänge 22, 23 vorgesehen, welche s nach jedem Umschalten den Vorgang des »schnellen Einschwingens« In der jeweiligen Richtung nach oben oder nach unten auslösen und beenden können.Must pass through the control range. This can lead to distortion of the output signal A for a short time. In order to accelerate the settling to about the duration of a clock pulse, the logic control inputs 22, 23 are provided on the phase detector PD , which can trigger and terminate the "rapid settling" process in the respective up or down direction after each switchover .

Das schnelle Einschwingen des Phasendetektors PD sowie der Zählvorgang des Vorwärts-Rückwärts-Zählers VRZ wird von der Anordnung, bestehend aus den zwei Schwellwertschaltern .S1I, 52 mit Hysterese und dem Schaltnetz SN. gesteuert. Hierzu Ist auf die Flg. 4 zu verweisen, aus der die Lage der vier Schaltschwcllen S2U. SlU. S20, SlO der Schwellwertschalter Sl, S2 hervorgeht. In dieser Figur Ist der Verlauf von Schaltkurven 41, 42 der Schwellwertschalter 51, 52 In einem Diagramm der Eingangssignale EB und E dargestellt. Die Hysterese beider Schwellwertschalter 51, 52 Ist so gewählt, daß sie am Ausgang des Wandlers UF einem Frequenzverhältnis von genau 2 entspricht. Die absolute Lage der Schaltschwellen des ersten Schwellwertschalters 51 1st beim dargestellten Ausführungsbeispiel gegenüber den Schaltschwellen des zweiten Schwellwertschalters 52 um einen kleinen Betrag versetzt, der dem Überlappungsbereich entspricht. Dieser Überlappungsberelch Ist vorhanden, damit die Regelanordnung bei einer Elngangsfrequenz nahe der Umschaltschwelle zwischen zwei Bereichen nicht ständig hin- und herschaltet. Außerdem kann der Überlappungsbereich .κι verhindern, daß der Vorgang des schnellen Einschwingens des Phasendetektors PD zu einer Rückkopplung (Schwingen) mittels der Frequenzberelchsumschaltung FBU in der Regelanordnung führt.The rapid settling of the phase detector PD and the counting process of the up / down counter VRZ is controlled by the arrangement consisting of the two threshold switches .S 1 I, 52 with hysteresis and the switching network SN. controlled. For this purpose is on the Flg. 4, from which the position of the four switching thresholds S2U. SlU. S20, SlO the threshold value switch Sl, S2 emerges. In this figure, the course of the switching curves 41, 42 of the threshold value switches 51, 52 is shown in a diagram of the input signals EB and E. The hysteresis of the two threshold value switches 51, 52 is selected so that it corresponds to a frequency ratio of exactly 2 at the output of the converter UF. In the exemplary embodiment shown, the absolute position of the switching thresholds of the first threshold switch 51 is offset from the switching thresholds of the second threshold switch 52 by a small amount, which corresponds to the overlap area. This overlapping area exists so that the control arrangement does not constantly switch back and forth between two areas when the input frequency is close to the switchover threshold. In addition, the overlap area .κι can prevent the process of rapid transient oscillation of the phase detector PD from leading to feedback (oscillation) by means of the frequency range switchover FBU in the control arrangement.

Das Schaltnetz SN (vergleiche Flg. 2) steuert In Abhängigkeit von den Signalen Rl und Rl an den Ausgängen der Schwellwertschalter 51, 52 den Zähler VRZ In der Welse an, daß der Bereich dann hochgeschaltet wird, wenn die größere der beiden oberen Schaltschwellen, nämlich 510, überschritten wird (positive Flanke des Signals Rl). bzw. dann zurückgeschaltet wird, wenn die kleinere der beiden unteren Schwellen (S2U) unterschritten wird (negative Flanke des Signals R2). Der innere Aufbau des Schaltnetzes SN hängt davon ab. In welcher Form die Signale an den Eingängen 13, 14 des Vorwärts-Rückwärts-Zählers VRZ bzw. an den Eingängen 22, 23 des Phasendetektors PD benötigt werden, wobei am Eingang 22 ein schnelles Einschwingen auf eine höhere Frequenz und am Eingang 23 ein schnelles Elnschwlngen auf untere Frequenz bewirkt wird.The switching network SN (see Flg. 2) controls the counter VRZ depending on the signals Rl and Rl at the outputs of the threshold switches 51, 52, so that the range is switched up when the larger of the two upper switching thresholds, namely 510, is exceeded (positive edge of the Rl signal). or it is switched back when the lower of the two lower thresholds (S2U) is undershot (negative edge of the signal R2). The internal structure of the switching network SN depends on it. The form in which the signals are required at the inputs 13, 14 of the up / down counter VRZ or at the inputs 22, 23 of the phase detector PD , with a rapid settling to a higher frequency at the input 22 and a rapid oscillation at the input 23 is effected on lower frequency.

Die Bereichsumschaltung wird somit von den beiden äußeren Schaltschwellen S2U. 510 gesteuert, deren Abstand einem Frequenzverhältnis von ca. 2,2 (mit Überlappungsbereich) entspricht. Die beiden Inneren Schwellen SlU. 520 dienen dazu, den richtigen Zeltpunkt für die Beendigung des schnellen Einschwingens des Phasendetektors PD zu finden. Es wird beendet zu dem Zeitpunkt, an dem der untere Grenzwert SlU des Schalters 51 unterschritten wird (negative Flanke des wi Signals Rl) bzw. der obere Grenzwert .920 des Schwcllwcrtschalters 52 überschritten wird (positive Flanke des Signals R2). Dieser Vorgang Ist In der Flg. 5 an einem Beispiel verdeutlicht. Im oberen Kurvenverlauf 51 der F i g. 5 ist die Frequenz J]Ei des Eingangssignals E In Abhängigkeit von der Zelt 1, im mittleren Diagramm der sich daraus ergebende Verlauf 52 der Frequenz JlZTJ des Zähitaktes ZT am Ausgang des Wandlers UF. The range switchover is therefore carried out by the two outer switching thresholds S2U. 510 controlled, the distance between which corresponds to a frequency ratio of approx. 2.2 (with overlap area). The two inner thresholds SLU. 520 are used to find the correct tentative point for the termination of the rapid settling of the phase detector PD . It ends at the point in time at which the lower limit value SlU of switch 51 is undershot (negative edge of signal R1) or the upper limit value .920 of threshold switch 52 is exceeded (positive edge of signal R2). This process is in the Flg. 5 illustrated using an example. In the upper curve 51 of FIG. 5 is the frequency J] Ei of the input signal E as a function of the cell 1, in the middle diagram the resulting curve 52 of the frequency JlZTJ of the counter clock ZT at the output of the converter UF.

und Im unteren Diagramm sind die mit den Schwellwertschaltern 51, 52 erzeugten Signale Rl und R2 dargestellt. Aus den Diagrammen 1st zu entnehmen, daß bei Frequenzänderungen - hler In den Bereichen, 53, 54, 55 der Kurve 5) - Sprünge in der Frequenz JJZT] des Zähltaktes ZT hervorgerufen werden. Im Falle des Bereiches 53 eine Verminderung, im i\»iic der Bereiche 54 und 55 eine Erhöhung, wobei außerdem zu diesen Zeltpunkten Impulse 56, 57 und 58 der Signale Rl und R2 generiert werden, die zu einer Veränderung der Einschwingzelt des Phasendetektors PD In der welter oben beschriebenen Art und Welse führen.In the lower diagram, the signals Rl and R2 generated with the threshold switches 51, 52 are shown. It can be seen from the diagrams that when the frequency changes - in areas 53, 54, 55 of curve 5) - jumps in the frequency JJZT] of the counting cycle ZT are caused. In the case of the area 53 a decrease, in the i \ »iic of the areas 54 and 55 an increase, in addition to which pulses 56, 57 and 58 of the signals R1 and R2 are generated at these points, which lead to a change in the settling time of the phase detector PD In of the species and catfish described above.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims (9)

Patentansprüche:Patent claims: 1. Regelanordnung zur Erzeugung eines In seiner Frequenz von einem Eingangssignal (E) gesteuerten Ausgangs-Meßsignal (A) mit definiertem Pegel, insbesondere für Nachrichtenübertragungsstrecken, mit1. Control arrangement for generating an output measurement signal (A) controlled in its frequency by an input signal (E) and having a defined level, in particular for communication links a) Schaltungsmitteln zur Auswertung des in blnä- in rer Form vorliegenden Eingangssignals (EB) hinsichtlich der Frequenz unda) Circuit means for evaluating the input signal (EB) present in blue in rer form with regard to the frequency and b) Schaltungsmitteln zur Erzeugung des Ausgangs-Meßslgnals (A) mit einer Speicherschaltung (SP), In der diskrete Werte des sinusförmigen Ausgangs-Meßsignals (A) gespeichert sind, wobei ein Spannungs-Frequenz-lJmsetzsr (UF) und ein digitaler Zähler (Z) vorhanden sind, mit denen eine aus der Eingangsfrequenz abgeleitete Spannung den Zahltakt (ZT) und dieser das 2< > Auslesen der Werte aus der Speicherschaltung (SP) steuert.b) Circuit means for generating the output measurement signal (A) with a memory circuit (SP), in which discrete values of the sinusoidal output measurement signal (A) are stored, a voltage-frequency converter (UF) and a digital counter (Z ) are available, with which a voltage derived from the input frequency controls the counting cycle (ZT) and this controls the 2 < > reading of the values from the memory circuit (SP). dadurch gekennzeichnet, daßcharacterized in that 2525th c) ein Phasendetektor (PD) vorgesehen Ist,c) a phase detector (PD) is provided, el) an dessen erstem Eingang (20') das Eingangssignal In binärer Form (EB) anliegt,el) the input signal in binary form (EB) is present at the first input (20 '), c2) dessen Ausgang über den Spannungs-Frequenz-Umsetzer (UF) auf den Eingang w des Zählers (Z) geführt Ist, wobeic2) the output of which is fed via the voltage-frequency converter (UF) to the input w of the counter (Z), wherein c3) parallele Ausgänge (3) des Zählers (Z), an denen einen Zahl wen bildende Parallclblts anliegen, auf parallele Eingange (S) eines programmierbaren Speichers (PS) als .is Bestandteil der Speicherschaltung (SP) geführt sind und daßc3) parallel outputs (3) of the counter (Z), at which a number wen forming Parallclblts are present, to parallel inputs (S) of a programmable memory (PS) as .is part of the memory circuit (SP) are performed and that c4) einer der parallelen Ausgänge (3) des Zählers (Z) mit dem zweiten Eingang (2") des Phasendetektors (PD) verbunden Ist. -toc4) one of the parallel outputs (3) of the counter (Z) is connected to the second input (2 ") of the phase detector (PD) . -to 2. Regelanordnung nach Anspruch 1, dadurch gekennzeichnet, daß2. Control arrangement according to claim 1, characterized in that d) zwischen den Eingang (1) der Regelanordnung und den ersten Eingang (2') des Phasendetektors (PD) ein Schwellwertschalter (S) geschaltet Ist.d) a threshold switch (S) is connected between the input (1) of the control arrangement and the first input (2 ') of the phase detector (PD). 3. Regelanordnung nach einem der Ansprüche I mi oder 2, dadurch gekennzeichnet, daß3. Control arrangement according to one of claims I mi or 2, characterized in that e) die Speicherschaltung (SP) einen Digital/ Analog-Wandler (DA) enthält,e) the memory circuit (SP) contains a digital / analog converter (DA) , el) dessen parallele Eingänge (7) mit parallelen '·* Ausgängen (6) des Speichers (PS) verbunden sind, und daßel) whose parallel inputs (7) are connected to parallel '· * outputs (6) of the memory (PS) , and that D zwischen den Ausgang des Digital/Analog-Wandlers (DA), der den Ausgang (8) der Speicherschaltung (SP) darstellt, und den Ausgang w (9) der Regelanordnung ein Tiefpaß (TP) geschaltet ist. D a low-pass filter (TP) is connected between the output of the digital / analog converter (DA), which represents the output (8) of the memory circuit (SP) , and the output w (9) of the control arrangement. 4. Regelanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß f>s 4. Control arrangement according to one of the preceding claims, characterized in that f> s g) eine Frequenzberelchsumschaltung (FBU) vorhanden ist, deren Eingang (10) mit demg) a frequency range switch (FBU) is available, the input (10) with the Ausgang des Phasendetektors (PD) verbunden Ist, und deren Ausgang (IS) mit einem Umschalteingang (16) des Zählers (Z) verbunden 1st, wobei,The output of the phase detector (PD) is connected, and its output (IS) is connected to a switching input (16) of the counter (Z), where, h) abhängig vom Spannungswert am Ausgang des Phasendetektors (PD) und somit auch von der Frequenz des Zähltaktes (ZT) am Ausgang des nachgeschaltclcn Spannungs/Frcquenz-Umsetzers (UF), der Zähler (Z) derart gesteuert Ist, daß bei Überschreiten oder Unterschreiten einer vorgegebenen. Frequenz an seinem Eingang die Zählrate des Zählers (Z) bei gleichbleibender Frequenz des Taklslgnals (ZT) um den Faktor 2 erhöht oder vermindert wird (Flg. 2).h) depending on the voltage value at the output of the phase detector (PD) and thus also on the frequency of the counting cycle (ZT) at the output of the downstream voltage / frequency converter (UF), the counter (Z) is controlled in such a way that when it is exceeded or not reached a given. Frequency at its input the counting rate of the counter (Z) is increased or decreased by a factor of 2 while the frequency of the clock signal (ZT) remains the same (Fig. 2). 5. Regelanordnung nach Anspruch 4, dadurch gekennzeichnet, daß5. Control arrangement according to claim 4, characterized in that I) der Zähler (Z) so aufgebaut 1st, daß, gesteuert durch ein Umschaltsignal (B) am Umschalteingang (16) des Zählers (Z), die Zählrate so beeinflußbar ist, daß jeweils die niedrigstwertigen Cits an den Ausgängen (3) des Zählers (Z) konstant bleiben.I) the counter (Z) is constructed in such a way that, controlled by a switching signal (B) at the switching input (16) of the counter (Z), the counting rate can be influenced in such a way that the least significant Cits are in each case at the outputs (3) of the counter (Z) remain constant. 6. Regelanordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß,6. Control arrangement according to claim 4 or 5, characterized in that, j) die Zählstufen des Zählers (Z) als J-K-Klppstuj) the counting levels of the counter (Z) as J-K-Klppstu fen (K\ ... Km) aufgebaut sind,fen (K \ ... Km) are built, jl) deren Takteingänge (Tl . . . Tm) vom Zühltakt (ZT) angesteuert sind, wobeijl) whose clock inputs (Tl ... Tm) are controlled by the Zühltakt (ZT), where j2) die weiteren Eingänge (J. K), Insbesondere der den nledrigerwerllgen Bits zugeordneten Kippstufen (Ä'l . . . Kn), vom Umschaltsignal (B) am Umschalteingang (16) des Zählers (Z) ansteuerbar sind (Flg. 3).j2) the other inputs (J. K), in particular the flip-flops (Ä'l... Kn) assigned to the small bits, can be controlled by the switchover signal (B) at the switchover input (16) of the counter (Z) (Flg. 3) . 7. Regelanordnung nach einem der Ansprüche 4 bis 6, dadurch gekennzeichnet, daß7. Control arrangement according to one of claims 4 to 6, characterized in that k) üle Frequenzberelchsumschaltung (FBU) einen ersten und einen parallelgeschalteten zweiten Schwellwertschalter (51, 52) enthält, kl) die vom Eingangssignal der Frequenzberelchsumschaltung (FBU) angesteuert sind undk) üle frequency range switching (FBU) contains a first and a second threshold value switch (51, 52) connected in parallel, kl) which are controlled by the input signal of the frequency range switching (FBU) and k2) bei denen der Ausgang des ersten Schwellwertschalter* (.Vl) über einen F.lngang (II) eines Schaltnei/cs (SN) auf einen Vorwärtsclngang (13) eines Vorwärts-Rückwärls-Zählers (VR'/.) und der Ausgang des zweiten Schwellwertschalter (52) über einen weiteren Eingang (12) des Schaltnetzcs (SN) auf einen Rückwärtseingang (14) des Vorwärls-Rückwärts-Zählers (VRZ) geführt Ist, und daßk2) in which the output of the first threshold value switch * (.Vl) via an input (II) of a switching speed (SN) to a forward gear (13) of a forward / backward counter (VR '/.) and the output of the second threshold value switch (52) via a further input (12) of the switching network (SN) to a reverse input (14) of the forward-reverse counter (VRZ) , and that I) der Ausgang des Vorwärts-Rückwärts-Zählcrs (VRZ), an dem das Umschakslgnal (B) ansteht, mit dem Umschalteingang (16) des Zählers (Z) verbunden ist.I) the output of the up / down counter (VRZ), at which the changeover signal (B) is present, is connected to the switchover input (16) of the counter (Z). 8. Regelanordnung nach Anspruch 7, dadurch gekennzeichnet, daß8. Control arrangement according to claim 7, characterized in that m) Ausgänge (20, 21) des Schaltnetzes (SN) mit weiteren Eingängen (22, 23) des Phasendetektors (PD) verbunden sind.m) outputs (20, 21) of the switching network (SN) are connected to further inputs (22, 23) of the phase detector (PD) . ml) Ober die eine Veränderung der Einschwingzeit des Phasendetektors (PD) bewirkbar 1st.ml) by means of which a change in the settling time of the phase detector (PD) can be brought about. 9. Regelanordnung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, daß9. Control arrangement according to one of claims 4 to 8, characterized in that n) ein analoger Multiplexer (MUX) vorhanden ist, dessen erster Eingang (17) mit dem Ausgang (15) der Frequenzberelchsumschaltung (FBU) verbunden 1st, wobei,n) an analog multiplexer (MUX) is present, the first input (17) of which is connected to the output (15) of the frequency range switchover (FBU) , wherein, nl) gesteuert vom Signal am ersten Eingang (17), an zweiten Eingängen (18) anliegende vorgegebene Spannungen (U... U11.,) auf einen Referenzspannungseingang (19) des Digital/Analog-Wandlcrs (DA) durchschaltbar sind (Flg. 2).nl controlled) by the signal at the first input (17), to second inputs (18) applied predetermined voltages (U ... U 11) to a reference voltage input (19) of the digital / analog Wandlcrs (DA) are switched through. (Flg . 2).
DE3229642A 1982-08-09 1982-08-09 Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal Expired DE3229642C2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE3229642A DE3229642C2 (en) 1982-08-09 1982-08-09 Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE3229642A DE3229642C2 (en) 1982-08-09 1982-08-09 Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal

Publications (2)

Publication Number Publication Date
DE3229642A1 DE3229642A1 (en) 1984-02-09
DE3229642C2 true DE3229642C2 (en) 1985-06-27

Family

ID=6170454

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3229642A Expired DE3229642C2 (en) 1982-08-09 1982-08-09 Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal

Country Status (1)

Country Link
DE (1) DE3229642C2 (en)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2701859B1 (en) * 1977-01-18 1978-06-15 Siemens Ag Process and digital generator for the direct synthesis of sinusoidal oscillations
DE3028972C2 (en) * 1980-07-30 1982-11-25 Siemens AG, 1000 Berlin und 8000 München Method and device for measuring an electrical communication link

Also Published As

Publication number Publication date
DE3229642A1 (en) 1984-02-09

Similar Documents

Publication Publication Date Title
DE10164916B4 (en) Data recovery circuitry
DE1512172C3 (en) Frequency wave synthesizer
DE19859515C1 (en) Digital phase-frequency detector e.g. for dual band cellular transceiver
EP0028734A1 (en) Device for adjusting an equalizer in a data signal-transmission equipment
DE2115958A1 (en) Variable delay arrangement for adjusting the phase relationship between two signals
EP0074682B1 (en) Circuit for adjusting the colour signal amplitude
DE2744432A1 (en) PHASE OR FREQUENCY CONTROL CIRCUIT IN THE FEEDBACK CIRCUIT OF THE OSCILLATOR OF A TELEVISION CHANNEL SELECTOR OR THE LIKE.
DE2337311A1 (en) FREQUENCY SYNTHESIZER
DE2853927B2 (en) Television receiver with a horizontal synchronous circuit
DE3906094C2 (en) Digital phase / frequency detector circuit
DE1541384A1 (en) Discriminator circuit
DE69030276T2 (en) Frequency synthesizer
DE2646147B2 (en) Digital phase comparison arrangement
DE3229642C2 (en) Control arrangement for generating an output measurement signal whose frequency is controlled by an input signal
DE2802626C2 (en) Digital phase comparison arrangement
DE2632025A1 (en) TUNING CIRCUIT FOR HIGH-FREQUENCY RECEIVING DEVICES ACCORDING TO THE OVERLAY PRINCIPLE
DE1516769A1 (en) Method for frequency and phase adjustment of an oscillator to a target frequency
CH647112A5 (en) CIRCUIT ARRANGEMENT FOR OBTAINING A CONTROL VOLTAGE PROPORTIONAL TO THE PULSE DENSITY OF A PULSE SEQUENCE.
DE3314973C1 (en) Circuit arrangement for generating a stable fixed frequency
DE3130126C2 (en)
DE3246291C2 (en) PLL circuit arrangement
DE2828679C2 (en) Transfer arrangement
EP0122491B1 (en) Digital phase detector
EP1012980B1 (en) Digital phase locked loop
DE3146956A1 (en) AUTOMATIC TUNING FREQUENCY CONTROL FOR A RECEIVER

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee