Claims (2)
Patentansprüche: 1. Schaltungsanordnung zur Aufladung der Bitleitungen
in einem statischen MOS-Speicher mit einer Vielzahl von Speicherzellen, die jeweils
an den Kreuzungsstellen von Wortleitungen und Paaren von Bitleitungen angeordnet
sind, mit einem Bitleitungsmultiplexer zur wahlweisen Verbindung der Eingänge eines
Leseverstärkers bzw. der Ausgänge eines Schreibverstärkers mit einem der Paare von
Bitleitungen, dadurch gekennz e i c h n e t, daß zwischen dem positiven Versorgungsspannungsanschluß
(VDD) und den Bitleitungspaaren zugeordneten Knotenpunkten (K) für den Anschluß
der Bitleitungen (B 1, B 2) der Bitleitungspaare erste MOS-Transistoren (T7) vom
Anreicherungstyp eingefügt sind, deren Steuerelektroden mit den Senkelektroden verbunden
sind, und daß zwischen den Knotenpunkten (K) und den Bitleitungen (Bl, B2) zweite
MOS-Transistoren (T5, T6) vom Verarmungstyp eingefügt sind, deren Steuerelektroden
mit den Quellenelektroden verbunden sind. Claims: 1. Circuit arrangement for charging the bit lines
in a static MOS memory with a plurality of memory cells, each
arranged at the crossing points of word lines and pairs of bit lines
are, with a bit line multiplexer for the optional connection of the inputs of a
Read amplifier or the outputs of a write amplifier with one of the pairs of
Bit lines, characterized in that between the positive supply voltage connection
(VDD) and the node points (K) assigned to the bit line pairs for the connection
of the bit lines (B 1, B 2) of the bit line pairs first MOS transistors (T7) from
Enrichment type are inserted, whose control electrodes are connected to the sinking electrodes
are, and that between the nodes (K) and the bit lines (Bl, B2) second
MOS transistors (T5, T6) of the depletion type are inserted, their control electrodes
are connected to the source electrodes.
2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß
die ersten und zweiten MOS-Transistoren (T7 und T5, T6) als n-Kanal-Transistoren
ausgebildet sind. 2. Circuit arrangement according to claim 1, characterized in that
the first and second MOS transistors (T7 and T5, T6) as n-channel transistors
are trained.
Die Erfindung bezieht sich auf eine Schaltungsanordnung nach dem
Oberbegriff des Patentanspruches 1. The invention relates to a circuit arrangement according to the
Preamble of claim 1.
In statischen MOS-Speichern für Schreib-Lese-Betrieb werden die matnxförmig
angeordneten Speicherzellen zeilenweise über Wortleitungen und spaltenweise über
Paare von Bitleitungen aktiviert. Zur Einsparung von Schreib- und Leseverstärkern
können die Bitleitungspaare über einen Multiplexer, der von einem Adreßdecoder entsprechend
den jeweils vorliegenden Bitadressen angesteuert wird, auf je einen gemeinsam genutzten
Schreib- und Leseverstärker durchgeschaltet werden. In static MOS memories for read-write operation, the
arranged memory cells row by row via word lines and column by column via
Pairs of bit lines activated. To save on read and write amplifiers
the bit line pairs via a multiplexer, which is controlled by an address decoder
the respective available bit addresses is controlled on each one used jointly
Read and write amplifiers are switched through.
In bekannten Speicheranordnungen der genannten Art (val. Electronics,
24. 5. 1979, S. 137-141) werden die Bitleitungen über MOS-Transistoren, deren Steuerelektroden
mit einem Referenzpotential verbunden sind, an den positiven Versorgungsspannungsanschluß
angebunden. Das führt jedoch beim Schreiben auf der Bitleitung mit dem niederen
binären Pegel zu einem recht hohen Schreibstrom, der die mittlere Verlustleistung
ansteigen läßt und daher unerwünscht ist. Es ist bekannt, zur Abhilfe beim Schreiben
das Referenzpotential zu senken. Nun erfordert schon die Bereitstellung eines gegen
das Bezugspotential konstanten Referenzpotentials einen beträchtlichen Schaltungsaufwand,
der bei einer Umschaltung der Referenzpotentiale nochmals erheblich ansteigt. In known memory arrangements of the type mentioned (val. Electronics,
May 24, 1979, pp. 137-141) the bit lines via MOS transistors, their control electrodes
are connected to a reference potential, to the positive supply voltage connection
tied up. However, this results in writing on the bit line with the lower
binary level to a fairly high write current, which is the average power loss
can increase and is therefore undesirable. It is known to be a remedy for writing
lower the reference potential. Well already requires the provision of a counter
the reference potential of constant reference potential requires a considerable amount of circuitry,
which increases again considerably when the reference potentials are switched over.
Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung
der eingangs genannten Art so auszubilden, daß Referenzpotentiale nicht erforderlich
sind und die Schreibströme nur wenig gegenüber den beim Lesen auf der Bitleitung
mit dem niederen binären Pegel fließenden Strömen zunehmen Diese Aufgabe wird erfindungsgemäß
durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst. The invention is based on the object of a circuit arrangement
of the type mentioned in such a way that reference potentials are not required
and the write currents are only slightly compared to those when reading on the bit line
currents flowing increase with the lower binary level. This object is achieved according to the invention
solved by the features in the characterizing part of claim 1.
Im folgenden wird die Erfindung anhand von in der Zeichnung dargestellten
Ausführungsbeispielen -ausführlich erläutert: Es zeigt F i g 1 eine bekannte Schaltungsanordnung
zur Aufladung von Bitleitungen, F i g. 2 eine Strom-Spannungs-Kennlinie hierzu,
F i g. 3 eine Schaltungsanordnung zur Aufladung von Bitleitungen gemäß der Erfindung,
Fig. 4 eine Strom-Spannungs-Kennlinie zu der Schaltungsanordnung nach F i g. 3. In the following the invention is illustrated in the drawing with reference to FIG
Exemplary embodiments - explained in detail: FIG. 1 shows a known circuit arrangement
for charging bit lines, FIG. 2 a current-voltage characteristic curve for this,
F i g. 3 shows a circuit arrangement for charging bit lines according to the invention,
4 shows a current-voltage characteristic curve for the circuit arrangement according to FIG. 3.
In F i g. 1 ist zum besseren Verständnis der Erfindung der im vorliegenden
Fall allein interessierende Teil aus »Electronics«, 24.5. 1979, S. 137-141, insbes.
Figur4 bekannten Speicheranordnung vereinfacht dargestellt. In Fig. 1 is the present invention for a better understanding of the invention
Only part of interest from »Electronics«, 24.5. 1979, pp. 137-141, esp.
Figure 4 known memory arrangement shown in simplified form.
Die F i g. 1 zeigt, stellvertretend für eine Vielzahl von matrixförmig
angeordneten Speicherzellen, zwei Speicherzellen Zt und Z2. Die Speicherzellen können
bekanntlich über je zwei (nicht dargestellte) Schalttransistoren mit zwei Bitleitungen
B1 und B2 verbunden oder von ihnen abgetrennt werden. Die durch Decodierung der
Wort- oder X-Adressen gewonnenen Steuersignale für diese Schalttransistoren werden
über (ebenfalls nicht dargestellte) Wortleitungen herangeführt Die im Zuge der Bitleitungen
B 1 und B 2 eingefügten Transistoren T1 und T2 gehören zu dem schon erwähnten Bitleitungsmultiplexer,
der durch die Ausgangssignale eines Adreßdecoders Y-Dec entsprechend den vorgegebenen
Bit- oder Y-Adressen gesteuert wird.The F i g. 1 shows, representative of a large number of matrix-shaped
arranged memory cells, two memory cells Zt and Z2. The memory cells can
known to have two switching transistors (not shown) with two bit lines
B1 and B2 are connected or disconnected from them. The decoding of the
Word or X addresses obtained control signals for these switching transistors
brought in via word lines (also not shown) in the course of the bit lines
B 1 and B 2 inserted transistors T1 and T2 belong to the bit line multiplexer already mentioned,
by the output signals of an address decoder Y-Dec according to the specified
Bit or Y addresses is controlled.
Die Bitleitungen sind über weitere Transistoren T3 und T4 an die gegen
das Bezugspotential positive Versorgungsspannung VDD angeschlossen. Damit werden
die Bitleitungen B 1, B2 aufgeladen, wenn weder eine der Wortleitungen noch der
betreffende Ausgang des Y-Decoders aktiviert ist. Das Potential der Bitleitungen
steigt auf einen Wert an, der durch das an den Steuerelektroden der Transistoren
T3 und T4 anliegende Referenzpotential Vrefbestimmt ist und um die zwischen den
Quellen- und Steuerelektroden der Transistoren sich ausbildende Schwellenspannung
von ungefähr 1 V niedriger als das Referenzpotential Vrcf ist.The bit lines are connected to the opposite via further transistors T3 and T4
the reference potential positive supply voltage VDD connected. So be
the bit lines B 1, B2 are charged when neither one of the word lines nor the
relevant output of the Y decoder is activated. The potential of the bit lines
rises to a value determined by that on the control electrodes of the transistors
T3 and T4 applied reference potential Vref is determined and between the
Source and control electrodes of the transistors developing threshold voltage
is about 1 V lower than the reference potential Vrcf.
Es wurde schon darauf hingewiesen, daß die Steuerung der Transistoren
T3 und T4 durch ein festes Referenzpotential beim Schreiben vergleichsweise hohe
Schreibströme auf der den niederen binären Signalpegel führenden Bitleitung zur
Folge hat. Das ist aus der Kennlinie nach F i g. 2 ersichtlich, die die Abhängigkeit
des Bitstroms I von der Spannung Vs gegen das Bezugspotential zeigt. Unterhalb eines
durch das Referenzpotential. Vre, bestimmten Grenzwerts VSG der Spannung Vs beginnt
der Strom I zunächst langsam, dann immer schneller anzusteigen. Der Grenzwert VSG
stimmt auch mit dem Arbeitspunkt V#1 der Bitleitung beim Schreiben oder Lesen des
hohen binären Signalpegels überein. Ein weiterer Punkt auf der Kennlinie ergibt
sich aus der Spannung VLL auf der Bitleitung mit dem niederen binären Signalpegel
beim Auslesen einer Zelle und aus dem dabei fließenden Lesestrom ILL. Schließlich
zeigt die Kennlinie nach F i g. 2 den starken Anstieg des Bitleitungsstroms I auf
einen Wert ISLI beim Einschreiben mit dem niederen binären Signalpegel, wenn der
Schreibverstärker die Spannung auf der Bitleitung auf den vergleichsweise niedrigen
Wert VSL absenkt, um gegebenenfalls eine Änderung des Schaltzustandes der Speicherzelle
herbeizuführen. It has already been pointed out that the control of the transistors
T3 and T4 are comparatively high due to a fixed reference potential when writing
Write currents on the bit line leading to the lower binary signal level
Consequence. This is from the characteristic curve according to FIG. 2 can be seen showing the dependency
of the bit stream I from the voltage Vs to the reference potential. Below one
by the reference potential. Vre, certain limit value VSG of the voltage Vs begins
the current I increases slowly at first, then faster and faster. The limit value VSG
also agrees with the operating point V # 1 of the bit line when writing or reading the
high binary signal level. Another point on the curve results
from the voltage VLL on the bit line with the lower binary signal level
when reading out a cell and from the reading current ILL flowing in the process. In the end
shows the characteristic curve according to FIG. 2 shows the sharp rise in bit line current I.
a value ISLI when writing with the lower binary signal level if the
Write amplifier the voltage on the bit line to the comparatively low
The VSL value is reduced in order, if necessary, to change the switching state of the memory cell
bring about.