DE3224025A1 - Converter for converting digital into analog signals by means of charge coupled devices (CCD) - Google Patents
Converter for converting digital into analog signals by means of charge coupled devices (CCD)Info
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Abstract
Description
Umsetzer zur Umwandlung von Digital- in AnalogsignaleConverter for converting digital to analog signals
mittels Ladun«gsverschiebeanordnungen (CCD) Die Erfindung betrifft einen Umsetzer zur Umwandlung von Digital- in Analogsignale, die mittels Ladungsteilern aus einer vorgegebenen Ladung durch fortgesetzte Ladungsteilung Teilladungsmengen erzeugen, deren Aufsummierung entsprechend einem vorgegebenen Bitmuster ein Maß für das ursprüngliche Digitalsignal darstellen.by means of charge shifting arrangements (CCD) The invention relates to a converter for converting digital to analog signals, which are generated by means of charge dividers Partial charge quantities from a given charge through continued charge sharing generate whose summation according to a predetermined bit pattern a measure represent for the original digital signal.
In Ladungstransportspeichern, - insbesondere in Charge-Coupled-Devices (CCD) - ist die Ladungs-Speicherkapazität der Elementarzelle im Gegensatz zu den sehr ähnlich aufgebauten dynamischen MOS-RAM-Speichern nicht durch die Empfindlichkeit der Bewerterschaltung nach unten begrenzt; vielmehr ergibt sich schon weit oberha-lb der Bewerterempfindlichkeit aus den Minimalabmessungen der Speicherelektrode eine untere Grenze für die Ladungsspeicherkapazität. Die obere Grenze Q der in einer solchen Elementarzelle zu speichernden Ladung liegt dann um ein Vielfaches über der Nachweisgrenze Q0 der Ladungstransportspeicher-Bewerterschaltung.In charge transport storage - especially in charge-coupled devices (CCD) - is the charge storage capacity of the unit cell in contrast to the Dynamic MOS RAM memories with a very similar structure are not affected by the sensitivity the evaluation circuit limited downwards; on the contrary, there is already far above-lb the evaluator sensitivity from the minimum dimensions of the storage electrode lower limit for the charge storage capacity. The upper limit Q of the in a The charge to be stored in such a unit cell is then many times greater the detection limit Q0 of the charge transport storage evaluator circuit.
Wenn es gelingt, am Eingang eines Ladungstransportspeichers in die Speicherelemente wahlweise unterschiedliche Ladungsmengen (Qx (Qo < Qx- Q) einzugeben, und wenn es gelingt, diese unterschiedlichen Ladungsmengen am Ausgang des Ladungstransportspeichers zu bewerten, kann allein unter Aufwand für die notwendigen Eingabe- und Bewerterschaltungen die Informations-Speicherkapazität eines Ladungstransportspeichers deutlich erhöht werden (Multi-Level-Storage-CCD: MLS-CCD).If it succeeds, at the entrance of a charge transport storage in the Storage elements optionally enter different charge quantities (Qx (Qo <Qx- Q), and if it succeeds, these different amounts of charge at the output of the charge transport store to evaluate, can only with the effort for the necessary input and evaluation circuits the information storage capacity of a charge transport store is significantly increased (Multi-Level-Storage-CCD: MLS-CCD).
Aus dem Gebiet der Digital-Analog-Umsetzer mittels CCD und speziell aus dem Gebiet der MLS,CCD sind mehrere Lösungen bekannt.From the field of digital-to-analog converters using CCD and specifically Several solutions are known from the field of MLS, CCD.
So wird bei einer Anordnung nach der US-Patentschrift 4 085 459 das Eingangsdiffusionsgebiet informationsabhängig mit bis zu vier unterschiedlichen Potentialen versehen.Thus, in an arrangement according to US Pat. No. 4,085,459 Input diffusion area depending on the information with up to four different ones Provide potentials.
Nach allen Erfahrungen ist es schwierig, solche Potentiale reproduzierbar bereitzustellen und daraus zuverlässig stets vier genau bemessene Ladungsmengen zu erzeugen.According to all experiences it is difficult to reproduce such potentials to provide and from this always four precisely measured amounts of charge reliably to create.
Eine Anordnung nach US-PS 4 087 812 erzeugt mittels dreier gleich großer, eng benachbarter CCD-Elektroden aus einer Einheitsladung Q jede gewünschte Informationsladung Von Nachteil ist, daß zuerst das Bitmuster (a1a2...aq) in ein Register eingegeben werden muß, das dann von einer Steuerschaltung zur Erzeugung des informationsabhängigen Elektroden-Taktprogramms ausgelesen wird.An arrangement according to US Pat. No. 4,087,812 generates any desired information charge from a unit charge Q by means of three equally large, closely spaced CCD electrodes The disadvantage is that the bit pattern (a1a2 ... aq) must first be entered in a register, which is then read out by a control circuit for generating the information-dependent electrode clock program.
In der US-PS 4 072 939 wird eine Kombination von zwei gleichen CCD-Elektroden angegeben, in der aus einer Einheitsladung Q nacheinander die Ladungsbruchteile Q/21 Q/22...Q/2q gewonnen werden. Das zeitlich aufeinanderfolgende mit a1 beginnende Bitmuster (a1a2.. qq) steuert eine Schaltung, die Ladungsbruchteile Q/2l der Informationsladung hinzufügt (ai = 1) oder nicht (ai = O).US Pat. No. 4,072,939 discloses a combination of two identical CCD electrodes indicated, in which from a unit charge Q the charge fractions one after the other Q / 21 Q / 22 ... Q / 2q can be obtained. The consecutive one beginning with a1 Bit pattern (a1a2 .. qq) controls a circuit, the charge fractions Q / 2l of the information charge adds (ai = 1) or not (ai = O).
Das erste Bit entscheidet über den größten Ladungs- anteil Q/21 Das notwendige Halbieren der Ladungen mittels einer eingeschobenen Trennelektrode kann möglicherweise zu Unsymmetrien führen. Zum Einlesen eines q Stellen langen Bitmusters in ein Ladungspaket Qx sind q Zeitschritte nötig.The first bit determines the largest charge proportion of Q / 21 The necessary halving of the charges by means of an inserted separating electrode can possibly lead to asymmetries. To read in a q, long digits Bit pattern in a charge packet Qx, q time steps are necessary.
In der US-PS 4 099 175 wird eine Anordnung angegeben, bei der zuerst eine Einheitsladung eingegeben wird (a = 1) -oder oder nicht (a = O) -, aus der letztlich der geringste q Ladungsanteil Q/29 entsteht. Die vorhandene Ladung wird halbiert. Eine nächste Einheitsladung wird hinzugefügt - oder nicht. Anschließend wird die vorhandene Ladung wiederum halbiert. Das Bitmuster wird nacheinander in eine Ladung Qx umgewandelt.In US-PS 4,099,175 an arrangement is given in which first a unit charge is entered (a = 1) -or or not (a = O) -, from which ultimately the lowest q charge fraction Q / 29 arises. The existing charge will halved. Another unit charge is added - or not. Afterward the existing charge is halved again. The bit pattern is sequentially displayed in converted to a charge Qx.
Das Halbieren kann auch hier wegen des Auftrennens durch ein Steuergate zu Unsymmetrien führen. Es werden für ein q Stellen breites Bitmuster q Zeitschritte benötigt.Halving can also be done here because of the separation by a control gate lead to asymmetries. There are q time steps for a q digit wide bit pattern needed.
Nacheinander müssen q Einheitsladungen bereitgestellt und q mal die Ladungsreste beseitigt werden. Beides kann zu Streuungen Anlaß geben.One after the other q unit charges must be prepared and q times the Remnants of the charge are removed. Both can give rise to variations.
Bei einer Anordnung nach US-PS 4 139 910 wird an einer Eingabeelektrode informationsabhängig von vier möglichen Potentialwerten eines eingestellt, der in einer Hilfsschaltung aus einem 2-Bit-Muster gewonnen wird. Anschließend wird diese Elektrode bis zum Überlaufen mit Ladungen gefüllt.In an arrangement according to US Pat. No. 4,139,910, an input electrode Depending on the information, one of four possible potential values is set, which is specified in an auxiliary circuit is obtained from a 2-bit pattern. Then this Electrode filled with charges to the point of overflow.
Da die Bitmuster bitweise eingelesen werden, werden zwei Zeittakte benötigt. Die Ladungsmengen sind von den Einsatzspannungen abhängig.Since the bit patterns are read in bit by bit, there are two clock cycles needed. The amount of charge depends on the threshold voltage.
In der D-PS 2 704 718 wird eine Anordnung beschrieben, bei der an q voneinander unabhängigen Eingabeelektroden einer "Fill- and Spill"-Eingabeschaltung Ladungsmengen von 1Q, 2Q...,Q zur Verfügung gestellt werden. Deren Größe ist durch die Elektrodengröße und deren Verhältnis untereinander ist durch die geometrischen Flächenverhältnisse bestimmt. Das Bitmuster (a1a2. . . a ) beq stimmt, welche der bereitgestellten Ladungen schließlich zur Informationsladung zusammenfließen. Die Eingabe erfolgt durch ein parallel anstehendes Bitmuster in einem Zeitschritt.In D-PS 2 704 718 an arrangement is described in which charge quantities of 1Q, 2Q..., Q are made available at q independent input electrodes of a "fill and spill" input circuit. Their size is determined by the size of the electrodes and their relationship to one another is determined by the geometric surface area. The bit pattern (a1a2... A) determines which of the charges made available ultimately become the information charge flow together. The input is made in a time step using a parallel bit pattern.
Die angegebene Ladungsmenge Qx ist für MLS-CCD zu groß.The specified amount of charge Qx is too large for the MLS-CCD.
Sie müßte noch einen Ladungsteiler (Charge-Splitter) vom Verhältnis 1: (2q - 2) durchlaufen, um an die im CCD maximal zu speichernde Ladung Q angepaßt zu werden. Die Teilladungen sind mit unabhängigen Streuungen behaftet (Randfehler!). Die Gesamtheit der Eingabe-Elektroden hat eine große Ausdehnung. Dadurch wird die Betriebsfrequenz nach oben begrenzt.You would have to have a charge splitter from the ratio 1: (2q - 2) run through in order to match the maximum charge Q to be stored in the CCD to become. The partial loads are subject to independent scattering (edge errors!). The entirety of the input electrodes has a large area. This will make the Upper limit of operating frequency.
In dem Artikel "A new multilevel storage structure for high density CCD memory", Proceedings of the gth Conference on Solid-State Devices, Tokyo, 1977, 30-31, August, Japanese Journal of Applied Physics 17, Suppl. 17-1, 263-268 (1978), wird außerdem ein vollständiger Ladungstransportspeicher mit 4-Level-CCD vorgestellt. Die Informationsladung wird in zwei Schritten nacheinander mittels zweier Elektroden eingegeben. Zuerst wahlweise das Doppelte der Einheitsladung, also 2Q, und danach wahlweise noch einmal Q. Die seriell einlaufenden Daten werden mit der Datenrate "1 Bit je Zeitschritt" eingegeben. Deshalb wird beim Ladungstransport nur mit der halben maximal mög- lichen Betriebsfrequenz gearbeitet. Die untere Grenze der Ladungs-Speicherkapazität Q'wird um den Faktor 3 überschritten, um 2 Bit je Zelle zu speichern.In the article "A new multilevel storage structure for high density CCD memory ", Proceedings of the gth Conference on Solid-State Devices, Tokyo, 1977, August 30-31, Japanese Journal of Applied Physics 17, Suppl. 17-1, 263-268 (1978), a complete charge transport memory with 4-level CCD is also presented. The information charge is carried out in two steps one after the other by means of two electrodes entered. First, optionally, twice the unit charge, i.e. 2Q, and then optionally again Q. The serially incoming data are transmitted with the data rate "1 bit per time step" entered. Therefore, only with the half maximum possible normal operating frequency worked. The lower one The limit of the charge storage capacity Q 'is exceeded by a factor of 3, by 2 Store bit per cell.
Aufgabe der vorliegenden Erfindung ist es u.a., für die Eingabeschaltung eines CCD-Speichers einen Digital-Analog-Umsetzer bereitzustellen, der im Rahmen der Taktfrequenz des CCD-Speichers mehrere parallel anstehende Daten codiert und in entsprechende Ladungspakete umformt, die fortlaufend in den CCD-Speicher eingelesen werden können.The object of the present invention is, inter alia, for the input circuit of a CCD memory to provide a digital-to-analog converter that is in the frame the clock frequency of the CCD memory encodes several data pending in parallel and converted into corresponding charge packets, which are continuously read into the CCD memory can be.
Zur Lösung dieser Aufgabe wird der Digital-Analog-Umsetzer derart ausgebildet, daß eine vorgegebene Ladung mittels eines ersten Taktes in einem ersten Ladungsteiler in eine kleinere Grundladung und eine größere Signalladung aufgeteilt und unter ersten und zweiten Speicherelektroden getrennt gespeichert wird, daß anschließend mittels eines zweiten Taktes die Grundladung aus der ersten Speicherelektrode über eine weitere Zwischenspeicherelektrode in eine dritte Speicherelektrode geschoben wird, daß gleichzeitig die Signalladung aus der zweiten Speicherelektrode mittels eines zweiten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter vierten und fünften Speicherelektroden getrennt gespeichert wird, daß anschließend während eines dritten Taktes die Verschiebeelektroden von den vierten und fünften Speicherelektroden zu den folgenden Zwischenspeicherelektroden entsprechend dem ersten Bitwert des anliegenden Digitalsignals mit dem Potential des Taktes oder mit Nullpotential beaufschlagt werden, daß demnach mittels des dritten Taktes die Grundladung aus der dritten Speicherelektrode in einer weiteren Zwischenspeicherelektrode entweder mit der einen Teilladung aus der vierten Speicherelektrode vermischt wird oder unverändert bleibt und jedenfalls als den ersten Bitwert des anliegenden Digital- signals entsprechende Informationsladung in einer sechsten Speicherelektrode bereitgehalten wird, daß gleichzeitig die Teilladung aus der vierten Speicherelektrode im zweiten Fall mittels eines dritten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter siebten und achten Speicherelektroden getrennt gespeichert wird, .daßgleichzeitig die Teilladung aus der fünften Speicherelektrode entweder mittels des dritten symmetrischen Ladungsteilers in zwei gleiche Teilladungen aufgespalten wird und unter siebten und achten Speicherelektroden getrennt gespeichert wird oder unverändert über eine weitere Zwischenspeicherelektrode als nicht mehr benötigter erster Restladungsanteil in eine neunte Speicherelektrode geschoben wird, daß anschließend mittels eines vierten Taktes die Vorgänge ausgehend von der sechsten Speicherelektrode in einer weiteren gleichartigen Stufe entsprechend dem zweiten Bitwert des anliegenden Digitalsignals wiederholt werden, daß sich diese Vorgänge entsprechend der Anzahl der Bitwerte des anliegenden Digitalsignals fortschreitend wiederholen, bis in einer Ausgangselektrode eine dem anliegenden Digitalsignal entsprechende informationstragende Ladung vorhanden ist, daß die informationstragende Ladung aus der Ausgangselektrode mittels eines weiteren Taktes in einer weiteren Zwischenspeicherelektrode zum Zwecke einer optimalen späteren Auswertung mit einer Markierungsladung, deren Umfang die Hälfte der dem letzten Bitwert des anliegenden Digitalsignals entsprechenden Ladungsmenge umfaßt, aus einer weiteren Speicherelektrode vermischt wird und als endgültige Informationsladung in einer letzten Speicherelektrode der Umsetzeranordnung bereitgehalten wird, und daß die endgültige Informationsladung mittels eines weiteren Taktes zum Zwecke der Weiterverwertung als Informationsträger einer am Umsetzerausgang angeschlossenen Ladungstransportspeicherschleife mit einer ersten Zwi- schenspeicherelektrode und einer ersten Speicherelektrode zugeführt wird.The digital-to-analog converter is designed to solve this problem designed that a predetermined charge by means of a first clock in a first Charge splitter divided into a smaller basic charge and a larger signal charge and stored separately under the first and second storage electrodes, that thereafter the basic charge from the first storage electrode is transferred by means of a second cycle another intermediate storage electrode pushed into a third storage electrode is that at the same time the signal charge from the second storage electrode by means of a second symmetrical charge splitter into two equal partial charges and is stored separately under fourth and fifth storage electrodes, that then during a third cycle, the displacement electrodes of the fourth and fifth storage electrodes corresponding to the following intermediate storage electrodes the first bit value of the applied digital signal with the potential of the clock or are applied with zero potential that accordingly by means of the third clock Basic charge from the third storage electrode in a further intermediate storage electrode either is mixed with a partial charge from the fourth storage electrode or remains unchanged and in any case as the first bit value of the applied digital signals corresponding information charge held ready in a sixth storage electrode is that at the same time the partial charge from the fourth storage electrode in the second Fall into two equal partial charges by means of a third symmetrical charge divider is split up and stored separately under seventh and eighth storage electrodes becomes, .that at the same time the partial charge from the fifth storage electrode either split into two equal partial charges by means of the third symmetrical charge splitter and is stored separately under seventh and eighth storage electrodes, or unchanged via a further intermediate storage electrode as one that is no longer required first residual charge is pushed into a ninth storage electrode that then the processes proceeding from the sixth storage electrode by means of a fourth cycle in a further similar stage corresponding to the second bit value of the present Digital signal are repeated that these processes according to the number of the bit values of the applied digital signal progressively repeat until one Output electrode an information-carrying corresponding to the applied digital signal Charge is present that the information-carrying charge from the output electrode by means of a further clock in a further intermediate storage electrode for the purpose an optimal later evaluation with a marking charge, the scope of which the Half of the amount of charge corresponding to the last bit value of the applied digital signal comprises, is mixed from a further storage electrode and as a final information charge is kept ready in a last storage electrode of the converter arrangement, and that the final information load by means of a further clock for the purpose of Further utilization as an information carrier of one connected to the converter output Charge transport storage loop with a first intermediate storage electrode and fed to a first storage electrode.
Durch diese Maßnahmen erhält man einen Digital-Analog-Umsetzer, der als integrierter MOS-Schaltkreis herstellbar ist.These measures result in a digital-to-analog converter that can be produced as an integrated MOS circuit.
Zum Betrieb der betreffenden CCD-Anordnungen werden allein die üblichen Betriebstakte verwendet, wie sie für z.B. ein 2-Phasen- oder ein 1-Phasen-CCD nötig sind. Es können ferner abgestufte Ladungsmengen bereitgestellt werden, die z.B. auch unter der Ladungs-Speicherkapazität Q der Elementarzelle eines Ladungstransportspeichers minimaler Abmessungen bleiben.Only the usual ones are used to operate the relevant CCD arrangements Operating cycles are used, such as those required for a 2-phase or a 1-phase CCD, for example are. Graduated amounts of charge can also be provided, e.g. also below the charge storage capacity Q of the unit cell of a charge transport memory minimal dimensions.
Die Anordnung nach der Erfindung ist - abgesehen von einer im MLS-CCD-Anwendungsfall je einmal nötigen Elektrode zum Bereitstellen einer Referenzladung r Qr~Q - vorteilhafterweise nicht den Bedingungen minimaler Geometrie unterworfen, wie sie im Ladungstransportspeicher selbst herrschen.The arrangement according to the invention is - apart from one in the MLS-CCD application each electrode required once to provide a reference charge r Qr ~ Q - advantageously not subject to the conditions of minimum geometry as they are in charge transport storage rule yourself.
Das Verfahren ist jedoch nicht auf die Verarbeitung von Minimalladungen beschränkt. Bei entsprechend großer Auslegung können Ladungsmengen beliebiger Größe verarbeitet werden.The procedure, however, is not limited to the processing of minimal charges limited. With a correspondingly large design, charge quantities of any size can be used are processed.
Es werden keinerlei Ladungssubtraktionen ausgeführt, die zu unerwünschten Streuungen führen könnten und in Ladungstransportanordnungen nur langsam ablaufen.No charge subtractions are carried out that would lead to undesired Could lead to scattering and occur only slowly in charge transport arrangements.
Ein besonderer Vorteil der beschriebenen Umsetzer ist es, durch Beschalten von außen die Breite q des Bitmusters von einem - dem Ausbau der Anordnung entsprechenden - Maximalwert schrittweise herabsetzen zu können. Wenn z.B.A particular advantage of the converter described is by wiring from the outside the width q of the bit pattern of one - corresponding to the expansion of the arrangement - To be able to reduce the maximum value step by step. If e.g.
die Empfindlichkeit der Bewerterschaltungen nicht ausreicht oder der Störpegel zu hoch ist, kann je zurückgenommene Bitstelle die notwendige Empfindlichkeit um den Faktor 2 vermindert werden.the sensitivity of the evaluation circuits is insufficient or the If the interference level is too high, the necessary sensitivity can be achieved for each bit position that is withdrawn can be reduced by a factor of 2.
Ein spezielles Ausführungsbeispiel nach der Erfindung kann derart ausgebildet sein, daß der Digital-Analog-Umsetzer sieben Reihen von parallel verlaufenden kettenförmig hintereinanderliegenden Speicherelektroden enthält, die jeweils über zwischen den Reihen liegenden Verschiebeelektroden miteinander gekoppelt sind, daß bei einer Bitmusterbreite von q Bits die erste bis fünfte Reihe aus (q+2) Speicherelektroden, die sechste Reihe aus (q+1) Speicherelektroden und die siebte Reihe aus q Speicherelektroden besteht, daß die Speicherelektroden der ungradzahligen Reihen mit einer Spannungsquelle, die eine Gleichspannung O liefert, und die Speicherelektroden der geradzahligen Reihen mit einer zweiten Spannungsquelle, die eine Taktspannung 1 zwischen Null und 2o liefert, verbunden sind, daß die Ladungen der Speicherelektroden der einzelnen Reihen über von außen steuerbare Verschiebeelektroden, die zwischen den Speicherelektroden der einzelnen Reihen liegen, entsprechend einem vorgegebenen Taktprogramm zu den Speicherelektroden der benachbarten Reihen verschiebbar sind, daß jede Speicherelektrode der ersten Reihe mit Ausnahme der letzten Speicherelektrode von je zwei Verschiebeelektroden beeinflußbar ist, wobei die jeweils ersten Verschiebeelektroden mit der ersten Spannungsquelle und die jeweils zweiten Verschiebeelektroden mit der zweiten Spannungsquelle verbunden sind, daß die jeweils ersten zugehörigen Verschiebeelektroden der (q+1) ersten Speicherelektroden der ersten Reihe jeweils gleich große Ladungsverschiebekanäle zu den ersten (q+1) Speicherelektroden der zweiten Reihe herstellen, daß die zweiten zugehörigen Verschiebeelektroden der Speicherelektroden der ersten Reihe jeweils Ladun-gsverschiebekanäle zu den letzten (q+1) Speicherelektroden der zweiten Reihe herstellen, daß zwischen den Speicherelektroden der zweiten und dritten Reihe ebenfalls Verschiebeelektroden angeordnet sind, daß jede Verschiebeelektrode einen gleich großen Ladungsverschiebekanal zwischen den jeweils benachbarten Speicherelektroden der zweiten und dritten Reihe freigibt, daß die Verschiebeelektroden zwischen den ersten und letzten Speicherelektroden der zweiten und dritten Reihe mit der zweiten Spannungsquelle und die Verschiebeelektroden zwischen den übrigen Speicherelektroden der zweiten und dritten Reihe mit den reellen Bitmustereingängen verbunden sind, an denen die Spannung bei H-Pegel 20 und bei L-Pegel Null beträgt, daß die letzte Speicherelektrode der zweiten Reihe über eine Verschiebeelektrode, die mit der ersten Spannungsquelle verbunden ist, mit der letzten Speicherelektrode der ersten Reihe und diese über eine Verschiebeelektrode, die mit der zweiten Spannungsquelle verbunden ist, mit einer Ladungstransportspeicheranordnung gekoppelt ist, daß zwischen der dritten und vierten Reihe der Speicherelektroden erste Verschiebeelektroden angeordnet sind, die Ladungsverschiebekanäle von allen Speicherelektroden der dritten Reihe zu allen Speicherelektroden der vierten Reihe beeinflussen, wobei der Ladungsverschiebekanal zwischen den beiden ersten Speicherelektroden dieser Reihen wesentlich kleiner ist als zwischen allen übrigen Speicherelektroden, daß mit Ausnahme der ersten und letzten Speicherelektroden der dritten Reihe sowie den ersten beiden Speicherelektroden der vierten Reihe zwischen den Speicherelektroden dieser beiden Reihen weitere Verschiebeelektroden angeordnet sind, die mit den inversen Bitmustereingängen verbunden sind, daß zwischen den beiden ersten Speicherelektroden der vierten und fünften Reihe eine Verschiebeelektrode, die mit der ersten Spannungs- quelle verbunden ist, mit einem größeren Ladungsverschiebekanal als zwischen allen anderen Speicherelektroden liegt, daß zwischen der zweiten Speicherelektrode der vierten Reihe und der ersten Speicherelektrode der fünften Reihe außerdem eine Verschiebeelektrode angeordnet ist, die mit der zweiten Spannungsquelle verbunden ist, daß ab den zweiten Speicherelektroden zwischen diesen beiden Reihen Verschiebeelektroden liegen, die mit der ersten Spannungsquelle verbunden sind, die Ladungsverschiebekanäle zwischen den entsprechenden Speicherelektroden steuern, daß außerdem, beginnend mit der dritten Speicherelektrode der vierten und der zweiten Speicherelektrode der fünften Reihe und endend bei der letzten Speicherelektrode der vierten und der vorletzten Speicherelektrode der fünften Reihe, zwischen den Speicherelektroden weitere Verschiebeelektroden angeordnet sind, die mit den Eingängen der reellen Bitmuster verbunden sind, daß zwischen den Speicherelektroden der fünften und sechsten Reihe, beginnend mit der zweiten Speicherelektrode der fünften, und der ersten Speicherelektrode der sechsten Reihe und endend mit den vorletzten Speicherelektroden der fünften und sechsten Reihe, Verschiebeelektroden angeordnet sind, die mit den Eingängen für das inverse Bitmuster verbunden sind, daß die beiden letzten Speicherelektroden dieser beiden Reihen über eine weitere Verschiebeelektrode, an der die,zweite Spannungsquelle liegt, gekoppelt sind, daß den Speicherelektroden der sechsten Reihe ferner Verschiebeelektroden zugeordnet sind, die mit der ersten Spannungsquelle verbunden sind und die Ladungsverschiebekanäle zu den Speicherelektroden der siebten Reihe steuern, wobei die letzte Speicherelektrode der sechsten Reihe einen Ladungsverschiebekanal zu einer Ladungssenke aufweist, daß ab der zweiten Speicherelektrode der sechsten Reihe ferner Verschiebe elektroden angeordnet sind, die mit der zweiten Spannungsquelle verbunden sind, und die Ladungsverschiebekanäle zu den Speicherelektroden der siebten Reihe beeinflussen. Dadurch erhält man einen Digital-Analog-Umsetzer mit fester Breite des Bitmusters.A special embodiment of the invention can be such be designed that the digital-to-analog converter has seven rows of parallel Contains storage electrodes lying one behind the other in a chain, each over shift electrodes lying between the rows are coupled to one another, that with a bit pattern width of q bits the first to fifth row of (q + 2) storage electrodes, the sixth row of (q + 1) storage electrodes and the seventh row of q storage electrodes consists that the storage electrodes of the odd-numbered rows with a voltage source, which supplies a DC voltage O, and the storage electrodes of the even-numbered Rows with a second voltage source that has a clock voltage 1 between zero and 2o supplies, are connected that the charges of the storage electrodes of each Rows of externally controllable displacement electrodes between the storage electrodes of the individual rows are, according to a predetermined clock program to the Storage electrodes of the adjacent rows are displaceable that each storage electrode the first row with the exception of the last storage electrode of two displacement electrodes each can be influenced, the respective first displacement electrodes with the first voltage source and the respective second displacement electrodes are connected to the second voltage source are that the respective first associated displacement electrodes of the (q + 1) first storage electrodes of the first row of the same size charge transfer channels to the first (q + 1) Storage electrodes of the second row produce the second associated displacement electrodes the Storage electrodes of the first row each charge shifting channels to the last (q + 1) storage electrodes of the second row establish that between the storage electrodes of the second and third rows are also shifting electrodes are arranged so that each displacement electrode has an equally large charge displacement channel between the respective adjacent storage electrodes of the second and third row releases the shift electrodes between the first and last storage electrodes the second and third row with the second voltage source and the displacement electrodes between the remaining storage electrodes of the second and third rows with the real ones Bit pattern inputs are connected, at which the voltage at H level 20 and at L level is zero, that the last storage electrode of the second row has a Displacement electrode, which is connected to the first voltage source, to the last Storage electrode of the first row and this via a displacement electrode that is connected to the second voltage source, with a charge transport storage arrangement is coupled that between the third and fourth rows of storage electrodes first displacement electrodes are arranged, the charge transfer channels of all Storage electrodes of the third row to all storage electrodes of the fourth row affect, the charge transfer channel between the first two storage electrodes of these rows is much smaller than between all other storage electrodes, that with the exception of the first and last storage electrodes of the third row as well the first two storage electrodes of the fourth row between the storage electrodes these two rows are arranged further displacement electrodes, which are connected to the inverse Bit pattern inputs are connected that between the first two storage electrodes the fourth and fifth row a displacement electrode, which is connected to the first voltage source connected, with a larger charge transfer channel than any other Storage electrodes is that between the second storage electrode of the fourth Row and the first storage electrode of the fifth row also a shift electrode is arranged, which is connected to the second voltage source that from the second Storage electrodes lie between these two rows of displacement electrodes, the are connected to the first voltage source, the charge transfer channels between control the corresponding storage electrodes that also, starting with the third Storage electrode of the fourth and the second storage electrode of the fifth row and ending at the last storage electrode of the fourth and the penultimate storage electrode the fifth row, further displacement electrodes between the storage electrodes are arranged, which are connected to the inputs of the real bit pattern that between the storage electrodes of the fifth and sixth rows, starting with the second storage electrode of the fifth, and the first storage electrode of the sixth Row and ending with the penultimate storage electrodes of the fifth and sixth Row, shifting electrodes are arranged with the inputs for the inverse Bit patterns are connected that the last two storage electrodes of these two Rows over another displacement electrode to which the second voltage source is coupled, that the storage electrodes of the sixth row also shift electrodes are assigned, which are connected to the first voltage source and the charge transfer channels to control the storage electrodes of the seventh row, the last storage electrode the sixth row has a charge transfer channel to a charge sink, that from the second storage electrode of the sixth row further displacement electrodes are arranged, which are connected to the second voltage source, and affect the charge transfer channels to the storage electrodes of the seventh row. This results in a digital-to-analog converter with a fixed bit pattern width.
Einen Digital-Analog-Umsetzer mit freier Wahl der Bitmusterbreite erhält man dann, wenn er derart ausgebildet wird, daß der Digital-Analog-Umsetzer sieben Reihen von parallel verlaufenden kettenförmig hintereinanderliegenden Speicherelektroden enthält, daß bei einer Bitmusterbreite von q Bits die erste bis dritte und die fünfte Reihe aus (q+2) Speicherelektroden, die vier Reihe aus (q+3) Speicherelektroden, die sechste Reihe aus (q+1) Speicherelektroden und die siebte Reihe aus 1 Speicherelektroden besteht, daß die Speicherelektroden der ersten, dritten, fünften und siebten Reihe mit einer ersten Spannungsquelle, die eine Gleichspannung O liefert, und die Speicherelektroden der zweiten, vierten und sechsten Reihe mit einer zweiten Spannungsquelle, die eine Taktspannung 1 zwischen Null und 2 liefert, verbunden sind, daß die Ladungen der Speicherelektroden der einzelnen Reihen über von außen steuerbare Verschiebeelektroden, die zwischen den Speicherelektroden der einzelnen Reihen liegen, entsprechend einem vorgegebenen Taktprogramm zu den Speicherelektroden der benachbarten Reihen verschiebbar sind, daß jede Speicherelektrode der ersten Reihe mit Ausnahme der letzten Speicherelektrode von je zwei Verschiebeelektroden beeinflußbar ist, wobei die jeweils ersten Verschiebe elektroden mit der ersten Spannungsquelle und die jeweils zweiten Verschiebeelektroden mit der zweiten Spannungsquelle verbunden sind, daß die jeweils ersten zugehörigen Verschiebe elektroden der Speicherelektroden der ersten Reihe jeweils gleich große Ladungsverschiebekanäle zu den ersten (q+1) Speicherelektroden der zweiten Reihe herstellen, daß die zweiten zugehörigen Verschiebeelektroden der Speicherelektroden der ersten Reihe jeweils Ladungsverschiebekanäle zu den letzten (q+1) Speicherelektroden der zweiten Reihe herstellen, daß zwischen den Speicherelektroden der zweiten und dritten Reihe ebenfalls Verschiebeelektroden angeordnet sind, daß jede Verschiebeelektrode einen gleich großen Ladungsverschiebekanal zwischen den jeweils benachbarten Speicherelektroden der zweiten und dritten Reihe freigibt, daß die Verschiebeelektroden zwischen den ersten Speicherelektroden der zweiten und dritten Reihe mit der zweiten Spannungsquelle und die Verschiebeelektroden zwischen den übrigen Speicherelektroden der zweiten und dritten Reihe mit den reellen Bitmustereingängen verbunden sind, wobei an den ersten q mit Bitmustern versehenen Bitmustereingängen die Spannung bei H-Pegel 2 und bei L-Pegel Null beträgt und die übrigen, nicht mit Bitmustern belegten Bitmustereingänge mit der zweiten Spannungsquelle verbunden sind, daß die letzte Speicherelektrode der zweiten Reihe über eine Verschiebeelektrode, die mit der ersten Spannungsquelle verbunden ist, mit der letzten Speicherelektrode der ersten Reihe und diese über eine Verschiebeelektrode, die mit der zweiten Spannungsquelle verbunden ist, mit einer Ladungstransportspeicheranordnung gekoppelt ist, daß zwischen der dritten und vierten Reihe der Speicherelektroden erste Verschiebeelektroden angeordnet sind, die mit der ersten Spannungsquelle verbunden sind, die Ladungsverschiebekanäle von allen Speicherelektroden der dritten Reihe zu allen Speicherelektroden außer der letzten Speicherelektrode der vierten Reihe beeinflussen, wobei der Ladungsverschiebekanal zwischen den beiden ersten Speicherelektroden dieser Reihen wesentlich kleiner ist als zwischen allen übrigen Speicherelektroden, daß mit Ausnahme der ersten Speicherelektrode der dritten Reihe sowie der ersten beiden Speicherelektroden der vierten Reihe zwischen den Speicherelektroden dieser beiden Reihen weitere Verschiebeelektroden angeordnet sind, die mit den inversen Bitmustereingängen verbunden sind, wobei an den ersten q mit Bitmustern belegten Eingängen die Spannung bei H-Pegel 2o und bei L-Pegel Null beträgt und die nicht mit Bitmustern belegten Bitmustereingänge auf Nullpotential gehalten werden, daß zwischen den beiden ersten Speicherelektroden der vierten und fünften Reihe eine Verschiebeelektrode, die mit der ersten Spannungsquelle verbunden ist, mit einem größeren Ladungsverschiebekanal als zwischen allen anderen Speicherelektroden liegt, daß zwischen der zweiten Speicherelektrode der vierten Reihe und der ersten Speicherelektrode der fünften Reihe außerdem eine Verschiebeelektrode angeordnet ist, die mit der zweiten Spannungsquelle verbunden ist, daß ab den zweiten Speicherelektroden zwischen diesen beiden Reihen Verschiebeelektroden liegen, die mit der ersten Spannungsquelle verbunden sind, die Ladungsverschiebekanäle zwischen den entsprechenden Speicherelektroden steuern, wobei die letzte Speicherelektrode der vierten Reihe einen Ladungsverschiebekanal zu einer Ladungssenke aufweist, daß außerdem, beginnend mit der dritten Speicherelektrode der vierten Reihe und der zweiten Speicherelektrode der fünften Reihe und endend bei der letzten Speicherelektrode der vierten und der vorletzten Speicherelektrode der fünften Reihe, zwischen den Speicherelektroden weitere Verschiebeelektroden angeordnet sind, die mit den Eingängen für das reelle Bitmuster verbunden sind, daß zwischen den Speicherelektroden der fünften und sechsten Reihe, beginnend mit der zweiten Speicherelektrode der fünften und der ersten Speicherelektrode der sechsten Reihe und endend mit den letzten Speicherelektroden der fünften und sechsten Reihe, Verschiebeelektroden angeordnet sind, die mit den Eingängen für das inverse Bitmuster verbunden sind, daß die letzte Speicherelektrode der sechsten Reihe außerdem über eine weitere mit der zweiten Spannungsquelle verbundene Verschiebe- elektrode ebenfalls mit der Ladungssenke gekoppelt ist, daß mit Ausnahme der letzten Speicherelektrode der sechsten Reihe alle übrigen Speicherelektroden dieser Reihe ferner Verschiebeelektroden zugeordnet sind, die mit der ersten Spannungsquelle verbunden sind und die Ladungsverschiebekanäle zu den Speicherelektroden der siebten Reihe steuern, daß ab der zweiten Speicherelektrode der sechsten Reihe ferner Verschiebeelektroden angeordnet sind, die mit der zweiten Spannungsquelle verbunden sind und die Ladungsverschiebekanäle zu den Speicherelektroden der siebten Reihe beeinflussen.A digital-to-analog converter with a free choice of bit pattern width is obtained when it is designed in such a way that the digital-to-analog converter seven rows of storage electrodes running in parallel in a chain-like manner one behind the other contains that with a bit pattern width of q bits the first through third and fifth Row of (q + 2) storage electrodes, the four rows of (q + 3) storage electrodes, the sixth row of (q + 1) storage electrodes and the seventh row of 1 storage electrodes consists that the storage electrodes of the first, third, fifth and seventh rows with a first voltage source which supplies a direct voltage O, and the storage electrodes the second, fourth and sixth row with a second voltage source, the one Clock voltage 1 between zero and 2 supplies, are connected that the charges of the Storage electrodes of the individual rows via externally controllable displacement electrodes, which lie between the storage electrodes of the individual rows, corresponding to one predetermined clock program to the storage electrodes of the adjacent rows are that each storage electrode of the first row with the exception of the last storage electrode can be influenced by two displacement electrodes, the first displacement in each case electrodes with the first voltage source and the respective second displacement electrodes are connected to the second voltage source that the respective first associated Move electrodes of the storage electrodes of the first row of the same size Charge transfer channels to the first (q + 1) storage electrodes of the second row produce that the second associated displacement electrodes of the storage electrodes the first row each charge transfer channels to the last Create (q + 1) storage electrodes of the second row that between the storage electrodes the second and third rows are also arranged shift electrodes that each displacement electrode has an equally large charge displacement channel between the releases adjacent storage electrodes of the second and third row, that the displacement electrodes between the first storage electrodes of the second and third row with the second voltage source and the displacement electrodes between the remaining storage electrodes of the second and third rows with the real bit pattern inputs are connected, the bit pattern inputs provided at the first q with bit patterns the voltage at H level is 2 and at L level is zero and the rest are not Bit pattern occupied bit pattern inputs are connected to the second voltage source are that the last storage electrode of the second row has a shift electrode, which is connected to the first voltage source, to the last storage electrode the first row and this via a displacement electrode connected to the second voltage source is connected, is coupled to a charge transport storage arrangement that between first shift electrodes of the third and fourth rows of storage electrodes are arranged, which are connected to the first voltage source, the charge transfer channels from all storage electrodes of the third row to all storage electrodes except of the last storage electrode of the fourth row, the charge transfer channel between the first two storage electrodes of these rows is much smaller than between all other storage electrodes, that with the exception of the first storage electrode the third row and the first two storage electrodes of the fourth row between the storage electrodes of these two rows are arranged further displacement electrodes are the are connected to the inverse bit pattern inputs, where at the first q inputs assigned with bit patterns, the voltage at H level 2o and at L level is zero and the bit pattern inputs that are not assigned bit patterns be held at zero potential that between the first two storage electrodes the fourth and fifth rows have a displacement electrode connected to the first voltage source connected, with a larger charge transfer channel than any other Storage electrodes is that between the second storage electrode of the fourth Row and the first storage electrode of the fifth row also a shift electrode is arranged, which is connected to the second voltage source that from the second Storage electrodes lie between these two rows of displacement electrodes, the are connected to the first voltage source, the charge transfer channels between control the corresponding storage electrodes, the last storage electrode the fourth row has a charge transfer channel to a charge sink that also, starting with the third storage electrode of the fourth row and the second storage electrode of the fifth row and ending at the last storage electrode the fourth and the penultimate storage electrode of the fifth row, between the Storage electrodes further displacement electrodes are arranged, which are connected to the inputs for the real bit pattern are connected that between the storage electrodes of the fifth and sixth row, starting with the second storage electrode of the fifth and the first storage electrode of the sixth row and ending with the last storage electrodes of the fifth and sixth rows, displacement electrodes are arranged, which are connected to the Inputs for the inverse bit pattern are connected to the last storage electrode the sixth row also connected to the second voltage source via a further one Shifting electrode also coupled to the charge sink is that with the exception of the last storage electrode of the sixth row all the rest Storage electrodes of this row are also associated with shifting electrodes are connected to the first voltage source and the charge transfer channels to control the storage electrodes of the seventh row that from the second storage electrode of the sixth row are further arranged shift electrodes, which with the second Voltage source are connected and the charge transfer channels to the storage electrodes affect the seventh row.
Anhand der Ausführungsbeispiele nach den Figuren 1 und 2 wird die Erfindung näher erläutert. Es zeigen: FIG 1 einen Digital-Analog-Umsetzer mit fester Bitmusterbreite, FIG 2 einen Digital-Analog-Umsetzer mit variabler Bitmusterbreite.Based on the exemplary embodiments according to FIGS. 1 and 2, the Invention explained in more detail. They show: FIG. 1 a digital-to-analog converter with a fixed Bit pattern width, FIG. 2 shows a digital-to-analog converter with a variable bit pattern width.
In beiden Anordnungen nach den FIG 1 und 2 beruht das Verfahren im Prinzip darauf, eine bekannte Ladungsmenge, die unter einer Elektrode bereitgehalten wird, mittels eines Ladungsteilers (Charge Splitter) aufzuteilen und nunmehr unter zwei weiteren Elektroden getrennt zwischenzuspeichern. Eine der beiden Teilladungen wird dann in einer weiteren Elektrode bereitgehalten. Gleichzeitig wird die andere Ladung mittels - allein vom betreffenden Bitwert gesteuerten - Verschiebeelektroden in eine von zwei möglichen Elektroden geschoben, wo sie sich mit dort möglicherweise bereits vorhandenen weiteren Ladungen vermischt. Auch diese Ladungen werden anschließend so verschoben, daß sie im nächsten Zeitschritt in einer nächsten gleichartigen Stufe wiederum informationsabhängig steuerbar eine weitere - um den Faktor 2 kleinere - Teilladung beigemischt bekommen können.In both arrangements according to FIGS. 1 and 2, the method is based on The principle is based on a known amount of charge that is held ready under an electrode is to be divided by means of a charge splitter and now under to store two more electrodes separately. One of the two part loads is then kept ready in another electrode. At the same time the other will Charging by means of displacement electrodes - controlled solely by the relevant bit value pushed into one of two possible electrodes where they might sit with there already existing other charges mixed. These charges are also subsequently shifted so that in the next time step they are in a next similar stage Another information-dependent controllable one - smaller by a factor of 2 - Partial loads can be mixed in.
Bis auf eine allen soeben beschriebenen Aufteilungen vorangehende Abspaltung einer in jeder Ladungstransportanordnung nötigen kleinen Grundladung QFZ (Fat Zero), die nicht genau bestimmt, jedoch reproduzierbar sein muß, verlaufen sämtliche Aufteilungen vorteilhafterweise im Verhältnis 1:1, was durch symmetrisch angeordnete CCD-Kanäle genau zu erreichen ist. Alle Verschiebungen geschehen unter dem Einfluß der angelegten Takte in bekannter Weise in einer Richtung. Jede von informationsbestimmten Ladungen berührte Elektrode enthält zu jedem Zeitpunkt mindestens die Grundladung QFZ (vollständiger Grundladungsbetrieb). Beide Umsetzer arbeiten im Pipeline-Verfahren, indem die Ladungen nacheinander vollkommen gleichartige - d.h. auch geometrisch gleich große - Stufen durchlaufen. Der Breite q des Bitmusters entspricht die Anzahl q der in jedem Zeitschritt bearbeiteten Ladungsmengen. Demnach ist die Datenrate (hier Produkt aus Taktfrequenz und Breite des Bitmusters) vergleichsweise hoch.Except for one of the divisions just described Splitting off of a small basic charge necessary in every charge transport arrangement QFZ (Fat Zero), which are not precisely determined, but must be reproducible, proceed all divisions advantageously in a ratio of 1: 1, which is symmetrical arranged CCD channels can be reached exactly. All shifts happen below the influence of the applied clocks in a known way in one direction. Each of information-determined charges touched electrode contains at least at any point in time the basic charge QFZ (complete basic charge operation). Both converters are working in the pipeline process, in which the charges are completely identical one after the other - i.e. also go through steps that are geometrically the same size. The width q of the bit pattern corresponds to the number q of the charge quantities processed in each time step. Therefore the data rate (here the product of the clock frequency and the width of the bit pattern) is comparative high.
Eine Referenzspannung wird nicht benötigt. In beiden Anordnungen wird stattdessen auf genau gleiche Weise je genau einmal pro Zeitschritt und damit pro zu bearbeitender Ladungsmenge eine Referenzladung Zur bereitgestellt, die der in der Minimalelektrode zu speichernden Ladungsmenge Q entsprechen kann.A reference voltage is not required. In both arrangements will instead, in exactly the same way, exactly once per time step and thus per A reference charge for the amount of cargo to be processed is provided that corresponds to the in the amount of charge Q to be stored may correspond to the minimum electrode.
In den folgenden schematischen Darstellungen werden die Elektroden der Ladungstransportelektroden in symbolischer Form dargestellt. Große Rechtecke bedeuten Speicherelektroden, die mindestens die Ladungsmenge Q speichern können. Dabei ist Q durch die Ladungsspeicherkapazität eines Ladungstransportspeichers minimaler Geometrie vorgegeben.In the following schematic representations the electrodes of the charge transport electrodes shown in symbolic form. Big rectangles mean storage electrodes that can store at least the amount of charge Q. Q is minimal due to the charge storage capacity of a charge transport store Geometry given.
Kleine Rechtecke bedeuten Verschiebeelektroden. Sie geben einen Ladungsverschiebeweg in Richtung auf die mit ihr verbundene Speicherelektrode frei. Bei von außen steuerbaren Verschiebeelektroden wird der Weg genau dann freigegeben, wenn benachbarte Speicherelektroden und Verschiebeelektroden gleichzeitig mit demselben Potential' beaufschlagt sind.Small rectangles mean displacement electrodes. They give a load transfer path towards those with her connected storage electrode free. In the case of externally controllable displacement electrodes, the path is released precisely when when adjacent storage electrodes and shift electrodes are at the same time as the same Potential 'are applied.
Zur Veranschaulichung wird eine 1-Phasen-Betriebsweise zugrundegelegt. O bedeutet eine mittlere Gleichspannung, ist ein Spannungstakt, der Werte zwischen Null und rund 2o annimmt. Während M1 angelegt ist, werden Ladungen unter den mit 1 verbundenen Elektroden gespeichert. Wird abgeschaltet, werden die Ladungen über die mit verbundenen Verschiebe elektroden in die mit verbundenen Speicherelektroden geschoben. Steigt 1 wieder an, werden die Ladungen aus den mit verbundenen Speicherelektroden in die mit 1 verbundenen Speicherelektroden übernommen; wenn die dazwischenliegenden Verschiebeelektroden ebenfalls mit 1 verbunden sind oder gleichzeitig von aussen mit einem gleich großen Potential beaufschlagt werden.A 1-phase mode of operation is used as a basis for illustration. O means an average DC voltage, is a voltage pulse, the values between Assumes zero and around 2o. While M1 is applied, charges are under the with 1 connected electrodes are saved. If switched off, the charges are over the associated displacement electrodes into the associated storage electrodes pushed. If 1 rises again, the charges from the storage electrodes connected to it become transferred to the storage electrodes connected to 1; if the in between Shifting electrodes are also connected to 1 or at the same time from the outside be applied with an equally large potential.
Verschiebeelektroden auf Nullpotential sperren den Verschiebeweg.Displacement electrodes at zero potential block the displacement path.
Das Verfahren wird im folgenden an einer Anordnung nach FIG 1 zum Einschreiben eines vierstiligen Bitmusters (a1a2a3a4) beschrieben. Wie sich aus der periodischen Struktur der Anordnung ergibt, ist das Verfahren jedoch nicht auf diese Breite des Bitmusters festgelegt.The method is used below on an arrangement according to FIG Writing a four-style bit pattern (a1a2a3a4) is described. How out the periodic structure of the arrangement results, the method is not based on this width of the bit pattern is determined.
Aus einer Ladungseinschreibstufe der üblichen Art, die nicht eigens dargestellt ist, übernimmt die mit 1 verbundene Speicherelektrode 10 bei einem ersten Einschalten des Taktes 1 eine Ladungsmenge Q.(1) cQ. Beim Abschalten des Taktes 1 stehen der Ladung Qr zwei Wege in die mit verbundenen Elektroden 11 und 12 offen. Diese Verschiebewege sind unterschiedlich breit ausgelegt. Deswegen geht nur ein Bruchteil QFZ(1)<< Qr(1) (z.B. QFZ = Qrl8) in die Elektrode 11 über (Grundladung), während der Hauptanteil Q(1) in die Elektrode 12 geschoben wird. Nach diesem ersten Takt 1 kann somit folgende Bilanz notiert werden: wobei der obere Index die Ordnungsnummer des Taktes kennzeichnet, währenddessen die Ladungsmenge bemessen wurde, und der untere Index an der Klammer die Elektrode bezeichnet, unter der sich die Ladungen befinden. Während des Anstiegs zum nächsten - zweiten - Takt 1 wird Q(1) I FZ unverändert aus der Elektrode 11 in die Elektrode 23 übernommen. QS(1) gelangt ebenfalls unverändert aus 12 nach 20. Beim Abschalten von gelangt QFZ(1) weiterhin unverändert nach 25, während die Ladung aus aus die Ladung aus 25, während der Elektrode 20 auf vollkommen symmetrisch ausgelegten Verschiebewegen zu gleichen Teilen in die Elektroden 21 und 22 abfließt. Nach dem zweiten Takt 1 kann somit über die im ersten Takt 1 in die Anordnung eingegebene Ladung Qr(1) folgende Bilanz notiert werden: Über die während.dieses weiten Taktes 1 von Elektrode 10 übernommene Ladung (2) kann - entsprechend zum oben Beschriebenen - notiert-werden: Während des Anstiegs zum dritten Takt 1 wird FZ unverändert aus der Elektrode 25 in die Elektrode 33 übernommen. Die in den Elektroden 21 und 22 bereitgehaltenen Ladungen QS(2)/2 können nur einen von zwei möglichen Wegen nehmen, je nachdem, ob die Verschiebeelektroden El mit einem 1 entsprechenden Potential beaufschlagt werden (erststelliges Bit a1 = 1), was eine Verschiebung von 21 nach 33 zur Folge hat, wo sich Q(2)/2 mit Q(z) vermischt, und eine Verschiebung der anderen Ladung Q5 /2 von 22 nach 30, oder ob die Verschiebeelektroden El mit einem entsprechenden Potential beaufschlagt werden (erststelliges Bit a1 = 0), was eine Verschiebung der Ladung Q(2)/2 von 21 nach 30 und eine Verschiebung der anderen Ladung Q(2)/2 von 22 nach 34 zur Folge hat. Beim Abschalten von 1 gelangen die Ladungen mit der Information über das erststellige Bit aus 33 nach 35, die Ladungen aus 34, als erster nicht mehr benötigter Restladungsanteil nach 36, und die Ladung Q(2)/2, die in jedem der beiden Fälle in 30 zu finden ist, spaltet sich symmetrisch auf die Elektroden 31 und 32 auf. Dann gilt: Bisher wurde das Bereitstellen der informationstragenden Ladung in Elektrode 35 einschließlich des Einschreibens des erststelligen Bits a beschrieben. Zwei Takte 1 wurden zur Vorbereitung und zum Bereitstellen der Grundladung Q(1) benötigt, die unabhängig vom Wert des ersten Bits a1 stets in der Elektrode 35 enthalten ist. Während des zweiten und dritten Taktes 1 wurden bereits weitere Einschreibvoränge der nachlaufenden Ladungsmengen in den vorhergehenden Stufen der Anordnung vorbereitet. Ebenso wurden währenddessen in den folgenden Stufen der Anordnung die weiteren Bitstellen der vorauslaufenden Ladungsmengen eingeschrieben. Da die Vorgänge entsprechend ablaufen, werden sie nicht im einzelnen beschrieben. Es soll sogleich die Ladungsbilanz nach drei weiteren Takten notiert werden, wenn also aus der ursprünglichen Ladungsmenge Qr(1) eine die volle vierstellige Information (a1(3) a2(4) a3(5) a4(6) tragende Ladungsmenge unter der Elektrode 65 erzeugt wurde: Nunmehr folgt ein letzter Aufbereitungsvorgang während eines siebten Taktes #1. Es muß nämlich dafür gesorgt werden, daß die informationstragende Ladung unter der Elektrode 65 für den Fall einer späteren Bewertung von einer Vergleichsladung optimal zu unterscheiden ist. Das geschieht durch Hinzufügen einer Markierungsladung QM, die der Hälfte der Ladungsmenge des letztstelligen Bits entspricht. Das ist im vorliegenden Beispiel Qs/25. Eine solche Ladung steht nach dem sechsten Takt in Elektrode 61 bereit. Das Einschalten von 1 vermischt die informationstragende Ladung aus 65 in der Elektrode 73 mit der Ladung QM aus Elektrode 61 zur endgültigen Informationsladung Qx Die Ladungen aus 62 und 66 vermischen sich gleichzeitig in Elektrode 74, von wo sie beim Abschalten des Taktes 1 einer Ladungssenke'76, die mit der Betriebs-Gleichspannung verbunden sein mag, zugeführt werden. Die Ladungen Qx aus 73 werden beim Abschalten des Taktes in die Elektrode 75 geschoben, wo sie dann zur Übernahme in eine Ladungstransport-Speicheranordnung bereitstehen, die durch deren erste Elektroden 83 und 85 angedeutet ist.When the clock 1 is switched on for the first time, the storage electrode 10 connected to 1 takes over an amount of charge Q. (1) cQ from a charge writing stage of the usual type, which is not specifically shown. When the cycle 1 is switched off, the charge Qr has two paths into the electrodes 11 and 12 which are connected to it. These displacement paths are designed to be of different widths. This is why only a fraction of QFZ (1) << Qr (1) (eg QFZ = Qrl8) is transferred to the electrode 11 (basic charge), while the main part Q (1) is pushed into the electrode 12. After this first measure 1, the following balance can be noted: The upper index identifies the serial number of the cycle, during which the amount of charge was measured, and the lower index on the bracket identifies the electrode under which the charges are located. During the rise to the next - second - cycle 1, Q (1) I FZ is transferred unchanged from electrode 11 to electrode 23. QS (1) also gets unchanged from 12 to 20. When switching off, QFZ (1) continues unchanged to 25, while the charge from from the charge from 25, while the electrode 20 on completely symmetrical displacement paths in equal parts in the electrodes 21 and 22 drains. After the second cycle 1, the following balance can be noted for the charge Qr (1) entered into the arrangement in the first cycle 1: The charge (2) taken over by electrode 10 during this long cycle 1 can - in accordance with what has been described above - be noted: During the rise to the third cycle 1, FZ is taken over unchanged from the electrode 25 into the electrode 33. The charges QS (2) / 2 held ready in electrodes 21 and 22 can only take one of two possible paths, depending on whether a potential corresponding to 1 is applied to displacement electrodes El (first-digit bit a1 = 1), which is a shift of 21 to 33, where Q (2) / 2 mixes with Q (z), and a shift of the other charge Q5 / 2 from 22 to 30, or whether the shifting electrodes El have a corresponding potential applied to them (first-digit bit a1 = 0), which results in a shift in charge Q (2) / 2 from 21 to 30 and a shift in the other charge Q (2) / 2 from 22 to 34. When 1 is switched off, the charges with the information about the first-digit bit go from 33 to 35, the charges from 34, as the first remaining charge that is no longer required, to 36, and the charge Q (2) / 2, which is in each of the two cases in 30 is found, splits symmetrically onto electrodes 31 and 32. Then the following applies: So far, the provision of the information-carrying charge in electrode 35 including the writing of the first-digit bit a has been described. Two cycles 1 were required to prepare and provide the basic charge Q (1), which is always contained in the electrode 35 regardless of the value of the first bit a1. During the second and third cycle 1, further writing operations for the trailing charge quantities were already being prepared in the preceding stages of the arrangement. In the meantime, the further bit positions of the preceding charge quantities were also written in in the following stages of the arrangement. Since the processes are carried out accordingly, they are not described in detail. The charge balance should immediately be noted after three further cycles, i.e. if a charge amount carrying the full four-digit information (a1 (3) a2 (4) a3 (5) a4 (6)) under the electrode 65 was generated: A final editing process now follows during a seventh measure # 1. It must be ensured that the information-carrying charge under the electrode 65 can be optimally differentiated from a comparison charge in the event of a later evaluation. This is done by adding a mark charge QM, which corresponds to half the amount of charge of the last-digit bit. In the present example this is Qs / 25. Such a charge is available in electrode 61 after the sixth cycle. Switching on 1 mixes the information-carrying charge from 65 in electrode 73 with the charge QM from electrode 61 to form the final information charge Qx. The charges from 62 and 66 mix simultaneously in electrode 74, from where they sink when cycle 1 is switched off , which may be connected to the DC operating voltage, are supplied. When the clock is switched off, the charges Qx from 73 are pushed into the electrode 75, where they are then ready to be transferred to a charge transport storage arrangement, which is indicated by its first electrodes 83 and 85.
Alle Anteile der in 75 befindlichen Informationsladung Qx stammen aus der ursprünglich bemessenen Ladung Qr(1). Die einzelnen Bitstellen wurden während der Takte mit den Ordnungszahlen 3 bis 6 eingeschrieben, was bei einer späteren Bewertung berücksichtigt werden muß. Es gilt: Während jedes einzelnen Taktes 1 werden parallel in vier - in Ladungstransportrichtung aufeinanderfolgenden gleichartigen - Stufen je die Ladungsbruchteile hinzugefügt -oder nicht -, die der betreffenden Bitstelle entsprechen.All parts of the information charge Qx in 75 originate from the originally dimensioned charge Qr (1). The individual bit positions were written with the ordinal numbers 3 to 6 during the cycles, which must be taken into account in a later evaluation. The following applies: During each individual cycle 1, the charge fractions that correspond to the bit position in question are added in parallel in four stages of the same type which follow one another in the direction of charge transport.
Auf dem Entstehungsweg der Informationsladung Qx von Elektrode 10 über II, 23, 25, 33, 35 usw., bzw. 12, 20, 21, 22 usw. läuft selbst bei Eingabe des Bitmusters (0000) immer mindestens die Grundladung QFZ, zu der dann in Elektrode 73 noch die Markierungsladung QM hinzugefügt wird. Es ist also für einen vollständigen Grundladungsbetrieb gesorgt, was die Fehlermöglichkeiten aufgrund der Verschiebeverluste stark vermindert.On the path of formation of the information charge Qx from electrode 10 via II, 23, 25, 33, 35 etc., or 12, 20, 21, 22 etc. runs even when entered of the bit pattern (0000) always at least the basic charge QFZ, to which then in electrode 73 the marking charge QM is added. So it's for a full one Base charge operation taken care of what the possible errors due to the shift losses greatly diminished.
Der in FIG 1 beschriebene Digital-Analog-Umsetzer mit fester Bitmusterbreite - es wird ohne Einschränkung der Allgemeinheit eine Breite von 4 Bit zugrundegelegt - läßt sich so abändern, daß auch geringere Bitmusterbreiten optimal zu verarbeiten sind, wie es in F-IG 2 dargestellt wird.The digital-to-analog converter described in FIG. 1 with a fixed bit pattern width - A width of 4 bits is used as a basis without restricting the generality - Can be modified so that smaller bit pattern widths can also be processed optimally as shown in F-IG 2.
Die nach dem Einschreiben des letztstelligen Bits a4 in den Elektroden 61 und 62 bereitstehenden Ladungsmengen der Größe Q /25 werden nunmehr von außen steuerbar alter-5 nativ mittels der Verschiebeelektroden E5 bzw. ES weiterverarbeitet. Soll ein vierstelliges Bitmuster geschrieben werden, wird ES fest mit dem Takt 1 verknüpft, während E5 dauernd auf Nullpotential gehalten wird. Die Ladungen aus 61 gehen dann bereits beim Einschalten von 1 als Markierungsladung QM zur Vermischung mit der informationstragenden Ladung nach 73.After the last digit a4 has been written into the electrodes 61 and 62 available charge quantities of the size Q / 25 are now from the outside controllable alternatively further processed natively by means of the shifting electrodes E5 or ES. If a four-digit bit pattern is to be written, ES becomes fixed with cycle 1 linked, while E5 is kept permanently at zero potential. The charges out 61 then go as soon as 1 is switched on Marker charge QM for mixing with the information-carrying cargo according to 73.
Die Ladungen aus 62 gehen in eine zusätzlich eingefügte Speicherelektrode 70, aus der sie dann beim Abschalten von 1 zugleich mit den Ladungen aus 74 einer Ladungssenke 72 zugeführt werden. Gleichzeitig wird die Informationsladung Qx wie gehabt - in Elektrode 75 bereitgestellt. Soll ein Bitmuster mit einer Breite p von weniger als 4 eingeschrieben werden (1#p<4), so wird E fest mit #1 verknüpft, während Ep+1 dauernd auf Nullpotential gehalten wird. Die Verschiebeelektroden Ei, Ei (1 # i # p) werden nach Maßgabe des Bitmusters (a1...ap) geschaltet.The charges from 62 go into an additionally inserted storage electrode 70, from which they then when switching off 1 at the same time with the charges from 74 one Charge sink 72 are supplied. At the same time, the information load Qx becomes like had - provided in electrode 75. Should a bit pattern with a width p of less than 4 are entered (1 # p <4), then E is permanently linked with # 1, while Ep + 1 is kept permanently at zero potential. The displacement electrodes Ei, Ei (1 # i # p) are switched according to the bit pattern (a1 ... ap).
Alle weiteren E. werden mit Nullpotential, alle weiteren mit 1 verbunden (poi L 5). Damit wird erreicht, daß die Markierungsladung QM stets den optimalen Wert QS/2P+ hat, wenn das Bitmuster die Breite p hat.All other E. are connected to zero potential, all others to 1 (poi L 5). This ensures that the marking charge QM is always the optimum Has the value QS / 2P + if the bit pattern has the width p.
8 Patentansprüche 2 Figuren8 claims 2 figures
Claims (8)
Priority Applications (1)
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| DE3224025A DE3224025C2 (en) | 1982-06-28 | 1982-06-28 | Converter for converting digital to analog signals by means of charge transfer devices (CCD) |
Applications Claiming Priority (1)
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|---|---|---|---|
| DE3224025A DE3224025C2 (en) | 1982-06-28 | 1982-06-28 | Converter for converting digital to analog signals by means of charge transfer devices (CCD) |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE3224025A1 true DE3224025A1 (en) | 1984-01-05 |
| DE3224025C2 DE3224025C2 (en) | 1985-12-19 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE3224025A Expired DE3224025C2 (en) | 1982-06-28 | 1982-06-28 | Converter for converting digital to analog signals by means of charge transfer devices (CCD) |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3224025C2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696007A1 (en) * | 1994-08-03 | 1996-02-07 | G.D.S. Co., Ltd. | A multiplier utilising a charge transfer device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4072939A (en) * | 1976-03-01 | 1978-02-07 | International Business Machines Corporation | Analog-to-digital and digital-to-analog converter circuits employing charge redistribution |
| DE2704718C3 (en) * | 1977-02-04 | 1980-11-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | CCD memory chip |
-
1982
- 1982-06-28 DE DE3224025A patent/DE3224025C2/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4072939A (en) * | 1976-03-01 | 1978-02-07 | International Business Machines Corporation | Analog-to-digital and digital-to-analog converter circuits employing charge redistribution |
| DE2704718C3 (en) * | 1977-02-04 | 1980-11-20 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | CCD memory chip |
Non-Patent Citations (1)
| Title |
|---|
| US-Z.: RCA-Review, Vol.36, 1975, September, S.569,570 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0696007A1 (en) * | 1994-08-03 | 1996-02-07 | G.D.S. Co., Ltd. | A multiplier utilising a charge transfer device |
| US5701260A (en) * | 1994-08-03 | 1997-12-23 | G.D.S. Co., Ltd. | Multiplier using charge transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3224025C2 (en) | 1985-12-19 |
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Legal Events
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| OP8 | Request for examination as to paragraph 44 patent law | ||
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