DE3221481A1

DE3221481A1 - Semiconductor memory

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Publication number: DE3221481A1
Application number: DE19823221481
Authority: DE
Inventors: Valerij Leonidovi&ccaron; D&zcaron;chunian; Sergej Savvi&ccaron; Kovalenko; Pavel Romanovi&ccaron; Ma&scaron;evi&ccaron;; Vja&ccaron;eslav Viktorovi&ccaron; Moskva Telenkov
Original assignee: DZCHUNIAN VALERIJ L
Current assignee: DZCHUNIAN VALERIJ L
Priority date: 1982-06-07
Filing date: 1982-06-07
Publication date: 1983-12-08

Abstract

The semiconductor memory according to the invention allows data to be written, stored and simultaneously read in two directions, which corresponds to the simultaneous reading-out of data from two columns of a matrix of memory cells having different addresses. The semiconductor memory contains two multi-bit data lines (11...1k, 21...2k), to which the cells of the matrix of memory cells (311...3kn) are connected. Each memory cell has a data-storage element (4) as well as two transistors with induced channels, which are in connection with the data-storage element and are connected to the multi-bit data lines (11...1k, 21...2k). Furthermore, data-writing circuits (111...11k) as well as read amplifiers (121...12k, 331...33k) are provided for the first data-reading direction and are connected to the input-side and output-side multi-bit data line (16 and 17, respectively). The data-writing circuits (111...11k) are, furthermore, connected to a writing line (20) and a reading line (21), whereas the amplifiers (121...12k) are in connection with the line (21). Connected to the multibit address line (24) are address decoders (23, 25) for the first and the second column of the matrix, respectively, in connection with which are circuits (261...26n) for controlling the selection of data, which circuits are connected to the writing lines (20) and to the reading lines (21) as well as to the transistors (5, 6) of all the memory cells of the associated matrix column. The semiconductor memory according to the invention can be used in particular for digital integrated microcircuits. <IMAGE>

Description

Halbleiterspeicher Semiconductor memory

Die vorliegende Erfindung betrifft einen Halbleiterspeicher gemäß dem Oberbegriff des Anspruches 1. The present invention relates to a semiconductor memory according to the preamble of claim 1.

Derartige Halbleiterspeicher können insbesondere in der Technologie von n-Kanal-MOS-Strukturen ausgeführt werden, in welchem Fall die Transistoren mit induzierten und eingebauten Kanälen versehen sind. Derartige Halbleiterspeicher aus MOS-Strukturen können insbesondere in digitalen integrierten Mikroschaltungen mit hohem Integrationsgrad, z. B. in Mikroprozessoren, Mikroprozessor-Schaltungssätzen, Einchip-Mikrocomputern, Speichereinheiten Verwendung finden. Such semiconductor memories can, in particular, be used in technology be implemented by n-channel MOS structures, in which case the transistors with induced and built-in channels are provided. Such semiconductor memories MOS structures can be used in particular in digital integrated microcircuits with a high degree of integration, e.g. B. in microprocessors, microprocessor circuit sets, Find single-chip microcomputers, storage units.

Es ist bereits ein Transistorspeicher bekannt (siehe US-PS 4 004 281), bei welchem aus zwei Spalten einer Matrix von Speicherzellen stammende Daten mit unterschiedlichen Adressen ausgelesen werden können. Dieser Speicher enthält eine Matrix von Speicherzellen, Adressendecoder, Schreibschaltungen sowie Leseverstärker, wobei eine jede Speicherzelle ein Datenspeicherelement, einen Schreibkreis und zwei separate Datenlesekreise umfaßt. Als nachteilig erweist es sich jedoch, daß der betreffende Speicher eine große Anzahl von Bauelementen aufweist und somit auf dem Halbleiterchip der integrierten Schaltung relativ viel Platz benötigt, wodurch die funktionellen Möglichkeiten des Halbleiterchips beschränkt werden. A transistor memory is already known (see US Pat. No. 4,004 281), in which data originating from two columns of a matrix of memory cells with different Addresses can be read out. This Memory contains a matrix of memory cells, address decoders, write circuits and sense amplifiers, each memory cell being a data storage element, a Write circuit and two separate data read circuits included. It proves to be disadvantageous however, that the memory concerned has a large number of components and thus requires a relatively large amount of space on the semiconductor chip of the integrated circuit, whereby the functional possibilities of the semiconductor chip are limited.

Es ist ferner ein Halbleiterspeicher bekannt (siehe Zeitschrift "Elektronik", 1974, Band 47, Nr. 5, Seiten 37 bis 41), bei welchem einzelne Daten aus einer Spalte der Speicherzellenmatrix gelesen werden können und die Schreib- und Lesekreise in der Speicherzelle vereint sind. Dieser Speicher enthält zwei paraphasige Mehrbit-Datenleitungen sowie Speicherzellen, welche zu einer Matrix zusammengefaßt sind. Jede Zeile von Speicherzellen ist dabei an ihre paraphasigen Leitungen geschaltet, während jede Speicherzelle ein Datenspeicherelement und zwei Transistoren mit induzierten Kanälen enthält. Die Drains der Transistoren sind mit den paraphasigen Ein-/ Ausgängen des Datenspeicherelementes und die Sources jeweils mit ihren paraphasigen Datenleitungen elektrisch verbunden. Der betreffende Speicher enthält ferner Datenschreibschaltungen und Leseverstärker. Die Ausgänge jeder Schreibschaltung und die ersten Eingänge jedes Leseverstärkers sind an ihre paraphasigen Leitungen angeschlossen, während der erste Eingang jeder Schreibschaltung und der Ausgang jedes Leseverstärkers an den Dateneingang und an die ausgangsseitigen Leitungen des Speichers geschaltet sind. Der zweite und der dritte Eingang der Schreibschaltung sind an die Schreib- bzw. Leseleitungen angeschaltet. Der Speicher ist schließlich noch mit einem Decoder versehen. Die Adresseneingänge des Decoders sind an die Adreßleitung des Speichers und die Ausgänge des Decoders an die Gates der Transistoren mit induzierten Kanälen, welche einer jeweiligen Speicherzellenspalte zugeordnet sind, angeschlossen. A semiconductor memory is also known (see the magazine "Elektronik", 1974, Volume 47, No. 5, Pages 37 to 41), in which individual data from a column the memory cell matrix can be read and the write and read circuits in the memory cell are united. This memory contains two multi-bit paraphase data lines as well as memory cells which are combined to form a matrix. Each line of Storage cells are connected to their paraphase lines, while each Memory cell, a data storage element and two transistors with induced channels contains. The drains of the transistors are connected to the paraphasic inputs / outputs of the Data storage element and the sources each with their paraphase data lines electrically connected. The memory concerned also contains data writing circuits and sense amplifiers. The outputs of each write circuit and the first inputs each sense amplifier are connected to their paraphasic lines while the first input of each write circuit and the output of each sense amplifier the data input and switched to the output-side lines of the memory are. The second and the third input of the write circuit are connected to the write or read lines. The memory is finally still provided with a decoder. The address inputs of the decoder are on the address line of the memory and the outputs of the decoder to the gates of the transistors with induced Channels which are assigned to a respective memory cell column connected.

Bei einem derartigen Speicher sind zwar die gerätetechnischen Aufwände im Vergleich mit dem erstgenannten Speicher beträchtlich herabgesetzt, jedoch ist es beim zuletzt genannten Speicher nicht möglich, Daten aus zwei Spalten der Speicherzellenmatrix auszulesen, welche unterschiedliche Adressen aufweisen. Eine solche Möglichkeit ist beim Zusammenbau von Mikroprozessor-Registern erforderlich, weil auf die Eingänge der Arithmetik-Logik-Einheit des Mikroprozessors zwei Zahlen zu geben sind, wobei als Ergebnis der Operation eine Zahl auftritt. Dadurch, daß zwei Zahlen aus dem Speicher der Reihe nach gelesen werden, wird die Auslesegeschwindigkeit des Speichers um das 1,5- bis 2-fache vermindert. In the case of such a memory, the equipment-related expenses are compared with the former memory is considerably reduced, however In the case of the last-mentioned memory, it is not possible to transfer data from two columns of the memory cell matrix read out which have different addresses. One such possibility is required when assembling microprocessor registers because of the inputs the arithmetic-logic unit of the microprocessor must be given two numbers, where a number occurs as a result of the operation. By having two numbers from the Memories are read in sequence, the readout speed of the memory reduced by 1.5 to 2 times.

Es ist somit die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher zu schaffen, bei welchem durch die Möglichkeit eines gleichzeitigen Auslesens von Daten mit unterschiedlichen Adressen aus zwei Spalten einer Speicherzellenmatrix die Auslesegeschwindigkeit des Speichers erhöht wird, während gleichzeitig der schaltungsmäßige Aufwand relativ klein gehalten werden kann. It is therefore the object of the present invention to provide a semiconductor memory to create, in which by the possibility of a simultaneous readout of Data with different addresses from two columns of a memory cell matrix the readout speed of the memory is increased, while at the same time the circuit-wise Effort can be kept relatively small.

Erfindungsgemäß wird dies durch Vorsehen der im kennzeichnenden Teil des Anspruches 1 aufgeführten Merkmale erreicht. According to the invention, this is achieved by providing the in the characterizing part of claim 1 listed features achieved.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich anhand der Unteransprüche 2 und 3. Advantageous further developments of the invention result from the Subclaims 2 and 3.

Die vorliegende Erfindung erlaubt eine Erhöhung der Auslesegeschwindigkeit des Speichers um das 1,5-bis 2-fache, ohne daß dabei die Anzahl an Bauelementen vergrößert werden müßte. Die Anzahl an Registern in den Mikroprozessoren und Mikroprozessor-Schaltungssätzen kann dabei ferner unter Beibehaltung der Gesamtfläche des LSI-Chips um das 1,5-fache vergrößert werden, was einer Erhöhung der Integrationsdichte der LSI-Schaltkreise um das 1,3-fache entspricht. The present invention allows the readout speed to be increased of the memory by 1.5 to 2 times, without reducing the number of components would have to be enlarged. The number of registers in the microprocessors and microprocessor circuit sets can furthermore be 1.5 times as large while maintaining the total area of the LSI chip can be enlarged, increasing the integration density of the LSI circuits corresponds to 1.3 times.

Nachstehend wird die Erfindung anhand eines Ausführungsbeispiels unter Bezugnahme auf die Zeichnung näher erläutert. Es zeigen: Fig. 1 ein Blockdiagramm des erfindungsgemäßen Halbleiterspeichers, Fig. 2 ein Blockdiagramm der in Fig. 1 gezeigten Schaltung zur Steuerung der Datenauswahl, und Fig. 3 ein Prinzipschema einer gemäß der Erfindung ausgebildeten Speicherzelle. The invention is described below using an exemplary embodiment explained in more detail with reference to the drawing. 1 shows a block diagram of the semiconductor memory according to the invention, Fig. 2 is a block diagram of the in Fig. 1 for controlling the data selection, and FIG. 3 shows a schematic diagram a memory cell designed according to the invention.

Der erfindungsgemäße Halbleiterspeicher, welcher zum Schreiben, Speichern und das gleichzeitige Lesen von Daten aus zwei Spalten einer Speicherzellenmatrix mit unterschiedlichen Adressen sorgt, enthält gemäß Fig. 1 Mehrbit-Datenleitungen 11 . 1 21 ... 2k sowie Speicherzellen 31 ... 3kn' welche zu einer Matrix zusammengefaßt sind. Jede Zeile der Speicherzellen 3i1 ... 3in (wobei i sich von 1 bis k ändert) ist an die in Leitungen 1i, 2. angeschlossen. Jede einzelne Speicherzelle 3. weist dabei ein Datenspeicherelement 4 und zwei Transistoren 5, 6 mit induzierten Kanälen auf. Die Drains 7, 8 der Transistoren 5, 6 stehen mit den paraphasigen Ein-/Ausgängen des Datenspeicherelementes 4 in elektrischer Verbindung, während die Sourcen 9, 10 der Transistoren 5, 6 mit den Datenleitungen 1. bzw. The semiconductor memory according to the invention, which is used for writing, storing and reading data from two columns of a memory cell array at the same time with different addresses, contains, as shown in FIG. 1, multi-bit data lines 11. 1 21 ... 2k and memory cells 31 ... 3kn 'which are combined to form a matrix are. Each row of the memory cells 3i1 ... 3in (where i differs from 1 to k changes) is connected to the lines 1i, 2. Every single memory cell 3. has a data storage element 4 and two transistors 5, 6 with induced Channels on. The drains 7, 8 of the transistors 5, 6 are connected to the paraphasic inputs / outputs of the data storage element 4 in electrical connection, while the sources 9, 10 of the transistors 5, 6 with the data lines 1. or

elektrisch verbunden sind.are electrically connected.

Der Speicher enthält außerdem Datenschreibschaltungen 111 ... 11k und Leseverstärker 12 ...12 für die 1 k erste Datenleserichtung. Die Ausgänge 13. jeder Datenschreibschaltung sind dabei an die Mehrbit-Datenleitungen 1 2. geschaltet. Der Eingang 14 jedes Verstärkers 12i ist ferner an die Mehrbit-Datenleitung 1i einer iten Spalte der Matrix angeschlossen. Der Eingang 15 jeder Schreibschaltung 11. und der Ausgang jedes Verstärkers 12. sind jeweils an die eingangsseitige und ausgangsseitige Mehrbit-Datenleitung 16 bzw. 17 angeschlossen. Die Eingänge 18, 19 jeder Datenschreibschaltung 11 sind schließlich mit den Schreib- und Leseleitungen 20 bzw. 21 des Transistorspeichers verbunden, während der Ausgang 22 jedes Leseverstärkers an der Leseleitung 21 anliegt. The memory also includes data writing circuits 111 ... 11k and sense amplifiers 12 ... 12 for the 1 k first data read direction. The outputs 13. each data write circuit are connected to the multi-bit data lines 1 2nd. The input 14 of each amplifier 12i is also connected to the multi-bit data line 1i connected to the ith column of the matrix. The input 15 of each write circuit 11. and the output of each amplifier 12. are connected to the input side and output side, respectively Multi-bit data line 16 or 17 connected. The inputs 18, 19 of each data write circuit Finally, 11 are connected to the write and read lines 20 and 21 of the transistor memory connected, while the output 22 of each sense amplifier is applied to the read line 21.

Darüber hinaus enthält der Halbleiterspeicher einen Adressendecoder 23 für die erste Spalte der Matrix, dessen Mehrbit-Eingang an eine Mehrbit-Adreßleitung 24 angeschlossen ist, sowie einen Adressendecoder 25 für die zweite Spalte der Matrix, der zur Adressierung über die zweite Spalte der Speicherzellenmatrix dient. Der Mehrbit-Eingang des Decoders 25 ist an die Mehrbit-Adreßleitung 24 geschaltet. In addition, the semiconductor memory contains an address decoder 23 for the first column of the matrix, whose multi-bit input is connected to a multi-bit address line 24 is connected, as well as an address decoder 25 for the second column of the matrix, which is used for addressing via the second column of the memory cell matrix. Of the The multi-bit input of the decoder 25 is connected to the multi-bit address line 24.

Der Transistorspeicher enthält ferner Schaltungen 261 ... 26n zur Steuerung der Datenauswahl, welche die Möglichkeit des Lesens von Daten aus den Speicherzellen 3## in zwei Richtungen gewährleisten und die Vereinigung der Datenschreib- und -lesekreise in der Speicherzelle 3## ermöglichen. Die Eingänge 27, 28 jeder der Schaltungen 261 ... 26n sind an die Schreibleitung 20 und die Leseleitung 21 angeschlossen, während der Eingang 29 mit dem Ausgang des Decoders 23 und der Eingang 30 mit dem Ausgang des Decoders 25 in Verbindung steht. Die ersten und zweiten Ausgänge der Schaltungen 261 ... 26n sind schließlich noch an die Gates 31, 32 der Transistoren 5, 6 sämtlicher Speicherzellen 31j 3k angeschlossen. The transistor memory also contains circuits 261 ... 26n for Control of data selection, which enables the possibility of reading data from the Ensure memory cells 3 ## in two directions and the unification of the data writing and read circuits in the memory cell 3 ## enable. The inputs 27, 28 each of the circuits 261... 26n are connected to the write line 20 and the read line 21 connected, while the input 29 to the output of the decoder 23 and the input 30 is connected to the output of the decoder 25. The first and second exits of the circuits 261 ... 26n are finally still connected to the gates 31, 32 of the transistors 5, 6 of all memory cells 31j 3k connected.

Innerhalb des Halbleiterspeichers sind schließlich Leseverstärker 331 33k für die zweite Datenleserichtung vorgesehen, deren Ausgänge an die ausgangsseitige Mehrbit-Datenleitung 34 angeschlossen sind. Der Eingang 35. jedes Verstärkers 33. ist ferner mit der Mehrbit-1 1 Datenleitung 2. und der Eingang 36. desselben mit der 1 1 Leseleitung 21 verbunden. Finally, sense amplifiers are located within the semiconductor memory 331 33k intended for the second data reading direction, the outputs of which to the output-side Multi-bit data line 34 are connected. The input 35 of each amplifier 33. is also with the multi-bit 1 1 data line 2nd and the input 36th of the same with the 1 1 reading line 21 connected.

Gemäß Fig. 2 sind die einzelnen Schaltungen 26 zur Steuerung der Datenauswahl mit ODER-Gliedern 37, 38 sowie UND-Gliedern 39, 40, 41 aufgebaut. Der Eingang 42 des UND-Gliedes 39 und der Eingang 43 des UND-Gliedes 41 sind dabei miteinander vereinigt und an die Leseleitung 21 angeschlossen. Der Eingang 44 des UND-Gliedes 39 und der Eingang 45 des UND-Gliedes 40 sind miteinander vereinigt und an die Ausgänge des in Fig. 1 gezeigten Decoders 23 geschaltet. Der Eingang 46 des UND-Gliedes 40 liegt an der Schreibleitung 20, während der Eingang 47 des UND-Gliedes 41 am Ausgang des Decoders 25 anliegt. Die Ausgänge der UND-Glieder 39, 41 sind ferner mit den Eingängen 48, 49 der ODER-Glieder 37, 38 verbunden. Der Ausgang des UND-Gliedes 40 ist an die Eingänge der ODER-Glieder 37 bzw. 38 angeschlossen. Die Ausgänge der ODER-Glieder 37, 38 stehen jeweils mit den Gates 31, 32 der in Fig. 1 gezeigten Transistoren 5, 6 der Speicherzellen 31j ... 3kj in Verbindung. According to FIG. 2, the individual circuits 26 for controlling the Data selection with OR gates 37, 38 and AND gates 39, 40, 41 built up. Of the The input 42 of the AND element 39 and the input 43 of the AND element 41 are connected to one another united and connected to the reading line 21. The input 44 of the AND gate 39 and the input 45 of the AND gate 40 are combined with one another and connected to the outputs of the decoder 23 shown in Fig. 1 is switched. The input 46 of the AND gate 40 is on the write line 20, while the input 47 of the AND gate 41 at the output of the decoder 25 is present. The outputs of the AND gates 39, 41 are furthermore connected to the inputs 48, 49 of the OR gates 37, 38. The outcome of the AND gate 40 is connected to the inputs of the OR gates 37 and 38, respectively. the Outputs of the OR gates 37, 38 are each connected to the gates 31, 32 of the circuit shown in FIG. 1 shown transistors 5, 6 of the memory cells 31j ... 3kj in connection.

Gemäß Fig. 3 enthält jede Speicherzelle 3## . Transistoren 52, 53 mit eingebauten Kanälen, von welchen der erste zwischen dem paraphasigen Ein-/Ausgang 54 des Datenspeicherelementes 4 und dem Drain 7 des Transistors 5 mit induziertem Kanal und der andere Transistor 53 zwischen dem Source 10 des Transistors 6 und der Mehrbit-Datenleitung 2. geschaltet sind. Die Gates 55, 56 der Transistoren 52, 53 sind mit den Gates 32, 31 der Transistoren 6, 5 vereinigt und an die Ausgänge der Schaltung 26j angeschlossen. Das eigentliche Datenspeicherelement 4 umfaßt Transistoren 57, 58 mit induzierten Kanälen und Transistoren 59, 60 mit eingebauten Kanälen. Referring to Fig. 3, each memory cell contains 3 ##. Transistors 52, 53 with built-in channels, the first of which is between the paraphasic input / output 54 of the data storage element 4 and the drain 7 of the transistor 5 with induced Channel and the other transistor 53 between the source 10 of the transistor 6 and the multi-bit data line 2. are switched. The gates 55, 56 of the transistors 52, 53 are combined with the gates 32, 31 of the transistors 6, 5 and to the outputs connected to circuit 26j. The actual data storage element 4 comprises transistors 57, 58 with induced channels and transistors 59, 60 with built-in channels.

Die Sources der Transistoren 57, 58 sind miteinander vereinigt und liegen an einer gemeinsamen Leitung 61 an. Die Sources der Transistoren 59, 60 sind ferner miteinander vereinigt und liegen an einer Stromversorgungsleitung 62 an. Die Drains der Transistoren 57, 59 und die Gates der Transistoren 59, 58 sind schließlich miteinander vereinigt und an das Drain 8 des Transistors 6 angeschlossen, während die Drains der Transistoren 58, 60 und die Gates der Transistoren 60, 57 miteinander vereinigt und an den Paraphasensignaleingang 54 geschaltet sind.The sources of the transistors 57, 58 are combined with each other and are on a common line 61. The sources of the transistors 59, 60 are further united with one another and are connected to a power supply line 62. The drains of transistors 57, 59 and the gates of transistors 59, 58 are finally combined and connected to the drain 8 of the transistor 6 while the drains of transistors 58, 60 and the gates of transistors 60, 57 with each other are combined and connected to the paraphase signal input 54.

Die Funktionsweise des erfindungsgemäßen Speichers soll anhand von Beispielen erläutert werden, bei denen Daten in eine j-te Spalte der Speicherzellen 31j 3k der Matrix eingeschrieben und aus den 1-ten und m-ten Spalten der Speicherzellen 311 ... 3kl' 31m ...3km gelesen werden. The mode of operation of the memory according to the invention should be based on Examples are explained in which Data in a jth column of the memory cells 31j 3k of the matrix and from the 1st and mth Columns of the memory cells 311 ... 3kl '31m ... 3km can be read.

Das Einschreiben von Daten wird dadurch eingeleitet, daß ein Adreßcode der Spalte der Speicherzellen 31j 3kj der Matrix an die Mehrbit-Adreßleitung 24, ein Datencode an die eingangsseitige Mehrbit-Datenleitung 16 und ein Schreibimpuls an die Schreibleitung 20 zugeführt werden. Der Adreßcode wird im Decoder 23 entschlüsselt und gelangt zu den Eingängen 29 der Schaltungen 261. 26n zur Steuerung der Datenauswahl. Da der Pegel einer logischen "Eins nur an einem j-ten Ausgang des Decoders 23 entsteht, spricht damit eine Schaltung 26. zur Steuerung 3 der Datenauswahl an, so daß an ihren Ausgängen unter der Wirkung des zum Eingang 27 der Schaltung 26. kommenden 3 Schreibimpulses Auswahlsignale erscheinen. Die Auswahlsignale werden auf die Drains 31, 32 der Transistoren 5 und 6 der j-ten Spalte der Speicherzellen 31j 3k der Matrix gegeben. Gleichzeitig damit wird in den Schreibschaltungen 111 ... 11k ein Paraphasen-Datensignal erzeugt, welches unter der Wirkung des an die Eingänge der Schreibschaltungen 111 il 11k geleiteten Schreibimpulses von den paraphasigen Ausgängen 13 ... 13k auf die Leitungen 11 ... 1k und 21 ... 2k übertragen wird. The writing of data is initiated by an address code the column of memory cells 31j 3kj of the matrix to the multi-bit address line 24, a data code to the input-side multi-bit data line 16 and a write pulse to the write line 20 are supplied. The address code is decrypted in the decoder 23 and reaches the inputs 29 of the circuits 261, 26n for controlling the data selection. Since the level of a logical "one" occurs only at a j-th output of the decoder 23, thus responds to a circuit 26 for the control 3 of the data selection, so that on their outputs under the action of the input 27 of the circuit 26 coming 3 write pulse selection signals appear. The selection signals are sent to the drains 31, 32 of the transistors 5 and 6 of the j-th column of the memory cells 31j 3k of the matrix given. Simultaneously with this, a paraphase data signal is generated in the write circuits 111 ... 11k generated which under the action of the inputs of the write circuits 111 il 11k conducted write pulse from the paraphasic outputs 13 ... 13k lines 11 ... 1k and 21 ... 2k is transmitted.

Unter der Wirkung der Auswahlimpulse werden die Transistoren 5 und 6 der j-ten Spalte der Matrix leitend und es erfolgt das Einschreiben der Daten in die Speicherzellen 31j ... 3kj' indem die Daten von den Leitungen 11 ... 1k und 21 2k über die Sources 9, 10 zu den Drains 7, 8 der Transistoren 5 und 6 und zu den paraphasigen Ein-/ Ausgängen des Datenspeicherelementes 4 übermittelt werden.Under the action of the selection pulses, the transistors 5 and 6 of the j-th column of the matrix is conductive and the data is written into memory cells 31j ... 3kj 'by transferring the data from lines 11 ... 1k and 21 2k via the sources 9, 10 to the drains 7, 8 of the transistors 5 and 6 and to the paraphasic inputs / outputs of the data storage element 4 are transmitted.

Während der Datenspeicherung, bei welcher keine Schreib- und Leseimpulse auftreten, liegen an den Ausgängen der Schaltungen 261 ... 26n keine Auswahlsignale an, so daß die Transistoren 5 und 6 sämtlicher Speicherzellen 311 ... 3kn gesperrt sind und in den Speicherelementen 4 dieser Zellen die zuvor eingespeicherte Information aufbewahrt wird. Innerhalb der Schreibschaltungen 111 ... 11k wird dabei an den Ausgängen 131 13k bzw. an den Datenleitungen 11 ... 1kund 21 2k ein synphaser Ausgangszustand mit einem hohen Potentialwert aufrechterhalten. During data storage, during which no write and read pulses occur, there are no selection signals at the outputs of the circuits 261 ... 26n on, so that the transistors 5 and 6 of all memory cells 311 ... 3kn are blocked are and the previously stored information in the memory elements 4 of these cells is kept. Within the write circuits 111 ... 11k, the Outputs 131 13k or on the data lines 11 ... 1 and 21 2k a synchronous output state maintained with a high potential value.

Das Auslesen von Daten aus dem Halbleiterspeicher wird durch Zuführung eines Adreßcodes an die Mehrbit-Adreßleitung 24 und eines Leseimpulses an die Leseleitung 21 vorgenommen. Der Adreßcode enthält Adreßcodes der l-ten und m-ten Spalten der Speicherzellen 31l ... The reading out of data from the semiconductor memory is carried out by feeding an address code to the multi-bit address line 24 and a read pulse to the read line 21 made. The address code contains address codes of the l-th and m-th columns of the Storage cells 31l ...

3kl und 31m ... 3km der Matrix. Die Adreßcodes werden in den Decodern 23 und 25 entschlüsselt und gelangen zu den Eingängen 30 der Schaltungen 261 26n 26zur Steuerung der Datenauswahl. Hierbei gelangt entsprechend der Arbeitslogik der Decoder 23, 25 der Pegel der logischen "Eins" von dem Ausgang des Decoders 23 an den Eingang 29 der Schaltung 261 zur Steuerung der Datenauswahl und vom Ausgang des Decoders 25 an den Eingang 27 der Schaltung 26m zur Steuerung der Datenauswahl. Der Leseimpuls ruft an den Eingängen 28 aller Schaltungen 261 ... 26 zur Steuerung der Datenauswahl das Erschein nen von Auswahlsignalen an einem Ausgang der Schaltung 261 und an einem anderen Ausgang der Schaltung 26m hervor. Die Auswahlsignale gelangen zu den Gates 31 der Transistoren 5-der l-ten Spalte der Speicherzellen 31l ... 3kl der Matrix und zu den Gates 32 der Transistoren der m-ten Spalte der Speicherzellen 31m ... 3km Dadurch werden die Transistoren 5 und 6 der l-ten und m-ten jeweiligen Spalten der Matrix geöffnet. über diese Transistoren erfolgt somit das Auslesen der Daten an die Datenleitungen 11 ... 1k und 21 ... 2kt indem die Daten von den paraphasigen Ausgängen des Datenspeicherelementes 4, über die Drains 7 und 8 und die Sourcen 9 und 10 der Transistoren 5 und 6 auf die Leitungen 11 ... 1k bzw. 21 . 2k übertragen werden. Gleichzeitig damit wird an den Ausgängen 131 ... 13k der Schreibschaltungen 111 ... 11k beim Eintreffen eines Leseimpulses der Zustand Ausgeschaltet formiert. über die Verstärker 121 ... 12k und 331 ... 33k werden die Daten von den Leitungen 1 i 1k und 21 2k an die ausgangsseitigen Mehrbit-Datenleitungen 17 bzw. 34 übermittelt.3kl and 31m ... 3km of the matrix. The address codes are in the decoders 23 and 25 decrypted and arrive at the inputs 30 of the circuits 261 26n 26 to control the data selection. This arrives according to the work logic the decoder 23, 25 the level of the logic "one" from the output of the decoder 23 to the input 29 of the circuit 261 for controlling the data selection and from the output of the decoder 25 to the input 27 of the circuit 26m for controlling the data selection. The read pulse calls the inputs 28 of all circuits 261 ... 26 for control the data selection the appearance of selection signals at an output of the circuit 261 and at another output of the circuit 26m. The selection signals arrive to the gates 31 of the transistors 5-the l-th column of the memory cells 31l ... 3kl the matrix and to the gates 32 of the transistors of the m-th column of the memory cells 31m ... 3km through it become transistors 5 and 6 of the l-th and m-th respective columns of the matrix are opened. This is done via these transistors reading out the data to the data lines 11 ... 1k and 21 ... 2kt by the Data from the paraphasic outputs of the data storage element 4, via the drains 7 and 8 and the sources 9 and 10 of the transistors 5 and 6 on the lines 11 ... 1k or 21. 2k can be transmitted. Simultaneously with this, outputs 131 ... 13k of the write circuits 111 ... 11k upon arrival of a read pulse of the Switched off state formed. via amplifiers 121 ... 12k and 331 ... 33k the data from the lines 1 i 1k and 21 2k to the output-side multi-bit data lines 17 or 34 transmitted.

Bei dem auf diese Weise durchgeführten Lesevorgang wird die Auslesegeschwindigkeit des Speichers erhöht, weil die Daten gleichzeitig aus zwei Matrixspalten ausgelesen werden können. Da ferner in den Schreib- und.Lesekreisen der Speicherzellen 311 ... 3kn die gleichen Transistoren 5 und 6 verwendet werden, ist der schaltungsmässige Aufwand des erfindungsgemäßen Halbleiterspeichers herabgesetzt. In the reading operation performed in this way, the reading speed becomes of the memory increases because the data is read out from two matrix columns at the same time can be. Since, furthermore, in the write and read circuits of the memory cells 311 ... 3kn the same transistors 5 and 6 are used, is the circuit-wise one Reduced cost of the semiconductor memory according to the invention.

Die Funktionsweise der in Fig. 2 gezeigten Schaltung 26j zur Steuerung der Datenauswahl ist hingegen wie folgt: Beim Schreiben von Daten in eine j-te Spalte von Speicherzellen 331j ... 3kjder Matrix gelangt der Pegel der logischen "Eins" vom Ausgang des Decoders 23 an den Eingang 45 des UND-Gliedes, an dessen zweiten Eingang 46 ein Schreibimpuls von der Schreibleitung 20 geleitet wird. Dies ruft am Ausgang des UND-Gliedes 40 das Erscheinen eines Eins-Signals hervor, das an den Eingängen 50 und 51 der ODER-Glieder 37 bzw. 38 eintrifft, so daß an den Ausgängen der letzteren Auswahlsignale erscheinen. The mode of operation of the control circuit 26j shown in FIG the data selection, however, is as follows: When writing data in a j-th column from memory cells 331j ... 3kj of the matrix reaches the level of the logic "one" from the output of the decoder 23 to the input 45 of the AND element, to its second Input 46 a write pulse from the write line 20 is passed. This calls the appearance at the output of the AND element 40 of a one signal that arrives at the inputs 50 and 51 of the OR gates 37 and 38, so that selection signals appear at the outputs of the latter.

Beim Lesen von Daten aus dem Speicher gelangen an den Eingang 44 des UND-Gliedes 39 der Schaltung 261 sowie an den Eingang 47 des UND-Gliedes 41 der Schaltung 26m von den Ausgängen der Decoder 23 und 25 die Pegel eines logischen Wertes "Eins". An den Eingängen 42 der UND-Glieder 39 und den Eingängen 47 der UND-Glieder aller Schaltungen 261 .,. 26n trifft von der Leitung 20 ein Leseimpuls ein. Dies ruft das Erscheinen von Signalen mit dem Wert "Eins" an den Ausgängen der UND-Glieder 39 und 41 der Schaltungen 261 bzw. 26m hervor, welche ihrerseits durch die Eingänge 48 und 49 der ODER-Glieder 37 und 38 an den Ausgängen der Schaltungen 26l und 26m ankommen und das Erscheinen der Auswahlsignale an einem Ausgang der Schaltung 261 und an einem anderen Ausgang der Schaltung 26m hervorrufen. When reading data from the memory, input 44 is reached of AND element 39 of circuit 261 and to input 47 of AND element 41 of the circuit 26m from the outputs of the decoders 23 and 25 the levels of a logic Value "one". At the inputs 42 of the AND elements 39 and the inputs 47 of the AND elements of all circuits 261.,. 26n arrives from the line 20 a read pulse. this calls for the appearance of signals with the value "one" at the outputs of the AND gates 39 and 41 of the circuits 261 and 26m, respectively, which in turn through the inputs 48 and 49 of the OR gates 37 and 38 at the outputs of the circuits 26l and 26m arrive and the appearance of the selection signals at an output of the circuit 261 and cause at another output of the circuit 26m.

In der in Fig. 3 gezeigten Speicherzelle 3 spielen die Transistoren 52 und 53 mit eingebauten Kanälen eine Hilfsrolle. Sie sind immer leitend, wenn an ihren Gates 55 und 56 sowohl Pegel logischer Werte "Null" als auch Pegel logischer Werte Eins auftreten. Diese Transistoren 52, 53 sind allein zur elektrischen Verbindung des Drains 7 des Transistors 5 mit dem paraphasigen Ein-/ Ausgang 54 des Speicherelementes 4 sowie des Sources 10 des Transistors 6 mit der Datenleitung 2. bestimmt. Die Einführung dieser Transistoren in die Zelle 3## ermöglicht eine Verkleinerung der Fläche der Zelle 3 auf dem Halbleiterchip bei deren Realisierung mit selbstvereinigten Polysilizium-Gates. Die Transistoren mit selbstvereinigten Gates werden dabei bei der Kreuzung einer Polysilizium-Leitung mit einem Drain-Source-Gebiet gebildet. Da in der Technologie von Transistoren mit selbstvereinigten Gates die Kreuzung einer Speicherzelle durch die Polysilizium-Leitungen der Gates 31 und 32 der Transistoren 5 bzw. 6 zur Bildung von weiteren zwei Transistoren 52 und 53 führt, sind zwecks Herstellung einer elektrischen Verbindung der Transistoren 5 und 6 mit den Leitungen 1 und 2 sowie mit den paraphasigen Ein-/Ausgängen des Datenspeicherelementes 4 die Transistoren 52 und 53 als Transistoren mit eingebauten Kanälen ausgeführt. In the memory cell 3 shown in FIG. 3, the transistors play 52 and 53 with built-in channels play an auxiliary role. You are always in charge, though at their gates 55 and 56 both levels of logic values "zero" and levels of logic values Values one occur. These transistors 52, 53 are only for electrical connection of the drain 7 of the transistor 5 with the paraphasic input / output 54 of the storage element 4 as well as the source 10 of the transistor 6 with the data line 2. The introduction of these transistors in cell 3 ## allows a reduction in the area of the Cell 3 on the semiconductor chip when implemented with self-assembled polysilicon gates. The transistors with self-merged gates are used at the intersection of a Polysilicon line formed with a drain-source region. There in the technology of transistors with self-merged gates through the crossing of a memory cell the polysilicon lines of gates 31 and 32 of transistors 5 and 6, respectively, for formation of a further two transistors 52 and 53 leads are for the purpose of producing an electrical Connection of transistors 5 and 6 to lines 1 and 2 as well as to the paraphasic ones Inputs / outputs of the data storage element 4, the transistors 52 and 53 as transistors executed with built-in channels.

Die Funktionsweise der in Fig. 3 gezeigten Speicherzelle 3. ist dabei wie folgt: Beim Schreiben von Daten gelangen die Auswahlsignale an die Gates 31, 56 und 32, 55 der Transistoren 5, 53 bzw. 6, 52, so daß diese Transistoren geöffnet werden. The mode of operation of the memory cell 3 shown in FIG. 3 is here as follows: When data is written, the selection signals are sent to gates 31, 56 and 32, 55 of the transistors 5, 53 and 6, 52, respectively, so that these transistors are open will.

Zur gleichen Zeit wird über die Leitungen 1i und 2i eine Paraphasensignal-Information übertragen, indem an der Leitung 1i ein niedriges Potential (Wert "Null") und an der Leitung 2. hohes Potential (Wert "Eins") anliegt.At the same time, paraphase signal information is transmitted over lines 1i and 2i transmitted by putting a low potential (value "zero") on the line 1i and on line 2. high potential (value "one") is present.

Über die leitenden Transistoren 5 und 52 wird der niedrige Potentialpegel dem ersten paraphasigen Ein-/Ausgang 54 des Speicherelementes 4 zugeführt, während über die leitenden Transistoren 53 und 6 der hohe Potentialpegel an den zweiten paraphasigen Ein-/Ausgang 54 des Speicherelementes 4 gelangt. Da die Transistoren 59 und 60 mit eingebauten Kanälen als Belastungstransistoren für die Transistoren 57 und 58 mit induzierten Kanälen dienen, weisen sie in leitendem Zustand einen hohen Widerstand auf. Da ferner der Transistor 60 mit eingebautem Kanal einen hohen Widerstand aufweist, wird über die geöffneten Transistoren 5 und 52 am ersten paraphasigen Ein-/Ausgang 54 ein niedriger Potentialpegel eingestellt. Dieses Signal gelangt an das Gate des Transistors 57 und sperrt denselben, so daß am zweiten paraphasigen Ein-/Ausgang der Pegel eines logischen Wertes "1" auftritt. Dieses Signal wird an das Gate des Transistors 58 weitergeleitet, wodurch letzterer geöffnet wird. Nach Beendigung der Auswahltorimpulse wird durch das Datenspeicherelement 4 dieser Zustand aufrechterhalten.The low potential level is via the conductive transistors 5 and 52 the first paraphasic input / output 54 of the memory element 4 supplied while Via the conductive transistors 53 and 6, the high potential level to the second Paraphasic input / output 54 of the storage element 4 arrives. As the transistors 59 and 60 with built-in channels as load transistors for the transistors 57 and 58 serve with induced channels, they have a conductive state high resistance. Furthermore, since the built-in channel transistor 60 has a high Has resistance is paraphasic via the opened transistors 5 and 52 at the first Input / output 54 is set to a low potential level. This signal arrives to the gate of transistor 57 and blocks the same, so that on second paraphasic input / output the level of a logical value "1" occurs. This signal is passed to the gate of transistor 58, causing the latter is opened. After termination of the selection gate pulses, the data storage element 4 maintain this state.

Beim Lesen von Daten werden hingegen der Zelle Auswahlimpulse zugeführt, wobei ein derartiger Auswahlimpuls beispielsweise an die Gates 31 und 56 der Transistoren 5 bzw. 53 gelangt. Dabei wird der Transistor 5 geöffnet und die Leitung 1i auf den niedrigen Pegel über die geöffneten Transistoren 5, 52 und 58 entladen, was einem Auslesen von Daten aus der Speicherzelle entspricht. When reading data, however, selection pulses are supplied to the cell, such a selection pulse, for example, to the gates 31 and 56 of the transistors 5 or 53 arrives. The transistor 5 is opened and the line 1i to the low level through the open transistors 5, 52 and 58, what a Reading out data from the memory cell corresponds.

Die vorliegende Erfindung gestattet es, die Auslesegeschwindigkeit eines Halbleiterspeichers um das 1,5-bis 2-fache zu erhöhen, ohne daß die Anzahl von Bauelementen vergrößert wird. The present invention allows the readout speed of a semiconductor memory by 1.5 to 2 times without reducing the number is enlarged by components.

Claims

Claims c13 semiconductor memory for simultaneous writing, storage and reading data in two directions, which is the simultaneous reading of the data corresponds to two columns of a matrix of memory cells with different addresses, consisting of a) two multi-bit data lines; b) a multitude of to a matrix combined memory cells, each cell of which to its own first and second Multi-bit data line is connected, and each of which is a data storage element and two transistors with induced channels, the drains of which Transistors with the paraphasic inputs / outputs of the data storage element electrically and the sources of the transistors to the first and second multi-bit data lines are connected; c) data writing circuits; d) sense amplifiers for the first Data read direction, the outputs of each data write circuit to the multi-bit data lines are connected, while the inputs of the sense amplifier for the first data read direction at the first data line of the associated row of the matrix are connected, and the first input of each data write circuit and the output of each sense amplifier for the first data reading direction with the input side or the output side Multi-bit data line of the transistor memory are connected, the second and the third input of each data write circuit to the write resp.

the read lines of the transistor memory are connected while the second inputs of the sense amplifier for the first data read direction with the Read line are connected; and e) an address decoder for the first column of the Matrix whose multi-bit input is connected to the multi-bit address line of the transistor memory is switched, characterized in that it additionally has: f) one Address decoder (25) for the second column of the matrix for addressability is used via the second column of the matrix, the multi-bit input of the address decoder (25) for the second column of the matrix is connected to the multi-bit address line (24) is; g) Circuits (261 ... 26n> for controlling the data selection, the reading of the data from the memory cells (3ij) in two directions as well as the union ensure the data write and read circuits in the memory cell (3in), wherein the inputs (27, 28) of each circuit (261 .. 26n) for controlling the data selection to the write and read lines (20 resp.

21) of the transistor memory are connected, while the input (29) of the circuits (261. 26 #) with the output of the address decoder (23) for the first matrix column and the input (30) of each circuit (261 ... 26n) in connection with the output of the address decoder (25) for the second matrix column stands and the first and the second output of the circuit (26j) for controlling the Data selection at the gates (31, 32) of the transistors (5 or 6) of the memory cells (3 # j ... 3kj) of the associated column of the matrix are connected; and h) sense amplifiers (331 ... 33k> for the second data reading direction, the outputs for the second Data read direction to the multi-bit data line (34) on the output side of the transistor memory, the input (35i) of each of the sense amplifiers (33i) for the second data read direction connected to the multi-bit data line (2i) and the input (36i) to the read line (21) are.

2. Semiconductor memory according to claim 1, characterized in that each circuit (26j) for controlling the selection of data from OR gates (37, 38) and AND gates (39, 40, 41) is constructed, with a) the inputs (42 and 43) of the AND gates (39 and 41) are combined and connected to the read line (21); b) the inputs (44 and 45) of the AND gates (39 and 40) combined and are connected to the output of the address decoder (23) for the first matrix column; c) the input (46) of the AND element (40) to the write line (20) and the input (47) of the AND gate (41) to the output of the address decoder (25) for the second Matrix columns are switched; d) the outputs of the AND gates (39, 41) each with the Inputs (48, 49) of the OR gates (37 and 38) in connection stand; e) the output of the AND element (40) at the combined inputs (50, 51) the OR gates (37, 38) are connected; and f) the outputs of the OR gates (37, 38) to the gates (31, 32) of the transistors (5, 6) of the memory cells (3 # j ... 3kr) are connected.

3. Semiconductor memory according to claim 1 or 2, characterized in that that each memory cell (3ij) provided with built-in channels transistors (52, 53), the transistor (52) between the paraphasic input / output (54) of the data storage element (4) and the drain (7) of one having an induced channel Transistor (5) is interposed, while the transistor (53) between the Source (10) of an induced channel transistor (6) and the multi-bit data line (2i) is arranged, and wherein the gates (55, 56) of the transistors (52, 53) respectively with the first and the second outputs of the circuit (26j) for controlling the data selection are connected.