DE3128095A1 - >>Method for digital correction of the relationship between a digital input signal and a digital output signal and circuit arrangement to carry out this method<< - Google Patents

>>Method for digital correction of the relationship between a digital input signal and a digital output signal and circuit arrangement to carry out this method<<

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Abstract

To correct the relationship between a digital input signal and a digital output signal, the digital input signal is combined with a digital correction value to form the digital output signal. For this purpose, the value range of the digital input signal is divided into segments of equal size. The correction values for the limits of the segments are stored in a read-only memory. The correction values for the digital input signal values which lie between two limits are determined by linear interpolation between the correction values of the adjacent limits. If the number of segments is selected as equal to 2<n>, n being a positive integer, the respective segment which is to be taken into consideration is obtained from the n most significant bits of the digital input signal.

Description

Die Erfindung bezieht sich auf ein Verfahren zur digi-The invention relates to a method for digi-

talen Korrektur des Zusammenhanges zwischen einem digitalen Eingangs signal und einem digitalen Ausgangssignal sowie auf eine Schaltungsanordnung zur Durchführung dieses Verfahrens.Correction of the relationship between a digital input signal and a digital output signal and to a circuit arrangement for Implementation of this procedure.

In der DE-AS 25 49 222 ist ein Verfahren zur Linearisiebung nichtlinearer Geberkennlinien beschrieben, bei dem jedem digitalen Ausgangswert des Neßwertgebers ein korrigierter digitaler Wert zugeordnet ist. Die nichtlineare Kennlinie des Meßwertgebers ist bei diesem Verfahren in Form einer Tabelle in einem Festwertspeicher verschlüsselt. Die Korrektur der Geberkennlinie erfolt dadurch, daß der digitale Ausgangswert des Meßwertgebers als Speicheradresse verwendet wird und daß der Festwertspeicher die in den einzelnen Adressen entsprechend der nichtlinearen Kennlinie gespeicherten korrigierten digitalen Werte ausgibt. Bei diesem Verfahren entspricht die Anzahl der Speicherplätze der Auflösung des Meßwertgebers und die Länge der in den einzelnen Adressen gespeicherten Werte entspricht der Meßgenauigkeit. Dieses Verfahren erfordert eine sehr hohe Speicherkapazität.In DE-AS 25 49 222 a method for linearization is non-linear Encoder characteristics are described for each digital output value of the measuring transducer a corrected digital value is assigned. The non-linear characteristic of the transducer is encrypted in the form of a table in a read-only memory in this process. The correction of the encoder characteristic takes place in that the digital output value of the Transducer is used as a memory address and that the read-only memory the stored in the individual addresses according to the non-linear characteristic outputs corrected digital values. In this procedure, the number equals the memory locations of the resolution of the transducer and the length of the individual Addresses stored values correspond to the measurement accuracy. This procedure requires a very high storage capacity.

In der DE-AS 25 49 222 ist ein weiteres Verfahren zur Linearisierung nichtlinearer Geberkennlinien beschrieben, das gegenüber diesem Stand der Technik weniger Speicherkapazität benötigt. Bei diesem Verfahren sind in dem Festwertspeicher nur die Korrekturwerte gespeichert, und der korrigierte Wert wird durch Verknüpfung des digitalen Ausgan<swertes rit dem zugehörigen Korrekturwert gebildet. In dem Ausführungsbeispiel nach Figur 2 der DE-AS 25 49 222 ist für jeden digitalen Ausgangswert des Gebers ein Korrekturwert gespeichert. Da nur der jeweilige Korrektur wert und nicht der digitale Ausgangswert des Meßwertgebers gespeichert zu werden braucht, verringert sich die erforderliche Speichenkapazität des Festwertspeichers.In DE-AS 25 49 222 there is another method for linearization described non-linear encoder characteristics compared to this prior art less storage capacity is required. With this method are in the read-only memory only the correction values are saved, and the corrected value is made by linking of the digital output value is formed with the associated correction value. By doing Embodiment according to Figure 2 of DE-AS 25 49 222 is for each digital output value a correction value of the encoder is saved. Since only the respective correction is worth and the digital output value of the transducer does not need to be saved, the required storage capacity of the read-only memory is reduced.

In der Figur 7 der DE-AS 25 49 222 sind in einem Ausführungsbeispiel, das zur Erläuterung der Umschaltung zwischen verschiedenen IIeßbereichen dient, den Adreßeingängen des Festwert speichers nur die acht höchsten Bit des in zehn Bit aufgelösten digitalen Ausgangswertes des Gebers zugeführt.In the figure 7 of DE-AS 25 49 222 are in one embodiment, which serves to explain the switchover between different measuring areas, the address inputs of the read-only memory only have the eight highest bits of the ten Bit-resolved digital output value supplied by the encoder.

Dies bedeutet eine Verschlechterung der Korrektur, da jeweils nur ein Korrekturwert für vier benachbarte digitale Ausgangswerte des Gebers zur Verfügung steht. Durch diese Maßnahme treten in der korrigierten Kennlinie Treppenstufen auf, die eine zu starke Verminderung der Auflösung bei der Korrektur verbieten.This means a worsening of the correction, as each only a correction value is available for four neighboring digital output values of the encoder stands. As a result of this measure, steps occur in the corrected characteristic curve, which prohibit an excessive reduction of the resolution during the correction.

Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren der einangs genannten Art und eine Schaltungsanordnung zur Durchführung dieses Verfahrens anzu6eben, das unter gleichbleibender GenauigKeit und Auflösung die Anzahl der erforderlichen Speicherplätze des Festwertspeichers erheblich verringert.The invention is based on the object of a method of the initially to indicate the type mentioned and a circuit arrangement for carrying out this procedure, that with constant accuracy and resolution the number of required Storage spaces of the read-only memory significantly reduced.

Diese Aufgabe wird erfindungsgemäß hinsichtlich des Verfahrens durch die Merkmale des Anspruchs 1 und hinsichtlich der Schaltungsanordnung durch die Merkmale des Anspruchs 3 gelöst.According to the invention, this object is achieved with regard to the method the features of claim 1 and with regard to the circuit arrangement by the Features of claim 3 solved.

Eine vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens ist im Anspruch 2 und eine vorteilhafte husgestaltung der Schaltungsanordnung zur Durchführung des erfindungsgemäßen Verfahrens ist im Anspruch 4 gekennzeichnet.An advantageous embodiment of the method according to the invention is in claim 2 and an advantageous house design of the circuit arrangement for implementation of the method according to the invention is characterized in claim 4.

Die Erfindung wird im folgenden mit ihren weiteren Einzelheiten und Vorteilen anhand eines in den Zeichnungen dargestellten Ausführungsbeispiels beschrieben.The invention is described in more detail below and Advantages described with reference to an embodiment shown in the drawings.

Es zeigt: Figur 1 den Zusammenhang zwischen einem digitalen Eingangssignal und einet digitalen Ausgangssignal anhand eines Diagramms und Figur 2 das Prinzipschaltbild einer Schaltungsanordnung zur Korrektur des Zusammenhangs zwischen dem digitalen Eingangssignal und dem digitalen Ausgangssignal.It shows: FIG. 1 the relationship between a digital input signal and a digital output signal on the basis of a diagram and FIG. 2 the basic circuit diagram a circuit arrangement for correcting the relationship between the digital Input signal and the digital output signal.

Im Diagramm der Figur 1 ist auf der x-Achse das Eingangssignal eingetragen und auf der y-Achse das Ausgangssignal eingetragen. Die x-Achse und die y-Achse sind in Prozent des gesamten Änderungsbereiches linear geteilt. Die Kurve 1 stellt eine lineare Kennlinie dar, die durch Korrektur in eine nichtlineare Kennlinie überführt werden soll. Diese nictlineare Kennlinie ist durch die Kurve 2 dargestellt.In the diagram of FIG. 1, the input signal is entered on the x-axis and the output signal is entered on the y-axis. The x-axis and the y-axis are linearly divided as a percentage of the entire change range. The curve 1 represents represents a linear characteristic curve, which is converted into a non-linear characteristic curve by means of correction shall be. This non-linear characteristic is shown by curve 2.

Der Bereich des Eingangssignals x von 0 ... 100 % ist in acht gleich große Abschnitte unterteilt, deren Begrenzungen jeweils mit xO, x1 ... x8 bezeichnet sind. Die nichtlineare Kennlinie 2 wird jeweils zwischen zwei benachbarten Begrenzungen durch Geradenstücke ersetzt. Dabei ist die Anzahl der Abschnitte so groß gewillt, daß die maximale Abweichung zwischen dem Geradenstück und der gekrümmten Kurve die vorgegebene Fehlergrenze nicht überschreitet. Den Begrenzungen xO, x1 ... x8 sind Korrekturwerte , K1 ... K8 zugeordnet, von denen die Korrekturwerte Eo und K8 in dem hier gewählten Beispiel Null sind. Die Korrekturwerte sind in einem Festwertspeicher gespeichert. Im folgenden wird die Korrektur eines Wertes x* des Eingangssignals beschrieben, der zwischen den Begrenzungen x2 und x3 liegt. Der korrigierte Wert y* des Ausgangssignals ergibt sich durch Addition des nichtkorrigierten Wertes x* und des zugehörigen Korrekturwertes K2+K*.The range of the input signal x from 0 ... 100% is the same in eight divided into large sections, the boundaries of which are each denoted by xO, x1 ... x8 are. The non-linear characteristic 2 is in each case between two adjacent limits replaced by straight lines. The number of sections is so large that that the maximum deviation between the straight line and the curved curve is the does not exceed the specified error limit. The limits xO, x1 ... x8 are Correction values, K1 ... K8, of which the correction values Eo and K8 in are zero in the example chosen here. The correction values are in a read-only memory saved. The following describes the correction of a value x * of the input signal described, which lies between the limits x2 and x3. The corrected value y * of the output signal results from adding the uncorrected value x * and the associated correction value K2 + K *.

Der Korrekturwert besteht aus einem festen Korrekturwert E2, der für alle Werte des Eingangssignals zwischen x2 und x3 gleich groß ist, und einem veränderlichen Korrekturwert #K*, der sich nach dem Strahlensatlz aus den Korrekturwerten E2 und K3 für die Begrenzungen x2 bzw. x3 und derr Wert x* des Eingangssignals nach der folgenden Beziehung ergibt: Der korrigierte Wert y* des Ausgangssignals ergibt sich für den Wert x* somit zu Die allgemeine Form dieser Beziehung, in der die Indizes der Begrenzungen und der zugehörigen Korrekturwerte durch den Buchstaben i ersetzt sind, lautet: Da alle Abschnitte gleich groß gewählt sind, kann die Differenz Xi+1-Xi durch die Breite a eines Abschnittes ersetzt werden, und Xi kann durch das Produkt i-a ersetzt werden.The correction value consists of a fixed correction value E2, which is the same for all values of the input signal between x2 and x3, and a variable correction value # K *, which is made up of the correction values E2 and K3 for the limits x2 and x3 and the value x * of the input signal results from the following relationship: The corrected value y * of the output signal results for the value x * as follows The general form of this relationship, in which the indices of the limits and the corresponding correction values are replaced by the letter i, is: Since all sections are chosen to be the same size, the difference Xi + 1-Xi can be replaced by the width a of a section, and Xi can be replaced by the product ia.

Damit ergibt sich: Aus dem digitalen Eingangs signal x läßt sich der Index i besonders einfach ermitteln, wenn der Bereich 0 ... 100 % in 2n Abschnitte unterteilt wird, wobei n eine positive ganze Zahl ist. In diesem Fall ergibt sich der Index i aus den n höchstwertigsten Bits des Eingangssignals x.This results in: The index i can be determined particularly easily from the digital input signal x if the range 0 ... 100% is divided into 2n sections, where n is a positive whole number. In this case, the index i results from the n most significant bits of the input signal x.

Die Figur 2 zeit eine Schaltungsanordnung 3, bei der n = 3 gllewählt ist. Dies entspricht einer Aufteilung des Wertebereichs des digitalen Eingangssignals x in acht Abschnitte wie in der Figur 1. In der Figur 2 ist für den Wertebereich von 0 ... 100 % des digitalen Eingangssignals x ein Umfang von zehn Bit- entsprechend 210 = 1024 Schritte -gewählt. Den zehn Bit des digitalen Eingangssignals x entsprechen die zehn Leitungen DOx bis D9x, die mit einer Speicheranordnung 4 ir Eingang der Schaltungsanordnung 3 Verbunden sind. Die Breite a eines Abschnittes ergibt sich damit zu a = 2(10-3) = 27 = 128 Schritte. Die drei höchstwertigsten Bits des Eingangssignals x sind den Adreßeingängen eines Festwertspeichers 5 zugeführt. Einer Verknüpfungsschaltung 6 sind das digitale Eingangssignal x irnd der den Adreßsignal i zugeordnete Korrekturwert Ei sowie der den nächst höheren Adreßsignal i+1 zugeordnete Korrekturwert Ki+1 zugeführt. Die Verknüpfungsschaltung 6 bildet aus den ihr zugeführten Werten das digitale Ausgangssignal y nach der oben angegebenen Beziehung Das Ausgangssignal y ist danach einer weiteren-Speicheranordnung 7 zugeführt. Mit der Speicheranordnung 7 sind zehn Leitungen DOy bis D9y verbunden, die den zehn Bit des digitalen Ausgangssignals y entsprechen.FIG. 2 shows a circuit arrangement 3 in which n = 3 is selected. This corresponds to a division of the range of values of the digital input signal x into eight sections as in FIG. 1. In FIG. 2, a range of ten bits - corresponding to 210 = 1024 steps - chosen. The ten lines DOx to D9x, which are connected to a memory arrangement 4 at the input of the circuit arrangement 3, correspond to the ten bits of the digital input signal x. The width a of a section is thus a = 2 (10-3) = 27 = 128 steps. The three most significant bits of the input signal x are fed to the address inputs of a read-only memory 5. A logic circuit 6 is supplied with the digital input signal x and the correction value Ei assigned to the address signal i and the correction value Ki + 1 assigned to the next higher address signal i + 1. The logic circuit 6 forms the digital output signal y from the values supplied to it according to the relationship given above The output signal y is then fed to a further memory arrangement 7. Ten lines DOy to D9y, which correspond to the ten bits of the digital output signal y, are connected to the memory arrangement 7.

In der' Festwertspeicher brauchen somit bei einer Aufteilung des Wertbereiches des Eingangssignals x in 210 Schritte und einer Unterteilung in acht Abschnitte nur 23+1 = 9 Korrekturwerte abgespeichert zu werden.In the 'read-only memory therefore need when dividing the value range of the input signal x in 210 steps and a division into eight sections only 23 + 1 = 9 correction values to be saved.

Selbst, wenn die Unterteilung auf 16 Abschnitte verfeinert wird - entsprechend n=4 - , müssen nur 24+1 = 17 Korrekturwerte gespeichert werden. Da der Korrekturwert für das 0 % - und für das 100 Signal stets Null ist, kann auf die Speicherung dieser beiden Werte ggf. verzichtet werden.Even if the subdivision is refined to 16 sections - corresponding to n = 4 -, only 24 + 1 = 17 correction values have to be saved. There the correction value for the 0% and for the 100 signal is always zero, can be the storage of these two values may be dispensed with.

In dem anhand der Figuren 1 und ? beschriebenen Ausfwhrungsbeispiel der Erfindung wird eine lineare Kennlinie (Kurve 1) in eine nichtlineare Kennlinie (Kurve 2) überführt. In entsprechender Weise läßt sich nach dem erfindungsgemäßen Verfahren auch eine nichtlineare Kennlinie in eine lineare Kennlinie überführen.In which based on Figures 1 and? described exemplary embodiment According to the invention, a linear characteristic curve (curve 1) becomes a non-linear characteristic curve (Curve 2) transferred. In a corresponding manner, according to the invention Method also convert a non-linear characteristic into a linear characteristic.

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Claims (4)

"Verfahren zur digitalen Korrektur des Zusammenhanges zwischen einem digitalen Eingangssignal und einem digitalen Ausgangssignal sowie Schaltungsanordnung zur Durchführung dieses Verfahrens" Patentansprüche: 1. Verfahren zur digitalen Korrektur des Zusammenhanges zwischen einem digitalen Eingangssignal und einem digitalen Ausgangssiganl, insbesondere zur Linearisierung nichtlinearer Kennlinien von Menwertgebern, bei dem das digitale Eingangssigr.al mit einem digitalen Korrekturwert zu dem digitalen Ausgangssignal verknüpft wird, dadurch gekennzeichnet, - daß der Wertelbereich des digitalen Eingangssignals (x) in gleich große Abschnitte unterteilt wird, - daß die digitalen Korrekturwerte (Ki) für die Begrenzungen (xi) der Abschnitte in einem Festwertspeicher gespeichert werden und - daß die Korrekturwerte für diejenigen Werte des digitalen Eingangssignals, die zwischen zwei Begrenzungen liegen, durch lineare Interpolation zwischen den Korrekturwerten der benachbarten Begrenzungen er-ittelt werden. "Process for the digital correction of the relationship between a digital input signal and a digital output signal and circuit arrangement to carry out this method "claims: 1. Method for digital Correction of the relationship between a digital input signal and a digital one Output signal, especially for the linearization of non-linear characteristics of quantity sensors, in which the digital input signal with a digital correction value to the digital Output signal is linked, characterized in that - that the Range of values of the digital input signal (x) divided into equal sections - that the digital correction values (Ki) for the boundaries (xi) of the sections are stored in a read-only memory and - that the correction values for those Values of the digital input signal that lie between two limits linear interpolation between the correction values of the neighboring limits to be determined. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Anzahl der Abschnitte, in die der WerXbereich des digitalen Eingangssignals (x) unterteilt wird, gleich e ist, wobei n eine positive ganze Zahl ist.2. The method according to claim 1, characterized in that the number the sections into which the WerX range of the digital input signal (x) is divided is equal to e, where n is a positive integer. 3. Schaltungsanordnung zur Durchführung des Verfahrens nach Anspruch 2, dadurch gekennzeichnet, - daß die n hochstwertigsten Bits ts (D7x, x, I D9x) des digitalen Eingangssignals (x) dem Festwertspeicher (5) als Adreßsignal (i) zugeführt sind, - daß der dem Adreßsignal (i) zugeordnete Korrekturwert (Ki) sowie der der nächst höheren Adreßsignal (i+1) zugeordnete Korrekturwert (K@@@) zusammen mit dem gitalen Eingangssignal (x) einer Verknüpfungsschaltung (6) zugeführt sind, daß die Verlüpfunsschaltung (6) zu den digitalen Eingangssignal (x) den den Adreßsignal (i) zugeordneten Korrekturwert (Ki+1) sowie einen weiteren Korrekturwert (#K) addiert @ daß die Ver1üpfungsschaltung (6) zur Bildung des weiteren en Korrekturwertes (K) die Differenz zwischen dem der dreßsignal (i) zugeordneten Korrekturwert (Ei) und dem dem nächst höheren Adreßsignal (i+1) zugeordneten Korrekturwert (Ki+1) mit dem auf die Breite (a) eines.3. Circuit arrangement for performing the method according to claim 2, characterized in - that the n most significant bits ts (D7x, x, I D9x) of the digital input signal (x) is fed to the read-only memory (5) as an address signal (i) - That the correction value (Ki) assigned to the address signal (i) and that of the Correction value (K @@@) assigned to the next higher address signal (i + 1) together with the digital input signal (x) are fed to a logic circuit (6) that the Link circuit (6) to the digital input signal (x) to the address signal (i) assigned correction value (Ki + 1) and a further correction value (#K) are added @ that the connection circuit (6) for the formation of the further correction value (K) the difference between the correction value (Ei) and the correction value (Ki + 1) assigned to the next higher address signal (i + 1) with the to the width (a) of a. schnittes bezogenen Abstand des digitalen Eingangssignals (x) von der unteren Begrenzung (xj) des betreffenden Abschnittes multipliziert. average distance of the digital input signal (x) of the lower limit (xj) of the section concerned. 4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, - daß im Eingang und im ausgang der Schaltungsanordnung (6) Speicheranordnungen (4,7) für das gitale Eingangssignal (x) und das digitale Aus gangssignal (y) angeordnet sind.4. Circuit arrangement according to claim 3, characterized in that - that in the input and output of the circuit arrangement (6) memory arrangements (4,7) arranged for the digital input signal (x) and the digital output signal (y) are.
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