DE3125017A1

DE3125017A1 - Method for signalling during the transmission of digital information items between digital devices

Info

Publication number: DE3125017A1
Application number: DE19813125017
Authority: DE
Inventors: Josef Dipl.-Ing. 8000 München Zemanek
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-06-25
Filing date: 1981-06-25
Publication date: 1983-01-05

Abstract

This method uses a code in which, in accordance with the coding rule, the bits of at least one binary value are possibly reproduced by different voltage values, for example a so-called AMI code or HDB3 code. The signalling information items are characterised by the fact that the method departs from the said coding rule in a defined manner.

Description

Verfahren zur Signalisierung im Zuge der ÜbertragungProcedure for signaling in the course of transmission

digitaler Informationen zwischen digital arbeitenden Einrichtungen.digital information between digitally operating facilities.

Die Erfindung betrifft ein Verfahren zur Signalisierung im Zuge der Ubertragung digitaler Informationen zwischen digital arbeitenden Einrichtungen unter Verwendung eines Codes, bei dem entsprechend der Kodierungsregel die Bits mindestens des einen Binärwerts ggf. durch unterschiedliche Spannungswerte wiedergegeben werden.The invention relates to a method for signaling in the course of Transfer of digital information between digitally operating facilities under Use of a code in which, according to the coding rule, the bits are at least of the one binary value can possibly be represented by different voltage values.

Bei der Ubertragung digitaler Informationen finden die genannten Codes in erster Linie aus übertragungstechnischen Gründen Verwendung, weil sie eine Gleichstromfreiheit gewährleisten. Die zu übertragenden digitalen Informationen, die sendeseitig normalerweise als Binärsignale vorliegen, werden daher vor der Übertragung umkodiert, beispielsweise in der Art, daß aufeinanderfolgende Bits des Binärwerts 1 abwechselnd durch positive und negative Spannungsimpulse und die Bits des Binärwerts Null durch die Spannung Null wiedergegeben werden (AMI-Code-; Alternate Mark Inversion). Durch diese Umkodierung kommt eine zusätzliche Redundanz zustande, die gemäß einem vorgeschlagenen Verfahren dazu ausgenutzt wird, die Übertragung von digitalen Informationen, die in einem solchen Code kodiert sind, auf ordnungsgemäusen Betrieb zu überwachen, in dem empfangsseitig die Einhaltung der entsprechenden Kodierungsregel überprüft wird.The codes mentioned are used when digital information is transmitted Primarily used for transmission reasons, because they are no direct current guarantee. The digital information to be transmitted, which is normally the transmission side present as binary signals, are therefore recoded before transmission, for example in such a way that successive bits of the binary value 1 alternate with positive and negative voltage pulses and the bits of the binary value zero through the voltage Zero can be reproduced (AMI code; Alternate Mark Inversion). Through this recoding an additional redundancy comes about according to a proposed method for this purpose is used the transmission of digital information in a such code are coded to monitor for proper operation in the receiving end compliance with the corresponding coding rule is checked.

Die Erfindung hat sich nun die Aufgabe gestellt, im Zusammenhang mit einer Informationsübertragung unter den eingangs genannten Voraussetzungen eine Signalisierung durchzuführen, die sich mit besonders geringem zusätzlichen Aufwand realisieren läßt.The invention has now set itself the task in connection with an information transfer among the conditions mentioned at the beginning to carry out a signaling that deals with particularly little additional Realize effort.

Erfindungsgemäß wird diese Aufgabe gelöst, indem die Signalisierinformationen dadurch gebildet werden daß in definierter Weise von der genannten Kodierungsregei abgewichen wird.According to the invention, this object is achieved in that the signaling information are formed by the aforementioned coding rule in a defined manner is deviated.

Sofern bei der Kodierung der schon genannte AMI-Code zur Anwendung kommt, besteht die Abweichung darin, daß die Signalisierinformationen durch die Aufeinanderfolge von n vorzugsweise n=2 Spannungswerten gleicher Polarität dargestellt werden.Provided that the AMI code already mentioned is used for coding comes, the difference is that the signaling information through the A sequence of n, preferably n = 2 voltage values of the same polarity, is shown will.

Gemäß einer weiteren Ausgestaltung der Erfindung wird eine Schaltungsanordnung angegeben, die einer Durchführung des erfindungsgemäßen Verfahrens bei Zugrundelegung des AMI-Codes dient.According to a further embodiment of the invention, a circuit arrangement indicated that an implementation of the method according to the invention is based on of the AMI code.

Noch eine weitere Ausgestaltung der Erfindung betrifft eine Schaltungsanordnung, mit deren Hilfe es möglich ist, die Signalisierung an ein bestimmtes Ereignis zu binden, beispielsweise dann einsetzen zu lassen, wenn die Schaltungsanordnung gerade Spannungsimpulse der einen Polarität liefert, oder aber dann, wenn bestimmte Zeitpunkte, beispielsweise ein Pulsrahmen-bzw. Überpulsrahmenanfang vorliegen.Yet another embodiment of the invention relates to a circuit arrangement with the help of which it is possible to assign the signaling to a specific event bind, for example to be used when the circuit arrangement is straight Voltage impulses of one polarity, or, if certain points in time, for example a pulse frame or. The start of the overpulse frame is present.

Nachstehend wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher erläutert.The invention is explained below with the aid of exemplary embodiments Referring to the drawing explained in more detail.

In der Zeichnung zeigen: Fig. 1 eine Schaltungsanordnung zur Erzeugung von Signalisierinformationen in Durchführung des erfindungsgemäßen Verfahrens, Fig. 2 ein zugehöriges Impulsdiagramm, Fig. 3 eine die Schaltungsanordnung gemäß Fig. 1 ergänzende Schaltungsanordnung für den Fall, daß die Signalisierung von einem bestimmten Ereignis abhängig gemacht werden soll, Fig. 4 ein zur Schaltungsanordnung gemäß Fig. 3 gehöriges Impulsdiagrmm.The drawing shows: FIG. 1 a circuit arrangement for generation of signaling information in carrying out the method according to the invention, Fig. 2 shows an associated pulse diagram, FIG. 3 shows the circuit arrangement according to FIG. 1 supplementary circuit arrangement in the event that the signaling of a a specific event is to be made dependent, FIG. 4 shows a circuit arrangement according to FIG. 3 associated pulse diagram.

Bestandteil der Schaltungsanordnung gemäß Fig. 1 ist eine Schaltung zum Umkodieren binärkodierter Informationen in gemäß dem AMI-Code dargestellte Informationen. Diese Schaltungsanordnung besteht aus einer bistabilen Kippstufe K1, die im dargestellten Fall eine JK-Kippstufe ist, deren beide Informationseingänge miteinander verbunden sind und die von einem Taktsignal b beaufschlagt wird. Ferner gehören dazu die UND-Glieder G1 und G2, derem einen Eingang die umzukodierenden binärkodierten Informationen c zugeführt werden und deren anderer. Eingang an jeweils einen anderen der Ausgänge Q und Q der Kippstufe K1 angeschlossen ist. Weiterer Bestandteil der genannten Schaltung zum Umkodieren binärkodierter Informationen sind zwei Sendestufen, die Sendestufe Sp, deren Eingang mit dem Ausgang des UND-Gliedes G1 verbunden ist und die Sendestufe Sn, deren Eingang an den Eingang des UND-Gliedes G2 angeschlossen ist. Die Sendestufe Sp ist so geartet, daß sie auf Grund einer Ansteuerung durch Bits des Binärwerts 1 der binärkodierten Informationen einen positiven Spannungsimpuls abgibt, wogegen die Sendestufe Sn bei einer derartigen Ansteuerung einen negativen Spannungsimpuls liefert. Beide Sendestufen geben den Spannungswert Null ab, wenn 0-Bits an ihren Eingang gelangen. Die Ausgänge der beiden Sendestufen sind im vorliegenden Fall an den Eingang eines Lertragers Ü angeschlossen, dessen Ausgänge beispielsweise an einer TeIlnehmeranschlußleitung liegen, wenn es sich bei der Informationsübertragungsmit der die erfindungsgemäße 31- gnalisierung im Zusammenhang steht, um eine Übertragung von digitalen Informationen zwischen digitaler Vermittlungsstelle und digitaler Teilnehmerstation handelt.Part of the circuit arrangement according to FIG. 1 is a circuit for recoding binary-coded information into information represented according to the AMI code. This circuit arrangement consists of a bistable multivibrator K1, which is shown in Case is a JK flip-flop whose two information inputs are connected to one another and which is acted upon by a clock signal b. This also includes the AND elements G1 and G2, one input of which is the binary coded information to be recoded c and their others. Input to a different one of the outputs Q and Q of the flip-flop K1 is connected. Another part of the circuit mentioned There are two transmission stages for recoding binary-coded information, the transmission stage Sp, the input of which is connected to the output of the AND element G1 and the transmission stage Sn, the input of which is connected to the input of the AND gate G2. The broadcast level Sp is of such a nature that it is controlled by bits of the binary value 1 of the binary-coded information emits a positive voltage pulse, whereas the transmission stage Sn a negative voltage pulse with such a control supplies. Both transmission stages emit the voltage value zero if 0 bits are on their Entrance. The outputs of the two transmission stages are in the present case connected to the input of a carrier Ü whose outputs, for example on a subscriber line, if the information transfer involves of the 31- reporting is related, a transfer of digital information between digital switching centers and digital subscriber station.

Die nachfolgend beschriebenen Bestandteile der Schaltungsanordnung Fig. 1, die in noch zu erläuternder Art und Weise mit den bisher beschriebenen Schaltungsteilen zusammenarbeiten, stehen mit der erfindungsgemäßen Signalisierung direkt im Zusammenhang. Es handelt sich hierbei zunächst um einen Zähler Z, der sich normalerweise in seinem Zählerstand n-1 hält, wozu das bei Erreichen dieses Zählerstandes an seinem Ausgang abgegebene Signal des Binärwerts Null an den einen Eingang des UND-Gliedes G3 zurückgeführt wird, dem außerdem noch die genannten binären Informationen sowie das genannte Taktsignal zugeführt werden und dessen Ausgangssignale die Zählsignale sind. Einem Rücksetzeingang R des Zählers Z wird im Falle einer Signalisierung ein Signalisierungsbefehl zugeführt, der auch an einen Inverter G6 gelangt.The components of the circuit arrangement described below Fig. 1, in a manner to be explained with the circuit parts described so far work together are directly related to the signaling according to the invention. This is initially a counter Z, which is normally in his Holds counter reading n-1, including when this counter reading is reached at its output output signal of the binary value zero fed back to one input of the AND gate G3 is, which also still the mentioned binary information and the mentioned clock signal are supplied and whose output signals are the counting signals. A reset input R of the counter Z is supplied with a signaling command in the event of signaling, which also reaches an inverter G6.

Das Ausgangs signal des Inverters G6 wird durch ein NEND-Glied G4 mit dem Ausgangssignal des Zählers Z verknüpft.The output signal of the inverter G6 is through a NEND gate G4 linked to the output signal of the counter Z.

Der Ausgang dieses NAND-Gliedes ist mit dem einen Eingang eines weiteren UND-Gliedes G5 verbunden, an dessen anderen Eingang die binär kodierten Informationen gelangen.The output of this NAND gate is with one input of another AND gate G5 connected, at the other input of the binary coded information reach.

Der Ausgang des des UND-Gliedes G5 ist mit den erwähnten miteinander verbundenen Informationseingängen des JK-Flip-Flop K1 verbunden.The output of the AND gate G5 is with the mentioned with each other connected information inputs of the JK flip-flop K1.

Nachstehend wird unter Bezugnahme auf die Fig. 2 die Betriebsweise der Schaltungsanordnung gemäß Fig. 1 näher erläutert.Referring to FIG. 2, the operation will now be described the circuit arrangement according to FIG. 1 explained in more detail.

Die Zeilen a bis j der Fig. 2 geben die zeitlichen Verläufe der elektrischen Zustände von Signalen an, die an einzelnen Eingängen und Ausgängen der Schaltungsteile der Schaltungsanordnung gemäß Fig. 1 auftreten. Dementscre- chend sind auch in Fig. 1 die jeweils zutreffenden Bezeichnungen a bis j eingetragen.Lines a to j of FIG. 2 give the time courses of the electrical States of signals at the individual inputs and outputs of the circuit parts the circuit arrangement according to FIG. 1 occur. Denial screen ching The appropriate designations a to j are also entered in FIG. 1.

Die Zeile a der Fig. 2 gibt eine Numerierung der Taktperioden der in Zeile b dargestellten Taktimpulse an, mit denen die Schaltungsanordnung gem. Fig. 1 beaufschlagt wird. Diese Numerierung ist an sich willkürlich und soll lediglich die Orientierung im Zeitdiagramm erleichtem.Line a of FIG. 2 gives a numbering of the clock periods clock pulses shown in line b, with which the circuit arrangement according to. Fig. 1 is applied. This numbering is arbitrary in itself and is only intended facilitate orientation in the time diagram.

Die Zeile c der Fig. 2 zeigt den Verlauf von als Beispiel angenommenen binärkodierten Informationen, die hier im NRZ-Code dargestellt sind, d.h. daß ein Potentialwechsel der die Informationen darstellenden Spannung nur dann auftritt, wenn auch ein Binärwertwechsel vorliegt. Es wird nun zunächst angenommen, daß der Zähler Z einen Zählerstand n-1 erreicht hat, in dem er sich, wie angegeben, selbst hält und dabei über seinen Ausgang ein Signal des Binärwerts Null abgibt. Das bedeutet, daß das NAND-Glied G4 an seinem Ausgang den Binärwert 1 liefert, mit der Folge, daß das UND-Glied G5 freigegeben ist.Line c of FIG. 2 shows the course of assumed as an example binary-coded information, which is represented here in the NRZ code, i.e. that a The potential change of the voltage representing the information only occurs if there is also a binary value change. It is now initially assumed that the Counter Z has reached a count n-1 in which, as indicated, it is itself holds and emits a signal of the binary value zero via its output. That means, that the NAND gate G4 supplies the binary value 1 at its output, with the result that the AND gate G5 is enabled.

1-Bits der binärkodierten Informationen, die am anderen Eingang dieses UND-Gliedes G5 anliegen, können daher an die Informationseingänge des JK-Flip-Flop K1 gelangen. Das hat zur Folge, daß bei aufeinanderfolgenden 1-Bits der binärkodierten Informationen das Flip-Flop K1 mit jedem Taktimpuls in die jeweils andere Kipplage umgeschaltet wird, mit der weiteren Folge, daß abwechselnd bei den UND-Gliedern G1 und G2 die Verknüpfungsbedingung erfüllt ist und damit abwechselnd an die Sendestufen Sp und Sn der Binärwert 1 gelangt.1-bits of the binary-coded information that is present at the other input of this AND gate G5 are present, can therefore be connected to the information inputs of the JK flip-flop K1 arrive. The consequence of this is that the binary-coded Information the flip-flop K1 with each clock pulse in the respective other tilt position is switched, with the further consequence that the AND gates alternate G1 and G2 the link condition is met and thus alternately to the transmission stages Sp and Sn get the binary value 1.

Die geschilderten Verhältnisse treffen bei dem in der Fig. 2 angenommenen Verhaltnissen für die Taktperioden O und 1 zu; riährend dieser beiden Taktperioden treten im Binärsignal zwei 1-Bits auf, siehe Zeile c, so daß während dieser Zeitspannen an den Eingängen der Flip-Flop K1 ebenfalls der Binärwert 1 liegt, siehe Zeile Î, und damit der Ausgang Q des Flip-Flop K1 am Ende der Taktperiode 0 einen Zustandwechsel erfährt,siehe Zeile g.The described relationships apply to what is assumed in FIG. 2 Ratios for the clock periods O and 1 to; ri during these two clock periods two 1-bits appear in the binary signal, see line c, so that while the binary value 1 is also present at the inputs of the flip-flop K1 during these periods of time, see line Î, and thus the output Q of the flip-flop K1 at the end of the clock period 0 experiences a change of state, see line g.

Während der Taktperiode 0 ist die Verknüpfungsbedingung des UND-Gliedes G1 erfüllt, siehe Zeile h, während der Taktperiode 1 die Verknüpfungsbedingungen des UND-Gliedes G2, siehe Zeile i, so daß aufgrund der beiden genannten aufeinande-folgenden 1-Bits der binären Information nacheinander ein positiver Impuls und ein negativer Impuls auf die Teilnahmeranschlußleitung gegeben werden, siehe Zeile j. Bei der geschilderten Kodierung ist also die AMI-Regel eingehalten wo-den.During the clock period 0 is the link condition of the AND element G1 fulfills, see line h, the linkage conditions during clock period 1 of the AND gate G2, see line i, so that due to the two mentioned one after the other 1-bits of the binary information one after the other a positive pulse and a negative one Impulse can be given to the subscriber line, see line j. In the The AMI rule is therefore adhered to in the coding described.

Wie die Zeile d zeigt, liegt während der Taktperioden 3 und 4 ein Signalisierungsbefehl an, der zu einer Rückstellung des Zählers Z führt, verbunden mit einem Potentialwechsel an dessen Ausgang, siehe Zeile e.As line d shows, there is a clock period 3 and 4 Signaling command, which leads to a reset of the counter Z, connected with a potential change at its output, see line e.

Solange der Signalisierungsbefehl andauert, ändert sich trotz dieses Potentialswechsels am Zählerausgang der Binärwert des usgangssignals des NAND-Gliedes G4 nicht, so daß weiterhin über das UND-Glied G5 1-Bits an die Eingänge des Flip-Flop-K1 gelangen können, siehe die Zeilen c und f für die Taktperiode 4.As long as the signaling command lasts, it changes in spite of this Potential change at the counter output is the binary value of the output signal of the NAND element G4 not, so that 1 bits continue to be sent to the inputs of the flip-flop K1 can reach, see lines c and f for clock period 4.

Der genannte Potentialwechsel am Ausgang des Zählers Z führt zu einer Freigabe des UND-Gliedes G3. Ausgangssignale dieses UND-Gliedes, die als Zählsignale an den Eingang E des Zählers Z gelangen, können den Zähler jedoch erst dann weiterschalten, wenn der Signaiisierbefehl und damit das Rückstellsignal beendet ist.The aforementioned potential change at the output of the counter Z leads to a Release of the AND element G3. Output signals of this AND element, which are used as counting signals reach input E of counter Z, but can only switch the counter further when the signaling command and thus the reset signal has ended.

Solange nach Beendigung des Signalisierbefehls der Zähler Z noch nicht seine Zählerstellung n-1 erreicht hat, und damit das NAND-Glied G4 ein Ausgangssignal des Binärwerts 0 liefert, ist das UND-Glied G5 gesperrt mit der Folge, daß 1-Bits des binär kodierten Signals die Kippstufe K1 nicht beeinflussen können. Das bedeutet, daß nunmehr in Abweichung von den bei der AMI-Kodierung angestrebten Verhältnissen nacheinander auftretende 1-Bits des binär kodierten Signals Spannungsimpulse gleicher Polarität zu Folge haben. Dies trifft in der Taktperiode 6 und 7 zu, vgl. die Zeilen c und j.As long as the counter Z has not yet completed the signaling command its counter position has reached n-1, and thus the NAND gate G4 has an output signal of the binary value 0, the AND element G5 is blocked with the The result is that 1-bits of the binary-coded signal do not affect the flip-flop K1 can. This means that it now differs from what is striven for in the AMI coding Ratios of successively occurring 1-bits of the binary-coded signal voltage pulses have the same polarity. This applies to clock periods 6 and 7, cf. lines c and j.

Wenn am Ende der Taktperiode 6 eine abfallende Flanke des Takts mit einem 1-Bit der binär kodierten Informationen zusammenfällt, vgl. Zeilen b und c, wird der Zähler Z weiter geschaltet und erreicht, da beim vorliegenden Ausführungsbeispiel n=2 sein soll, auch gleich den Zählerstand, in dem er ein Ausgangssignal des Binärwerts O abgibt und sich wieder selbst hält, siehe Zeile e.If at the end of the clock period 6 a falling edge of the clock with a 1-bit of the binary coded information coincides, see lines b and c, the counter Z is switched on and reached, since in the present embodiment n = 2 should also be the same as the count in which it is an output signal of the binary value O gives up and holds itself again, see line e.

Da das in der Taktperiode 7 auftretende 1:mit des Binärsignals schon wieder die Kippstufe K1 beeinflußen kann, hat das während der Taktperiode 9 auftretende 1-Bit des Binärsignals wieder die der AMI-Regel entsprechende Folge, es führt nämlich zu einem Spannungsimpuls entgegengesetzter, hier positiver Polarität. Dasselbe gilt für die aufeinanderfolgenden während der Taktperioden 12 und 13 auftretenden 1-Bits.Since the 1: occurring in the clock period 7 with the binary signal already can influence the flip-flop K1 again, this has occurred during the clock period 9 1-bit of the binary signal again corresponds to the sequence corresponding to the AMI rule, namely it leads to a voltage pulse of opposite polarity, here positive polarity. The same is true for the successive 1-bits occurring during clock periods 12 and 13.

Wie die Zeile d zeigt, tritt während der Taktperiode 12 erneut ein Signalisierungsbefehl auf, der entsprechende Vorgänge auslöst und zur Folge hat, daß die in der Taktperiode 13 und 15 aufeinanderfolgenden 1-Bits aufeinander folgende Impulse gleicher Polarität, hier positiver Polarität,zur Folge haben, vgl. Zeile j.As line d shows, re-occurs during clock period 12 Signaling command that triggers and results in the corresponding processes, that the 1-bits following one another in the clock period 13 and 15 follow one another Result in pulses of the same polarity, here positive polarity, see line j.

Empfangsseitig werden die auf der Teilnehsleranschlu3-leitung übertragene Signale daraufhin überwacht, ob die Kodierungsvorschrift des AMI-Code eingehalten wird, wobei eine festgestellte Abweichung der beschriebenen Art als Signalisierungsinformation ausgewertet wird. Abweichend vom dargestellten Beispiel kann der Zähler Z auch so ausgelegt sein, daß er einen weiteren markanten Zählerstand n> 2 aufweist, in welchem Fall mehr als 2 Spannungsimpulse gleicher Polarität auf der Teilnehmeranschlußleitung übertragen werden, so daß die Möglichkeit besteht, unterschiedliche Zustände zu signalisieren.At the receiving end, the messages transmitted on the subscriber connection line are transmitted Signals then monitored whether the coding rule of the AMI code was adhered to will, where a detected deviation of the type described is evaluated as signaling information. Deviating from the example shown the counter Z can also be designed so that it has a further distinctive counter reading n> 2, in which case more than 2 voltage pulses of the same polarity are transmitted on the subscriber line so that there is the possibility of to signal different states.

Wie schon angedeutet, kann die der Signalisierung dienende Anderung der Kodierungsvorschrift an ein bestimmtes Ereignis gebunden werden. Dieses Ereignis kann beispielsweise eine bestimmte Kippstellung der Kippstufe K1 sein, in welchem Falle im Zuge der Signalisierung immer nur Spannungsimpulse einer bestimmten gleichen Polarität gesendet werden. Das genannte Ereignis kann aber auch ein bestimmter Zeitpunkt, z.B. der Beginn der Pulsrahmen-bzw. Überrahmenperiode sein. Im letzgenannten Fall ist es möglich, empfangsseitig durch gezielte Suche nach Signalisierinformationen durch Störungen verursachten Abweichungen von der Kodierungsregel zu erkennen.As already indicated, the change used for signaling of the coding rule can be linked to a specific event. This event can for example be a certain tilt position of tilt stage K1, in which Fall in the course of signaling only voltage pulses of a certain same Polarity are sent. The event mentioned can also be a specific point in time, e.g. the beginning of the pulse frame or Be superframe period. In the latter case it is possible to search for signaling information on the receiving end Detect deviations from the coding rule caused by faults.

Anhand der Fig. 3 wird ein Beispiel für eine Zusatzschaltung zur Schaltungsanordnung gemäß Fig. 1 beschrieben, die eine derartige Bindung der Signalisierung bewirkt.3 is an example of an additional circuit for the circuit arrangement described in accordance with FIG. 1, which causes such a binding of the signaling.

Diese Schaltungsanordnung umfaßt zwei taktgesteuerte JK-Flip-Flops K2 und K2 auf. Das Flip-Flop K2 wird von einem Signalisierungsvorbereitungssignal d' in der Weise beaufschlagt, daß es dem J-Eingang in Originalform und dem K-Eingang in invertierter Form zugeführt wird.This circuit arrangement comprises two clock-controlled JK flip-flops K2 and K2 on. The flip-flop K2 is activated by a signaling preparation signal d 'is applied in such a way that it is the original J input and the K input is supplied in inverted form.

Ferner ist ein UND-Glied 12 vorgesehen, das das Ausgangssignal am Q-Ausgang des Flip-Flop K2 mit dem genannten Signalisiervorbereitungssignal d' verknüpft. Das Ausgangs signal dieses UND-Gliedes wird einerseits an den J-Eingang des Flip-Flop K3, andererseits an einen Inverter G13 geführt. Das Ausgangssignal dieses Inverters wird durch das UND-Glied G14 mit einem Eingangssignal 1 verknüpft. Das Ausgangssignal des UND-Gliedes G14 gelangt an den K-Eingang des Flip-Flop K3. Das Ausgangssignal des Flip-Flop K3 an dessen Q-Ausgang stellt dann den Signalisierungsbefehl dar, der in der Schaltungsanordnung gemäß Fig. 1 an den Rückstelleingang R des Zählers gemäß Fig. 1 an den Rückstelleingang R des Zählers Z bzw. an den Inverter G6 gelangt.Furthermore, an AND gate 12 is provided, which the output signal on The Q output of the flip-flop K2 is linked to the aforementioned signaling preparation signal d '. The output signal of this AND element is on the one hand to the J input of the flip-flop K3, on the other hand to an inverter G13. The output signal this inverter is linked to an input signal 1 by the AND element G14. The output signal of the AND element G14 reaches the K input of the flip-flop K3. The output signal of the flip-flop K3 at its Q output then provides the signaling command represents, which in the circuit arrangement according to FIG. 1 to the reset input R of the counter 1 reaches the reset input R of the counter Z or the inverter G6.

Nachstehend wird die Funktionsweise der Schaltungsanordnung gemäß Fig. 3 unter weiterer Bezugnahme auf die Fig. 4 näher erläutert: Ein Auslösesignal 1, das zur Abgabe eines Ausgangssignals- durch das UND-Glied G14 somit zu einem Signal am K-Eingang des Flip-Flop K3 führt, hat zunächst keine Auswirkungen, da sich das Flip-Flop K3 schon in der Kipplage befindet, in die es ein Eingangssignal am K-Eingang hätte bringen können und in dem das Signal am Q-Ausgang den Binärwert 0 aufweist.The mode of operation of the circuit arrangement according to FIG Fig. 3 explained in more detail with further reference to Fig. 4: A trigger signal 1, the output signal through the AND gate G14 thus to a Signal at the K input of the flip-flop K3 initially has no effect, since the flip-flop K3 is already in the tilted position in which it is an input signal at the K input and in which the signal at the Q output has the binary value Has 0.

Wenn nun ein Signalisieraufforderungssignal d', auftritt, entsteht im Zusammenwirken mit dem Takt b am Ausgang des UND-Gliedes G12 ein Impuls von der Länge einer Taktperiode. Solange dieser Impuls andauert, kann das Auslösesignal sich nicht auf den K-Eingang des Flip-Flop K3 auswirken, da wegen der Invertierung des genannten Impulses am Ausgang des UND-Gliedes G12 durch den Inverter G13 die Verknüpfungsbedingung des UND-Gliedes G14 nicht erfüllt ist. Bei Auftreten der nächsten abfallenden Flanke des Taktes b wird daher das Flip-Flop K3 umgeschaltet und an seinen Q-Ausgang tritt ein Signal des Binärwerts 1 auf. Nach Beendigung des vom UND-Glied G12 gelieferten Impulses fällt einerseits das Signal vom Binärwert 1 am J-Eingang des Flip-Flop K3 weg, andererseits kann sich nunmehr wieder das Auslösesignal 1 über das UND-Glied G14 auf den K-Eingang auswirken, mit der Folge, daß erneut eine wanderung des Kippzustandes und damit ein Übergang des Ausgangssignals am Q-Ausgang auf den Binärwert 0 erfolgt. Der Q-Ausgang des Flip-Flop K3 hat damit einen Signalisierbefehl d von der Länge einer Taktperiode geliefert, der wie angegeben, der Schaltungsanordnung gemäß Fig. 1 zugeführt wird und dort die schon beschriebenen Auswirkungen hat.If now a signaling request signal d 'occurs, arises in cooperation with the clock b at the output of the AND gate G12 a pulse from the Length of a clock period. As long as this pulse lasts, the trigger signal do not affect the K input of the flip-flop K3, because of the inversion of the said pulse at the output of the AND gate G12 through the inverter G13 The link condition of the AND element G14 is not fulfilled. When the next one occurs falling edge of the clock b, the flip-flop K3 is switched over and on a signal of binary value 1 occurs at its Q output. After the end of the AND gate G12 delivered pulse, on the one hand, the signal of the binary value 1 occurs J input of the flip-flop K3 away, on the other hand, the trigger signal 1 affect the K input via the AND gate G14, with the result that another migration of the breakdown state and thus a transition of the output signal at the Q output takes place on the binary value 0. The Q output of the flip-flop K3 thus has a signaling command d supplied by the length of one clock period, as indicated, the circuit arrangement is supplied according to FIG. 1 and there has the effects already described.

4 Patentansprüche 4 Figuren4 claims 4 figures

Claims

Claims.

Ö Method for signaling in the course of the transmission of digital Information between digitally operating facilities using a Codes in which, according to the coding rule, the bits of at least one binary value possibly represented by different voltage values, d u r c h g e k e n n n n e i c h n e t that the signaling information is formed by that the coding rule mentioned is deviated from in a defined manner.

2. The method of claim 1 using a code accordingly Bits of the 1-binary value alternately through pulses of positive and negative voltage and bits of the 0 binary value are represented by the voltage 0 (code), d a d u r c h g e.k e n n z e i c h n e t that the signaling information through the Sequence of n, preferably n = 2 voltage values of the same polarity shown will.

3. Circuit arrangement for performing the method according to claim 2, g e k e n n n z e i c h n e t d u r c h a circuit for recoding binary coded Information in information presented in accordance with the AMI code, which comes from a bistable Flip-flop (K1), which as long as signaling does not take place, through the 1-bits the binary-coded information is switched over, furthermore from two AND gates (G1, G2), each connected to a different output of the trigger stage (K1) and link the relevant output signals with the binary-coded information, as well as two connected to the output of a different one of the UMD elements (G1, G2) Transmission stages (Sp, Sn) exist, of which due a control one (Sp) positive voltage pulse and the other (Sn) negative voltage pulse with 1 bits Voltage pulses and both the voltage value due to a control by 0 bits 0, and by a counter (Z), which is normally in its counter reading n-1 holds, in which it supplies an output signal that the switching through of the binary encoded information to the inputs of the flip-flop (K1) caused, and if it is reset to its initial counter status by a signaling command (d) has been, which supplies an output signal to regain the count n-1, the switching through of the binary coded information to the bistable multivibrator (K1) cannot cause.

4. Circuit arrangement according to claim 3, d a d u r c h g e k e n n shows that it has a second and a third clock-controlled flip-flop (K2, K3), of which the second (K2) from a signaling preparation signal (d ') is applied and together with a third AND element (G12), which is the output signal one of the flip-flop output bits is linked to this signaling preparation signal, a signal preparation pulse (k) from the signal preparation signal derived from the length of a clock period, and of which the second (K3) this signaling preparation pulse and the output of a fourth AND gate (G14) which is the negated value of the Signaling preparation pulse (k) linked to a trigger signal (1) than Receives input variables supplied and the signaling command at one of its outputs (Q) (d) delivers.