DE3123023A1 - Method and semiconductor wafer for determining the local distribution of substrate contact resistance in a semiconductor wafer and use of the semiconductor wafer for measurement purposes - Google Patents
Method and semiconductor wafer for determining the local distribution of substrate contact resistance in a semiconductor wafer and use of the semiconductor wafer for measurement purposesInfo
- Publication number
- DE3123023A1 DE3123023A1 DE19813123023 DE3123023A DE3123023A1 DE 3123023 A1 DE3123023 A1 DE 3123023A1 DE 19813123023 DE19813123023 DE 19813123023 DE 3123023 A DE3123023 A DE 3123023A DE 3123023 A1 DE3123023 A1 DE 3123023A1
- Authority
- DE
- Germany
- Prior art keywords
- semiconductor wafer
- metallization
- conductor
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
- G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/2851—Testing of integrated circuits [IC]
- G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
Abstract
Description
Verfahren und Halbleiterscheibe zur Bestimmung der ört-Method and semiconductor wafer for determining the local
lichen Verteilung des Substratübergangswiderstandes einer Halbleiterscheibe und Verwendung der Halbleiterscheibe zu Meßzwecken Die Erfindung betrifft ein Verfahren und eine Halbleiterscheibe zur Bestimmung der örtlichen Verteilung des bei auf mindestens einer Seite mit einer Metallisierung versehenen Halbleiterscheiben zwischen Halbleiterscheibe und Metallisierung auftretenden Substratübergangswiderstandes.union distribution of the substrate contact resistance of a semiconductor wafer and use of the semiconductor wafer for measuring purposes. The invention relates to a method and a semiconductor wafer for determining the local distribution of the at least one side provided with a metallization semiconductor wafers between semiconductor wafers and metallization occurring substrate contact resistance.
Halbleiterbauelemente wie Einzelhalbleiter und integrierte Schaltkreise werden in der Regel aus Haibleiterscheiben hergestellt, deren eine Seite (Rückseite) mit einer durchgehenden Metallisierung versehen ist (Substratmetallisierung) und deren andere Seite entsprechend der gewünschten Funktion Dotierungsprozessen unterworfen wird. Die Metallisierung der Rückseite kann durch Aufdampfen, Legieren oder Kleben mittels eines elektrisch leitenden Klebers erfolgen. Als Metall wird unabhängig von verwendeten Halbleitermaterial, das beispielsweise Silizium, Germanium oder eine III-V - Verbindung sein kann, in der Regel Aluminium oder Gold verwendet, es können jedoch auch andere Metalle aufgebracht werden.Semiconductor components such as single semiconductors and integrated circuits are usually made of semiconductor wafers, one side (back) of which is provided with a continuous metallization (substrate metallization) and the other side of which is subjected to doping processes in accordance with the desired function will. The rear side can be metallized by vapor deposition, alloying or gluing done by means of an electrically conductive adhesive. As a metal becomes independent of semiconductor material used, such as silicon, germanium or It can be a III-V compound, usually aluminum or gold used there however, other metals can also be applied.
Von erheblicher Bedeutung ist ein guter Kontakt dieser Metallisierung zur Halbleiterscheibe und damit ein geringer Übergangswiderstand zwischen Halbleiterscheibe und Metallisierung (Substratübergangswiderstand). Dieser Übergangswiderstand soll auch in seiner örtlichen Verteilung möglichst gering und gleichmäßig sein, da es bei örtlich unterschiedlichem Übergangswiderstand beispielsweise bei als Speichern verwendeten integrierten Schaltkreisen zu Ausfällen einzelner Speicherzellen kommen kann.Good contact with this metallization is of considerable importance to the semiconductor wafer and thus a low contact resistance between the semiconductor wafer and metallization (substrate contact resistance). This transition resistance should also be as small and uniform as possible in its local distribution, since it at local different contact resistance, for example in the case of integrated circuits used as memories, individual failures Memory cells can come.
Eine Messung der örtlichen Verteilung des Substratübergangswiderstandes war bisher nicht möglich. Von der metallisierten Rückseite selbst war nur der Schichtwiderstand zu messen, nicht aber der Übergangswiderstand zur Halbleiterscheibe. Es ist zwar möglich, den Durchlaßwiderstand von großflächigen, auf der Oberseite der Halbleiterscheibe angeordneten Diffusionsdioden, die z.B. im Layout des zu erzeugenden Schaltkreises vorhanden sind, zu messen. Dies ergibt jedoch nur eine Art Summen-Substratwiderstand. Über die örtliche Verteilung des übergangswiderstandes und damit auch über die wirksame Kontaktfläche und über die Qualität des Metallaufbringungsprozesses (z.B. die Legierqualität in der Montage) ist keine Aussage zu gewinnen.A measurement of the local distribution of the substrate contact resistance was previously not possible. From the metallized back itself there was only the sheet resistance to measure, but not the contact resistance to the semiconductor wafer. It is true possible to reduce the forward resistance of large-area, on the top of the semiconductor wafer arranged diffusion diodes, e.g. in the layout of the circuit to be generated are available to measure. However, this only results in a kind of sum substrate resistance. About the local distribution of the contact resistance and thus also about the effective Contact area and the quality of the metal application process (e.g. the alloy quality during assembly) no statement can be made.
Aufgabe der vorliegenden Erfindung ist es, hier Abhilfe zu schaffen und ein Verfahren vorzusehen, das die Bestimmung der örtlichen Verteilung des Substratwiderstandes über die gesamte Fläche einer Halbleiterscheibe bzw. eines Halbleiterchips ermöglicht.The object of the present invention is to provide a remedy here and to provide a method which enables the determination of the local distribution of the substrate resistance Allows over the entire area of a semiconductor wafer or a semiconductor chip.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die zu messenden Halbleiterscheiben an der der Metallisierung gegenüberliegenden Seite mit mehreren flächenmäßig begrenzten Testdotierungsstrukturen die jeweils von einer Spannungsleiterbahn und einer von der Spannungsleiterbahn räumlich getrennten Stromleiterbahn kontaktiert werden, versehen werden und daß bei Stromfluß zwischen Stromleiterbahn und Metallisierung bezüglich jeder Testdotierungsstruktur die zwischen Spannungsleiterbahn und Metallisierung anliegende Spannung und der zwischen Stromleiterbahn und Metallisierung fließende Strom bestimmt werden. Auf diese Weise gelingt es den Übergangswiderstand im wesentlichen punktweise zu messen. Durch die Verwendung getrennter Spannungs- und Stromleiterbahnen wird eine Beeinflussung der Messung durch den Kontaktwiderstand dieser Leiterbahn verhindert. Das erfindungsgemäße Verfahren kann mit Testchips sowohl zur Ermittlung eines optimalen Metallisierungsverfahrens als auch zur stichprobenartigen Kontrolle in einer laufenden Halbleiterbauelementefertigung eingesetzt werden.According to the invention, this object is achieved in that the Semiconductor wafers on the side opposite the metallization with several Area-limited test doping structures, each of which is supported by a voltage conductor track and contacted a current conductor path spatially separated from the voltage conductor path are provided and that when current flows between the conductor track and the metallization with regard to each test doping structure, that between voltage conductor track and metallization adjacent Voltage and the current flowing between the conductor track and the metallization are determined will. In this way, the transition resistance is achieved essentially point by point to eat. By using separate voltage and current conductors, the measurement is prevented from being influenced by the contact resistance of this conductor track. The method according to the invention can be used with test chips both to determine an optimal Metallization process as well as for random checks in an ongoing process Semiconductor components production are used.
Eine Halbleiterscheibe zur Durchführung des erfindungsgemäßen Verfahrens wird vorteilhafterweise so ausgeführt, daß die Halbleiterscheibe an ihrer, der mit der Metallisierung versehenen Seite gegenüberliegenden Seite mit mehreren dotierten Bereichen als Testdotierungsstrukturen versehen ist und daß jeder dotierte Bereich mit einer Spannungsleiterbahn und einer von der Spannungsleiterbahn räumlich getrennten Stromleiterbahn kontaktiert ist.A semiconductor wafer for carrying out the method according to the invention is advantageously carried out so that the semiconductor wafer on its, the with the side provided with the metallization opposite side doped with several Areas is provided as test doping structures and that each doped area with a voltage conductor track and one that is spatially separated from the voltage conductor track Conductor is contacted.
Um für die Stromleiterbahn und die Spannungsleiterbahn gleiche Potentialverhältnisse zu schaffen, ist vorteilhafterweise die Stromleiterbahn so angeordnet, daß sie die Spannungsleiterbahn mindestens teilweise umgibt.In order to have the same potential relationships for the current conductor and the voltage conductor To create, the conductor track is advantageously arranged so that they Voltage conductor at least partially surrounds.
Es liegt im Rahmen der Erfindung, daß die Stromleiterbahn und die Spannungsleiterbahn räumlich getrennte dotierte Schichten eines dotierten Bereiches kontaktieren oder daß die Stromleiterbahn und die Spannungsleiterbahn eine räumlich zusammenhängende dotierte Schicht eines dotierten Bereiches kontaktieren.It is within the scope of the invention that the conductor track and the Voltage conductor spatially separated doped layers of a doped area contact or that the current conductor and the voltage conductor a spatially contact cohesive doped layer of a doped region.
Zum Anlegen von Meßspitzen ist es von Vorteil, daß die Stromleiterbahn und die Spannungsleiterbahn jeweils mit kontaktierbaren Kontaktflächen verbunden sind.To apply measuring tips, it is advantageous that the conductor track and the voltage conductor track is each connected to contact areas that can be contacted are.
Zur Minimierung des im Halbleitersubstrat auftretenden Widerstandes ist es von Vorteil, die dotierten Bereiche mit einer, der Grunddotierung der Halbleiterscheibe im Leitfähigkeitstyp entsprechenden Dotierung zu versehen.To minimize the resistance occurring in the semiconductor substrate it is advantageous to use one of the basic doping of the semiconductor wafer to provide doping corresponding to the conductivity type.
Entsprechende Halbleiterscheiben können vorteilhaft zur Bestimmung der örtlichen Verteilung des bei auf mindestens einer Seite mit einer Metallisierung versehenen Halbleiterscheibe zwischen Halbleiterscheibe und Metallisierung auftretenden Substratübergangswiderstandes verwendet werden.Corresponding semiconductor wafers can advantageously be used for the determination the local distribution of the with on at least one side with a metallization provided semiconductor wafer occurring between the semiconductor wafer and metallization Substrate contact resistance can be used.
Die Erfindung wird im folgenden an Hand der Figuren näher erläutert. Die Fig. 1 zeigt eine auf der Oberseite einer Halbleiterscheibe angeordnete erfindungsgemäße Dotierungsstruktur mit zugehörigen Kontaktflächen, während die Fig. 2 einen Schnitt durch die Dotierungsstruktur der Fig. 1 längs der Linie II-II zeigt.The invention is explained in more detail below with reference to the figures. 1 shows an inventive arrangement arranged on the top of a semiconductor wafer Doping structure with associated contact areas, while FIG. 2 shows a section through the doping structure of Fig. 1 along the line II-II.
Die in der Fig. 1 als Ausführungsbeispiel dargestellte Dotierungsstruktur 1 weist in der dargestellten Form eine quadratische, beispielsweise mittels Diffusion erzeugte dotierte Schicht 2 (strichpunktierte Linie) auf. Der zusammenhängende dotierte Bereich 2 ist in seiner Mitte von einer ebenfalls quadratischen Metallelektrode 3, die z.B.The doping structure shown in FIG. 1 as an exemplary embodiment 1 has a square shape in the form shown, for example by means of diffusion generated doped layer 2 (dash-dotted line). The contiguous endowed Area 2 is in the middle of an equally square metal electrode 3, e.g.
aus Aluminium hergestellt sein kann, bedeckt und im gestrichelt gezeichneten, ebenfalls quadratischen Bereich 4 kontaktiert. Der als Spannungsleitbahn dienende Bereich 4 ist über eine dünne Verbindungsleiterbahn 5 mit einer als Spannungsanschluß dienenden Kontaktfläche 6, die z.B.can be made of aluminum, covered and shown in dashed lines, also contacted square area 4. The one serving as a tension channel Area 4 is via a thin connecting conductor 5 with one as a voltage connection serving contact surface 6, e.g.
mittels Meßspitzen kontaktierbar ist, verbunden.is contactable by means of measuring tips connected.
Die Metallfläche 3 wird von einer weiteren Metallfläche 7, die von der Fläche 4 und der Leiterbahn 5 räumlich getrennt ist, mit Ausnahme des Bereichs der Verbindungslei- terbahn 5 umgeben. Die Metallfläche 7 entspricht in ihrer äußeren Abmessung in etwa der Fläche des dotierten Bereiches 2 und kontaktiert den Bereich 2 im gestrichelt dargestellten Bereich 8. Der der Stromleiterbahn entsprechende Bereich 8 ist über eine weitere Verbindungsleiterbahn 9 mit einer als Stromanschluß dienenden Kontaktfläche 10 verbunden. Die Leiterbahnen 5, 9, die Kontaktflächen 6 und 10 und die Metallflächen 3 und 7 können aus dem gleichen Metall, z.B. Aluminium, im gleichen Verfahrensschritt hergestellt werden. Die ganze Anordnung kann bis auf die mit den Linien 11 und 12 angedeuteten Fenster mit einer Passivierungsschicht bedeckt werden.The metal surface 3 is of a further metal surface 7, which is of the surface 4 and the conductor track 5 is spatially separated, with the exception of the area the connecting line terbahn 5 surrounded. The metal surface 7 corresponds in their outer dimensions approximately the area of the doped region 2 and contacted the area 2 in the area 8 shown in dashed lines. The one corresponding to the conductor track Area 8 is via a further connecting conductor 9 with one as a power connection serving contact surface 10 connected. The conductor tracks 5, 9, the contact areas 6 and 10 and the metal surfaces 3 and 7 can be made of the same metal, e.g. aluminum, can be produced in the same process step. The whole arrangement can be up to the windows indicated by lines 11 and 12 with a passivation layer to be covered.
Der in der Fig. 2 gezeigte Schnitt längs der Linie II-II der Fig. 1 verdeutlicht die gezeigte erfindungsgemäße Dotierungsstruktur 1. Die Halbleiterscheibe 13 ist an ihrer Unterseite mit einer Metallisierung 14 versehen. Der dotierte Bereich 2 ist an der, der Metallisierung 14 gegenüberliegenden Oberfläche der Halbleiterscheibe 13 angeordnet. Der dotierte Bereich 2 ist in der Mitte von der Spannungsleiterbahn 4 und in seinem äußeren Bereich von der Stromleiterbahn 8 kontaktiert. Zur Bedeckung der Halbleiterscheibe 13 und zur Trennung der Leiterbahnen 4 und 8 sind isolierende Schichten 15, die beispielsweise bei Verwendung von Silizium als Halbleitermaterial aus Siliziumoxid bestehen, vorgesehen.The section shown in FIG. 2 along the line II-II of FIG. 1 illustrates the doping structure 1 according to the invention shown. The semiconductor wafer 13 is provided with a metallization 14 on its underside. The doped area 2 is on the surface of the semiconductor wafer opposite the metallization 14 13 arranged. The doped area 2 is in the middle of the voltage conductor track 4 and contacted in its outer area by the conductor track 8. To cover the semiconductor wafer 13 and for separating the conductor tracks 4 and 8 are insulating Layers 15, for example when using silicon as semiconductor material consist of silicon oxide, provided.
Der Bereich 2 wird in der der Dotierung des Materials der Halbleiterscheibe 13 entsprechenden Leitfähigkeit dotiert, d.h. bei n-dotiertem Grundmaterial weist der dotierte Bereich 2 eine n+-Dotierung,bei p-dotiertem Grund; material eine p+-Dotierung auf. Der dotierte Bereich 2 ist also niederohmiger als das Substrat der Scheibe 13.The area 2 is in the doping of the material of the semiconductor wafer 13 doped corresponding conductivity, i.e. with n-doped base material the doped region 2 an n + -doping, with p-doped base; material a p + doping on. The doped area 2 is therefore lower in resistance than the substrate of the disk 13th
Die der Fig. 1 entsprechenden Strukturen werden z.B. rasterförmig auf der Oberfläche der Halbleiterscheibe 13 ange- ordnet. Zur Messung der örtlichen Verteilung des Übergangswiderstandes zwischen Halbleiterscheibe 13 und Metallisierung 14 werden die einzelnen Dotierungsstrukturen 1 bzw. ihre Kontaktflächen 6 und 10 beispielsweise nacheinander mit Meßspitzen kontaktiert. Die Metallisierung 14 ist beispielsweise drahtkontaktiert. Wird über eine Stromleiterbahn 8 ein zur Metallisierung 14 fließender Strom, beispielsweise ein konstanter Strom, eingeprägt, so kann über die Spannungsleiterbahn 4 das anliegende Potential hochohmig gemessen werden, so daß durch diese Trennung der Strom- und Spannungsleiterbahnen der Kontaktwiderstand der Kontaktierungen auf der Oberfläche der Halbleiterscheibe 13 aus der Messung eleminiert wird.The structures corresponding to Fig. 1 become, for example, grid-shaped on the surface of the semiconductor wafer 13 arranges. For measurement the local distribution of the contact resistance between semiconductor wafer 13 and metallization 14 are the individual doping structures 1 or their contact surfaces 6 and 10 contacted, for example, one after the other with measuring tips. The metallization 14 is, for example, wire-contacted. Is a conductor 8 a to Metallization 14 flowing current, for example a constant current, impressed, in this way, the applied potential can be measured with high resistance via the voltage conductor 4 so that this separation of the current and voltage conductors reduces the contact resistance of the contacts on the surface of the semiconductor wafer 13 from the measurement is eliminated.
Durch Bestimmung des zwischen Leiterbahn 8 und Metallfläche 14 fließenden Stromes und der zwischen Leiterbahn 4 und der Metallfläche 14 anliegenden Spannung ist der Übergangswiderstand im Bereich einer Dotierungsstruktur 1 ohne weiteres ermittelbar, da innerhalb der Halbleiterscheibe 13 bzw. des dotierten Bereiches 2 im wesentlichen keine örtlichen Widerstandsschwankungen auftreten.By determining the amount flowing between conductor track 8 and metal surface 14 Current and the voltage applied between conductor track 4 and metal surface 14 is the contact resistance in the area of a doping structure 1 easily can be determined because it is within the semiconductor wafer 13 or the doped region 2 essentially no local resistance fluctuations occur.
Der dotierte Bereich 2 kann entweder so ausgeführt werden, daß die Stromleiterbahn 8 und die Spannungsleiterbahn 4 eine räumlich zusammenhängende dotierte Schicht kontaktieren. Es ist aber auch möglich, den dotierten Bereich 2 -wie in der Fig. 2 durch die gestrichelten Linien 17 angedeutet- in zwei Bereiche 18 und 19 zu unterteilen, so daß die Stromleiterbahn 8 und die Spannungsleiterbahn 4 räumlich getrennte Schichten 18 und 19 kontaktieren. Insbesondere im Fall getrennter dotierter Schichten 2 ist zum Erhalt eines gleichen Potentials der Leiterbahn 8 und 4 eine die Spannungsleiterbahn 4 beispielsweise ringförmig umgebende Anordnung der Stromleiterbahn 8 von Vorteil.The doped region 2 can either be designed so that the Current conductor 8 and the voltage conductor 4 a spatially contiguous doped Contact shift. But it is also possible to use the doped area 2 as in 2 indicated by the dashed lines 17 - in two areas 18 and 19 to subdivide, so that the current conductor 8 and the voltage conductor 4 spatially contact separate layers 18 and 19. Especially in the case of separately doped Layers 2 is one for obtaining an equal potential of the conductor tracks 8 and 4 the voltage conductor 4, for example, a ring-shaped arrangement of the current conductor 8 beneficial.
Die Breite 20 einer Dotierungsstruktur 1 kann vorteilhaft im Bereich zwischen 10/um und 1 mm -z.B. 20/um breit- gewählt werden. Der Meßstrom kann im Bereich zwischen 1 und 100 1um A gewählt werden, bei sehr kleinen Substrat- und übergangswiderständen sind auch größere Meßströme möglich.The width 20 of a doping structure 1 can advantageously be in the range between 10 / µm and 1 mm - e.g. 20 / um wide can be chosen. The measuring current can be in Range between 1 and 100 1um A can be selected for very small substrate and contact resistances, larger measuring currents are also possible.
Die Dotierungstiefe des dotierten Bereiches 2 ist unproblematisch und kann z.B. in der Größenordnung 1'um liegen.The doping depth of the doped region 2 is not a problem and can, for example, be of the order of 1 µm.
Vorteilhafterweise wird die Dotierung des Bereiches 2 so stark gewählt, daß zu den Leiterbahnen 4 und 8 ein ohmscher Kontakt besteht. Die Anzahl der Dotierungsstrukturen 2 auf der Oberfläche der Halbleiterscheibe 13 kann entsprechend der gewünschten Auflösung für die örtliche Verteilung des Übergangswiderstandes gewählt werden.Advantageously, the doping of the area 2 is chosen so strongly that that there is an ohmic contact to the conductor tracks 4 and 8. The number of doping structures 2 on the surface of the semiconductor wafer 13 can be according to the desired Resolution for the local distribution of the contact resistance can be selected.
2 Figuren 8 Patentansprüche2 Figures 8 claims
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813123023 DE3123023A1 (en) | 1981-06-10 | 1981-06-10 | Method and semiconductor wafer for determining the local distribution of substrate contact resistance in a semiconductor wafer and use of the semiconductor wafer for measurement purposes |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19813123023 DE3123023A1 (en) | 1981-06-10 | 1981-06-10 | Method and semiconductor wafer for determining the local distribution of substrate contact resistance in a semiconductor wafer and use of the semiconductor wafer for measurement purposes |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE3123023A1 true DE3123023A1 (en) | 1982-12-30 |
Family
ID=6134364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE19813123023 Withdrawn DE3123023A1 (en) | 1981-06-10 | 1981-06-10 | Method and semiconductor wafer for determining the local distribution of substrate contact resistance in a semiconductor wafer and use of the semiconductor wafer for measurement purposes |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE3123023A1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0120746A1 (en) * | 1983-02-28 | 1984-10-03 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Lead-wire bond attempt detection |
| FR2617979A1 (en) * | 1987-07-10 | 1989-01-13 | Thomson Semiconducteurs | DEVICE FOR DETECTING THE BREAKDOWN OF AN INTEGRATED CIRCUIT |
| EP0844658A2 (en) * | 1996-10-16 | 1998-05-27 | Oki Electric Industry Co., Ltd. | Integrated circuit, method of fabrication and evaluation of the same |
-
1981
- 1981-06-10 DE DE19813123023 patent/DE3123023A1/en not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0120746A1 (en) * | 1983-02-28 | 1984-10-03 | FAIRCHILD CAMERA & INSTRUMENT CORPORATION | Lead-wire bond attempt detection |
| FR2617979A1 (en) * | 1987-07-10 | 1989-01-13 | Thomson Semiconducteurs | DEVICE FOR DETECTING THE BREAKDOWN OF AN INTEGRATED CIRCUIT |
| EP0300864A2 (en) * | 1987-07-10 | 1989-01-25 | STMicroelectronics S.A. | Apparatus for the detection of integrated-circuit de-passivation |
| EP0300864A3 (en) * | 1987-07-10 | 1989-03-01 | Sgs-Thomson Microelectronics S.A. | Apparatus for the detection of integrated-circuit de-passivation |
| US4868489A (en) * | 1987-07-10 | 1989-09-19 | Sgs-Thomson Microelectronics, S.A. | Device to detect the depassivation of an integrated circuit |
| EP0844658A2 (en) * | 1996-10-16 | 1998-05-27 | Oki Electric Industry Co., Ltd. | Integrated circuit, method of fabrication and evaluation of the same |
| EP0844658A3 (en) * | 1996-10-16 | 1999-01-07 | Oki Electric Industry Co., Ltd. | Integrated circuit, method of fabrication and evaluation of the same |
| US5994716A (en) * | 1996-10-16 | 1999-11-30 | Oki Electric Industry, Co. Ltd. | Integrated circuit and fabricating method and evaluating method of integrated circuit |
| US6251696B1 (en) | 1996-10-16 | 2001-06-26 | Oki Electric Industry, Co. Ltd. | Method of forming integrated circuit with evaluation contacts electrically connected by forming via holes through the chip, and bonding the chip with a substrate |
| US6423559B2 (en) | 1996-10-16 | 2002-07-23 | Oki Electric Industry Co. | Integrated circuit and fabricating method and evaluating method of integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2125456C3 (en) | Method for determining the sheet resistance or a variable associated therewith, in particular in the production of a semiconductor arrangement, using this method and measuring device for carrying out this method | |
| DE2953771C1 (en) | Gas detector | |
| DE1965546C3 (en) | Semiconductor component | |
| DE10238265B4 (en) | Semiconductor component and method for its production | |
| DE4444584B4 (en) | Semiconductor wafer for performing a burn-in test | |
| DE102006041575A1 (en) | Semiconductor device | |
| DE10239281A1 (en) | Membrane type gas sensor and method of manufacturing the same | |
| DE2733071A1 (en) | ARRANGEMENT WITH SEVERAL THERMOCOUPLES CONNECTED IN A SERIES | |
| DE1639173C3 (en) | Temperature-compensated Zener diode arrangement | |
| DE2807350C2 (en) | Liquid crystal display device in a package with an integrated circuit | |
| DE1614148B2 (en) | PROCESS FOR PRODUCING AN ELECTRODE FOR SEMICONDUCTOR COMPONENTS | |
| DE19507547C2 (en) | Method of assembling chips | |
| DE2040929A1 (en) | Ohmic contact arrangement for semiconductor devices | |
| DE1946673A1 (en) | Improved aluminum metallization on a monolith | |
| DE3123023A1 (en) | Method and semiconductor wafer for determining the local distribution of substrate contact resistance in a semiconductor wafer and use of the semiconductor wafer for measurement purposes | |
| EP0213409B1 (en) | Structure for the quality testing of a semiconductor substrate | |
| DE3206060A1 (en) | SEMICONDUCTOR ARRANGEMENT | |
| DE102004060369A1 (en) | Semiconductor circuit manufacturing wafer, has connection contacts provided in test structure-area and forming two rows, which run in longitudinal direction and are displaced against each other transverse to longitudinal direction | |
| DE19728171A1 (en) | Semiconductor for evaluation of defects to isolation edge | |
| DE3245178C2 (en) | Symmetrical temperature sensor | |
| DE19613409B4 (en) | Power component arrangement | |
| DE2952318C2 (en) | Integrated circuit arrangement and method for making it | |
| DE4000301C1 (en) | ||
| DE102005043271B4 (en) | Device for measuring the temperature in vertically structured semiconductor devices during operation and combined test structure for detecting the reliability | |
| DE10343083B4 (en) | Transistor semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8101 | Request for examination as to novelty | ||
| 8141 | Disposal/no request for examination |