DE3119448A1

DE3119448A1 - Circuit arrangement for generating a cosinusoidal signal and a sinusoidal signal

Info

Publication number: DE3119448A1
Application number: DE19813119448
Authority: DE
Inventors: Heinrich Dr.-Ing 8000 München Schenk
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1981-05-15
Filing date: 1981-05-15
Publication date: 1982-12-09
Also published as: DE3119448C2

Abstract

A first and respectively a second multiplier (M1 and respectively M2) is supplied with a predetermined but possibly variable increment signal ( PHI 1). A first and respectively second adder (SU1 and respectively SU2) is used to generate a difference signal (Uk+1) and a sum signal (Vk+1) which are supplied to an amplitude regulator (AR). The cosinusoidal signal and respectively sinusoidal signal are in each case supplied via the outputs of the amplitude regulator (AR) to a delay stage (T1 and respectively T2). The output of the first delay stage (T1) is connected to the first adder (SU1) and via the first multiplier (M1) to the second adder (SU2). The output of the second delay stage is connected, on the one hand, to the second adder (SU2) and, on the other hand, to the first adder (SU1) via the second multiplier (M2). <IMAGE>

Description

Schaltungsanordnung zur Erzeugung eines cosinusförmigenCircuit arrangement for generating a cosine-shaped

Signals und eines sinusförmigen Signals Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung anzugeben, die mit digitalen Mitteln ein cosinusförmiges Signal. und sinusförmiges Signal erzeugt, wobei die Frequenz dieser Signale einstellbar und/oder änderbar sein soll.Signal and a sinusoidal signal The invention is based on the object based on specifying a circuit arrangement that uses digital means to produce a cosine-shaped Signal. and sinusoidal signal is generated, the frequency of these signals being adjustable and / or should be changeable.

Die der Erfindung zugrundeliegende Aufgabe wird durch die Merkmale des vorliegenden Anspruches 1 gelöst.The object on which the invention is based is achieved by the features of the present claim 1 solved.

Die Erfindung zeichnet sich durch geringen technischen Aufwand aus, weil sie mit handelsüblichen digitalen Bausteinen realisierbar ist.The invention is characterized by low technical complexity, because it can be implemented with commercially available digital modules.

Falls ein besonders geringer technischer Aufwand zur Realisierung der Erfindung erwünscht ist und es auf die Genauigkeit der erzeugten cosinusförmigen und sinusförmigen Signale nicht in erster Linie ankommt, dann ist es zweckmäßig, die Merkmale im Kennzeichen des Anspruches 3 zu benutzen.If there is a particularly low technical effort for implementation of the invention is desired and it depends on the accuracy of the generated cosine-shaped and sinusoidal signals do not primarily arrive, then it is advisable to to use the features in the characterizing part of claim 3.

Falls die Amplituden der cosinusförmigen und sinusförmigen Signale besonders genau erzeugt werden sollen, ist es zweckmäßig, die Merkmale der Ansprüche 4 und 5 zu benutzen.If the amplitudes of the cosine and sinusoidal signals are to be generated particularly precisely, it is expedient to use the features of the claims 4 and 5 to use.

Besonders bewährt hat sich die Erfindung zur Erzeugung cosinusförmiger und sinusförmiger Signale, wie sie für die Nachregelung der Normalkomponente und der Quadraturkomponente benötigt werden, wobei auf der Empfangsseite eines Datenübertragungssystems eine digitale Trägerphasenregelung vorausgesetzt wird.The invention has proven particularly useful for generating cosine-shaped and sinusoidal signals, such as those used for readjusting the normal component and of the quadrature component are required, with on the receiving side one Data transmission system a digital carrier phase control is required.

Im folgenden werden Ausführungsbeispiele der Erfindung anhand der Figuren 1 bis 6 beschrieben. Es zeigen: FIG 1 eine Schaltungsanordnung zur Erzeugung eins cosinusförmigen und eines sinusförmigen Signales in prinzipieller Darstellung, FIG 2 eine Schaltungsanordnung zur Erzeugung eines cosinusförmigen und sinusförmigen Signals, bei der als Amplitudenregelung binäre Begrenzer verwendet werden, FIG 3 eine Kennlinie der in FIG 2 dargestellten Begrenzer, FIG 4 eine weitere Kennlinie der in FIG 2 dargestellten Begrenzer, FIG 5 ein Ausführungsbeispiel der in FIG 1 schematisch dargestellten Amplitudenregelung, und FIG 6 eine Schaltungsanordnung zur digitalen Trägerphasenregelung im Rahmen einer Nachrichtenübertragung mit Quadraturmodulation.In the following, embodiments of the invention are based on the Figures 1 to 6 described. They show: FIG. 1 a circuit arrangement for generation one cosine-shaped and one sine-shaped signal in a basic representation, 2 shows a circuit arrangement for generating a cosine and a sinusoidal Signal in which binary limiters are used as amplitude control, FIG. 3 a characteristic curve of the limiters shown in FIG. 2, FIG. 4 a further characteristic curve the limiter shown in FIG. 2, FIG. 5 shows an exemplary embodiment of the one shown in FIG amplitude control shown schematically, and FIG. 6 shows a circuit arrangement for digital carrier phase control in the context of a message transmission with quadrature modulation.

Die in FIG 1 dargestellte Schaltungsanordnung umfaßt die Verzögerungsglieder T1, T2, die Multiplizierer Ml, M2, die Summierer SU1, SU2 und die Amplitudenregelung AR. Alle Bauelemente dieser Schaltungsanordnung arbeiten in binärer Weise. Die dargestellten Verbindungen zwischen den einzelnen Bauelementen bestehen je aus mehreren Verbindungsleitungen, über die parallel Binärsignale übertragen werden. Beispielsweise können je acht Verbindungsleitungen vorgesehen sein, so daß die einzelnen übertragenen Signale Binärzahlen mit je acht Bit darstellen.The circuit arrangement shown in FIG. 1 comprises the delay elements T1, T2, the multipliers Ml, M2, the summers SU1, SU2 and the amplitude control AR. All components of this circuit arrangement work in a binary manner. The illustrated Connections between the individual components each consist of several connecting lines, via which binary signals are transmitted in parallel. For example, eight each Connecting lines may be provided so that the individual transmitted signals Represent binary numbers with eight bits each.

Uber den Schaltungspunkt P1 wird ein binäres Inkrementsignal #l zugeführt, welches beispielsweise die Binärzahl 000 000 01 darstellen kann. Die Signale, die an den Eingängen der Multiplizierer Ml und M2 liegen, stellen ebenfalls Zahlen dar und über die Ausgänge dieser Multiplizierer werden Signale abgegeben, welche die Produkte der Binärzahlen signalisieren. Der Summierer SU1 bildet die Differenz der an den Eingängen a und b anliegenden Binärsignale und gibt das Differenzsignal Uk+1 an die Amplitudenregelung AR ab. Der Summierer SU2 bildet die Summe der an den Eingängen c und d anliegenden Signale und gibt das Summensignal Vk+1 an die Amplitudenregelung AR ab. Über die Ausgänge der Amplitudenregelung AR werden Signale Xk+1 bzw. v abgegeben, durch welche das cosinusförmige Signal sind+1 angenähert wird. Außerdem wird das Signal Xk+l der Verzögerungsstufe T1 zugeführt, wogegen das Signal Yk+1 der Verzögerungsstufe T2 zugeführt wird. Durch die Verzögerungen dieser Verzögerungsstufen T1 und T2 werden die aufeinanderfolgenden Signalabschnitte festgelegt, die durch die Indices k bzw. k+l unterschieden werden. Die durch die Verzögerungsstufen T1 und T2 bewirkte Verzögerung muß höchstens gleich der halben Periodendauer der erzeugten cosinusförmigen und sinusförmigen Signale sein. Im allgemeinen wird man die durch die Verzögerungsstufen T1 und T2 bewirkte Verzögerung sehr viel kleiner als die halbe Periodendauer der erzeugten cosinusförmigen bzw. sinusförmigen Signale wählen. Bei einem bevorzugten Ausführungsbeispiel ist die durch die Verzögerungsstufe T1 und T2 bewirkte Verzögerung T gleich dem achthundertsten Teil der Periodendauer der erzeugten cosinusförmigen und sinusförmigen Signale.A binary incremental signal is sent via the circuit point P1 #l which can represent the binary number 000 000 01, for example. the Signals that are at the inputs of the multipliers Ml and M2 are also Numbers represent and signals are emitted via the outputs of these multipliers, which signal the products of the binary numbers. The summer SU1 forms the Difference between the binary signals present at inputs a and b and gives the difference signal Uk + 1 to the amplitude control AR. The summer SU2 forms the sum of the signals present at the inputs c and d and outputs the sum signal Vk + 1 to the Amplitude control AR from. Signals are transmitted via the outputs of the amplitude control AR Xk + 1 or v output, by which the cosine-shaped signal are approximated + 1 will. In addition, the signal Xk + 1 is fed to the delay stage T1, whereas the signal Yk + 1 is fed to the delay stage T2. Because of the delays these delay stages T1 and T2 become the successive signal sections which are distinguished by the indices k and k + l. The through the Delay levels T1 and T2 caused delay must be at most equal to half that Be the period of the generated cosine and sinusoidal signals. In general the delay caused by the delay stages T1 and T2 becomes very large less than half the period of the generated cosine or sinusoidal Select signals. In a preferred embodiment, that is through the delay stage T1 and T2 caused a delay T equal to the eight hundredth part of the period of the generated cosine and sinusoidal signals.

Zur Erläuterung der Wirkungsweise der in FIG 1 dargestellten Schaltungsanordnung kann man davon ausgehen, daß hinsichtlich der Winkel 0 der folgende Zusammenhang gilt.To explain the mode of operation of the circuit arrangement shown in FIG one can assume that with regard to the angle 0 the following relationship is applicable.

1 Die Cosinusfunktionen und die Sinusfunktionen dieser Winkel können durch die folgenden Gleichungen dargestellt werden: cos#k+1 = cos(#k+#1) = cos#k cos#1 - sind sind (2) cos#k+1 = cos(~k+~1) = sin~k cos~k + cosk sin01 (3) Da die Ausdrücke cos~1 angenähert gleich 1 und die Ausdrücke sind angenähert gleich #l gesetzt werden können, ergeben sich die folgenden vereinfachten Ausdrücke: cos~k+1 = cos~k - sin~k #1 ~1 (4) sin#k+1 = sin#k + cos#k . #1 (5) Aus FIG 1 ist direkt ersichtlich, wie die Gleichung (4) realisiert wird. Es wird also angenommen, daß über den Schaltungspunkt P2 das.Signal Xk+l abgegeben wird, das dem Signal cos~k+1 gleicht. Dieses Signal wurde einerseits gebildet aus dem vorher aufgetretenen Signal Xk = cos#k und andererseits aus dem Produkt sin#k # #1 . Ein Signal, das dieses Produkt darstellt, wird über den Ausgang des Multiplizierers M2 an den Summierer SU1 abgegeben, weil an den Eingang dieses Multiplizierers einerseits das Inkrementsignal l und andererseits das Signal Yk = sin~k anliegt. Es wird angenommen, daß am Beginn entweder die Größe Xk oder die Größe v oder beide Größen ungleich Null sind, da sonst die Multiplikationen die Resultate Null ergeben würden.1 The cosine functions and the sine functions of these angles can can be represented by the following equations: cos # k + 1 = cos (# k + # 1) = cos # k cos # 1 - are are (2) cos # k + 1 = cos (~ k + ~ 1) = sin ~ k cos ~ k + cosk sin01 (3) Since the Expressions cos ~ 1 approximately equal to 1 and the expressions are approximately equal to #l can be set, the following simplified expressions result: cos ~ k + 1 = cos ~ k - sin ~ k # 1 ~ 1 (4) sin # k + 1 = sin # k + cos # k. # 1 (5) From FIG 1 is direct it can be seen how equation (4) is realized. So it is assumed that The signal Xk + 1 is emitted via the switching point P2, which corresponds to the signal cos ~ k + 1 equals. On the one hand, this signal was formed from the signal that occurred previously Xk = cos # k and on the other hand from the product sin # k # # 1. A signal that this Product represents, is via the output of the multiplier M2 to the summer SU1 released because on the one hand the incremental signal at the input of this multiplier l and on the other hand the signal Yk = sin ~ k is present. It is assumed that at the beginning either the size Xk or the size v or both sizes are nonzero, there otherwise the multiplications would result in zero.

Der Summierer SU1 bildet die Differenz der an den Eingängen a, b anliegenden Komponenten und erzeugt das Diffe- renzsignal Uk+l. Es darf zunächst angenommen werden, daß in den ersten Schritten sich die Signale Uk+1 und Xk+1 gleichen, so daß tatsächlich das Signal cos~k+1 über den Schaltungspunkt P2 abgegeben wird. Wenn die Amplitudenregelung AR nicht vorhanden wäre, würde sich die Amplitude des Signals cos#k+1 laufend erhöhen. Diese Amplitudenregelung AR verhindert aber eine derartige laufende Erhöhung der Amplituden, so daß die maximalen -Amplituden des Signals cos~k+1 konstant bleiben.The summer SU1 forms the difference between the inputs a, b Components and creates the difference reference signal Uk + l. It may first it can be assumed that the signals Uk + 1 and Xk + 1 are the same in the first steps, so that the signal cos ~ k + 1 is actually output via the node P2. If the amplitude control AR were not present, the amplitude of the Increase signal cos # k + 1 continuously. However, this amplitude control AR prevents one such a continuous increase in the amplitudes, so that the maximum amplitudes of the Signal cos ~ k + 1 remain constant.

Die Gleichung (5) wird in ähnlicher Weise realisiert, wobei zunächst anzunehmen ist, daß das Signal Yk+1 gleich dem Signal sin#k+1 ist. Mit dem Signal v = sin#k wird bereits eine Komponente der Gleichung (5) über den Eingang d dem Summierer SU2 zugeführt. Der Multiplizierer M1 gibt ein Signal ab, das dem Produkt cosXk #l #1 gleicht.Equation (5) is implemented in a similar manner, initially with it is to be assumed that the signal Yk + 1 is equal to the signal sin # k + 1. With the signal v = sin # k is already a component of equation (5) via the input d dem Summing unit SU2 supplied. The multiplier M1 outputs a signal that corresponds to the product cosXk #l # 1 is the same.

Am Ausgang des Summierers SU2 ergibt sich damit das Summensignal Vk+l, das nach einigen Schritten wieder dem Signal Yk+1 gleicht. Auch in diesem Fall verhindert die Amplitudenregelung AR ein fortwährendes Ansteigen der Maximalamplituden des Signals sin~k+1.At the output of the adder SU2 there is thus the sum signal Vk + l, which after a few steps equals the signal Yk + 1 again. Also prevented in this case the amplitude control AR a continuous increase in the maximum amplitudes of the Signal sin ~ k + 1.

FIG 2 zeigt im Gegensatz zur FIG 1 ein spezielles Ausführungsbeispiel der Amplitudenregelung ARl anstelle der in FIG 1 dargestellten Amplitudenregelung AR. Diese in FIG 2 dargestelltenAmplitudenregelung AR1 besteht aus den beiden binären Begrenzern BGl und BG2. Eine denkbare Kennlinie dieser beiden Begrenzer ist in FIG 3 dargestellt, eine weitere denkbare Kennlinie der beiden Begrenzer ist in FIG 4 dargestellt. Die Abszissenrichtungen-beziehen sich auf die eingangs den Begrenzern zugeführten Signale U bzw. V. Die Ordinatenrichtungen beziehen sich auf die von den Begrenzern gegebenen Signale X bzw. Y. Es ist ersichtlich, daß die binären Begrenzer die Binärwerte die eingangs zugeführten Signale solange nicht verändern, bis ein vorgegebener Binärwert W erreicht ist. Beispielsweise kann dieser Binärwert W gleich der Zahl 0111 111 1 sein.In contrast to FIG. 1, FIG. 2 shows a special exemplary embodiment the amplitude control AR1 instead of the amplitude control shown in FIG AR. This amplitude control AR1 shown in FIG. 2 consists of the two binary ones Limiters BGl and BG2. A conceivable characteristic of these two limiters is shown in FIG 3, another conceivable characteristic of the two limiters is shown in FIG shown. The abscissa directions relate to the delimiters at the beginning supplied signals U and V. The ordinate directions relate to that of signals X and Y given to the limiters. It can be seen that the binary limiters the binary values do not change the input signals until a predetermined binary value W is reached. For example, this binary value can be equal to W the number 0111 111 1.

Bis zum Erreichen des Binärwertes W gleichen somit die Eingangssignale den Ausgangssignalen. Wenn die Binärwerte der Eingangssignale U bzw. V gleich oder größer dem Binärwert W sind, dann werden Ausgangssignale X bzw. Y abgegeben, die höchstens gleich dem Binärwert W sind. Auf diese Weise-wird eine dauernde Erhöhung der Maximalamplituden der erzeugten cosinusförmigen und sinusförmigen Signale vermieden.The input signals are thus the same until the binary value W is reached the output signals. If the binary values of the input signals U or V are equal to or are greater than the binary value W, then output signals X and Y are output which are at most equal to the binary value W. In this way-there will be a permanent increase the maximum amplitudes of the generated cosine and sinusoidal signals are avoided.

FIG 5 zeigt die Amplitudenregelung AR2 als weiteres Ausführungsbeispiel der in FIG 1 dargestellten Amplitudenregelung AR. Dieses Ausführungsbeispiel besteht aus den Multiplizierern M3, M4, aus den Quadrierstufen QS1, QS2, aus den Summierern SU3, SU4, aus dem Sollwertgeber SG, aus der Polaritätsstufe PS, aus dem Schalter SW und aus den beiden Generatoren G01 und G10. Das Differenzsignal Uk+1 wird dem Multiplizierer M3 zugeführt und über dessen Ausgang wird ein eventuell korrigiertes Signal Xk+l abgegeben. Das Summensignal Vk+1 wird dem Multiplizierer M4 zugeführt und über dessen Ausgang wird ein eventuell korrigiertes Signal #k+l abgegeben. Zur Korrektur erforderliche Signale werden über den Schalter SW den beiden Multiplizierern M3 und M4 zugeführt. Da die Summe cos2# und sin2# konstant sein muß, muß auch die Quadratsumme der Zahlen konstant sein; welche durch die Signale X und Y dargestellt wird. Mit Hilfe der Quadrierstufen QS1 bzw.FIG. 5 shows the amplitude control AR2 as a further exemplary embodiment the amplitude control AR shown in FIG. This embodiment consists from the multipliers M3, M4, from the squaring stages QS1, QS2, from the adders SU3, SU4, from the setpoint generator SG, from the polarity level PS, from the switch SW and from the two generators G01 and G10. The difference signal Uk + 1 is the Multiplier M3 is supplied and a possibly corrected one is sent via its output Signal Xk + l issued. The sum signal Vk + 1 is fed to the multiplier M4 and a possibly corrected signal # k + l is emitted via its output. To the Signals required for correction are sent to the two multipliers via the switch SW M3 and M4 supplied. Since the sum cos2 # and sin2 # must be constant, the Sum of squares of numbers be constant; which is represented by the signals X and Y will. With the help of the squaring steps QS1 resp.

QS2 werden die Ausdrücke X bzw. Y quadriert, mit Hilfe des Summierers SU3 summiert, so daß sich über dessen Ausgang der Istwert A ergibt, welcher die Quadratsumme X2 k+1 und Y2 zum Ausdruck bringt. Mit Hilfe des Sollwertgek+l bers SG wird der Sollwert B der Quadratsumme erzeugt und dem Summierer SU4 zugeführt. Durch Differenzbildung wird über den Ausgang des Summierers SU4 ein Signal abgegeben, das entweder eine positive Differenz A - B oder eine negative Differenz A - B signalisiert. Mit Hilfe der Polaritätsstufe PS wird einer positiven Differenz der Binärwert 1 zugeordnet und die Schalterstellung 1 des Schalters SW eingestellt. Wenn die Differenz A - B positiv ist, dann bewirkt die Polaritätsstufe PS die Schalterstellung 1 des Schalters SW. Der Generator GOl erzeugt ein Signal, dessen Binärwert geringfügig kleiner als Eins ist. Im Gegensatz erzeugt dazu der Generator G10 ein Signal, das dem Wert 1 gleicht. Wenn somit die Differenz A - B positiv ist, dann wird über den Schalter SW ein Signal abgegeben, welches mit Hilfe von M3, M4 die Binärwerte der Signale Uk+1 und Vk+l geringfügig verringert. Wenn also die Quadratsumme der Funktionen Cosinus und Sinus zu groß sind, dann werden die Binärwerte der Signale Uk+1 und Vk+l verringert. Wenn dagegen die Differenz A - 3 negativ ist, dann werden die Signale Uk+1 und Vk+l ~nicht verändert, weil in diesem Fall die Quadratsumme der Cosinus-und Sinus-Funktionen zu niedrig ist und ohnehin laufend erhöht wird.QS2 the expressions X and Y are squared with the help of the adder SU3 summed up, so that the actual value A results via its output, which the Sum of squares X2 k + 1 and Y2 expresses. With the help of the setpoint adjuster SG, the setpoint B of the sum of squares is generated and fed to the adder SU4. By forming the difference, a signal is emitted via the output of the adder SU4, the either a positive difference A - B or a negative difference A - B signals. With the help of the polarity level PS, a positive difference becomes the binary value 1 assigned and the switch position 1 of the switch SW is set. If the difference A - B is positive, the polarity level PS causes switch position 1 of the Switch SW. The generator GOl generates a signal whose binary value is slightly is less than one. In contrast, the generator G10 generates a signal that equals the value 1. Thus, if the difference A - B is positive, then the Switch SW issued a signal which, with the help of M3, M4, the binary values of the Signals Uk + 1 and Vk + 1 slightly decreased. So if the sum of squares of the functions Cosine and Sin are too large, then the binary values of the signals Uk + 1 and Vk + l decreased. On the other hand, if the difference A-3 is negative, then the signals will be Uk + 1 and Vk + l ~ not changed, because in this case the sum of squares of the cosine and Sin function is too low and is increasing continuously anyway.

Die in der FIG 1 und 2 dargestellten Bauteile können beispielsweise mit Hilfe von Mikroprozessoren realisiert werden.The components shown in Figures 1 and 2 can, for example can be realized with the help of microprocessors.

FIG 6 zeigt eine Schaltungsanordnung zur Übertragung einer Nachricht, mit Hilfe eines modulierten Trägers, wobei die Trägerphase auf der Empfangsseite mit Hilfe der in FIG 1 dargestellten Schaltungsanordnung geregelt wird. Es wird angenommen, daß der Träger auf der Sendeseite im Zuge einer Quadratur-Amplitudenmoiulation moduliert wird.6 shows a circuit arrangement for transmitting a message, with the help of a modulated carrier, the carrier phase on the receiving side is controlled with the aid of the circuit arrangement shown in FIG. It will assumed that the carrier on the transmitting side in the course of a quadrature amplitude simulation is modulated.

Beispielsweise kann es sich um eine differenzielle Phasenmodulation handeln. Dabei gibt die Datenquelle DQ die Daten in Form von Bitgruppen an den Codierer COD ab. Mit Hilfe des Codierers wird jeder Bitgruppe eine Phasendif- ferenz zugeordnet und im Modulator MOD wird ein Träger entsprechend dieser Phasendifferenz moduliert. Der modulierte Träger wird über die Leitung L zur Empfangsseite übertragen. Im Demodulator DEM wird das empfangene Signal demoduliert und es wird die Normalkomponente N und die Quadraturkomponente Q gewonnen. Bei der Übertragung des modulierten Trägers über die Leitung werden phasenmäßige und frequenzmäßige Verschiebungen des gesamten Spektrums vorausgesetzt. Mit Hilfe der Korrekturstufe KOR wird daher eine Korrektur der Normalkomponente N und der Quadraturkomponente Q vorgenommen und die korrigierte Normalkomponente Nl bzw. die korrigierte Quadraturkomponente Q1 wird einerseits dem Vergleicher VGL und andererseits der Entscheidungsstufe ENT zugeführt. Für die Entscheidnngsstufe ENT können die korrigierte Normalkomponente N1 und die korrigierte Quadraturkomponente Q1 als Istwerte angesehen werden, wogegen die abgegebene Normalkomponente N2 bzw. die abgegebene Quadraturkomponente Q2 als Sollwerte angesehen werden können. Der Vergleicher VGL vergleicht die Istwerte der Normalkomponente bzw. Quadraturkomponente mit den entsprechenden Sollwerten und gibt als Regelsignal das bereits mehrfach erwähnte Diskriminatorsignal an andie in FIG 1 dargestellte Schaltungsanordnung ab.For example, it can be a differential phase modulation Act. The data source DQ sends the data to the encoder in the form of bit groups COD from. With the help of the encoder, each bit group is assigned a phase difference reference assigned and a carrier corresponding to this phase difference is assigned in the modulator MOD modulated. The modulated carrier is transmitted over the line L to the receiving end. The received signal is demodulated in the demodulator DEM and it becomes the normal component N and the quadrature component Q obtained. When transmitting the modulated carrier Over the line there are phase and frequency shifts of the whole Spectrum provided. A correction is therefore made with the aid of the correction level KOR the normal component N and the quadrature component Q and the corrected Normal component Nl or the corrected quadrature component Q1 is on the one hand the comparator VGL and, on the other hand, the decision stage ENT. For the Decision level ENT can use the corrected normal component N1 and the corrected Quadrature component Q1 can be viewed as actual values, whereas the normal component output N2 or the output quadrature component Q2 can be viewed as setpoint values. The comparator VGL compares the actual values of the normal component or quadrature component with the corresponding setpoints and already gives this several times as a control signal mentioned discriminator signal to the circuit arrangement shown in FIG away.

Diese Schaltungsanordnung gibt - wie beschrieben - die Signale cos und sind+1 an die Korrekturstufe KOR ab.This circuit arrangement gives - as described - the signals cos and are +1 to the correction level KOR.

Mit Hilfe der Multiplizierer M5, M6, M7, M8 werden in an sich bekannter Weise multiplikative Signale gewonnen und den Summierern SU5, SU6 zugeführt, über denen Ausgänge die korrigierte Normalkomponente N1 bzw. die korrigierte Quadraturkomponente Q1 abgegeben wird.With the help of the multipliers M5, M6, M7, M8 are known per se Way multiplicative signals obtained and fed to the summers SU5, SU6, via which outputs the corrected normal component N1 or the corrected quadrature component Q1 is released.

Im Zusammenhang mit der in FIG 6 dargestellten Schaltungsanordnung hat die Schaltungsanordnung gemäß FIG 1 somit die Aufgabe, in Abhängigkeit von einem sich ändernden Diskriminatorsignal #1 cosinusförmige bzw. sinusför- mige Signale unterschiedlicher Phase und Frequenz zu erzeugen.In connection with the circuit arrangement shown in FIG the circuit arrangement according to FIG 1 thus has the task of depending on one changing discriminator signal # 1 cosine or sinusoidal mige Generate signals of different phase and frequency.

Die Abhängigkeit des Inkrementsignals #l von der Frequenz f der cosinusförmigen bzw. sinusförmigen Signale ist durch die folgende Gleichung gegeben: f = ~1 ~ 1/T 2 Die Verzögerungszeit T wird durch die Verzögerungsglieder T1 und T2 bewirkt.The dependence of the incremental signal #l on the frequency f of the cosine-shaped or sinusoidal signals is given by the following equation: f = ~ 1 ~ 1 / T 2 The delay time T is caused by the delay elements T1 and T2.

Die von der Entscheidungsstufe ENT abgegebenen Signale N2 und Q2 definieren eine spezielle Phase des übertragenen Trägers. In Abhängigkeit von den Phasendifferenzen aufeinanderfolgender Modulationsabschnitte ermittelt der Decodierer DOC die den Phasendifferenzen zugeordneten Bitgruppen. Der Decodierer DEC erfüllt somit die umgekehrte Funktion, wie der auf der Sendeseite vorgesehene Codierer COD. Die empfangsseitig ermittelten Bitgruppen werden der Datensenke zugeleitet.The signals N2 and Q2 emitted by the decision stage ENT define a specific phase of the transferred carrier. Depending on the phase differences of successive modulation sections, the decoder DOC determines the Bit groups assigned to phase differences. The decoder DEC thus fulfills the The opposite of the function of the encoder COD provided on the transmission side. The receiving side The bit groups determined are sent to the data sink.

5 Patentansprüche 6 Figuren5 claims 6 figures

Claims

Circuit arrangement for generating a cosine-shaped Signal (cos ~ k + 1) and a sinusoidal signal (siner, d a d u r c h g e k e n n z e i c h n e t that a binary working first multiplier (M1) and a binary working second multiplier (M2) are provided, which a binary Increment signal (#) is supplied that a binary first summer (sud) is provided, which via its output a binary difference signal (Uk + 1) emits that signals the difference between the signals present at its inputs, that a binary working second adder (SU2) is provided, which over his Output emits a binary sum signal (Vk + l), which is the sum of the at its inputs signals present indicates that the output of the first multiplier (M1) is connected to an input (c) of the second summer (SU2) that the output of the second multiplier (M2) to an input (b) of the first summer (SU1) is connected that an amplitude control (AR) is provided, the inputs connected to outputs of the first summer (SU1) and the second summer (SU2) are and their outputs to a first delay element (T1) or to a second Delay element (T2) are connected that the outputs of the first # delay element (T1) or the second delay element (T2) on the one hand to the first multiplier (M1) or to the second multiplier (M2) and, on the other hand, to another Input (a) of the first summer (sol) or to a further input (d) of the second Summing (SU2) are connected, and that via the outputs of the amplitude control (AR) the generated cosine-shaped signal (cosXk + 1) or the generated sinusoidal Signal (are + 1) is emitted (FIG 1).

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the amplitude control (AR) is designed such that the Square sum of the difference signal (Uk + i) and the sum signal (Vk + l) given numbers does not exceed a given amount.

3. Circuit arrangement according to claim 1, d a d u r c h g e k e n n notices that two binary limiters (bs1, BG2) are used as amplitude control (AR) are provided whose input signals (Uk + 1 or Vk + i) correspond to the corresponding output signals (Xk + 1 or Yk + 1) are the same if the numbers shown with the input signals are smaller than specified numbers (W) and their output signals are smaller numbers how the input signals signal, if those shown with the input signals Numbers greater than the given numbers (W) are that the outputs of the first or the second totalizer (SU1 or

SU2) to the inputs of the first or second limiter (BG1 or BG2) are connected, and that the outputs of the first and second limiter (BG1 or BG2) to the inputs of the first or the second delay element (Ti or T2) are connected (FIG 2).

4. Circuit arrangement according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the amplitude control (AR) is designed such that the Sum of squares (A) of those numbers remains largely constant, which is due to the difference signal (Uk + i)) and represented by the sum signal (Vk + 1) (FIG 1).

5. Circuit arrangement according to claim 1 and 3, d a -d u r c h g e k It is noted that the amplitude control (AR) has a third or a fourth multiplier (M3 or M4) to which the difference signal (Uk + 1) or the sum signal (Vk + 1) is supplied and the generated via its outputs cosine-shaped signal or the generated sinusoidal signal is output that a first squaring stage (QS1) or a second squaring stage (QS2) are provided, to which the difference signal (Uk + i) or the sum signal (bk + 1) is applied and whose output signals indicate the squares of those numbers which by the difference signal or

represented by the sum signal that the output signals the first squaring stage (QS1) or the second squaring stage (QS2) to a third Summers (SU3) are supplied, the output signal of which is an actual value (A) of the sum of squares signals that a setpoint generator (SG) is provided, which provides a setpoint (B) the sum of squares gives that with a fourth summer (SU4) the differences of Actual values (A) and the setpoint values (B) are formed and its output signal is a Polarity stage (PS) is supplied, which emits a binary polarity signal and so that a first or a second switch position (1, 0) of a switch (SW) is set, depending on whether the difference between the actual values (A) and setpoint values (B) is positive or negative is that two generators (GOl resp.

G10) generate a first and a second reduction signal, which signal a number less than one or a number equal to one, and that at the first resp.

second switch position (1, 0) of the switch (SW) the first resp. the second reduction signal is supplied to the third and fourth multipliers (M3, M4) is (FIG 5).