DE3043256C2

DE3043256C2 - Circuit arrangement for alternating current signaling

Info

Publication number: DE3043256C2
Application number: DE19803043256
Authority: DE
Inventors: Gerhard 7015 Korntal Fink; Salih Dipl.-Ing. 7141 Schwieberdingen Manga
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Priority date: 1980-11-15
Filing date: 1980-11-15
Publication date: 1987-02-26
Also published as: DE3043256A1; BE891126A

Description

Die Erfindung betrifft eine Schaltungsanordnung zur Wechselstrom-Signalisierung über die Sprechadern einer Fernsprechvermittlungsanlage.The invention relates to a circuit arrangement for alternating current signaling via the speech wires of a telephone switching system.

Es ist bereits eine Schaltungsanordnung für Fernmeldeanlagen bekannt (DE-AS 12 34 274), in der Zeichen durch als periodisch gedämpfte Schwingungen in Schwingkreisen erzeugte Wechselstromimpulse einer bestimmten, jeweils einzigen Frequenz übertragen werden. Dazu wird ein Kondensator eines Schwingkreises während der Dauer der Übertragung von Zeichen in einem zur Aussendung der Zeichen vorgesehenen Leitungszug geschaltet. Durch Abgriff der Zeichenspannung am Kondensator wird ein vom Einschaltaugenblick kontinuierlich verlaufender Spannungsverlauf gewährleistet.A circuit arrangement for telecommunications systems is already known (DE-AS 12 34 274) in which characters are transmitted by alternating current pulses of a specific, single frequency generated as periodically damped oscillations in oscillating circuits. For this purpose, a capacitor of an oscillating circuit is connected in a line intended for sending the characters for the duration of the character transmission. By tapping the character voltage at the capacitor, a voltage curve that is continuous from the moment of switch-on is ensured.

Weiterhin ist eine Schaltungsanordnung zur Erzeugung von Wechselstromimpulszeichen bekannt (DE-AS 12 99 736), bei der jedes auszusendende Zeichen im Nulldurchgang beginnt und endet.Furthermore, a circuit arrangement for generating alternating current pulse symbols is known (DE-AS 12 99 736), in which each symbol to be transmitted begins and ends at the zero crossing.

Bei bekannten derartigen Schaltungsanordnungen werden Wechselstromsignale, z. B. mit einer Spannung von 60 V und einer Frequenz von 50 Hz, über die Sprechadern von Fernsprechvermittlungsanlagen übertragen. Das An- und Abschalten der Signale erfolgt "hart", d. h. in jeder beliebigen Phasenlage der Spannung des Induktionsstroms (Blindstrom), oder auch im Nulldurchgang der Spannung aber nicht im Nulldurchgang des Induktionsstromes. Durch dieses harte An- und Abschalten können in Nachbarleitungen Störgeräusche induziert und Fehlfunktionen verursacht werden. Solche Geräuschspannungen, die durch Signalisierungen in benachbarten Stromkreisen verursacht werden, werden aber in neueren Richtlinien vieler Fernmeldeverwaltungen auf sehr kleine zulässige Werte begrenzt. Außerdem werden bei bekannten Schaltungsanordnungen zur Wechselstrom- Signalisierung die Signale in teueren zentralen und dezentralen Wechelstrom-Generatoren erzeugt, die, da sie für den maximal möglichen Ausbaugrad ausgelegt werden müssen, in vielen Fällen wegen der tatsächlich in einer Fernsprechvermittlungsanlage durchschnittlich niedrigen Gerätestückzahlen, z. B. wenige Querverbindungssätze einer Nebenstellenanlage, unwirtschaftlich sind.In known circuit arrangements of this type, alternating current signals, e.g. with a voltage of 60 V and a frequency of 50 Hz, are transmitted via the speech wires of telephone exchanges. The signals are switched on and off "hard", i.e. in any phase position of the voltage of the induced current (reactive current), or also at zero crossing of the voltage but not at zero crossing of the induced current. This hard switching on and off can induce noise in neighboring lines and cause malfunctions. However, such noise voltages, which are caused by signaling in neighboring circuits, are limited to very small permissible values in the new guidelines of many telecommunications authorities. In addition, in known circuit arrangements for alternating current signaling, the signals are generated in expensive central and decentralized alternating current generators which, since they have to be designed for the maximum possible level of expansion, in many cases are not suitable due to the low average number of devices in a telephone exchange, e.g. For example, a few cross-connection sets in a private branch exchange are uneconomical.

Die technische Aufgabe gemäß der Erfindung besteht darin, ein Ein- und Ausschalten von Wechselstromsignalen zur Signalisierung, unter Verwendung von einfachen und billigen Schaltmitteln zu ermöglichen.The technical problem according to the invention is to enable switching on and off of alternating current signals for signaling, using simple and inexpensive switching means.

Diese Aufgabe wird erfindungsgemäß durch die in dem Patentanspruch 1 gekennzeichnete Schaltungsanordnung gelöst.This object is achieved according to the invention by the circuit arrangement characterized in patent claim 1.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.Advantageous developments of the invention are characterized in the subclaims.

Die Erfindung ermöglicht ein sogenanntes weiches An- und Abschalten des Wechelstromsignals, d. h. das An- und Abschalten des Signals erfolgt zumindest näherungsweise im Nulldurchgang von Spannung und Induktionsstrom. Außerdem wird durch die Erfindung der Einsatz der bekannten nachteiligen Signalempfänger vermieden. Bisher sind entweder sehr empfindliche Telegraphenrelais eingesetzt worden, die eine genaue Anpassung der Sendespannung an die Leitungslänge erforderlich machen, oder es sind elektronische Empfänger benutzt worden, die nicht potentialfrei an die Sprechadern geschaltet werden können und daher längsspannungsempfindlich sind. Die Erfindung ermöglicht die Verwendung eines wirtschaftlichen 50-Hz-Generators, der jeweils in einem Gerät oder einer Leiterplatte eingesetzt werden kann und sowohl frequenz- als auch amplitudenstabil ist. Sie ermöglicht außerdem die Verwendung einer an die Sprechadern symmetrisch und potentialfrei angeschlossene Empfängerschaltung, die von Längsspannungen und von Sprachpegel unbeeinflußt ist, die eine große Eingangsimpedanz besitzt, die das empfangene Signal weitgehend unverzerrt weitergibt und 60 V-50-Hz- Wechelstromsignale über große Leitungslängen erkennt.The invention enables a so-called soft switching on and off of the alternating current signal, i.e. the signal is switched on and off at least approximately at the zero crossing of voltage and induction current. In addition, the invention avoids the use of the known disadvantageous signal receivers. Up to now, either very sensitive telegraph relays have been used, which require the transmission voltage to be precisely adjusted to the length of the line, or electronic receivers have been used which cannot be switched to the speech wires in a potential-free manner and are therefore sensitive to longitudinal voltage. The invention enables the use of an economical 50 Hz generator which can be used in a device or a circuit board and which is stable in terms of both frequency and amplitude. It also enables the use of a receiver circuit that is connected symmetrically and potential-free to the speech wires, which is unaffected by longitudinal voltages and speech levels, which has a high input impedance, which transmits the received signal largely undistorted and which detects 60 V 50 Hz alternating current signals over long cable lengths.

Im folgenden wird anhand der Zeichnung ein Ausführungsbeispiel der Erfindung erläutert. Es zeigtIn the following, an embodiment of the invention is explained with reference to the drawing. It shows

Fig. 1 eine erfindungsgemäße Schaltungsanordnung, teilweise als Blockschaltbild dargestellt, Fig. 1 shows a circuit arrangement according to the invention, partly shown as a block diagram,

Fig. 2 einen Wechelspannungs-Generator der Schaltungsanordnung nach Fig. 1, Fig. 2 shows an alternating voltage generator of the circuit arrangement according to Fig. 1,

Fig. 3 eine Schaltlogik der Schaltungsanordnung nach Fig. 1, Fig. 3 shows a circuit logic of the circuit arrangement according to Fig. 1,

Fig. 4 einen als Wechselspannungs-Signalempfänger dienenden Detektor der Schaltungsanordnung nach Fig. 1, Fig. 4 shows a detector of the circuit arrangement according to Fig. 1 serving as an AC signal receiver,

Fig. 5 einen Vorverstärker und einen Sendeverstärker der Schaltungsanordnung nach Fig. 1, und Fig. 5 shows a preamplifier and a transmitting amplifier of the circuit arrangement according to Fig. 1, and

Fig. 6 den zeitlichen Verlauf von Signalen eines bestimmten Funktionsablaufes an verschiedenen Punkten der erfindungsgemäßen Schaltungsanordnung. Fig. 6 shows the temporal course of signals of a specific functional sequence at different points of the circuit arrangement according to the invention.

Aus Fig. 1 sind die Sprechadern A, B einer ansonst nicht dargestellten Fernsprechvermittlungsanlage und eine mit diesen Sprechadern verbundene, schematisch dargestellte erfindungsgemäße Schaltungsanordnung zur Wechelstrom-Signalisierung ersichtlich. Die Sprechadern A, B sind durch einen Übertrager T 6 der durch zwei Wechselkontakte k 1 abgetrennt werden kann, vom Koppelfeld der Fernsprechvermittlungsanlage galvanisch getrennt. In den Sprechadern liegt außerdem eine Bandsperre BSP. Fig. 1 shows the speech wires A, B of a telephone exchange system (not shown otherwise) and a schematically shown circuit arrangement for alternating current signaling according to the invention connected to these speech wires. The speech wires A, B are galvanically separated from the switching field of the telephone exchange system by a transformer T 6 which can be separated by two changeover contacts k 1 . In addition, there is a band stop filter BSP in the speech wires.

Eine Detektorschaltung DET mit Tiefpaßfilter und Spannungsschwelle ist über einen Eingangs-Übertrager T 5 symmetrisch und potentialfrei mit den Sprechadern A, B verbunden.A detector circuit DET with low-pass filter and voltage threshold is connected symmetrically and potential-free to the speech wires A, B via an input transformer T 5 .

Der Sendeteil der erfindungsgemäßen Signalisierschaltung enthält einen 50-Hz-Generator GEN, eine Logikschaltung LOG, einen mit zwei Ausgängen der Logikschaltung LOG über je einen Schalter V 14 und V 15 verbundenen Vorverstärker VOV mit einstellbarer Amplitude, einem diesem Verstärker nachgeschalteten Spannungsverdoppler SPV, einen damit über einen Übertrager T 1 verbundenen Sendeverstärker SEV sowie einen Trennübertrager T 2, dessen Sekundärwicklung über zwei steuerbare Wechselkontakte k 2 mit den Sprechadern A, B verbunden werden kann.The transmitting part of the signaling circuit according to the invention contains a 50 Hz generator GEN , a logic circuit LOG , a preamplifier VOV with adjustable amplitude connected to two outputs of the logic circuit LOG via a switch V 14 and V 15 each, a voltage doubler SPV connected downstream of this amplifier, a transmitting amplifier SEV connected to it via a transformer T 1 and an isolating transformer T 2 , the secondary winding of which can be connected to the speech wires A, B via two controllable changeover contacts k 2 .

Der Generator GEN enthält einen Wien-Robinson-Brücken-Oszillator OSZ (vgl. auch Fig. 2), einen Verstärker VIA mit Invertierung und Amplitudenverminderung, eine die sinusförmige Wechselspannung in Rechtecksignale umgewandelnde Umformschaltung REU.The generator GEN contains a Wien-Robinson bridge oscillator OSZ (see also Fig. 2), an amplifier VIA with inversion and amplitude reduction, and a conversion circuit REU which converts the sinusoidal alternating voltage into square-wave signals.

Der Logikschaltung LOG werden als Eingangssignale ein Ausgangssignal DA der Detektorschaltung DET, zwei Signale CS und SIM von der Zentralsteuerung der Fernsprechvermittlungsanlage und die Ausgangssignale der Umformschaltung REU zugeführt.The logic circuit LOG receives as input signals an output signal DA from the detector circuit DET , two signals CS and SIM from the central control of the telephone exchange and the output signals from the conversion circuit REU .

Das Kontaktpaar k 1 wird durch ein Relais K 1 und das Kontaktpaar k 2 durch ein Relais K 2 betätigt. Die Relais K 1 und K 2 werden über zwei NAND-Gatter durch ein ebenfalls von der Zentralsteuerung abgegebenes Signal DT sowie durch ein von der Logikschaltung LOG abgegebenes Ausgangssignal LAS angesteuert. Außerdem bildet das Detektorausgangssignal DA eine Sperre, die verhindert, daß beide Relais ansprechen, wenn die Detektorschaltung DET ein Leitungssignal erkennt.The contact pair k 1 is actuated by a relay K 1 and the contact pair k 2 by a relay K 2. The relays K 1 and K 2 are controlled via two NAND gates by a signal DT , also emitted by the central control, and by an output signal LAS emitted by the logic circuit LOG . In addition, the detector output signal DA forms a barrier that prevents both relays from responding when the detector circuit DET detects a line signal.

Der Oszillator OSC des 50-Hz-Ton-Generators GEN besteht aus einer aus Widerständen R 1 bis R 4 und Kondensatoren C 1 und C 2 aufgebauten Wien-Robinson-Brücke, der ein Operationsvertärker D 1 nachgeschaltet ist und die mit einer Spannungsamplituden- Regelschaltung versehen ist, die aus zwei gegeneinander geschalteten Z-Dioden V 1, V 2 und einem Widerstand R 5 besteht (Fig. 2).The oscillator OSC of the 50 Hz tone generator GEN consists of a Wien-Robinson bridge constructed from resistors R 1 to R 4 and capacitors C 1 and C 2 , which is followed by an operational amplifier D 1 and which is provided with a voltage amplitude control circuit consisting of two Z diodes V 1 , V 2 connected in opposition to one another and a resistor R 5 ( Fig. 2).

Die Oszillatorschaltung OSZ ist durch geeignete Dimensionierung von R 3, R 4 so ausgelegt, daß vor dem Erreichen der Durchbruchsspannung der Z-Dioden V 1 und V 2 die Brückenverstimmung größer als Null ist. Dadurch ist ein Dauerschwingen des Wien- Robinson-Oszillators gewährleistet. Die Amplitude der Oszillatorschwingung wird durch die Reihenschaltung von V 1, V 2 und R 5 geregelt. Damit ist die Verstimmung eine Funktion der Ausgangsspannung. Nach Erreichen der Durchbruchs- oder Zenerspannung wird die Verstimmung der Brücke gleich Null, wonach die Oszillatorspannung in ihrer Amplitude nicht mehr ansteigen kann. Die vorstehend beschriebene Wien-Robinson-Brücken-Oszillatorschaltung weist folgende Vorteile auf: eine gute Frequenz- und Amplitudenstabilität sowie einen niedrigen Klirrfaktor.The oscillator circuit OSZ is designed by suitable dimensioning of R 3 , R 4 so that before the breakdown voltage of the Z diodes V 1 and V 2 is reached, the bridge detuning is greater than zero. This ensures that the Wien-Robinson oscillator oscillates continuously. The amplitude of the oscillator oscillation is controlled by the series connection of V 1 , V 2 and R 5. This makes the detuning a function of the output voltage. After the breakdown or Zener voltage is reached, the bridge detuning is zero, after which the oscillator voltage can no longer increase in amplitude. The Wien-Robinson bridge oscillator circuit described above has the following advantages: good frequency and amplitude stability and a low distortion factor.

Die aus Fig. 3 in ihrem Aufbau ersichtliche Logikschaltung LOG dient dazu, die Steuersignale, die von der Zentralsteuerung der Fernsprechvermittlungsanlage während eines Gesprächsaufbaus oder am Gesprächsende zur Gegen-Fernsprechvermittlungsanlage gesendet werden müssen, mit dem Nulldurchgang der Wechselspannung zu synchronisieren, die Amplitude der ersten Halbwelle zu verkleinern sowie eine gerade Anzahl von Halbwellen zu übertragen. Im Einzelnen laufen diese Vorgänge wie folgt ab:The logic circuit LOG, the structure of which is shown in Fig. 3, is used to synchronize the control signals that must be sent from the central control of the telephone exchange to the other telephone exchange during a call setup or at the end of a call with the zero crossing of the alternating voltage, to reduce the amplitude of the first half-wave and to transmit an even number of half-waves. In detail, these processes take place as follows:

a) Rest state

Im Ruhezustand befinden sich die Steuerpunkte, die von der Zentralsteuerung Steuerbefehle SIM, CS und DT empfangen, im logischen Zustand "low". Dabei sind die Relais K 1 und K 2 abgefallen, FET-Schalter V 14 und V 15 gesperrt und Flip-Flops D 14 bis D 16 sowie D 30 befinden sich in ihrer Ruhelage, d. h.

- Ausgang Q ist "high" und Ausgang &wedgeq; ist "low" bei D 14, D 15 und D 30 und die
- Ausgänge Q und &wedgeq; des Flip-Flops D 16 können entweder "high" oder "low" sein, und zwar entsprechend dem vorausgegangenen Schaltzustand.

In the idle state, the control points that receive control commands SIM, CS and DT from the central control are in the logical state "low". Relays K 1 and K 2 are de-energized, FET switches V 14 and V 15 are blocked and flip-flops D 14 to D 16 and D 30 are in their idle position, ie

- Output Q is "high" and output &wedgeq; is "low" at D 14 , D 15 and D 30 and the
- Outputs Q and &wedgeq; of the flip-flop D 16 can be either "high" or "low", depending on the previous switching state.

Die &wedgeq;-Ausgänge von D 14 und D 15 halten die Ausgänge von Gattern D 17, D 18 und D 26 auf "high"-Potential. Der Ausgang eines Gatters D 28 ist dann "low". Dadurch werden die Ausgänge von Gattern D 32 und D 34 ebenfalls auf "low"-Potential gehalten, wodurch die FET-Schalter V 14 und V 15 gesperrt sind.The &wedgeq; outputs of D 14 and D 15 keep the outputs of gates D 17 , D 18 and D 26 at "high" potential. The output of a gate D 28 is then "low". This also keeps the outputs of gates D 32 and D 34 at "low" potential, which blocks the FET switches V 14 and V 15 .

b) Single pulse

Um ein Wechselstromsignal von definierter Länge, z. B. ein Belegungs- oder Auslösesignal zu senden, setzt die Zentralsteuerung den Steuerpunkt SIM für die Dauer der Signalgabe auf "high". Dadurch spricht das Relais K 2 an und es wird an die Dateneingänge D _G der Flip-Flops D 14 und D 15 "low"-Potential gelegt - wenn nicht gleichzeitig die Detektor/Empfängerschaltung DET über Gatter D 11 und D 12 "low"-Potential an einem Gatter D 9 anbietet. Ist das nicht der Fall, so wird mit der nächsten steigenden oder fallenden Flanke der Rechteckschwingung, die mit dem Nulldurchgang der Wechselspannung synchron ist und die über ein Gatter D 5 bzw. invertiert über ein Gatter D 6 auf den Triggereingang G der Flip-Flops D 14 und D 15 geführt ist, entweder D 14 oder D 15 zurückgesetzt, d. h. der Ausgang &wedgeq; von D 14 oder D 15 wird "high". Das nicht zurückgesetzte Flip-Flop (entweder D 14 oder D 15) wird bei der darauf folgenden steigenden bzw. fallenden Flanke zurückgesetzt. Erst nach dem Zurücksetzen beider Flip-Flops werden die FET-Schalter V 14 und V 15 leitend. Der Zeitunterschied zum Zurücksetzen der beiden Flip-Flops D 14, D 15 ist von der Frequenztoleranz abhängig und beträgt nominal 10 ms. Mit dieser Zeit wird die Ansprechzeit des Relais K 2 berücksichtigt.In order to send an alternating current signal of a defined length, e.g. an occupancy or trigger signal, the central control sets the control point SIM to "high" for the duration of the signal. This causes the relay K 2 to respond and "low" potential is applied to the data inputs D _G of the flip-flops D 14 and D 15 - unless the detector/receiver circuit DET simultaneously offers "low" potential at a gate D 9 via gates D 11 and D 12. If this is not the case, either D 14 or D 15 is reset with the next rising or falling edge of the square wave, which is synchronous with the zero crossing of the alternating voltage and which is fed to the trigger input G of the flip-flops D 14 and D 15 via a gate D 5 or inverted via a gate D 6 , i.e. the output &wedgeq; of D 14 or D 15 becomes " high". The non-reset flip-flop (either D 14 or D 15 ) is reset on the following rising or falling edge. Only after both flip-flops have been reset do the FET switches V 14 and V 15 become conductive. The time difference for resetting the two flip-flops D 14 , D 15 depends on the frequency tolerance and is nominally 10 ms. This time takes into account the response time of the relay K 2 .

Das Flip-Flop D 30 wird eine halbe Periode nach dem Anschalten des FET-Schalters V 14 mit der steigenden oder der fallenden Flanke getriggert. Der Q-Ausgang des Flip-Flops D 30 kippt in den "low"-Zustand. Über ein Gatter D 31 schaltet auch ein Inverter D 32 in seinen "low"-Zustand. Damit wird der Schalter V 14 wieder gesperrt und bleibt für die weitere Sendedauer gesperrt, da das Flip-Flop D 30 nur dann gesetzt werden kann, wenn das Gatter D 28 nach "low" schaltet.The flip-flop D 30 is triggered half a period after the FET switch V 14 is switched on with the rising or falling edge. The Q output of the flip-flop D 30 switches to the "low" state. An inverter D 32 also switches to its "low" state via a gate D 31. This blocks the switch V 14 again and it remains blocked for the rest of the transmission period, since the flip-flop D 30 can only be set when the gate D 28 switches to "low".

Da das Rücksetzen des Steuerpunktes SIM nach "low" asynchron zum Nulldurchgang erfolgt und bei in geeigneter Weise beschalteten und angenähert idealen Induktivitäten der Induktionsstrom bei einer geraden Anzahl von Wechselspannungshalbwellen seinen Nulldurchgang erreicht hat, wird in Abhängigkeit des Zustandes eines Flip-Flops D 16 gewährleistet, das nur nach einer geraden Anzahl von Spannungshalbwellen abgeschaltet wird. Das Flip-Flop D 16 ermöglicht durch Vergleich der Setz- und Rücksetzreihenfolge der Flip-Flops D 14 und D 15 festzustellen, ob eine gerade oder eine ungerade Anzahl von Spannungshalbwellen entsteht. Dies wird im folgenden erläutert.Since the control point SIM is reset to "low" asynchronously to the zero crossing and, with suitably connected and approximately ideal inductances, the induction current has reached its zero crossing at an even number of alternating voltage half-waves, this is ensured depending on the state of a flip-flop D 16 , which is only switched off after an even number of voltage half-waves. The flip-flop D 16 makes it possible to determine whether an even or an odd number of voltage half-waves is generated by comparing the set and reset sequence of the flip-flops D 14 and D 15. This is explained below.

Es sei angenommen, daß der Steuerpunkt SIM von der Zentralsteuerung nach "high" geschaltet wird, bevor das Gatter D 5 von "low" nach "high" schaltet (steigende Flanke). Beim nächsten Nulldurchgang der Wechselspannung schaltet das Gatter D 5 von "low" nach "high" und triggert das flankengesteuerte Flip-Flop D 14, wobei der Ausgang &wedgeq; von D 14 "high" wird und an den Dateneingang D _G von D 16 "high"-Potential anlegt. Bei dem nächsten Nulldurchgang wird über die Gatter D 5 und D 6 wieder eine steigende Flanke erzeugt, die das Flip-Flop D 15 triggert, wodurch der Ausgang &wedgeq; des Flip-Flop D 15 von "low" nach "high" geschaltet wird. Da der Ausgang &wedgeq; von D 15 mit dem Triggereingang des flankengesteuerten Flip- Flops D 16 verbunden wird, wird der logische Zustand des Dateneingangs D _G in diesem Falle "high", am Ausgang &wedgeq; des Flip-Flop D 16 negiert gespeichert.It is assumed that the control point SIM is switched to "high" by the central control before the gate D 5 switches from "low" to "high" (rising edge). At the next zero crossing of the alternating voltage, the gate D 5 switches from "low" to "high" and triggers the edge-triggered flip-flop D 14 , whereby the output &wedgeq; of D 14 becomes "high" and applies "high" potential to the data input D _G of D 16. At the next zero crossing, a rising edge is again generated via the gates D 5 and D 6 , which triggers the flip-flop D 15 , whereby the output &wedgeq; of the flip-flop D 15 is switched from "low" to "high". Since the output &wedgeq; of D 15 is connected to the trigger input of the edge-triggered flip-flop D 16 , the logical state of the data input D _G , in this case "high", is stored negated at the output &wedgeq; of the flip-flop D 16 .

Anmerkung: In den Fällen in denen das Flip-Flop D 15 vor dem Flip-Flop D 14 geschaltet wird, liegt am Dateneingang D _G von D 16 "low"-Potential von D 14, wodurch an den beiden Ausgängen D 16 die umgekehrten logischen Zustände auftreten.Note: In cases where the flip-flop D 15 is switched before the flip-flop D 14 , the data input D _G of D 16 is at "low" potential of D 14 , which causes the reversed logic states to occur at the two outputs D 16 .

Mit dem Ausgang &wedgeq; der Flip-Flops D 14 und D 15 im "high"-Zustand wird der Ausgang des Gatters D 17 "low", wodurch wiederum der Schalter V 14 über die Gatter D 28, D 31 und D 32 und der Schalter V 15 über die Gatter D 28, D 33 und D 34 leitend werden. Damit erfolgt das Einschalten der Wechselspannung mit einer reduzierten ersten Wechselspannungs-Halbwelle. Bei dem nun folgenden dritten Nulldurchgang der Wechselspannung wird der Ausgang von D 5 nach "high" geschaltet, wodurch die UND-Bedingung des NAND- Gatters D 19 erfüllt ist. Damit wird am Gatter D 29 "low"-Potential angeboten, was ein Umschalten des Ausgangs des Gatters D 29 von "low" nach "high" bewirkt, wodurch wiederum das Flip- Flop D 30 flankengesteuert getriggert wird. Da an den Dateneingang D _G von D 30 ein dauernder "low"-Zustand anliegt, wird am Ausgang Q des Flip-Flops D 30 ein "low"-Zustand gespeichert. Dies hat zur Folge, daß der Schalter V 14 gesperrt wird und die nachfolgende Halbwelle mit voller Amplitude gesendet werden kann.With the output ^ of the flip-flops D 14 and D 15 in the "high" state, the output of the gate D 17 becomes "low", which in turn causes the switch V 14 to become conductive via the gates D 28 , D 31 and D 32 and the switch V 15 to become conductive via the gates D 28 , D 33 and D 34. This switches on the alternating voltage with a reduced first alternating voltage half-wave. When the alternating voltage now passes through zero for the third time, the output of D 5 is switched to "high", which fulfills the AND condition of the NAND gate D 19. This provides "low" potential at the gate D 29 , which causes the output of the gate D 29 to switch from "low" to "high", which in turn triggers the flip-flop D 30 in an edge-controlled manner. Since a permanent "low" state is present at the data input D _G of D 30 , a "low" state is stored at the output Q of the flip-flop D 30. This means that the switch V 14 is blocked and the following half-wave can be sent with full amplitude.

Es sei nun weiter angenommen, daß das Steuersignal SIM zwischen dem sechsten und dem siebten Nulldurchgang der Wechselspannung - vom Einschalten von SIM an gemessen - von der Zentralsteuerung abgeschaltet wird. Zu diesem Zeitpunkt sind das Gatter D 6 "high", das Gatter D 5 "low" und der Dateneingang D _G der Flip-Flops D 14 und D 15 bedingt durch das Abschalten des Steuersignals SIM, ebenfalls "high". Mit dem nächsten Nulldurchgang der Wechselspannung wird am Ausgang des Gatters D 5 ein Übergang von "low" nach "high" erzeugt, wodurch der Ausgang &wedgeq; des Flip-Flops D 14 "low" wird. Da der Ausgang des Gatters D 5 "high" ist, wird die UND-Bedingung für das Gatter D 18 erfüllt, was zur Folge hat, daß der Ausgang D 28 weiterhin "high" und der Schalter V 14 leitend bleiben. Beim nächsten Nulldurchgang wird die UND-Bedingung für das Gatter D 18 aufgehoben, da das Flip-Flop D 15 getriggert wird, wodurch der Ausgang &wedgeq; des Flips-Flops D 15 auf "low" gesetzt wird. Damit schaltet das Gatter D 28 nach "low", was zur Folge hat, daß der FET-Schalter V 15 gesperrt und die Wechselspannung abgeschaltet wird. Ebenfalls abgeschaltet wird das Relais K 2, das über ein Gatter D 33 nach Abschalten des Steuersignals SIM gehalten worden war.Now let us further assume that the control signal SIM is switched off by the central control between the sixth and seventh zero crossing of the alternating voltage - measured from the time SIM is switched on. At this point in time, the gate D 6 is "high", the gate D 5 is "low" and the data input D _G of the flip-flops D 14 and D 15 are also "high" due to the switching off of the control signal SIM . With the next zero crossing of the alternating voltage, a transition from "low" to "high" is generated at the output of the gate D 5 , whereby the output {dot over (r)} of the flip-flop D 14 becomes "low". Since the output of the gate D 5 is "high", the AND condition for the gate D 18 is fulfilled, which means that the output D 28 remains "high" and the switch V 14 remains conductive. At the next zero crossing, the AND condition for the gate D 18 is canceled because the flip-flop D 15 is triggered, which sets the output {dot over (&wedgeq;)} of the flip-flop D 15 to "low". This switches the gate D 28 to "low", which results in the FET switch V 15 being blocked and the AC voltage being switched off. The relay K 2 , which had been held via a gate D 33 after the control signal SIM was switched off, is also switched off.

Als weiteres Beispiel sei nun angenommen, daß das Steuersignal SIM zwischen dem fünften und dem sechsten Nulldurchgang der Wechselspannung, vom Einschalten des Signals an gemessen, von der Zentralsteuerung abgeschaltet wird. Zu diesem Zeitpunkt ist D 15 "high", das Gatter D 6 ist "low" und der Dateneingang D _G des Flip-Flops D 14 und D 15 liegt auf "high". Beim nächsten Nulldurchgang der Wechselspannung wird über das Gatter D 6 das Flip-Flop D 15 getriggert und der Ausgang &wedgeq; auf "low" gesetzt, wodurch die UND-Bedingung für das Gatter D 17 nicht mehr erfüllt ist. Mit dem auf "high" befindlichen Ausgang des Gatters D 17 wird die UND-Bedingung für das Gatter D 28 erfüllt und der FET-Schalter V 15 über die Gatter D 33 und D 34 gesperrt, wodurch die Wechselspannung abgeschaltet wird. Gleichzeitig wird das Relais K 2 über das Gatter D 33 abgeschaltet. Beim nächsten Nulldurchgang der Wechselspannung wird das Flip-Flop D 14 über das Gatter D 5 getriggert und in seine Ruhelage gesetzt.As a further example, let us now assume that the control signal SIM is switched off by the central control between the fifth and sixth zero crossing of the alternating voltage, measured from the time the signal was switched on. At this time, D 15 is "high", the gate D 6 is "low" and the data input D _G of the flip-flops D 14 and D 15 are at "high". At the next zero crossing of the alternating voltage, the flip-flop D 15 is triggered via the gate D 6 and the output &wedgeq; is set to "low", whereby the AND condition for the gate D 17 is no longer fulfilled. With the output of the gate D 17 at "high", the AND condition for the gate D 28 is fulfilled and the FET switch V 15 is blocked via the gates D 33 and D 34 , whereby the alternating voltage is switched off. At the same time, the relay K 2 is switched off via the gate D 33 . At the next zero crossing of the alternating voltage, the flip-flop D 14 is triggered via the gate D 5 and set to its rest position.

Aus den beiden vorstehend erläuterten Beispielen ergibt sich, daß die Wechselspannung nach dem zweiten Nulldurchgang eingeschaltet und nach dem achten bzw. sechsten Nulldurchgang wieder abgeschaltet worden ist, was einer Einschaltdauer von 6 bzw. 4 Halbwellen der Wechselspannung entspricht.From the two examples explained above it can be seen that the alternating voltage was switched on after the second zero crossing and switched off again after the eighth or sixth zero crossing, which corresponds to a duty cycle of 6 or 4 half-waves of the alternating voltage.

c) Pulse series

Um bei der Übertragung von Impulsserien zu verhindern, daß das Relais K 2 im Rhythmus der Impulse an- und abgeschaltet wird, setzt die Zentralsteuerung den Steuerpunkt CS bei Beginn einer Impulsserie gleichzeitig mit dem Steuerpunkt SIM auf "high".In order to prevent relay K 2 from being switched on and off in the rhythm of the pulses when transmitting pulse series, the central control sets control point CS to "high" at the same time as control point SIM at the beginning of a pulse series.

Dadurch bleibt das Relais K 2 auch während der Pausen einer Wahlserie erregt, da das Ein- und Ausschalten der Wechselspannung weiterhin, wie im Abschnitt b beschrieben, mittels des Steuerpunktes SIM erfolgt.As a result, relay K 2 remains energized even during the pauses in a dialing series, since the switching on and off of the alternating voltage continues to take place via the control point SIM , as described in section b .

Am Ende der Impulsserie wird der Steuerpunkt CS gleichzeitig mit dem Steuerpunkt SIM von der zentralen Steuerung auf "low" gesetzt. Damit fällt das Relais K 2 ab, wenn das Gatter D 33 wie beschrieben in den Zustand "high" gebracht wird.At the end of the pulse series, the control point CS is set to "low" by the central control at the same time as the control point SIM . This causes the relay K 2 to drop out when the gate D 33 is brought to the "high" state as described.

Der Aufbau und die Beschaltung des Vorvertärkers VOV, der im wesentlichen aus zwei Operationsverstärkern D 35 und D 36 sowie einem Übertrager T 1 besteht, ist aus Fig. 5 ersichtlich. Er hat die folgenden wesentlichen Aufgaben zu erfüllen:

a) eine Spannungsverstärkung zu erzielen,
b) mittels eines Potentiometers R 60 die Amplitude der Ausgangsspannung stufen- und leistungslos zu regeln,
c) mittels einer Subtrahierschaltung die Amplitude der ersten Halbwelle soweit zu reduzieren, daß keine Sättigung am Übertrager T 2 und damit keine Verklirrung der Sinusform der ersten Halbwelle eintritt, und
d) die Stromversorgung der Leitungsendstufe, d. h. des Sendeverstärkers SEV (Spannung -U _B), von der Stromversorgung der Vorstufen (Spannung +U 1) galvanisch zu trennen.

The structure and circuitry of the preamplifier VOV , which essentially consists of two operational amplifiers D 35 and D 36 and a transformer T 1 , can be seen in Fig. 5. It has to fulfil the following essential tasks:

a) to achieve a voltage gain,
b) to regulate the amplitude of the output voltage continuously and without power by means of a potentiometer R 60 ,
c) by means of a subtraction circuit, to reduce the amplitude of the first half-wave to such an extent that no saturation occurs at the transformer T 2 and thus no distortion of the sinusoidal shape of the first half-wave, and
d) to galvanically isolate the power supply of the line output stage, ie the transmitting amplifier SEV (voltage - U _B ), from the power supply of the pre-stages (voltage + U 1 ).

Vorstehende Aufgaben werden in derselben Reihenfolge gelöst:

1. Da die Operationsverstärker D 35 und D 36 gegenphasig arbeiten, kann der volle Spannungsbereich der Vorstufenspannung ausgenutzt werden. Die weitere Spannungsverstärkung erfolgt dann mittels des Übertragers T 1.
2. Über das rückgekoppelte Potentiometer R 60 erfolgt die Einstellung der Verstärkung des Operationsverstärkers D 35, wodurch eine stufen- und praktisch leistungslose Amplitudenregelung erreicht wird.
3. Der Übertrager T 1 dient nicht nur zur Spannungsverstärkung, sondern auch zur galvanischen Trennung der beiden Stromversorgungskreise.

The above tasks are solved in the same order:

1. Since the operational amplifiers D 35 and D 36 work in antiphase, the full voltage range of the pre-stage voltage can be used. The further voltage amplification is then carried out by means of the transformer T 1 .
2. The gain of the operational amplifier D 35 is adjusted via the feedback potentiometer R 60 , whereby a stepless and practically powerless amplitude control is achieved.
3. The transformer T 1 serves not only for voltage amplification, but also for galvanic isolation of the two power supply circuits.

Der Sendeverstärker SEV (vgl. Fig. 5) ist als Gegentakt-Endstufe mit zwei B-Vertärkern ausgeführt. Er enthält Transistoren V 27 bis V 30 und V 35 bis V 38 sowie den Übertrager T 2 und dient dazu, die notwendige Sendeleistung zu erzeugen. The transmitting amplifier SEV (see Fig. 5) is designed as a push-pull output stage with two B amplifiers. It contains transistors V 27 to V 30 and V 35 to V 38 as well as the transformer T 2 and serves to generate the necessary transmitting power.

Da die gemeinsame Verbindung der symmetrischen, aber gegensinnig angeschlossenen Sekundärwicklungen des Übertragers T 1 auf etwa die Hälfte der Betriebsspannung U _B vorgespannt ist, sind alle diese Transistoren im Ruhezustand gesperrt. Wird nun die Wechselspannung wie vorstehend beschrieben eingeschaltet, so wird auf die Vorspannung (Spannung -U _B/2) eine sinusförmige Schwingung überlagert, die in den beiden Sekundärzweigen gegenphasig verläuft. Dadurch werden entweder die Gegentaktstufen V 27-V 28 und V 37-V 38 oder aber V 29-V 30 und V 35-V 36, die als B-Verstärker arbeiten, entsprechend angesteuert, und die Wechselspannung wird mittels des Übertragers T 2 auf die Leitung, d. h. auf die Sprechadern A und B, übertragen.Since the common connection of the symmetrical but oppositely connected secondary windings of the transformer T 1 is biased to approximately half the operating voltage U _B , all of these transistors are blocked in the idle state. If the alternating voltage is now switched on as described above, a sinusoidal oscillation is superimposed on the bias voltage (voltage - U _B /2), which runs in antiphase in the two secondary branches. This accordingly controls either the push-pull stages V 27 - V 28 and V 37 - V 38 or V 29 - V 30 and V 35 - V 36 , which work as B amplifiers, and the alternating voltage is transmitted to the line, i.e. to the speech wires A and B , by means of the transformer T 2 .

Der Empfänger oder Detektor DET (Fig. 4) enthält einen Übertrager T 5, einen aus Widerständen R 41 bis 46 sowie einem Operationsverstärker D 37 bestehenden Schwellwertschalter, eine aus Dioden V 16 bis V 19 bestehende Gleichrichterbrücke, eine aus Widerständen R 47 bis R 53, aus Dioden V 25 und V 26, einem Kondensator C 10 sowie einem Operationsverstärker D 38 bestehende An- und Abschaltverzögerungsschaltung und ein 50- Hz-Sperrfilter, das aus Kondensatoren C 8 und C 9 und Übertragerwicklungen T 3 und T 4 besteht.The receiver or detector DET ( Fig. 4) contains a transformer T 5 , a threshold switch consisting of resistors R 41 to 46 and an operational amplifier D 37 , a rectifier bridge consisting of diodes V 16 to V 19 , an on and off delay circuit consisting of resistors R 47 to R 53 , diodes V 25 and V 26 , a capacitor C 10 and an operational amplifier D 38 and a 50 Hz blocking filter consisting of capacitors C 8 and C 9 and transformer windings T 3 and T 4 .

Der Übertrager T 5, der als große induktive Komponente zwischen die A- und B-Adern geschaltet ist, trennt den Schwellwertschalter und damit auch die Versorgungsspannung des Empfängers galvanisch von den Sprechadern A, B.The transformer T 5 , which is connected as a large inductive component between the A and B wires, galvanically separates the threshold switch and thus also the supply voltage of the receiver from the speech wires A, B .

Die Ansprechschwelle des Operationsverstärkers D 37 ist durch die Dimensionierung der Widerstände R 41 bis R 43 und R 46 festgelegt. Wird diese Ansprechschwelle durch ein 50-Hz-Signal überschritten, so spricht der Operationsverstärker D 37 an. Dabei schaltet D 37 infolge seiner starken Übersteuerung Erdpotential verzögert über das Zeitglied R 47, R 49 und C 10 an den negativen Eingang des Operationsverstärkers D 38. Bleibt das Gatter D 37 länger angesprochen als die Zeitverzögerung des Zeitgliedes, so spricht der Operationsverstärker D 38 ebenfalls an, wodurch sein Ausgang auf -U 1 gelegt wird. In diesem Zustand des Operationsverstärkers D 38 wird über einen Widerstand R 55 das Einschalten des Senders sowie ein Ansprechen des Relais K 1 verhindert.The response threshold of the operational amplifier D 37 is determined by the dimensioning of the resistors R 41 to R 43 and R 46. If this response threshold is exceeded by a 50 Hz signal, the operational amplifier D 37 responds. Due to its strong overload, D 37 switches earth potential with a delay via the timer R 47 , R 49 and C 10 to the negative input of the operational amplifier D 38 . If the gate D 37 remains activated longer than the time delay of the timer, the operational amplifier D 38 also responds, setting its output to - U 1. When the operational amplifier D 38 is in this state, a resistor R 55 prevents the transmitter from switching on and the relay K 1 from responding.

Bei Beendigung des 50-Hz-Signals geht der Operationsverstärker D 17 wieder in seine Ruhelage zurück, wodurch die Diode V 25 gesperrt wird. Damit kann sich der Kondensator C 10 über die Schaltungsteile R 48, R 49, D 6 und R 53 entladen.When the 50 Hz signal ends, the operational amplifier D 17 returns to its rest position, which blocks the diode V 25. This allows the capacitor C 10 to discharge via the circuit components R 48 , R 49 , D 6 and R 53 .

Die durch diesen Entladevorgang entstehende Zeitverzögerung des Schaltens des Operationsverstärkers D 38 wird dazu benutzt, die Ansprechverzögerung auszugleichen und das empfangene Signal weitgehend unverzerrt oder positiv verzerrt weiterzugeben.The time delay in switching the operational amplifier D 38 caused by this discharge process is used to compensate for the response delay and to pass on the received signal largely undistorted or positively distorted.

Aus Fig. 6 sind der zeitliche Verlauf der an folgenden Punkten der erfindungsgemäßen Schaltungsanordnung auftretenden Signalspannungen ersichtlich (von oben nach unten): an den Ausgang des Gatters D 5 (vgl. Fig. 2), an dem Ausgang des Gatters D 6 (Fig. 3), an dem Steuereingang SIM (Fig. 3), an dem &wedgeq;-Ausgang des Flip-Flops D 14, an dem Q -Ausgang des Flip-Flops D 15 und an dem Q-Ausgang des Flip-Flops D 16. In der untersten Zeile schließlich ist das Signal "Sender eingeschaltet" dargestellt. Fig. 6 shows the time course of the signal voltages occurring at the following points of the circuit arrangement according to the invention (from top to bottom): at the output of the gate D 5 (see Fig. 2), at the output of the gate D 6 ( Fig. 3), at the control input SIM ( Fig. 3), at the Q output of the flip-flop D 14 , at the Q output of the flip-flop D 15 and at the Q output of the flip-flop D 16. Finally, the "transmitter switched on" signal is shown in the bottom line.

Claims

1. Circuit arrangement for alternating current signalling via the speech wires of a telephone exchange, characterised by

A. a generator (GEN) which generates the signalling voltage and contains a Wien-Robinson bridge oscillator (OSZ) and which is followed by a switchable preamplifier (VOV) , a voltage doubler (SPV) , an isolating transformer (T 1 ) and a transmitting amplifier (SEV) , and whose output signals are fed to the speech wires (A, B) via controllable changeover contacts (k 2 );

B. a conversion circuit (REU) in which the alternating voltage generated by the generator (GEN) is converted into a square wave voltage synchronous with it, and

C. a logic circuit (LOG) in which the control signals (CS, SIM) determining the signaling are synchronized with the zero crossings of the signaling voltage on the basis of the converted alternating voltage.

2. Circuit arrangement according to claim 1, characterized in that a detector circuit (DET) receiving alternating voltage signals is connected symmetrically to the speech wires (A, B) via an input transformer (T 5 ).

3. Circuit arrangement according to claim 1 or 2, characterized in that the Wien-Robinson oscillator (OSZ) is provided with two Zener diodes (V 1 , V 2 ), so that when the breakdown voltage of these Zener diodes is reached, the bridge detuning becomes zero.

4. Circuit arrangement according to one of the preceding claims, characterized in that the controllable changeover contacts (k 2 ) are switched over both at the beginning of the signal and at the end of the signal in the power-free state.

5. Circuit arrangement according to claim 4, characterized in that the relay (K 2 ) actuating the changeover contacts (k 2 ) is excited when the signal start signal arrives, while the alternating voltage is only switched on at the second zero crossing of the alternating voltage following the signal start signal.

6. Circuit arrangement according to claim 4 or 5, characterized in that the relay (K 2 ) actuating the changeover contacts (k 2 ) is switched off after the arrival of the end of signal only after reaching the second zero crossing of the alternating voltage following the end of signal.

7. Circuit arrangement according to one of the preceding claims, characterized in that in the event of a temporal overlap between the response of the detector circuit (DET) and a signal start signal, the last function present is blocked by the first function present.

8. Circuit arrangement according to one of the preceding claims, characterized in that the output voltage is regulated in a power- and continuously variable manner by means of a potentiometer (R 60 ) assigned to the switchable preamplifier (VOV) .

9. Circuit arrangement according to one of the preceding claims, characterized in that by switching two semiconductor switches (V 14 , V 15 ) the first half-wave of the alternating voltage signal is reduced in such a way that saturation of an output transformer (T 2 ) is avoided.

10. Circuit arrangement according to one of the preceding claims, characterized in that the detector circuit (DET) contains a bridge circuit (R 1 , R 42 , V 16 to V 19 ) connected to the input transformer (T 5 ), in which the current direction is reversed upon receipt of an alternating current signal.