DE3021485C2 - Method and circuit arrangement for carrier frequency monitoring in a communication system - Google Patents
Method and circuit arrangement for carrier frequency monitoring in a communication systemInfo
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- DE3021485C2 DE3021485C2 DE19803021485 DE3021485A DE3021485C2 DE 3021485 C2 DE3021485 C2 DE 3021485C2 DE 19803021485 DE19803021485 DE 19803021485 DE 3021485 A DE3021485 A DE 3021485A DE 3021485 C2 DE3021485 C2 DE 3021485C2
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Abstract
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zur Traegerfrequenzueberwachung in einem Nachrichtenuebertragungssystem, bei dem den Kennzustaenden eines Digitalsignals eine phasensprungfreie, frequenzmodulierte Traegerschwingung zugeordnet wird und bei dem dieses bandbegrenzte, frequenzmodulierte Traegersignal ueber eine Uebertragungsstrecke einem Demodulator zugefuehrt wird, der in Abhaengigkeit von der Frequenz der Traegerschwingung Gleichspannungssignale als demodulierte Signale abgibt. Die Schaltungsanordnung nach der Erfindung soll neben dem Schaltungsaufwand zur Realisierung des Demodulators einen geringen zusaetzlichen Schaltungsaufwand erfordern. Im wesentlichen sollen die vorhandenen Komponenten des Demodulators mitverwendet werden koennen. Diese Aufgabe wird dadurch geloest, dass eine den Nulldurchgaengen der Traegerschwingung entsprechenden Impulsserie unterschiedlich verzoegert an entsprechenden Ausgaengen eines mehrstufigen Verzoegerungsabschnitts erscheint. Sie wird sowohl einem Umsetzer als auch einer logischen Verknuepfungsschaltung zugefuehrt. Einer Reihe von gleichzeitig an den Ausgaengen des Verzoegerungsabschnitts auftretenden Impulsen wird im Umsetzer ein einen Zahlenwert darstellendes digitales Vielbitsignal zugeordnet. Der Uebergang von einem Kennzustand in den anderen eines bestimmten, zusaetzlichen Ausgangssignals des Umsetzers loest ein Zaehlsignal aus, welches ueber die logische Verknuepfungsschaltung einem Zaehler zuge...U.S.WThe invention relates to a method and a circuit arrangement for carrier frequency monitoring in a message transmission system, in which the characteristic states of a digital signal are assigned a frequency-modulated carrier oscillation free of phase shifts and in which this band-limited, frequency-modulated carrier signal is fed via a transmission path to a demodulator, which is fed depending on the frequency Carrier oscillation emits DC voltage signals as demodulated signals. The circuit arrangement according to the invention should, in addition to the circuit complexity for realizing the demodulator, require a small additional circuit complexity. Essentially, the existing components of the demodulator should also be able to be used. This task is achieved in that a series of pulses corresponding to the zero crossings of the carrier oscillation appear with different delays at the corresponding outputs of a multi-stage delay section. It is fed to a converter as well as to a logic interconnection circuit. A series of pulses occurring simultaneously at the outputs of the delay section is assigned a digital multi-bit signal representing a numerical value in the converter. The transition from one characteristic state to the other of a specific, additional output signal of the converter triggers a count signal, which is assigned to a counter via the logic circuit
Description
7. Schaltungsanordnung nach Anspruch 1, ί und 6, dadurch gekennzeichnet, daß das Ausgangssignal einer (n + p)-\cn Stufe des dritten Schieberegisters (7) an dem ersten Eingang eines zweiten NAND-Gatters (12) der logischen Verknüpfungsschaltung (3) anliegt daß dem zweiten Eingang des zweiten NAND-Gatters (12) der interne Takt (T) zugeführt wird, daß dessen Ausgangssignal an den zweiten Eingang eines ODER-Gatters (14) der logischen Verknüpfungsschaltung (3) angeschlossen ist daß dem ersten Eingang des ODER-Gatters (14) das invertierte Übertragssignal des Zählers (4) zugeführt7. Circuit arrangement according to claim 1, ί and 6, characterized in that the output signal of a (n + p) - \ cn stage of the third shift register (7) at the first input of a second NAND gate (12) of the logic circuit (3 ) is applied that the second input of the second NAND gate (12) the internal clock (T) is fed that its output signal is connected to the second input of an OR gate (14) of the logic circuit (3) that the first input of the OR gate (14) fed the inverted carry signal of the counter (4)
ters (14) der Takteingang des Zählers (4) beaufschlagt ist und abhängig vom Ausgangssignal des UND-Gatters (13) der Zähler (4) vorwärts oder rückwärts zähltters (14) the clock input of the counter (4) is applied and depending on the output signal of the AND gate (13) the counter (4) counts up or down
Die Erfindung betrifft ein Verfahren zur Trägerfrequenzüberwachung in einem Nachrichtenübertragungssystem, gemäß dem Oberbegriff des Patentanspruchs I.The invention relates to a method for carrier frequency monitoring in a message transmission system, according to the preamble of claim I.
Zur Demodulation eines FSK-Signals (Frequency-Shift-Keying-Signal) ist ein Demodulator vorgeschlagen worden, bei dem ein inkrementell Verfahren verwendet wird (DE-OS 30 07 295). Der Demodulator entscheidet anhand der Nulldurchgänge des empfangenen FSK-Signals, ob die Signalfrequcnz ober- oder unterhalb der Mittenfrequenz liegt. Für de: Anwendungsfall Bildschirmtext werden beispielsweise den Kennzuständen eines binären Digitalsignals die Kennfrequenzen 1300 bzw. 2100 Hz zugewiesen, so daß die Mittenfrequenz bei 1700 Hz liegt. Wird für die Übertragungsrate beispielsweise 1200 bit/s gewählt, so liegt diese im Vergleich zu den Kennfrequenzen relativ hoch, so daß eine Mittelung über mehrere Nulldurchgänge notwendig ist, um eine geringe Verzerrung und Störsicherheit beim Rauschen zu erreichen. Bei dem vorgeschlagenen inkrementellen Verfahren wird die Impulsscrie am Ausgang des digitalen Differenzierers einem Verzögerungsabschnitl zugeführt. Die verzögerten und die unverzögerten Impulsserien, deren Logisch-1-Werte die Nulldurchgangsabstände repräsentieren, werden jeweils einem Umsetzer zugeführt. Der Abstandswert, ein Zahlenwert darstellendes Vielbitsignal am Ausgang des Umsetzers, ist ein Maß für den Abstand der augenblicklich empfangenen Signalfrcquenz zur Mittenfrequenz der Kennfrequenzen. Die Abstandswerte am Ausgang der Umsetzer stehen jeweils für die Zeit zwischen den zugehörigen Nulldurchgängen des empfangenen FSK-Signals an. Im vorliegenden Fall wird im Umsetzer für eine Signalfrequcnz oberhalb eines bestimmten Maximums das kleinste binäre Wort zugewiesen und für Kennfrequenzen unterhalb eines bestimmten Minimums das entsprechende Wort. Dieser Bereich ist entsprechend der Auflösung des Umsetzers unterteilt. Die Mittenfrcqucnz ist z. B. durch den Übergang des höchstwertigen Bits des Abslandswcrlcs von beispielsweise Logisch-1-Wert nach Logisch-O-Wcri gekennzeichnet. Die Verzöge-For demodulating an FSK signal (frequency shift keying signal) there has been proposed a demodulator using an incremental method is (DE-OS 30 07 295). The demodulator decides based on the zero crossings of the received FSK signal whether the signal frequency is above or below the center frequency. For de: use case On-screen text is, for example, the characteristic frequencies of the characteristic states of a binary digital signal 1300 or 2100 Hz assigned, so that the center frequency is at 1700 Hz. Used for the transfer rate for example 1200 bit / s selected, this is relatively high compared to the characteristic frequencies, so that a Averaging over several zero crossings is necessary to ensure low distortion and immunity to interference To achieve noise. With the proposed incremental The pulse sequence at the output of the digital differentiator becomes a delay section fed. The delayed and the undelayed pulse series, the logic 1 values of which are the zero crossing intervals represent, are each fed to a converter. The distance value, a numerical value representing the multi-bit signal at the output of the converter, is a measure of the distance between the currently received Signal frequency for the center frequency of the characteristic frequencies. The distance values at the output of the converters are available for the time between the associated zero crossings of the received FSK signal. in the The present case is the smallest in the converter for a signal frequency above a certain maximum assigned binary word and for characteristic frequencies below a certain minimum the corresponding one Word. This area is divided according to the resolution of the converter. The middle frequency is z. B. by the transition of the most significant bit of the Abslandswcrlcs from, for example, a logical 1 value marked according to Logisch-O-Wcri. The delay
rungszeit im Verzögerungsabschniu ist ein Vielfaches der Periodendauer des internen Takts. In einem an die Umsetzer anschließenden Subtrahierer wird die Differenz zwischen den verzögerten und unverzögerten Abstandswerten gebildet. Das Auagangssignal des Subtrahierers wird einem zweiten Akkumulator zugeführt, in dem während jeder Taktperiode des internen Takts der Mittelwert nach dem inkrementellen Verfahren neu berechnet wird. Unter diesem Verfahren versteht man, daß sich der richtige Summenwert im zweiten Akkumulator dann ergibt, wenn die Differenz aus dem neu in den Verzögerungsabschnitt eingelesenen Signal und dem den Verzögerungsabschnitt verlassenden Signal zum Inhalt des zweiten Akkumulators von der vorhergehenden Taktperiode hinzuaddiert witd. Dadurch kann auf eine absolute Addition aller im Verzögerungsabschnitt befindlichen Signale im zweiten Akkumulator verzichtet werden. In einem nachfolgenden Komparator wird das Ausgangssignal des Akkumulators mit dem der Mittenfrequenz entsprechenden Wert verglichen. Um zu vermeiden, daß während des Betriebs des Demodulators die Übereinstimmung zwischen Inhalt des Verzögerungsabschnitts und des zweiten Akkumulators gestört ist, d. h„ daß der Mittelwert am Ausgang des zweiten Akkumulators um eine zufällige und feste Differenz sich vom tatsächlichen Inhalt des Verzögerungsabschnitts unterscheidet, werden die Abstandswerte des zweiten Umsetzers in einem ersten Akkumulator mic jedem Taktschritt des internen Takts aufsummiert. Nach Ablauf eines Zeitintervalls, das z. B. der Verzögerungszeit des Verzögerungsabschnitts entspricht, erfolgt eine Korrektur in der Weise, daß der Summenwert des ersten Akkumulators im zweiten Akkumulator übernommen wird. Die Zeitintervalle zwischen den Zeitpunkten der jeweiligen Übernahme können beliebig lang gewählt werden. Sie enthalten mindestens die Verzögerungszeit, nach deren Ablauf, d. h. zu Beginn eines neuen Intervalls,die Übernahme erfolgt. Dazu ist eine Steuerschaltung vorgesehen, welche im wesentlichen einen Zähler enthält, der nach Ablauf einer gewissen Anzahl von Periodendauern des internen Takts ein Steuersignal erzeugt, mit dem der Summenwert übernommen wird. Bei der schal tungstechnischcn Realisierung wird für den Verzögerungsabschnitt ein mehrstufiges Schieberegister vorgesehen. Die Komponenten der Umsetzer sind ein oder mehrere Prioritätsencoder, eine logische Verknüpfungsschaltung und eine Speicherschaltung. Mit einem Prioritätsencoder is> der Abstand der z. B. Logisch-1-Kennzuslände der Impulsserie, welche augenblicklich an einer Anzahl von Ausgängen des Schieberegisters erscheint, feststellbar. Der den Nulldurchgangsabständen der empfangenen Signalfrequenzen kennzeichnende digitale Wert, dtr sogenannte Abstandswen, wird im Falle mehrerer Prioritätsencoder aus deren Ausgangssignalen mit Hilfe der logischen Verknüpfungsschaltung gebildet. Als Übernahmebefehl für den Abstandswert in die Speicherschaltung wird z. B. der Logisch-1-Kennzustand am Ausgang einer nachfolgenden Stufe des Schieberegisters verwendet. Treten während des Betriebs Störungen auf, d.h. das demodulierte FSK-Signal ist z. B. verrauscht oder ein zufälliges Signal, so ist ein Meldesignal für das Datenendgerät erforderlich.The delay time in the delay section is a multiple the period of the internal clock. In a subtracter connected to the converter, the difference is formed between the delayed and undelayed distance values. The output of the subtracter is fed to a second accumulator, in which during each clock period of the internal clock the Mean value recalculated using the incremental method will. This procedure means that the correct total value is in the second accumulator then results when the difference between the signal newly read into the delay section and the signal leaving the delay section to the content of the second accumulator from the previous clock period is added. This can result in an absolute addition of all signals in the delay section in the second accumulator is dispensed with will. In a subsequent comparator, the output signal of the accumulator becomes that of the center frequency compared to the corresponding value. To avoid that during the operation of the demodulator the correspondence between the content of the delay section and the second accumulator is disturbed is, d. h "that the mean value at the output of the second accumulator is a random and fixed difference differs from the actual content of the delay section, the distance values of the second Converter in a first accumulator mic summed up each clock step of the internal clock. After expiration a time interval that z. B. corresponds to the delay time of the delay section, a occurs Correction in such a way that the sum value of the first accumulator is taken over in the second accumulator will. The time intervals between the times of the respective takeover can be chosen as long as you like will. They contain at least the delay time after which, i. H. at the beginning of a new one Interval, the takeover takes place. For this purpose, a control circuit is provided which essentially has a Contains counter, which after a certain number of periods of the internal clock a control signal with which the sum value is accepted. In the circuit-technical implementation, the Delay section a multi-stage shift register is provided. The components of the translators are one or more priority encoders, a logic combination circuit and a memory circuit. With a Priority encoder is> the distance between the z. B. Logical 1 characteristics the series of pulses which are instantaneously applied to a number of outputs of the shift register appears, detectable. The one characterizing the zero crossing intervals of the received signal frequencies digital value, dtr so-called distance values, is derived from their output signals in the case of several priority encoders formed with the aid of the logic combination circuit. As an acceptance command for the distance value in the memory circuit is z. B. the logic 1 characteristic state at the output of a subsequent stage of the shift register used. If interference occurs during operation, i.e. the demodulated FSK signal is z. B. noisy or a random signal, it is a message signal required for the data terminal.
Aufgabe der Erfindung ist es daher, für einen Demodulator der eingangs beschriebenen Art ein Verfahren und eine Schaltungsanordnung zur Trägerfrequenz-Überwachung vorzusehen, welches neben dein Schaltungsaufwancl zur Realisierung des Demodulators einen geringen zusätzlichen Sc 'ültungsaufwand erfordert und bei dem im wesentlichen die vorhandenen Komponenten des Demodulators mitverwendet werden können.The object of the invention is therefore to provide a method for a demodulator of the type described at the beginning and a circuit arrangement for carrier frequency monitoring to provide, which in addition to your Schaltungsaufwancl for realizing the demodulator requires a little additional expenditure and effort in which essentially the existing components of the demodulator can also be used.
Diese Aufgabe wird gemäß der Erfindung durch die im Anspruch 1 gekennzeichneten Merkmale gelöst.This object is achieved according to the invention by the features characterized in claim 1.
Durch das erfindungsgemäße Verfahren zur Trägerfrequenzüberwachung läßt sich auf besonders einfache Weise der Betriebszustand der Übertragungsstrecke überwachen und somit bei gestörtem Betrieb diese Störungsursache eindeutig feststellen. Bei Verknüpfung geeignet ausgewählter Signale, welche im ausgeführten Demodulator bereits vorhanden sind, läßt sich der Aufwand für die logische Verknüpfungsschaltung auf ein Mindestmaß beschränken und aus der Überwachung der Trägerfrequenz ein Meldesignal gewinnen. Im einzelnen wird vorgeschlagen, daß die Zahl der Stufen des Verzögerungsabschnitts der Zahl der Stufen einer Reihe von Schieberegistern und die zugehörige Verzögerungszeil einer bestimmten Zeitspanne eines internen Takts entspricht. Das Ausgangssignal ■ «jn /Stufen eines zweiten Schieberegisters wird jeweils der / Eingängen eines Prioritätsencoders im Umsetzer zugeführt. Mit dem Ausgangssignal der n-ten Stufe bzw. einer (n + o^-tcn Stufe eines dritten Schieberegisters werden der Rüchsetzeingang bzw. der Setzeingang einer ersten bistabilen Kippstufe der logischen Verknüpfungsschaltung angesteuert. Entsprechend bewirkt das Erscheinen eines Impulses am Ausgang einer vor dem /-stufigen Schieberegister angeordneten Stufe eines ersten Schieberegisters des Verzögerungsabschnitts das Setzen ei-The method according to the invention for monitoring the carrier frequency makes it possible to monitor the operating state of the transmission link in a particularly simple manner and thus unambiguously determine this cause of the fault in the event of a disturbed operation. When combining suitably selected signals which are already present in the demodulator, the effort for the logic combination circuit can be reduced to a minimum and a message signal can be obtained from the monitoring of the carrier frequency. Specifically, it is proposed that the number of stages of the delay section corresponds to the number of stages of a series of shift registers and the associated delay line corresponds to a specific time span of an internal clock. The output signal ■ «jn / stages of a second shift register is fed to the / inputs of a priority encoder in the converter. With the output signal of the nth stage or a (n + o ^ -tcn stage of a third shift register, the reset input or the set input of a first bistable multivibrator of the logic circuit is triggered. -stage shift register arranged stage of a first shift register of the delay section the setting of a-
.Ό ner zweiten bistabilen Kippstufe der logischen Verknüpfungsschaltung. Diese bistabile Kippstufe wird mit dem Ausgangssignal am ersten Ausgang des /-stufigen Schieberegisters zurückgesetzt..Ό ner second bistable multivibrator of the logic combination circuit. This bistable multivibrator is connected to the output signal at the first output of the / -stage Shift register reset.
Hierdurch ergibt sich der Vorteil, daß bei Verwendung der (n — m)-ttn Stufe bzw. der (n + o^ten Stufe des ersten bzw. dritten Schieberegisters der Bereich der Abstandswerte zu den im Betrieb tatsächlich vorkommenden Frequenzen hin verschoben wird. Dieser Bereich der Frequenzabstände zur Mittenfrequenz kannThis has the advantage that when using the (n - m) -ttn stage or the (n + o ^ th stage of the first or third shift register, the range of the distance values is shifted towards the frequencies actually occurring during operation Range of frequency differences to the center frequency can
z. B. mittig zur Mittenfrequenz liegen. Er wird entsprechend der Auflösung des verwendeten Prioritätsencoders unterteilt. Bei der vorliegenden Schaltungsanordnung werden die unterschiedlich verzögerten Ausgangssignale, z. B. des zweiten Schieberegisters, dem Umsetzer zugeführt und mit dem Übernahmebefehl einer der n-ten Stufe nachfolgenden Stufe des Schieberegisters wird der gebildete Abstandswert in einer Speicherschaltung des Abstandsumsetzers übernommen und erscheint an dessen Ausgang. Durch die Verwendung eines Ausgangssignals einer der n-ten Stufe nachfolgenden Stufe des Schieberegisters als Übernahmebefe'.:l w.i'd der Bereich der Abstandswerte zur Mittenfrequenz hin verschoben. Der erste Bereich (d. h. Abstandswcrtc, gebildet aus den Ausgangssigi.alen des zweiten Schieberegisters) ist jedoch kleiner als jener Bereich, der durch die Auswahl einer beliebigen Stufe vor dem zweiten Schieberegister und einer frei nach dem zweiten Schieberegister wählbaren Stufe entsieht.z. B. lie in the middle of the center frequency. It is set according to the resolution of the priority encoder used divided. In the present circuit arrangement, the differently delayed output signals, z. B. the second shift register, fed to the converter and with the takeover command a The step of the shift register following the n-th stage is the generated distance value in a memory circuit of the distance converter and appears at its output. By using of an output signal of a stage of the shift register following the n-th stage as a takeover command.: l w.i'd is the range of the distance values to the center frequency postponed. The first area (i.e. distance value, formed from the output signals of the second shift register) is smaller than the range created by selecting any level before the second shift register and a freely selectable stage after the second shift register.
Eine Schaltungsanordnung zur Durchführung desA circuit arrangement for implementing the
bo Verfahrens nach der Erfindung kann derart ausgebildet sein, daß das Ausgangssignal des zusätzlichen Ausgangs des Umsetzers einem ersten Eingang eines ersten NAND-Gatters der logischen Verknüpfungsschaltung zugeführt wird. Am zweiten Ausgang des NAND-Gat-The method according to the invention can be designed in this way be that the output signal of the additional output of the converter is a first input of a first NAND gate of the logic circuit is supplied. At the second output of the NAND gate
b1) ters wird der invertierende Ausgang der zweiten bistabilen Kippstufe angelegt. Das Ausgangssignal dieses NAND-Gatters wird an den ersten Eingang eines UND-Gatters der logischen Verknüpfungsschaltungb 1 ) the inverting output of the second bistable multivibrator is applied. The output signal of this NAND gate is sent to the first input of an AND gate of the logic circuit
angelegt. Dem zweiten Eingang des UND-Gatters wird das Ausgangssignal am invertierenden Ausgang der ersten bistabilen Kippstufe zugeführt. Das Ausgangssignal einer (n + pften Stufe des dritten Schieberegisters wird an den ersten Eingang eines zweiten NAND-Gatters angelegt. Dem zweiten Eingang dieses NAND-Gatters wird der interne Takt zugeführt. Das Ausgangssignal des zweiten NAND-Gatters wird an den zweiten Eingang eines ODER-Gatters angelegt. Dem ersten Eingang des ODER-Gatters wird das invertierte Übertragssignal der höchsten Stufe des Zählers zugeführt. Der Takteingang des Zählers wird mit dem Ausgangssignal des ODER-Gatters beaufschlagt. In Abhängigkeit vom Signal am Vorwärts-Rückwärts-Zähleingang des Zählers werden die Impulse des Ausgangssignals des ODER-Gatters gezählt und erhöhen oder erniedrigen den Zählerstand.created. The output signal at the inverting output of the first bistable multivibrator is fed to the second input of the AND gate. The output signal of a (n + pth stage of the third shift register is applied to the first input of a second NAND gate. The internal clock is fed to the second input of this NAND gate. The output signal of the second NAND gate is applied to the second input of an OR The inverted carry signal of the highest level of the counter is fed to the first input of the OR gate. The output signal of the OR gate is applied to the clock input of the counter. Depending on the signal at the up / down counter input of the counter, the Pulses of the output signal of the OR gate are counted and increase or decrease the count.
Durch die crfindöngsgciiBy the crfindöngsgcii
sind für die logische Verknüpfungsschaltung eine geringe Anzahl der einfachsten Gatterschaltungen erforderlich, so daß der Aufwand dafür gering gehalten werden kann. Weiterhin ergibt sich hinsichtlich einer Integration des Demodulators cine günstige Schaltungsanordnung. Durch die Verwendung des invertierten Übertragssignals des Zählers weist dieser »Anschlagvcrhalten« auf. Im Normalfall zählt der Zähler nach Einschalten des Demodulators aufwärts, bis der Logisch-1-Kennzusland am höchstwertigen Ausgang des Zählers erscheint. Dicvs Signal zeigt an, daß die Trägerschwingung vorhanden ist. Bei weiterem Hochzählen erreicht der Zähler den Anschlag. Das Übcrtragssignal am Überlaufausgang des Zählers nimmt dann den Logisch-0-Kennzustand an. Durch dieses »Anschlagverhalten« und durch die Hysterese des Zählers, d. h. die Schwelle des Kennzustandswechsels am höchstwertigen Ausgang, bei deren Über- oder Unterschreiten die Trägerschwingung als vorhanden oder nicht erkannt wird, liegt in einem entsprechenden Abstand zum Anschlag, wird verhindert, daß die Trägerfrequenzüberwachung bereits auf kurze Störimpulse anspricht.are a small one for the logic combination circuit Number of the simplest gate circuits required, so that the expense for it can be kept low can. Furthermore, a favorable circuit arrangement results with regard to an integration of the demodulator. By using the inverted carry signal of the counter, this "stop behavior" on. Normally, after switching on the demodulator, the counter counts upwards until the logic 1 code is reached appears at the most significant output of the counter. Dicvs signal indicates that the carrier wave is available. If the count continues, the counter reaches the stop. The carry signal at the overflow output of the counter then takes the logic 0 identification status at. Due to this "stop behavior" and the hysteresis of the counter, i. H. the Threshold of the characteristic state change at the most significant output, when exceeded or undershot the Carrier vibration is recognized as being present or not, is at a corresponding distance from the stop, this prevents the carrier frequency monitoring from responding to short interference pulses.
Die Erfindung wird nachfolgend anhand des in der Zeichnung dargestellten bevorzugten Ausführungsbeispieles näher erläutert.The invention is described below with reference to the preferred exemplary embodiment shown in the drawing explained in more detail.
F i g. 1 zeigt ein Blockschaltbild für einen möglichen Aufbau der Schaltungsanordnung zur Trägerfrequenzüberwachung nach der Erfindung.F i g. 1 shows a block diagram for a possible one Structure of the circuit arrangement for carrier frequency monitoring according to the invention.
F i g. 2 zeigt eine mögliche Realisierung der logischen Verknüpfungsschaltung gemäß der Erfindung.F i g. 2 shows a possible implementation of the logical Combination circuit according to the invention.
In F i g. 1 erscheint an den Ausgängen eines Verzögerungsabschnitts 1 Jie Impulsserie unterschiedlich verzögert Der (n — /n/te Ausgang der (n — I)-Xe Ausgang, der n-te Ausgang, der (n + o>te Ausgang und der (n + pMe Ausgang wird jeweils mit den entsprechenden Eingängen einer logischen Verknüpfungsschaltung 3 verbunden. Weiterhin werden die (n — (Men bis n-ten Ausgänge des Verzögerungsabschnitts 1 den jeweiligen Eingängen eines Umsetzers 2 zugeführt Der UmsetzerIn Fig. 1 appears at the outputs of a delay section 1 The series of pulses is delayed differently The (n - / n / th output, the (n - I) -Xe output, the nth output, the (n + o> th output and the (n + pMe output is each connected to the corresponding inputs of a logic combination circuit 3. Furthermore, the (n - (Men to n-th outputs of the delay section 1 are fed to the respective inputs of a converter 2. The converter
2 bildet daraus für einen ersten Bereich die entsprechenden Abstandswerte. Ein zusätzlicher Ausgang des Umsetzers 2 ist mit einem Eingang der logischen Verknüpfungsschaltung 3 verbunden. Dieser Ausgang nimmt den z. B. Logisch-1-Kennzustand dann an, wenn an allen Eingängen des Umsetzers 2 kein Logisch-1-Zustand der unterschiedlich verzögerten !mpulsserie anliegt Die Ausgangssignale der logischen VerknüpfungsschaltungFrom this, 2 forms the corresponding distance values for a first area. An additional output of the converter 2 is connected to an input of the logic combination circuit 3. This exit takes the z. B. Logical 1 identification status if at all Inputs of converter 2 no logic 1 state of the differently delayed! Pulse series is present Output signals of the logic combination circuit
3 werden einem Zähler 4 zugeführt Das Ubertragssignal des Zählers 4 wird einem Eingang der logischen Verknüpfungsschaltung 3 zugeführt3 are fed to a counter 4. The carry signal of the counter 4 is fed to an input of the logic combination circuit 3
Wie Fig. 2 zeigt, ist der Verzögerungsabschnitt 1 in eine Reihe von Schieberegistern 5, 6, 7 unterteilt. Das Ausgangssignal am (n — m/ten Ausgang des ersten Schieberegisters 5 wird dem Sctzcingang einer bistabilcn Kippstufe IO zugeführt. Das Ausgangssignal am (n — //ten Ausgang des zweiten Schieberegisters 6 ist sowohl mit einem Eingang eines Prioritätsencoders 8 als auch mit dem Rücksetzeingang der zweiten bistabilen Kippstufe 10 verbunden. Das Ausgangssignal der n-icn in Stufe des zweiten Schieberegisters 6 liegt sowohl an einem F.ingang des Priorilätsencoders 8 als auch am Rücksetzeingang einer ersten bistabilen Kippstufe 9 an. Dem Sct/.eingang der bistabilen Kippstufe 9 wird das Ausgangssignal am (n + o) -lcn Ausgang des dritten Schieberegisters 7 zugeführt. Durch die Vervendung der (n — nieten bzw. (n + o>ten Stufe des Verzögerungsabschnitts 1 wird der zweite Bereich um die Miltcnfrcqucn?. gewählt. Einem ersten NAND-Gatter W wird der zusätzliche Ausgang des Umsetzers 2, d. h. des Prioritätsencoders 8, und der inverlierende Ausgang der zweiten bistabilen Kippstufe 10 zugeführt. Das Ausgangssignal des ersten NAND-Gatters 11 liegt am Eingang eines UND-Gatters 13. Einem weiteren Eingang des UND-Gatters 13 wird der invertierende Ausgang der ersten bistabilen Kippstufe 9 zugeführt. Das Ausgangssignal des UND-Gatters 13 wird dem Steuereingang zun ·. Vorwärts- oder Rückwärtszählen des Zählers 4 zugeführt. Der (n + p>tc Ausgang des dritten Schieberegisters 7 wird einem ersten Eingang eines zweiten jo NAND-Gatters 12 zugeführt Dadurch sind der erste und zweite Bereich hinsichtlich ihrer Lage zueinander eindeutig festgelegt. An einem weiteren Eingang des zweiten NAND-Gatters 12 liegt der interne Takt Tan. Das Ausgangssignal des zweiten NAND-Gaitcrs 12 K wird einem zweiten Eingang eines ODER-Gatters 14 zugeführt Der Überlaufausgang des Zählers 4 wird über einen Inverter mit dem ersten Eingang des ODER-Gatters 14 verbunden. Das Ausgangssignal des ODER-Gatters 14 wird als Taktsignal an den Zähler 4 angelegt. Durch diese Beschattung des Zählers 4 wird erreicht, daß der Zähler innerhalb des durch die Stufen (n — m) bzw. (n + p) festgelegten Bereichs aufwärtszählt und beim Übergang des Übertragssignals des Zählers 4 von einem in den anderen Kennzustand beim höchstwertigen Zählerstand stehen bleibt. Dann steht am Takteingang des Zählers 4 ein Signal mit dem Logisch-1-Kennzustand an und die Impulse am Ausgang des zweiten NAND-Gatters 12 werden nicht gezählt Bei Frequenzen außerhalb dieses Bereichs zählt der Zähler abwärts, bis der Wert Logisch-0 erreicht ist Durch die Vei wendung des höchstwertigen Ausgangs des Zählers 4 kann aus einer Änderung des Kennzustands eine einfache Ja/ Nein-Entscheidung über die vorhandene Trägerschwingung getroffen werden.As shown in FIG. 2, the delay section 1 is divided into a series of shift registers 5, 6, 7. The output signal at the (n - m / th output of the first shift register 5 is fed to the trigger input of a bistable multivibrator IO. The output signal at the (n - // th output of the second shift register 6 is connected to both an input of a priority encoder 8 and the reset input the second bistable multivibrator 10. The output signal of the n-icn in the stage of the second shift register 6 is applied both to an input of the priority encoder 8 and to the reset input of a first bistable multivibrator 9. The Sct / .input of the bistable multivibrator 9 becomes the output signal is fed to the (n + o) -lcn output of the third shift register 7. By using the (n - rivets or (n + o> th stage of the delay section 1), the second range around the medium frequency is selected The additional output of the converter 2, ie the priority encoder 8, and the losing output of the second bistable multivibrator 10 are fed to the NAND gate W The input signal of the first NAND gate 11 is at the input of an AND gate 13. The inverting output of the first bistable multivibrator 9 is fed to a further input of the AND gate 13. The output signal of the AND gate 13 is applied to the control input. Up or down counting of the counter 4 is supplied. The (n + p> tc output of the third shift register 7 is fed to a first input of a second NAND gate 12. The position of the first and second areas is clearly defined with respect to one another The output signal of the second NAND gate 12 K is fed to a second input of an OR gate 14. The overflow output of the counter 4 is connected to the first input of the OR gate 14 via an inverter is applied as a clock signal to the counter 4. This shading of the counter 4 ensures that the counter counts up within the range defined by the levels (n - m) or (n + p) and when the carry signal of the counter 4 changes from one in the other characteristic state remains at the highest value count .. Then at the clock input of the counter 4 a signal with the logic 1 characteristic state and the pulse e at the output of the second NAND gate 12 are not counted. For frequencies outside this range, the counter counts down until the value logic 0 is reached. No decision can be made about the existing carrier oscillation.
Hierzu 1 Blatt Zeichnungen1 sheet of drawings
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Cited By (2)
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1980
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