DE29711102U1

DE29711102U1 - Two processor arrangement

Info

Publication number: DE29711102U1
Application number: DE29711102U
Authority: DE
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1997-06-25
Filing date: 1997-06-25
Publication date: 1997-08-14
Anticipated expiration: 2007-06-26

Description

GR 97 G 4426 DE · ? · .".." .".····GR 97 G 4426 DE · ? · .".." .".····

BeschreibungDescription

Anordnung mit zwei ProzessorenArrangement with two processors

Die Erfindung betrifft eine Anordnung mit mindestens zwei Prozessoren und einem Datenbereich zur Hinterlegung einer Datenstruktur, auf welchen die Prozessoren mit Speicheradressen eines Speichers lesend und/oder schreibend zugreifen. The invention relates to an arrangement with at least two processors and a data area for storing a data structure, which the processors access for reading and/or writing using memory addresses of a memory.

Eine derartige Anordnung ist aus dem Siemens-Katalog ST 70, Kapitel 4, Ausgabe 1997, bekannt. Dort ist ein Datenbereich eines Speichers vorgegeben, in dem z. B. für sogenannte Tasks eine Datenstruktur hinterlegbar ist und auf welchen die Prozessoren jeweils lesend oder schreibend zugreifen. Gewöhnlich liest einer der Prozessoren die Daten des Datenbereichs ein, aktualisiert bzw. ändert diese und schreibt die aktualisierten bzw. geänderten Daten wieder in den Datenbereich ein. Auf diese &ldquor;neuen" Daten kann nun der andere Prozessor zugreifen, der wiederum zunächst die Daten einliest, dann diese aktualisiert und die neuen Daten schließlich wieder in den Datenbereich des Speichers einträgt. Der häufig vorkommende Wechsel des Zugriffs auf den Datenbereich von einem Prozessor auf den anderen ist zeitintensiv.Such an arrangement is known from the Siemens catalog ST 70, Chapter 4, edition 1997. There, a data area of a memory is specified in which, for example, a data structure can be stored for so-called tasks and which the processors can access in a read or write manner. Usually, one of the processors reads the data in the data area, updates or changes it and writes the updated or changed data back into the data area. This "new" data can now be accessed by the other processor, which in turn first reads the data, then updates it and finally enters the new data back into the data area of the memory. The frequent change in access to the data area from one processor to the other is time-consuming.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Anordnung der eingangs genannten Art zu schaffen, in welcher die Zugriffszeit auf den Datenbereich durch die Prozessoren vermindert wird.The present invention is based on the object of creating an arrangement of the type mentioned at the beginning in which the access time to the data area by the processors is reduced.

GR 97 G 4426 DE · ;._#" j"..*]GR 97 G 4426 DE · ;. _# "j"..*]

Diese Aufgabe wird dadurch gelöst, daß der Datenbereich Bestandteil eines der Prozessoren ist.This task is solved by making the data area part of one of the processors.

Auf den Datenbereich, der z. B. als Registersatz eines ersten Prozessors verwirklicht ist, wird nur durch den anderen zweiten Prozessor wie gewöhnlich als &ldquor;normaler" Speicher mit einer Speicheradresse zugegriffen. Das bedeutet, der Datentransfer erfolgt lediglich aus Sicht des zweiten Prozessors in der aus dem Stand der Technik bekannten Art und Weise. Der erste Prozessor dagegen greift direkt auf seinen Registersatz zu, der den gemeinsamen Datenbereich der Prozessoren bildet. Der Zugriff des ersten Prozessors auf seinen Registersatz ist erheblich kurzer als bei einem Zugriff auf einen als Bestandteil eines Speichers verwirklichten entsprechenden Datenbereich. The data area, which is implemented, for example, as a register set of a first processor, is only accessed by the other second processor as usual as a "normal" memory with a memory address. This means that the data transfer only takes place from the perspective of the second processor in the manner known from the prior art. The first processor, on the other hand, directly accesses its register set, which forms the common data area of the processors. The first processor's access to its register set is considerably shorter than when accessing a corresponding data area implemented as part of a memory.

In einer Ausgestaltung der Erfindung gemäß den Merkmalen des Anspruchs 2 können durch die Prozessoren umfangreichere Nutzdaten be- und verarbeitet werden. Sind die Nutzdaten z. B.In an embodiment of the invention according to the features of claim 2, the processors can handle and process more extensive user data. If the user data is, for example,

256 Bytes lang und können im Datenbereich lediglich 128 Bytes hinterlegt werden, wird ein Teil der Nutzdaten in den Speicher ausgelagert. Ferner können durch diese Maßnahmen, für den Fall eines Wechsels der Prozessoren in eine andere Prioritätsebene, neue Daten für diese Ebene generiert oder &ldquor;alte" Daten reaktiviert werden, wobei die Beziehungen der Daten durch entsprechende Speicheradressen in Form von Zeigern erhalten bleiben.256 bytes long and only 128 bytes can be stored in the data area, part of the user data is stored in the memory. Furthermore, in the event of a change in the processors to a different priority level, these measures can be used to generate new data for this level or to reactivate "old" data, whereby the relationships of the data are retained by corresponding memory addresses in the form of pointers.

Die Erfindung wird nachfolgend anhand eines Ausführungs-0 beispiels unter Bezugnahme auf die einzige Figur der Zeich-The invention is explained below using an embodiment example with reference to the single figure of the drawing.

GR 97 G 4426 DE *"": &iacgr;&Igr;&Ggr; ·".-^M -··.····GR 97 G 4426 DE *"": &iacgr;&Igr;&Ggr;·".- ^M -··.····

nung näher erläutert. Die Figur der Zeichnung zeigt in schematischer Darstellung eine Anordnung mit zwei Prozessoren.The figure in the drawing shows a schematic representation of an arrangement with two processors.

Mit 1 ist ein erster, mit einem Datenbereich in Form eines Registersatzes 2 versehener Prozessor bezeichnet, der über einen Adreß-, Daten- und Steuerleitungen aufweisenden Systembus 3 mit einem Speicher 4 verbunden ist. Ebenfalls über den Systembus 3 ist ein zweiter Prozessor 5 an den Speicher 4 angeschlossen, wobei sowohl der Prozessor 5 als auch der Prozessor 1 auf den Registersatz 2 einheitlich unter einer Speicheradresse zugreifen. Die im Registersatz■2 hinterlegten Daten weisen eine Datenstruktur auf, welche einen Vorwärts-, einen Rückwärtszeiger und Nutzdaten umfaßt, wobei im vorliegenden Ausführungsbeispiel angenommen ist, daß der Prozessor 1 z. B. aufgrund von zwei Prioritätsebenenwechseln den jeweiligen Inhalt des Registersatzes 2 in den Speicher 4 transferiert und der Prozessor 1 entsprechend der Lage der Inhalte im Speicher 4 die Zeiger eingestellt hat. Im Registersatz 2 ist daher hinterlegt ein Vorwärtszeiger 6, mit welchem sowohl der Prozessor 1 als auch der Prozessor 2 auf die aktuell gültigen Nutzdaten 7 im Registersatz 2 zugreift, und ein Rückwärtszeiger 8, der auf nach einem zweiten Prioritätsebenenwechsel gültige Nutzdaten 9 hinweist. Die diesen Nutzdaten zugehörige Datenstruktur entspricht der im Registersatz 2 hinterlegten und weist auf einen Vorwärtszeiger 10, der auf die aktuell gültigen Nutzdaten 7 zeigt, und einen Rückwärtszeiger 11, der auf nach einem ersten Prioritätsebenenwechsel gültige Nutzdaten 12 zeigt. Die diesen Nutzdaten 12 zugehörige Datenstruktur ist entsprechend mit einem Vorwärts- und einem Rückwärtszeiger 13, 14 versehen, von de-1 designates a first processor, which is provided with a data area in the form of a register set 2 and is connected to a memory 4 via a system bus 3 with address, data and control lines. A second processor 5 is also connected to the memory 4 via the system bus 3, with both the processor 5 and the processor 1 accessing the register set 2 uniformly under a memory address. The data stored in the register set 2 have a data structure which includes a forward and backward pointer and user data, with it being assumed in the present embodiment that the processor 1 transfers the respective content of the register set 2 to the memory 4, for example due to two priority level changes, and the processor 1 has set the pointers according to the location of the content in the memory 4. A forward pointer 6 is therefore stored in register set 2, with which both processor 1 and processor 2 access the currently valid user data 7 in register set 2, and a backward pointer 8, which points to user data 9 that is valid after a second priority level change. The data structure associated with this user data corresponds to that stored in register set 2 and points to a forward pointer 10, which points to the currently valid user data 7, and a backward pointer 11, which points to user data 12 that is valid after a first priority level change. The data structure associated with this user data 12 is accordingly provided with a forward and a backward pointer 13, 14, from which

GR 97 G 4426 DE * I l,_t · ·." .··.···GR 97 G 4426 DE * I l, _t · ·." .··.···

nen der Vorwärtszeiger 13 auf die nach dem zweiten Prioritätsebenenwechsel gültigen Nutzdaten 9 und der Rückwärtszeiger 14 auf eine Datenstruktur zeigt, welche noch nicht mit Nutzdaten versehen ist und lediglich einen Vorwärtszeiger 15 zum Adressieren der Nutzdaten 12 und einen Rückwärtszeiger 16 zur Selbstadressierung enthält.the forward pointer 13 points to the payload data 9 valid after the second priority level change and the backward pointer 14 points to a data structure which is not yet provided with payload data and only contains a forward pointer 15 for addressing the payload data 12 and a backward pointer 16 for self-addressing.

Claims

1. Arrangement with at least two processors (1, 5) and a data area (2) for storing a data structure, which the processors (1, 5) access for reading and/or writing using memory addresses of a memory (4), characterized in that

that the data area (2) is part of one of the processors {1, 2).

2. Arrangement according to claim 1, characterized in that

- the data structure comprises user data (7, 9, 12), a forward and a backward pointer (6, 10, 13, 15; 8, 11, 14, 16),

- the data structure can be swapped out into an area of the memory (4), wherein the processor (1) having the data area sets the forward and backward pointers (6, 10, 13, 15; 8, 11, 14, 16) according to the position of the area.