DE2954688C2 - Data line control of MISFET memory - Google Patents

Data line control of MISFET memory

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Abstract

The memory cells (5a-5d) are connected to a pair of data leads (CD0,CD1) carrying complementary signals of high or low levels.A data lead-potential setting circuit contains a MISFET lying between the data leads to limit the potential difference between the latter.The cell (e.g. 5a) flip-flops are made up from a pair of MISFETs (e.g. Q1,Q2) and load resistors (e.g. R1,R2), all the cells (5a-5d) being arranged in a matrix. Two other MISFETs (e.g. Q3,Q4) from a transfer gate. The gate electrodes of the latter serve as selective cell connectors while the drain electrodes (D) serve as a pair of input and output terminals

Description

Ein Halbleiterspeicher mit den im Oberbegriff des Patent­ anspruchs angegebenen Merkmalen ist aus der US-Patentschrift 4,099,265 bekannt. Die dort vorgesehene Datenleitungs-Poten­ tialeinstellschaltung bewirkt, daß der zwischen den beiden komplementären Datenleitungen vorhandene Potentialunterschied, der aufgrund von parasitären Kapazitäten der Speicherschaltung nach einer vorangegangenen Ansteuerung andauert, durch kurz­ zeitige Verbindung der Datenleitungen abgebaut wird. Daher werden in einem anschließenden Lese- oder Schreibvorgang bei umgekehrter Polarisierung der Datenleitungen die entsprechen­ den Spannungspegel schneller erreicht, so daß sich die Ar­ beitsgeschwindigkeit des Speichers insgesamt erhöht. Bei der bekannten Schaltung wird der beschriebene Potentialausgleich zwischen den Datenleitungen mit dem Auftreten des Adressiersi­ gnals für den nächsten aktiven Speicherzyklus eingeleitet.A semiconductor memory with the in the preamble of the patent features specified is from the US patent 4,099,265 known. The data line poten provided there tial setting circuit causes the between the two complementary data lines existing potential difference, due to parasitic capacitances of the memory circuit after a previous activation, briefly timely connection of the data lines is removed. Therefore are read in a subsequent read or write process reverse polarization of the data lines that correspond reaches the voltage level faster, so that the Ar overall storage speed increased. In the known circuit is the described potential equalization between the data lines with the appearance of the addressee gnals initiated for the next active storage cycle.

Aus der US-Patentschrift 4,061,954 ist es bei einem DRAM-Speicher für sich bekannt, Vorlade-Vorgänge zwischen ak­ tiven Speicherzyklen durchzuführen.From US Pat. No. 4,061,954 it is in one DRAM memory known per se, precharging between ak tive memory cycles.

Der Erfindung liegt die Aufgabe zugrunde, einen Halblei­ terspeicher anzugeben, der eine noch höhere Arbeitsgeschwin­ digkeit zuläßt.The invention has for its object a half lead Specify the memory, which is an even higher working speed allows.

Die erfindungsgemäße Lösung dieser Aufgabe ist im Pa­ tentanspruch gekennzeichnet. Durch die erfindungsgemäßen Maß­ nahmen wird der Potentialausgleich zwischen den Datenleitun­ gen bereits am Ende des jeweiligen Schreibzyklus und damit zum frühestmöglichen Zeitpunkt eingeleitet, so daß der näch­ ste aktive Zyklus entsprechend kurzfristig danach begonnen werden kann und dennoch für den Potentialausgleich genügend Zeit zur Verfügung steht. The inventive solution to this problem is in Pa claim marked. By the measure according to the invention The equipotential bonding between the data lines is taken at the end of the respective write cycle and thus initiated at the earliest possible time so that the next most active cycle started shortly thereafter can still be sufficient for equipotential bonding Time is available.  

Die Erfindung wird nachstehend anhand der Beschreibung von Ausführungsbeispielen und unter Bezugnahme auf die bei­ liegende Zeichnung näher erläutert. Die Zeichnung zeigt inThe invention is described below based on the description of embodiments and with reference to the at lying drawing explained in more detail. The drawing shows in

Fig. 1 ein Blockschaltbild einer MIS-Speicheranordnung unter Verwendung einer ersten Ausführungsform der Datenleitungs-Potentialeinstell­ schaltung; Fig. 1 is a block diagram of an MIS memory arrangement using a first embodiment of the data line potential setting circuit;

Fig. 2 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 4 in Fig. 1; FIG. 2 shows a schematic circuit arrangement for explaining block 4 in FIG. 1;

Fig. 3 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 2 in Fig. 1; Fig. 3 is a schematic circuit diagram for explaining the block 2 in Fig. 1;

Fig. 4 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 10 in Fig. 1; FIG. 4 shows a schematic circuit arrangement for explaining block 10 in FIG. 1;

Fig. 5 ein Wellenformdiagramm zur Erläuterung der Betriebs­ signale der MIS-Speicheranordnung nach Fig. 1; Fig. 5 is a waveform diagram for explaining the operation signals of the MIS memory device of Fig. 1;

Fig. 6 eine Draufsicht zur Erläuterung einer integrierten Halbleiterschaltungsanordnung; Fig. 6 is a plan view for explaining a semiconductor integrated circuit device;

Fig. 7 einen Schnitt längs der Linie A-A der Fig. 6; Fig. 7 is a section along the line AA of Fig. 6;

Fig. 8 und 9 schematische Schaltungsanordnung zur Erläuterung von zwei weiteren Ausführungsformen der Datenleitungs­ potentialeinstellschaltungen; Fig. 8 and 9 are schematic circuit arrangement for illustrating two further embodiments of the data line potentialeinstellschaltungen;

Fig. 10 eine schematische Schaltungsanordnung zur Erläuterung einer Vorspannungs-Generatorschaltung zur Verwendung bei den Schaltungsanordnungen nach Fig. 8 und 9; FIG. 10 is a schematic circuit diagram for explaining a bias generator circuit for use in the circuits of Figures 8 and 9.

Fig. 11 ein Blockschaltbild zur Erläuterung einer MIS-Speicher­ anordnung unter Verwendung einer weiteren Ausführungsform einer Datenleitungs-Potential­ einstellschaltung; FIG. 11 is a block diagram for explaining a MIS memory device using another embodiment of a data line potential setting circuit;

Fig. 12 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 6 in Fig. 11; FIG. 12 shows a schematic circuit arrangement for explaining block 6 in FIG. 11;

Fig. 13 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 7 in Fig. 11; FIG. 13 shows a schematic circuit arrangement for explaining block 7 in FIG. 11;

Fig. 14 eine schematische Schaltungsanordnung zur Erläuterung des Blockes 13 in Fig. 11; FIG. 14 shows a schematic circuit arrangement for explaining block 13 in FIG. 11;

Fig. 15 ein Wellenformdiagramm zur Erläuterung der Betriebs­ signale der MIS-Speicheranordnung nach Fig. 11; Fig. 15 is a waveform diagram for explaining the operation signals of the MIS memory device shown in Fig. 11;

Fig. 16A bis 16F, Fig. 17 und Fig. 18 schematische Schal­ tungsanordnungen zur Erläuterung von weiteren Ausführungsformen von Datenleitungs-Po­ tentialeinstellschaltungen; ... 16A to 16F, Figures 17 and 18 are schematic TIC arrangements for explaining other embodiments of data line Po tentialeinstellschaltungen;

Fig. 19 eine schematische Schaltungsanordnung zur Erläuterung einer Vorspannungs-Generatorschaltung; und in Fig. 19 is a schematic circuit diagram for explaining a bias generator circuit; and in

Fig. 20 ein Diagramm zur Erläuterung der charakteristischen Betriebskurven eines MISFET. Fig. 20 is a diagram for explaining the characteristic operating curves of a MISFET.

Bei einer ersten Ausführungsform der neuartigen MIS-Speicher­ anordnung, wie sie in Fig. 1 dargestellt ist, bezeichnet das Bezugszeichen 11 eine Speichermatrix, die aus einer Vielzahl von in Matrixform angeordneten Speicherzellen 5a bis 5d, Wort­ leitungen W1 bis Wi und paarweise angeordneten Ziffernleitungen D01 und D11 sowie D02 und D12 besteht.In a first embodiment of the novel MIS memory arrangement, as shown in Fig. 1, reference numeral 11 denotes a memory matrix, which consists of a plurality of memory cells arranged in matrix form 5 a to 5 d, word lines W1 to Wi and arranged in pairs Digit lines D01 and D11 as well as D02 and D12 exist.

Jede der Speicherzellen, d. h. beispielsweise die Speicher­ zelle 5a besteht in der dargestellten Weise aus MISFETs Q1 und Q2 und ihren Ladewiderständen R1 und R2, welche zusammen eine Flip-Flop-Schaltung bilden, und MISFETs Q3 und Q4 als Übertragungsgatter. Bei diesen als Übertragungsgatter ausge­ legten MISFETs Q3 und Q4 werden ihre Gate-Elektroden als selektive Anschlüsse ihrer Speicherzelle und ihre Drain-Elek­ troden D als ein Paar von Eingangs- und Ausgangs-Klemmen ver­ wendet.Each of the memory cells, ie for example the memory cell 5 a consists in the manner shown of MISFETs Q1 and Q2 and their charging resistors R1 and R2, which together form a flip-flop circuit, and MISFETs Q3 and Q4 as a transmission gate. These MISFETs Q3 and Q4, which are designed as transmission gates, use their gate electrodes as selective connections of their memory cell and their drain electrodes D as a pair of input and output terminals.

Die in derselben Zeile angeordneten Speicherzellen, z. B. die Speicherzellen 5a und 5c, sind mit ihren entsprechenden selektiven Anschlüssen gemeinsam an die dieser Zeile ent­ sprechende Wortleitung W1 angeschlossen.The memory cells arranged in the same row, e.g. B. the memory cells 5 a and 5 c, are connected with their corresponding selective connections together to the word line W1 corresponding to this row.

Andererseits sind die Speicherzellen, die in derselben Reihe oder Spalte angeordnet sind, d. h. die Speicherzellen 5a und 5b, mit ihren entsprechenden Eingangs- und Ausgangs­ klemmen gemeinsam an die paarweise angeordneten Ziffernlei­ tungen D01 und D02 angeschlossen, die dieser Reihe oder Spalte entsprechen.On the other hand, the memory cells, which are arranged in the same row or column, ie the memory cells 5 a and 5 b, with their corresponding input and output terminals are connected together to the paired digit lines D01 and D02, which correspond to this row or column.

Die MISFETs Q5 bis Q8 der Senkungsbetriebsart, deren Gate- und Source-Elektroden verbunden sind, sind als Lastelemente zwischen die entsprechenden Ziffernleitungen D01, D11, D02 und D12 sowie einen Spannungsanschluß VCC geschaltet. Die Lastele­ mente für die Ziffernleitungen werden verwendet, um die von den Speicherzellen kommenden Datensignale auszulesen, was nachstehend näher erläutert werden soll. Die Lastwiderstände R1 und R2 der entsprechenden Speicherzellen sind so ausgelegt, daß sie hohe Widerstände besitzen, um die während der Daten­ haltevorgänge zu verbrauchende Energie zu reduzieren, während die Lastelemente, die mit den oben erwähnten Ziffernleitungen verbunden sind, so ausgelegt sind, daß sie für die Leseopera­ tionen relativ niedrige Widerstände haben.The lowering mode MISFETs Q5 to Q8, whose gate and source electrodes are connected, are connected as load elements between the corresponding digit lines D01, D11, D02 and D12 and a voltage terminal V CC . The Lastele elements for the digit lines are used to read out the data signals coming from the memory cells, which will be explained in more detail below. The load resistors R1 and R2 of the respective memory cells are designed to have high resistances to reduce the energy to be consumed during data holding operations, while the load elements connected to the above-mentioned digit lines are designed to be for the read operations have relatively low resistances.

In Fig. 1 und den nachstehend näher beschriebenen Figuren der Zeichnung sind die MISFETs der Senkungsbetriebsart mit anderen Symbolen bezeichnet als die MISFETs der Anreicherungs­ betriebsart, und zwar durch Hinzufügen von gestrichelten Linien zwischen den Source- und Drain-Elektroden, wie es in Fig. 1 bei den MISFETs Q5 bis Q8 angedeutet ist.In FIG. 1 and the figures of the drawing described in more detail below, the lowering mode MISFETs are denoted by different symbols than the enriching mode MISFETs, by adding dashed lines between the source and drain electrodes, as shown in FIG. 1 MISFETs Q5 to Q8 are indicated.

Die oben erwähnten entsprechenden Ziffernleitungen D01, D11, D02 und D12 sind außerdem in der dargestellten Weise an gemeinsame Datenleitungen CD0 und CD1 angeschlossen, und zwar über MISFETs Q9 und Q12, die jeweils eine Übertragungsgatter­ schaltung bilden.The above-mentioned corresponding digit lines D01, D11, D02 and D12 are also on in the manner shown common data lines CD0 and CD1 connected, namely via MISFETs Q9 and Q12, each a transmission gate form circuit.

Mit dem Bezugszeichen 4 ist ein X-Adressendecodierer be­ zeichnet, der so arbeitet, daß er Adressensignale von Adressen­ eingängen AXa oder AXb durch eine Adressenpufferschaltung 3a oder 3b erhält und eine Wortleitung der Vielzahl von Wortlei­ tungen W1 bis Wi auswählt.The reference numeral 4, an X-address decoder is characterized BE, operates so that he inputs address signals from address AXa or AXb obtained by an address buffer circuit 3 a or 3 b and a word line of the plurality of wordline obligations W1 to Wi selects.

Bei der hier betrachteten Ausführungsform ist, obwohl nicht darauf beschränkt, um den Energieverbrauch der die Speicher­ matrix des Adressendecodierers oder dergleichen umgebenden Schaltungen zu verringern, jeder der Logikblocks, welche die Peripherieschaltungen bilden, mit einem als Leistungsschalter arbeitenden MISFET ausgerüstet, der in Abhängigkeit von Leistungsschaltsignalen gesteuert wird, welche auf der Basis von Chip-Wählsignalen erzeugt werden. Der MISFET für den Leistungsschalter wird nicht-leitend gemacht, wenn keine Wahl des Chips erfolgt, so daß sein Energieverbrauch reduziert wird.In the embodiment under consideration here, though not limited to the energy consumption of the storage surrounding the address decoder or the like Circuits to reduce each of the logic blocks that the Form peripheral circuits, with one as a circuit breaker  working MISFET equipped depending on Power switching signals is controlled, which based generated by chip dialing signals. The MISFET for the Circuit breakers are made non-conductive if none The chip is selected so that its energy consumption is reduced becomes.

Fig. 2 zeigt im einzelnen ein Beispiel des X-Adressen­ decodierers 4 nach Fig. 1. Der entsprechende Block zur Aus­ wahl der Wortleitung W1 besteht aus den MISFETs Q16 bis Q24. Ein NOR-Gatter besteht aus dem MISFET Q16, der als Senkungs­ last arbeitet, und den Anreicherungs-MISFET Q17 und Q19, die mit ihren Eingangsklemmen A1 bis A3 an die Ausgänge der Adres­ senpufferschaltungen 3a oder 3b in Fig. 1 angeschlossen sind. Ferner besteht eine Inverterschaltung aus dem Senkungslast-MISFET Q20 und dem Anreicherungs-MISFET Q21, welche das Aus­ gangssignal des erwähnten NOR-Gatters erhalten. Außerdem be­ steht eine Gegentaktendstufe aus dem Anreicherungs-MISFET Q23, der das Ausgangssignal des NOR-Gatters erhält, und dem An­ reicherungs-MISFET Q24, der sein Signal vom Inverterkreis er­ hält. Fig. 2 shows in detail an example of the X address decoder 4 of FIG. 1. The corresponding block for selecting the word line W1 consists of the MISFETs Q16 to Q24. A NOR gate consists of the MISFET Q16, which works as a sinking load, and the enhancement MISFET Q17 and Q19, which are connected with their input terminals A1 to A3 to the outputs of the address buffer circuits 3 a or 3 b in Fig. 1. Furthermore, an inverter circuit consists of the sinking load MISFET Q20 and the enhancement MISFET Q21, which receive the output signal of the aforementioned NOR gate. In addition, there is a push-pull output stage from the enhancement MISFET Q23, which receives the output signal of the NOR gate, and the enrichment MISFET Q24, which it receives its signal from the inverter circuit.

Zwischen dem NOR-Gatter und der Inverterschaltung sowie einem Referenzpotentialpunkt oder Erdpunkt der Schaltung ist ein gemeinsamer MISFET Q22 vorgesehen, der von den Leistungs­ schaltsignalen gesteuert wird, welche über einen Anschluß PS6 zugeführt werden. Ferner ist zwischen dem MISFET Q23 der Gegentaktendstufe und dem Spannungsanschluß VCC ein MISFET Q25 vorgesehen, der von Leistungsschaltsignalen gesteuert wird, die durch einen Anschluß PS4 zugeführt werden. Die übri­ gen Blöcke zur Wahl der jeweiligen Wortleitung Wi sind in gleicher Weise aufgebaut.Between the NOR gate and the inverter circuit and a reference potential point or ground point of the circuit, a common MISFET Q22 is provided, which is controlled by the power switching signals which are supplied via a connection PS6. Furthermore, between the MISFET Q23 of the push-pull output stage and the voltage connection V CC, a MISFET Q25 is provided which is controlled by power switching signals which are supplied through a connection PS4. The remaining blocks for selecting the respective word line Wi are constructed in the same way.

Die Leistungsschaltsignale an den genannten Anschlüssen PS4 und PS6 werden von einem Zeitimpulsgenerator 10 erzeugt. Dieser Zeitimpulsgenerator 10 hat beispielsweise, ohne darauf beschränkt zu sein, den in Fig. 4 dargestellten Aufbau. In Abhängigkeit von den Chipwählsignalen an einem Anschluß werden die Leistungsschaltsignale an den genannten Anschlüssen PS4 und PS6 erzeugt.The power switching signals at the mentioned connections PS4 and PS6 are generated by a time pulse generator 10 . This time pulse generator 10 has, for example, but not limited to, the structure shown in FIG. 4. Depending on the chip selection signals on one connection, the power switching signals are generated on the connections PS4 and PS6 mentioned.

Der Chipwählzustand wird angegeben durch den niedrigen Pegel der Signale, die dem erwähnten Anschluß zugeführt werden. In Abhängigkeit von diesem Signalpegel werden die Signale an den genannten Anschlüssen PS4 und PS6 auf einen hohen Pegel angehoben.The chip select state is indicated by the low one Level of the signals supplied to the mentioned connection will. Depending on this signal level, the Signals at the mentioned connections PS4 and PS6 to one high level raised.

Der Chip-Nichtwählzustand wird angegeben durch den hohen Pegel der Signale, die dem Anschluß zugeführt werden. In Abhängigkeit von diesem Signalpegel werden die Signale an den genannten Anschlüssen PS4 und PS6 auf einen niedrigen Pegel abgesenkt.The chip non-dialing state is indicated by the high one Level of the signals that are fed to the connector. In The signals are dependent on this signal level the mentioned connections PS4 and PS6 to a low Lowered level.

Infolgedessen werden während der Chipwähloperation die MISFETs Q22, Q32 und Q25 des X-Adressendecodierers 4 leitend gemacht, wenn die Signale bei den genannten Anschlüssen PS4 und PS6 den hohen Pegel annehmen. Wenn zu diesem Zeitpunkt beispielsweise die Adressensignale an den Eingängen A1 bis A3 alle auf dem niedrigen Pegel sind, so werden die Signale an der Wortleitung W1 entsprechend auf den hohen Pegel angehoben. Mit anderen Worten, es wird die Wortleitung W1 gewählt.As a result, during the chip select operation, the MISFETs Q22, Q32 and Q25 of the X address decoder 4 are made conductive when the signals at the aforementioned terminals PS4 and PS6 become high. If, for example, the address signals at the inputs A1 to A3 are all at the low level at this time, the signals on the word line W1 are raised to the high level accordingly. In other words, the word line W1 is selected.

Während des Nichtwählzustandes des Chips werden die genannten MISFETs Q22, Q32 und Q25 nicht-leitend gemacht, und zwar durch den niedrigen Pegel der Signale an den Anschlüssen PS4 und PS6. Unter dieser speziellen Bedingung sind die Signale an den Wortleitungen W1 bis Wi auf dem niedrigen Pegel.During the non-selection state of the chip, the MISFETs named Q22, Q32 and Q25 made non-conductive, and because of the low level of the signals at the connections PS4 and PS6. The signals are under this special condition on the word lines W1 to Wi at the low level.

Fig. 3 zeigt im einzelnen ein Ausführungsbeispiel des Y-Adressendecodierers 2 nach Fig. 1. Jeder der Blöcke zur Erzeugung von Wählsignalen an den entsprechenden Anschlüssen Y1 und Y2 besteht, wie im linken Teil der Figur der Zeichnung erkennbar, aus einem NOR-Gatter, das seinerseits aus einem Senkungslast-MISFET Q35 und Anreicherungs-MISFETs Q36 bis Q38, um die Ausgangssignale von den Adressenpufferschaltungen 1a und 1b an ihren Anschlüssen A7 bis A9 zu empfangen, und einem MISFET Q39 besteht, der von den Leistungsschaltsingalen ge­ steuert wird. Fig. 3 shows in detail an embodiment of the Y-address decoder 2 of Fig. 1. Each of the blocks to generate dialing signals at the respective terminals Y1 and Y2 is, as can be seen in the left part of the figure of the drawing, a NOR gate, which in turn consists of a sinking load MISFET Q35 and enhancement MISFETs Q36 to Q38 to receive the output signals from the address buffer circuits 1 a and 1 b at their terminals A7 to A9, and a MISFET Q39 which is controlled by the power switching signals.

Die Leistungsschaltsignale am erwähnten Anschluß PS5 gehen bei Nichtwahl des Chips auf den niedrigen Pegel, und zwar in gleicher Weise wie die oben erläuterten Anschlüsse PS4 und PS6. Infolgedessen werden bei Nichtwahl des Chips die Aus­ gänge Y1 und Y2 des Y-Adressendecodierers 2 auf den hohen Pegel angehoben.The power switching signals at the mentioned connection PS5 go to the low level when the chip is not selected, in the same way as the connections PS4 and PS6 explained above. As a result, if the chip is not selected, the outputs Y1 and Y2 of the Y address decoder 2 are raised to the high level.

Obwohl es bei der Anordnung gemäß Fig. 2 und 3 vor­ stellbar ist, daß die MISFETs Q22, Q32, Q39 und Q44, die als Leistungsschalter arbeiten, an der Seite des Spannungs­ anschlusses VCC angeordnet sind, wird eine derartige Modi­ fikation nicht bevorzugt, da der Ausgangssignalpegel bei der Betätigung des Decodierers durch die Schwellwertspannung der als Leistungsschalter arbeitenden MISFETs abgesenkt wird.Although it is adjustable in the arrangement of Fig. 2 and 3 provide that the MISFETs Q22, Q32, Q39 and Q44, which operate as a power switch, are disposed on the side of the voltage terminal V CC, such modes will not fication preferred since the output signal level is lowered when the decoder is actuated by the threshold voltage of the MISFETs operating as circuit breakers.

Wenn zur Verhinderung dieser Schwierigkeit von MISFETs mit einer niedrigen Schwellwertspannung Gebrauch gemacht wird, so besteht die Neigung, daß ein Leckstrom bei dem Nichtwähl­ zustand entsteht, der es schwierig macht, den Energieverbrauch beim Chipnichtwählzustand zu reduzieren. Im Einklang mit der vorstehend gegebenen Begründung sind die als Leistungsschalter arbeitenden MISFETs vorzugsweise an der Seite des Referenz­ potentials vorgesehen.If to prevent this difficulty from MISFETs is used with a low threshold voltage, so there is a tendency that leakage current when not selected condition that makes it difficult to reduce energy consumption to reduce the chip unselected state. In line with the The reasons given above are as circuit breakers working MISFETs preferably on the side of the reference potentials provided.

Mit dem Bezugszeichen 8 ist in Fig. 1 eine Auslese­ schaltung bezeichnet, die mit ihren paarweise angeordneten Eingängen I0 und I1 direkt an die bereits erwähnten paarweise angeordneten, gemeinsamen Datenleitungen CD0 und CD1 ange­ schlossen sind. Somit erzeugt die Ausleseschaltung 8 solche Datensignale an ihrem Ausgangsanschluß DOUT, wie es der Potentialdifferenz zwischen den Signalen entspricht, die den Eingängen IO und I1 zugeführt werden.1 by the reference numeral 8 is a readout in Fig. Designated circuit, which with its paired inputs are arranged in pairs directly to the already mentioned I0 and I1, common data lines CD0 and CD1 be joined are. The read-out circuit 8 thus generates such data signals at its output terminal D OUT as corresponds to the potential difference between the signals which are fed to the inputs IO and I1.

Das Bezugszeichen 9 bezeichnet eine Schreibschaltung. Diese Schreibschaltung 9 erzeugt solche Signale entgegenge­ setzter Phase an ihren paarweise angeordneten Ausgängen O0 und O1, wie es den Datensignalen entspricht, die an einem Eingangs­ anschluß DIN zugeführt werden. Die Ausgänge O0 und O1 sind in der dargestellten Weise an die gemeinsamen Datenleitungen CD0 und CD1 über die MISFETs Q13 und Q14 angeschlossen. Diese MISFETs Q13 und Q14 werden in Abhängigkeit von den Schreib­ steuersignalen leitend bzw. nicht-leitend gemacht, welche über einen Anschluß WE zugeführt werden.Numeral 9 denotes a write circuit. This write circuit 9 generates such signals opposite phase at their paired outputs O0 and O1, as it corresponds to the data signals that are supplied to an input terminal D IN . The outputs O0 and O1 are connected in the manner shown to the common data lines CD0 and CD1 via the MISFETs Q13 and Q14. These MISFETs Q13 and Q14 are made conductive or non-conductive depending on the write control signals, which are supplied via a connection WE.

Bei der Speicheranordnung der hier beschriebenen Aus­ führungsanordnung kann die Ausleseschaltung 8 eine hohe Ein­ gangsimpedanz haben, da sie aus den MISFETs besteht. Anderer­ seits hat die Schreibschaltung 9 eine relativ niedrige Aus­ gangsimpedanz und ist durch die Wirkung der MISFETs Q13 und Q14 während anderer Operationen als der Schreiboperation von den gemeinsamen Datenleitungen abgetrennt. Infolgedessen werden bei der Nichtwähloperation nach der Auslese- oder Schreiboperation die Auslese- oder Schreibsignale gehalten, da sie sich in den gemeinsamen Datenleitungen CD0 und CD1 befinden.In the memory arrangement of the guide arrangement described here, the read-out circuit 8 can have a high input impedance since it consists of the MISFETs. On the other hand, the write circuit 9 has a relatively low output impedance and is separated from the common data lines by the action of the MISFETs Q13 and Q14 during operations other than the write operation. As a result, in the non-selection operation after the read or write operation, the read or write signals are held because they are on the common data lines CD0 and CD1.

Dies führt zu dem bereits erwähnten Problem, wenn die gespeicherte Information mit dem entgegengesetzten Pegel zu dem gehaltenen ausgelesen wird. Um dieses Problem zu lösen, ist gemäß der Erfindung ein MISFET Q15, der als Zweiwegeschal­ ter arbeitet, in der dargestellten Weise zwischen den paar­ weise angeordneten gemeinsamen Datenleitungen CD0 und CD1 an­ geordnet. Somit wird dafür gesorgt, daß die paarweise ange­ ordneten, gemeinsamen Datenleitungen CD0 und CD1 dasselbe Potential haben, indem man beim Chipnichtwählzustand den MISFET Q15 leitend macht, und zwar in Abhängigkeit von Steuer­ signalen an einem Anschluß .This leads to the problem already mentioned if the stored information at the opposite level the held is read out. To solve this problem, is a MISFET Q15 according to the invention, which as a two-way scarf ter works in the manner shown between the couple as arranged common data lines CD0 and CD1 orderly. This ensures that the pairs are ordered common data lines CD0 and CD1 the same Potential by having the chip unselected MISFET Q15 makes conductive, depending on the tax signals on one connection.

Infolgedessen wird dann, wenn die Datensignale aus der Speicherzelle auszulesen sind, die vom x-Adressendecodierer 4 und dem Y-Adressendecodierer 2 neu zu wählen ist, die Zeit­ spanne verkürzt, bis die gemeinsamen Datenleitungen CD0 und CD1 eine vorgegebene Potentialdifferenz erreichen.As a result, when the data signals are to be read out from the memory cell to be newly selected by the x-address decoder 4 and the Y-address decoder 2 , the time period is shortened until the common data lines CD0 and CD1 reach a predetermined potential difference.

Bei der hier beschriebenen Ausführungsform können die dem bereits erwähnten Anschluß zuzuführenden Steuersignale einen relativ hohen Pegel besitzen, wie nachstehend näher erläutert wird, da der MISFET Q15 in zufriedenstellender Weise in seinen Leitungszustand gebracht wird.In the embodiment described here, the the control signals to be supplied to the connection already mentioned have a relatively high level, as detailed below is explained because the MISFET Q15 is satisfactory is brought into its management state.

Genauer gesagt, ist der Y-Adressendecodierer 2 der hier beschriebenen Ausführungsform so aufgebaut, daß er MISFETs Q39 und Q44 aufweist, die als Leistungsschalter an der Seite des Referenzpotentialanschlusses, wie bereits erwähnt, ar­ beiten. Infolgedessen erreicht nur die ausgewählte Wähllei­ tung der Y-Adressenwählleitungen Y1 und Y2 ihren hohen Pegel während des Chipwählzustandes. Andererseits nehmen während des Chipnichtwählzustandes beide Wählleitungen Y1 und Y2 ihren hohen Pegel an.More specifically, the Y-address decoder 2 of the embodiment described here is constructed to have MISFETs Q39 and Q44, which work as a power switch on the side of the reference potential terminal, as already mentioned. As a result, only the selected select line of the Y address select lines Y1 and Y2 reaches its high level during the chip select state. On the other hand, both the select lines Y1 and Y2 become high during the chip non-select state.

Wie sich aus dem konkreten Aufbau der in Fig. 6 und 7 dargestellten integrierten Halbleiterschaltungen ergibt, be­ stehen relativ hohe Streukapazitäten C1 bis C4 zwischen den Y-Adressenwählleitungen Y1 und Y2 und den gemeinsamen Daten­ leitungen CD0 und CD1.As can be seen from the specific structure of the integrated semiconductor circuits shown in FIGS. 6 and 7, there are relatively high stray capacitances C1 to C4 between the Y address selection lines Y1 and Y2 and the common data lines CD0 and CD1.

Wenn die Potentiale der beiden Y-Adressenwählleitungen Y1 und Y2 auf den hohen Pegel angehoben werden, da sich der Zustand vom Chipwählzustand zum Chipnichtwählzustand verschiebt, so ändern sich infolgedessen die gemeinsamen Datenleitungen CD0 und CD1, so daß sie aufgrund der Kombination zwischen den Streukapazitäten das hohe Potential haben.When the potentials of the two Y address dialing lines Y1 and Y2 are raised to the high level because the State shifted from chip select state to chip unselect state, consequently, the common data lines change CD0 and CD1, so that due to the combination between the Stray capacities have high potential.

Um den bereits erwähnten MISFET Q15 zu betreiben, muß sein Gate-Potential auf einen höheren Pegel als die Schwell­ wertspannung der gemeinsamen Datenleitung CD0 oder CD1 gebracht werden, welche als Quelle des MISFET Q15 arbeitet.In order to operate the MISFET Q15 already mentioned, its gate potential at a higher level than the threshold brought value voltage of the common data line CD0 or CD1 which works as the source of the MISFET Q15.

Die Steuersignale am Anschluß sind daher so, daß sie den hohen Pegel haben, wie es oben bereits erläutert wor­ den ist.The control signals at the connection are therefore such that they have the high level, as already explained above that is.

Fig. 6 zeigt eine Draufsicht einer integrierten Halb­ leiterschaltung, die mit den Ziffernleitungen, den gemeinsamen Datenleitungen, den Y-Adressenwählleitungen und den MISFETs ausgerüstet ist. Fig. 7 zeigt einen Schnitt längs der Linie A-A der Fig. 6. Fig. 6 shows a plan view of a semiconductor integrated circuit, which is equipped with the digit lines, the common data lines, the Y address selection lines and the MISFETs. FIG. 7 shows a section along the line AA of FIG. 6.

Bei der Anordnung gemäß Fig. 6 ist ein p-leitendes Siliziumsubstrat 100 an seiner Oberfläche in der mit gestrich­ elten Linien dargestellten Weise mit n-leitenden Bereichen DL01, DL11, DL02 und DL12 zur Beschaltung der Speicherzellen 5b und 5d sowie n-leitenden Bereichen S9 bis S12 und D9 bis D12 zur Bildung der Source- und Drain-Bereiche der MISFETs Q9 bis Q12 ausgebildet. Eine Gate-Elektrode G9, die aus einer poly­ kristallinen Siliziumschicht mit einem Muster besteht, wie es strichpunktiert angedeutet ist, ist außerdem auf dem p-leitenden Siliziumsubstrat 100 zwischen den n-leitenden Be­ reichen S9 und D9 ausgebildet. Die anderen Gate-Elektroden G10 bis G12 sind in gleicher Weise ausgebildet. Ein Silizium­ oxidfilm 103 ist auf der gesamten Oberfläche, einschließlich der Oberfläche eines dicken Siliziumoxidfilmes 101 ausge­ bildet. Der Siliziumoxidfilm 103 ist mit Löchern versehen, um die Verdrahtungsschichten D01, D11, D02, D12, CD0 und CD1 zu bilden, die aus Aluminium oder dergleichen bestehen.In the arrangement according to FIG. 6 is a p-type silicon substrate 100 on its surface in the illustrated dashed lines manner with n-type regions DL01, DL11, DL02 and DL12 to the wiring of the memory cells 5 b and 5-conducting n-d, and Regions S9 to S12 and D9 to D12 are formed to form the source and drain regions of the MISFETs Q9 to Q12. A gate electrode G9, which consists of a polycrystalline silicon layer with a pattern as indicated by dash-dotted lines, is also formed on the p-type silicon substrate 100 between the n-type regions S9 and D9. The other gate electrodes G10 to G12 are designed in the same way. A silicon oxide film 103 is formed on the entire surface, including the surface of a thick silicon oxide film 101 . The silicon oxide film 103 is perforated to form the wiring layers D01, D11, D02, D12, CD0 and CD1, which are made of aluminum or the like.

Die Verdrahtungsschicht D01 ist so ausgelegt, daß sie an den Stellen der angegebenen X-Markierungen in Fig. 6 mit dem n-leitenden Bereich DL01 der Speicherzelle 5b und dem Source-Bereich des MISFET Q9 in Kontakt steht und somit die Ziffernleitung D01 gemäß Fig. 1 bildet. In gleicher Weise bilden die Verdrahtungsschichten D11, D02 und D12 die Ziffern­ leitungen D11, D02, bzw. D12 gemäß Fig. 1.The wiring layer D01 is designed to correspond to the memory cell 5b and the source region of the MIS FET Q9 is in contact at the locations of X marks shown in Fig. 6 conductive n-with the area DL01 and thus the digit line D01 as shown in FIG forms. 1,. In the same way, the wiring layers D11, D02 and D12 form the digit lines D11, D02 and D12 according to FIG. 1.

Die Verdrahtungsschicht CD0 ist so ausgelegt, daß sie mit den n-leitenden Bereichen D10 und D11 in Kontakt steht und auf diese Weise die gemeinsame Datenleitung CD0 gemäß Fig. 1 bildet. In gleicher Weise bildet die Verdrahtungs­ schicht CD1 die andere gemeinsame Datenleitung CD1 gemäß Fig. 1.The wiring layer CD0 is designed so that it is in contact with the n-type regions D10 and D11 and in this way forms the common data line CD0 according to FIG. 1. In the same way, the wiring layer CD1 forms the other common data line CD1 according to FIG. 1.

Andererseits sind die Verdrahtungsschichten CD0 und CD1 so ausgelegt, daß sie die Gate-Elektroden G9 bis G12 über den relativ dünnen Siliziumoxidfilm 103 kreuzen.On the other hand, the wiring layers CD0 and CD1 are designed to cross the gate electrodes G9 to G12 over the relatively thin silicon oxide film 103 .

Infolgedessen sind die Verdrahtungsschichten CD0 und CD1 und die Gate-Elektroden G9 bis G12 wechselseitig über die Streukapazitäten C1 bis C4 verbunden (vgl. Fig. 1).As a result, the wiring layers CD0 and CD1 and the gate electrodes G9 to G12 are mutually connected via the stray capacitances C1 to C4 (cf. FIG. 1).

Wie in Fig. 4 dargestellt, werden bei der hier betrach­ teten Ausführungsform die Steuersignale dem oben erwähnten An­ schluß von der Schaltung zugeführt, die aus einem Last-MISFET Q71, einem mit dem MISFET Q71 in Reihe geschalteten Treiber-MISFET Q72, einem aktiven Last-MISFET Q73, einem mit dem MISFET Q73 in Reihe geschalteten Treiber-MISFET Q74 und einem Bootstrap-Kondensator C5 besteht.As shown in FIG. 4, in the embodiment under consideration here, the control signals are supplied to the above-mentioned circuit from the circuit, which consists of a load MISFET Q71, a driver MISFET Q72 connected in series with the MISFET Q71, an active load -MISFET Q73, a driver MISFET Q74 connected in series with the MISFET Q73 and a bootstrap capacitor C5.

Der MISFET Q72 wird an seiner Gate-Elektrode über den Anschluß PS6 mit Leistungsschaltsignalen versorgt, die in entgegengesetzter Phase zu den an dem Anschluß zu­ zuführenden Chipwählsignalen liegen und relativ verzögert sind. Der MISFET Q73 wird mit seiner Gate-Elektrode über einen Anschluß mit Leistungsschaltsignalen versorgt, die im wesentlichen in gleicher Weise verarbeitet werden wie die Chipwählsignale. Andererseits wird der MISFET Q74 an seiner Gate-Elektrode über einen Anschluß PS2 mit Leistungsschaltsignalen versorgt, die eine relativ schnelle Zeitfolge haben.The MISFET Q72 is connected to the gate electrode  Power supply signals supplied to connection PS6 which in the opposite phase to that on the connector feeding chip selection signals are and relatively delayed are. The MISFET Q73 is over with its gate electrode supplies a connection with power switching signals, which are processed in essentially the same way like the chip select signals. On the other hand, the MISFET Q74 at its gate electrode via a connection PS2 Power switching signals supplied that are relatively fast Have time sequence.

Bei der oben beschriebenen Anordnung sind beim Chip­ wählzustand die erwähnten MISFETs Q72 und Q74 leitend. Infolgedessen befindet sich das Potential des Anschlusses auf dem niedrigen Pegel, der im wesentlichen gleich dem Referenzpotential oder Erdpotential ist.In the arrangement described above, the chip selected state of the MISFETs Q72 and Q74 mentioned. As a result, there is the potential of the connection  at the low level, which is essentially the same is the reference potential or earth potential.

Wenn eine Verschiebung vom Chipwählzustand zum Chip­ nichtwählzustand erfolgt, so wird der MSIFET Q73 zuerst leitend und dann der MISFET Q74 nicht leitend gemacht. Zu diesem Zeitpunkt ist der MISFET Q72 immer noch leitend, so daß der Kondensator C5 aufgeladen wird. Nach einer kleinen Zeitverzögerung wird der MISFET Q72 nichtleitend gemacht. In diesem speziellen Zustand wird eine Spannung, die im wesentlichen gleich der Versorgungsspannung ist, einem Anschluß des Kondensators C5 über den Last-MISFET Q71 zugeführt, so daß die Ausgangssignale am Anschluß einen hohen Pegel erreichen, d. h. 2 VCC, der das Doppelte des Versorgungsspannungspegels ausmacht.If there is a shift from the chip select state to the chip non-select state, the MSIFET Q73 is first made conductive and then the MISFET Q74 is made non-conductive. At this point, MISFET Q72 is still conductive, so that capacitor C5 is charged. After a short time delay, the MISFET Q72 is made non-conductive. In this particular condition, a voltage that is substantially equal to the supply voltage is applied to one terminal of capacitor C5 via load MISFET Q71 so that the output signals at the terminal reach a high level, ie 2 V CC , which is twice the supply voltage level matters.

Die Operationen der vollständigen statischen MIS-Speicheranordnung, deren Peripherieschaltung, wie z. B. der Decoder, mit dem Leistungsschalter ausgerüstet ist, sollen nachstehend im einzelnen unter Bezugnahme auf das Diagramm der Betriebswellenformen in Fig. 5 erläutert werden.The operations of the full static MIS memory array, its peripheral circuit, such as. B. the decoder equipped with the circuit breaker will be explained below in detail with reference to the diagram of the operating waveforms in FIG. 5.

Zum Zeitpunkt t0 wird die Speicherschaltung in Abhängigkeit vom hohen Pegel der Chipwählsignale in seinen nichtleitenden Zustand gebracht. In Abhängig­ keit von den Chipwählsignalen ändern sich die Leistungs­ schaltsignale an den Anschlüssen PS5 und PS6 zu den Zeit­ punkten t4 bzw. t5 von dem hohen zum niedrigen Pegel. Infolgedessen werden die Operationen der Peripherie­ schaltung, wie z. B. der Adressendecodierer, unterbrochen.At time t0, the memory circuit in Dependence on the high level of the chip selection signals  brought into its non-conductive state. Depending The chip select signals change the power switching signals at the connections PS5 and PS6 at the time score t4 and t5 from high to low level. As a result, the operations of the periphery circuit, such as B. the address decoder interrupted.

Wenn in diesem Falle die vorherigen Operationen von der Lesebetriebsart sind, werden die Signale des vor­ herigen Lesepegels in den gemeinsamen Datenleitungen CD0 und CD1 gehalten. Diese gehaltenen Pegel der Lesepegel­ signale werden durch die Bootstrap-Effekte angehoben, die durch das Abschalten der Leistungsschalter erhalten werden.In this case, if the previous operations of the reading mode, the signals of the front read level in the common data lines CD0 and CD1 held. This held the reading level signals are raised by the bootstrap effects that can be obtained by turning off the circuit breaker.

Der MISFET Q15 wird leitend gemacht, und zwar in Ab­ hängigkeit von den Steuersignalen auf hohem Pegel, die durch die Verwendung der Leistungsschaltsignale an den Anschlüssen PS2 und PS6 erzeugt werden. Infolgedessen werden die Poten­ tiale der beiden gemeinsamen Datenleitungen CD0 und CD1 auf den gleichen Pegel geändert.The MISFET Q15 is made conductive, in Ab dependence on the control signals at a high level caused by the use of the power switching signals at the connections PS2 and PS6 are generated. As a result, the pots tiale of the two common data lines CD0 and CD1 changed to the same level.

Wenn andererseits die anschließenden Operationen von der Lesebetriebsart sind und wenn die auszulesenden Daten den invertierten Signalen der Daten der vorherigen Opera­ tionen entsprechen, sind die gemeinsamen Datenleitungen CD0 und CD1 vorher auf den gleichen Pegel geändert worden, wie oben bereits erwähnt, so daß die Potentiale der gemein­ samen Datenleitungen mit hoher Geschwindigkeit durch die Datensignale der ausgewählten Speicherzelle bestimmt werden. Infolgedessen wird die Geschwindigkeit der Leseoperationen verbessert.On the other hand, if the subsequent operations of the reading mode and if the data to be read out the inverted signals of the data from the previous Opera correspond to the common data lines CD0 and CD1 have previously been changed to the same level, as already mentioned above, so that the potentials of the common data lines at high speed through the Data signals of the selected memory cell can be determined. As a result, the speed of the read operations improved.

Wenn andererseits eine Pegeldifferenz während des Nichtwählzustandes vorliegt, wie sie strichliert in Fig. 5 angedeutet ist, so muß die Zeit td verstreichen, bevor die Potentiale der gemeinsamen Datenleitungen gemäß den Datensignalen invertiert werden.If, on the other hand, there is a level difference during the non-dialing state, as indicated by the broken line in FIG. 5, the time t d must elapse before the potentials of the common data lines are inverted in accordance with the data signals.

Wenn andererseits der vorherige Operationszyklus von der Schreibbetriebsart ist, so nimmt die Pegeldifferenz zwischen den gemeinsamen Datenleitungen durch die Schreib­ schaltung 9 zu. Die Zeitverzögerung für den umgekehrten Lesezweck würde daher ohne die Anordnung des MISFET Q15 weiter vergrößert. Wenn die Datensignale in eine der Speicherzellen eingeschrieben und dann aus einer anderen Speicherzelle ausgelesen werden, so sind die mit der oben beschriebenen neuartigen Ausführungsform erzielbaren Wirkungen besonders vorteilhaft.On the other hand, if the previous operation cycle is the write mode, the level difference between the common data lines through the write circuit 9 increases. The time delay for the reverse reading purpose would therefore be further increased without the arrangement of the MISFET Q15. If the data signals are written into one of the memory cells and then read out from another memory cell, the effects which can be achieved with the novel embodiment described above are particularly advantageous.

Die Erfindung ist jedoch nicht auf die bislang beschriebenen Ausführungsformen beschränkt, vielmehr kann selbstverständlich auch eine Ausdehnung auf Ausführungs­ formen erfolgen, wie sie beispielsweise in Fig. 8 und 9 dargestellt sind, bei denen die als Schalteinrichtungen arbeitende MISFETs Q80, Q81, Q82 und Q83 in den paarweise angeordneten, gemeinsamen Datenleitungen CD0 und CD1 vor­ gesehen sind, so daß die gleiche Vorspannung während des Chipnichtwählzustandes von einer Schaltung, beispielsweise einer in Fig. 10 dargestellten Schaltung 20, erzeugt werden kann.However, the invention is not limited to the embodiments described so far, but can of course also be extended to execution forms, as shown for example in FIGS. 8 and 9, in which the MISFETs Q80, Q81, Q82 and Q83 in FIG the paired, common data lines CD0 and CD1 are seen before, so that the same bias voltage can be generated by a circuit, for example a circuit 20 shown in Fig. 10, during the non-select chip state.

Fig. 11 zeigt ein Blockschaltbild zur Erläuterung einer MIS-Speicheranordnung, die mit einer Datenleitungs­ potentialeinstellschaltung gemäß einer anderen Ausführungs­ form der Erfindung ausgerüstet ist. Fig. 11 shows a block diagram for explaining an MIS memory arrangement which is equipped with a data line potential setting circuit according to another embodiment of the invention.

Bei dieser Ausführungsform sind die paarweise angeord­ neten, gemeinsamen Datenleitungen CD0 und CD1 an eine Daten­ leitungspotential-Einstellschaltung angeschlossen, die aus einer ersten Schaltung 9a und einer zweiten Schaltung 12, den paarweise angeordneten Ausgangsklemmen der Schreib­ schaltung 6 sowie den paarweise angeordneten Eingangsklemmen einer Ausleseschaltung 7 besteht.In this embodiment, the pairs angeord Neten, common data lines CD0 and CD1 to a data line potential setting circuit are connected, consisting of a first circuit 9a and a second circuit 12, the paired output terminals of the write circuit 6 and the paired input terminals of a readout circuit 7 exists.

Obwohl nicht darauf beschränkt, sind der Eingang der Schreibschaltung 6 und der Ausgang der Auslegeschaltung 7 an einen einzigen Eingabe/Ausgabe-Anschluß I/O angeschlossen.Although not limited to this, the input of the write circuit 6 and the output of the readout circuit 7 are connected to a single input / output terminal I / O.

Die Schreibschaltung 6 besteht, wie in Fig. 12 darge­ stellt, aus: einer ersten Inverterschaltung als Eingangs­ puffer mit den MISFETs Q120 und Q121; zweiten und dritten Inverterschaltungen zur Wellenformausbildung mit den MISFETs Q123 und Q124 bzw. Q125 und Q126; vierten und fünften Inver­ terschaltungen zur Wellenformausbildung mit den MISFETs Q127 und Q128 bzw. Q129 und Q130; einem ersten Gegentakt­ verstärker mit den MISFETs Q131 und Q132; einem zweiten Gegentaktverstärker mit den MISFETs Q133 und Q134; den MISFETs Q135 und Q136 zur Eingangsdatenumschaltung, die zwischen die Ausgänge der ersten und zweiten Gegentakt­ verstärker und die gemeinsamen CD0 bzw. CD1 geschaltet sind; sowie den MISFETs Q137 bis Q140, die als Leistungs­ schalter arbeiten.The write circuit 6 , as shown in Fig. 12, consists of: a first inverter circuit as an input buffer with the MISFETs Q120 and Q121; second and third inverter circuits for waveform formation with the MISFETs Q123 and Q124 or Q125 and Q126; fourth and fifth inverter circuits for waveform formation with the MISFETs Q127 and Q128 or Q129 and Q130; a first push-pull amplifier with the MISFETs Q131 and Q132; a second push-pull amplifier with MISFETs Q133 and Q134; the MISFETs Q135 and Q136 for input data switching, which are amplified between the outputs of the first and second push-pull and which are connected to the common CD0 and CD1; and the MISFETs Q137 to Q140, which operate as circuit breakers.

Die als Leistungsschalter arbeitenden MISFETs Q137 bis Q139 werden an ihren Gate-Elektroden mit Steuersignalen über einen Anschluß CSX versorgt, während der MISFET Q140 an seiner Gate-Elektrode mit Steuersignalen über einen Anschluß LED versorgt wird.The Q137 MISFETs that function as circuit breakers through Q139 are on their gate electrodes with control signals powered through a CSX connector while the MISFET Q140 at its gate electrode with control signals via a Connection LED is supplied.

Die oben erwähnten entsprechenden Steuersignale sowie die anderen Steuersignale, die im folgenden näher erläutert sind, werden von nicht dargestellten Steuer­ schaltungen zugeführt, die in die MIS-Speicheranordnung eingebaut sind, welche die Chipwählsignale von außen durch einen nicht dargestellten Anschluß und die Schreib­ steuersignale von außen durch einen nicht dargestellten Anschluß empfängt.The corresponding control signals mentioned above as well as the other control signals, which are detailed below are explained by tax, not shown circuits fed into the MIS memory array are built in, which the chip selection signals from outside a connection, not shown, and the write control signals from the outside by a not shown Connection receives.

Der Zeitablauf der entsprechenden Steuersignale ist in den Fig. 15A bis 15J dargestellt.The timing of the corresponding control signals is shown in Figs. 15A to 15J.

Wie in Fig. 15B dargestellt, sind die Chipwählsignale am Anschluß so ausgelegt, daß sie den Chipnichtwähl­ zustand durch ihren hohen Pegel H und den Chipwählzustand durch ihren niedrigen Pegel L vorgeben.As shown in Fig. 15B, the chip select signals at the terminal are designed to specify the chip unselect state by their high level H and the chip select state by their low level L.

Wie in Fig. 15F dargestellt, sind die Schreibsteuer­ signale am Anschluß so ausgelegt, daß sie die Lese­ operation durch ihren hohen Pegel H und die Schreibopera­ tion durch ihren niedrigen Pegel L vorgeben.As shown in Fig. 15F, the write control signals at the terminal are designed to specify the read operation by their high level H and the write operation by their low level L.

Ein Anschluß wird, wie in Fig. 15C dargestellt, von der oben erwähnten Steuerschaltung mit Steuersignalen versorgt, die mit den Chipwählsignalen in Phase sind, wobei sie gegenüber diesen eine leichte Zeitverzögerung besitzen. As shown in Fig. 15C, one port is supplied by the above-mentioned control circuit with control signals which are in phase with the chip select signals and which have a slight time delay with respect thereto.

Ein Anschluß CSA2 wird, wie in Fig. 15D dargestellt, von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Signalen am Anschluß sind, während sie eine leichte Zeitverzögerung gegenüber diesen besitzen.A terminal CSA2, as shown in Fig. 15D, is supplied by the control circuit with control signals which are in phase opposition to the signals at the terminal while having a slight time delay with respect to them.

Wie in Fig. 15E dargestellt, wird ein Anschluß CSX von der Steuerschaltung mit Steuersignalen versorgt, die in Phase mit den Signalen am Anschluß CSA2 sind, wobei sie eine leichte Zeitverzögerung gegenüber diesen haben.As shown in Fig. 15E, a terminal CSX is supplied by the control circuit with control signals which are in phase with the signals at terminal CSA2 and have a slight time delay with respect to them.

Wie in Fig. 15G dargestellt, wird ein Anschluß WE′ von der Steuerschaltung mit Steuersignalen versorgt, die in Abhängigkeit vom niedrigen Pegel der Schreibsteuersignale nur dann auf den hohen Pegel angehoben werden, wenn die Chipwählsignale auf dem niedrigen Pegel sind.As shown in Fig. 15G, a terminal WE 'is supplied from the control circuit with control signals which, depending on the low level of the write control signals, are raised to the high level only when the chip select signals are at the low level.

Wie in Fig. 15H dargestellt, wird ein Anschluß WED von der Steuerschaltung mit Steuersignalen versorgt, deren Anstiegszeit gegenüber der der Signale am Anschluß WE′ leicht verzögert ist und deren Abschaltzeit im wesentlichen mit der dieser Signale zusammenfällt.As shown in Fig. 15H, a terminal WED is supplied by the control circuit with control signals, the rise time of which is slightly delayed compared to that of the signals at the terminal WE 'and whose switch-off time essentially coincides with that of these signals.

Wie in Fig. 151 dargestellt, wird ein Anschluß von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Signalen am Anschluß WED sind und die mit einer leichten Zeitverzögerung gegenüber diesen variabel sind.As shown in Fig. 151, one terminal is supplied with control signals from the control circuit which are in phase opposition to the signals at the terminal WED and which are variable with a slight time delay relative to these.

Wie in Fig. 15J dargestellt, wird ein Anschluß WE1 von der Steuerschaltung mit Steuersignalen versorgt, die in Gegenphase zu den Steuersignalen am Anschluß sind und die mit einer leichten Zeitverzögerung gegenüber diesen variabel sind.As shown in Fig. 15J, a terminal WE1 is supplied by the control circuit with control signals which are in phase opposition to the control signals at the terminal and which are variable with a slight time delay with respect to these.

Wenn die Schreibsteuersignale auf den hohen Pegel ange­ hoben werden, während sich die Chipwählsignale auf dem niedri­ gen Pegel befinden, liefert infolgedessen die in Fig. 12 dargestellte Schreibschaltung 6 die Differentialsignale entsprechend den Datensignalen an den Eingabe/Ausgabe-An­ schluß I/O an die gemeinsamen Datenleitungen CD0 und CD1 über die Datenumschaltungs-MISFETs Q135 und Q136. Mit anderen Worten, wenn das Potential an dem Eingabe/Ausgabe-Anschluß I/O durch die Schreibschaltung 6 auf den hohen Pegel angehoben wird, so wird die eine gemeinsame Daten­ leitung CD0 mit ihrem Potential auf den niedrigen Pegel heruntergeschaltet, während die andere gemeinsame Daten­ leitung CD1 mit ihrem Potential auf den hohen Pegel ange­ hoben wird.As a result, when the write control signals are raised to the high level while the chip select signals are at the low level, the write circuit 6 shown in FIG. 12 supplies the differential signals corresponding to the data signals to the input / output terminal I / O to the common data lines CD0 and CD1 through the data switching MISFETs Q135 and Q136. In other words, when the potential at the input / output terminal I / O is raised to the high level by the write circuit 6 , the one common data line CD0 is turned down with its potential to the low level while the other common data line CD1 is raised to its high level with its potential.

Obwohl die neuartige Schaltung keinesfalls darauf beschränkt ist, ist die erwähnte Schreibschaltung 6 so ausgelegt, daß bei einer Versorgungsspannung VCC mit einem Potential von + 4,5 Volt das Potential von einer der gemein­ samen Datenleitungen CD0 und CD1 auf einen hohen Pegel von 3,8 Volt angehoben und das Potential der anderen gemein­ samen Datenleitung auf einen niedrigen Pegel von 0,3 Volt abgesenkt wird.Although the novel circuit is in no way limited to this, the aforementioned write circuit 6 is designed such that, at a supply voltage V CC with a potential of + 4.5 volts, the potential of one of the common data lines CD0 and CD1 is at a high level of 3, 8 volts raised and the potential of the other common data line is lowered to a low level of 0.3 volts.

Die Ausleseschaltung 7, die in Fig. 13 dargestellt ist, besteht aus: einem ersten Differentialverstärker, bestehend aus den MISFETs Q141 bis Q144 sowie Q147 und Q165; einem ersten Kompensator, bestehend aus den MISFETs Q145, Q146 und Q166, um den Ausgangssignalpegel des ersten Differential­ verstärkers abzutasten und diesen auf den richtigen Pegel zu bringen; einem zweiten Differentialverstärker, bestehend aus den MISFETs Q148 bis Q151 sowie Q154 und Q167; einem zweiten Kompensator, bestehend aus den MISFETs Q152, Q153 und Q168; ersten und zweiten Gegentaktverstärkern, bestehend aus den MISFETs Q155 und Q156 bzw. Q157 und Q158; dritten und vierten Gegentaktverstärkern, bestehend aus den MISFETs Q159 und Q160 bzw. Q161 und Q162; einer Gegentaktendstufe, bestehend aus den MISFETs Q163 und Q164; den MISFETs Q172 und Q173 für den Erprobungszustand; sowie den MISFETs Q169 bis Q171, die als Leistungsschalter arbeiten.The read-out circuit 7 , which is shown in FIG. 13, consists of: a first differential amplifier, consisting of the MISFETs Q141 to Q144 as well as Q147 and Q165; a first compensator consisting of the MISFETs Q145, Q146 and Q166 to sample the output signal level of the first differential amplifier and to bring it to the correct level; a second differential amplifier, consisting of MISFETs Q148 to Q151 and Q154 and Q167; a second compensator consisting of MISFETs Q152, Q153 and Q168; first and second push-pull amplifiers, consisting of the MISFETs Q155 and Q156 or Q157 and Q158; third and fourth push-pull amplifiers, consisting of the MISFETs Q159 and Q160 or Q161 and Q162; a push-pull output stage, consisting of MISFETs Q163 and Q164; MISFETs Q172 and Q173 for the test state; and the MISFETs Q169 to Q171, which work as circuit breakers.

Die MISFETs Q165 bis Q168 der ersten und zweiten Differentialverstärker und die ersten und zweiten Kompensa­ toren werden von Steuersignalen eingeschaltet und ausge­ schaltet, die ihnen über den Anschluß CSX zugeführt werden.The MISFETs Q165 to Q168 of the first and second Differential amplifier and the first and second compensa gates are switched on and off by control signals switches that are fed to them via the CSX connection.

Wenn bei einer derart aufgebauten Ausleseschaltung 7 die Steuersignale am Anschluß WE1 auf hohem Pegel sind, werden die in Reihe geschalteten Ausgangs-MISFETs Q163 und Q164 durch die MISFETs Q173 und Q172 nichtleitend ge­ macht. Infolgedessen wird der Eingabe/Ausgabe-Anschluß I/O in einen Floating-Zustand gebracht.In a readout circuit 7 constructed in this way, if the control signals at the terminal WE1 are at a high level, the output MISFETs Q163 and Q164 connected in series are made non-conductive by the MISFETs Q173 and Q172. As a result, the input / output port I / O is brought into a floating state.

Wenn andererseits die Steuersignale am Anschluß WE1 auf niedrigem Pegel sind, so wird einer der genannten Aus­ gangs-MISFETs Q163 oder Q164 leitend gemacht, während der andere nichtleitend gemacht wird, und zwar in Abhängigkeit von den Differenzsignalen zwischen den gemeinsamen Daten­ leitungen CD0 und CD1. Mit anderen Worten, die Gegentakt­ endstufe erzeugt die Signale mit hohem oder niedrigem Pegel in Abhängigkeit von den Differenzsignalen zwischen den gemeinsamen Datenleitungen CD0 und CD1.On the other hand, if the control signals at connection WE1 are at a low level, one of the above-mentioned Gang MISFETs Q163 or Q164 made conductive during the other is made non-conductive, depending of the difference signals between the common data lines CD0 and CD1. In other words, the push-pull power amplifier generates the signals with high or low level depending on the difference signals between the common data lines CD0 and CD1.

Wenn bei der hier betrachteten Ausführungsform die Last-MISFETs Q5 bis Q8, die an die entsprechenden Ziffern­ leitungen D01, D11, D02 und D12 angeschlossen sind, in geeigneter Weise voreingestellt sind, so kann der Mittel­ pegel der Differenzsignale zwischen den paarweise ange­ ordneten, gemeinsamen Datenleitungen CD0 und CD1, der durch die gewählte Speicherzelle bestimmt ist, mit dem Mittelpegel der Differenzsignale zwischen den gemeinsamen Datenleitungen CD0 und CD1 zusammenfallen, der im wesent­ lichen durch die Schreibschaltung 6 bestimmt ist.If, in the embodiment under consideration here, the load MISFETs Q5 to Q8, which are connected to the corresponding digit lines D01, D11, D02 and D12, are appropriately preset, the mean level of the difference signals between the pairs arranged, common Data lines CD0 and CD1, which is determined by the selected memory cell, coincide with the mean level of the difference signals between the common data lines CD0 and CD1, which is essentially determined by the write circuit 6 .

Die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1, die durch die Datensignale der ausgewählten Speicherzelle bestimmt sind, können Pegel in der beschrie­ benen Weise annehmen, z. B. einen hohen Pegel von 2,8 Volt und einen niedrigen Pegel von 2,5 Volt, da die Ladetrag­ kapazitäten der MISFETs Q1 und Q2 der Speicherzelle begrenzt sind.The potentials on the common data lines CD0 and CD1 by the data signals of the selected Memory cell are determined, levels in the described accept benen way, e.g. B. a high level of 2.8 volts and a low level of 2.5 volts because of the charging amount capacities of the MISFETs Q1 and Q2 of the memory cell are limited.

Infolgedessen kann die Auslegeschaltung 7 eine aus­ reichende Empfindlichkeit gegenüber Signalen kleiner Pegel­ differenz zwischen den gemeinsamen Datenleitungen CD0 und CD1 haben.As a result, the interpretation circuit 7 can have a sufficient sensitivity to signals of small level difference between the common data lines CD0 and CD1.

Wie in Fig. 11 dargestellt, besteht die erste Schaltung, die die Datenleitungs-Potentialeinstellschaltung bildet, aus einer Schalteinrichtung 9′, bestehend aus einem MISFET Q102, der zwischen die gemeinsamen Datenleitungen CD0 und CD1 geschaltet ist; sowie einer Stromzuführungsein­ richtung 9′′, bestehend aus den MISFETs Q100 und Q101, die zwischen die Spannungsversorgung VCC und die gemeinsamen Datenleitungen CD0 bzw. CD1 geschaltet sind.As shown in Fig. 11, the first circuit, which forms the data line potential setting circuit, consists of a switching device 9 ', consisting of a MISFET Q102, which is connected between the common data lines CD0 and CD1; and a Stromzuführungsein direction 9 '', consisting of the MISFETs Q100 and Q101, which are connected between the voltage supply V CC and the common data lines CD0 and CD1.

Der MISFET Q102 wird an seiner Gate-Elektrode mit Schreibsteuersignalen von einem Schreibimpulsrückstell­ generator 13 über einen Anschluß ΦWR1 versorgt. In gleicher Weise werden die MISFETs Q100 und Q101 an ihren Gate-Elektroden mit Schaltsteuersignalen über einen Anschluß ΦWR2 versorgt.The MISFET Q102 is supplied at its gate electrode with write control signals from a write pulse reset generator 13 via a connection ΦWR1. In the same way, the MISFETs Q100 and Q101 are supplied with switching control signals at their gate electrodes via a connection ΦWR2.

Bei der hier besprochenen Ausführungsform ist berück­ sichtigt, daß die Leseoperationen mit hoher Geschwindigkeit möglich sein sollen, auch wenn die Schreib- und Lese­ operationen während einer kontinuierlichen Chipwählperiode wiederholt werden.The embodiment discussed here is based on realizes that the read operations at high speed should be possible, even if the read and write operations during a continuous chip selection period be repeated.

Zu diesem Zweck werden die Schaltsteuersignale an den Anschlüssen ΦWR1 und ΦWR2 für eine vorgegebene Periode auf einen hohen Pegel angehoben, wie sich aus dem konkreten Ausführungsbeispiel des Schreibimpulsrückstell­ generators 13 in Fig. 1 ergibt, der nachstehend näher er­ läutert ist, auch wenn der Chip im wesentlichen gewählt ist, wenn die Schreibsteuersignale auf ihren hohen oder niedrigen Pegel geändert werden.For this purpose, the switching control signals at the connections ΦWR1 and ΦWR2 are raised to a high level for a predetermined period, as is evident from the specific exemplary embodiment of the write pulse reset generator 13 in FIG. 1, which is explained in more detail below, even if the chip is in is essentially selected when the write control signals are changed to their high or low level.

Infolgedessen wird der zwischen die gemeinsamen Daten­ leitungen CD0 und CD1 geschaltete MISFET Q102 auch während der Chipwählperiode im wesentlichen leitend gemacht.As a result, the data between the common MISFET Q102 switched lines CD0 and CD1 also during of the chip selection period is made essentially conductive.

Im Unterschied zu der Chipnichtwählperiode kann während der Chipwählperiode verhindert werden, daß die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 auf einen ungewünscht hohen Pegel angehoben werden, und zwar durch die Kombination der Streukapazitäten zwischen den Y-Adressenwählleitungen Y1 und Y2 und den gemeinsamen Datenleitungen CD0 und CD1.In contrast to the chip non-dialing period during the chip selection period, the Potentials on the common data lines CD0 and CD1 be raised to an undesirably high level, and by combining the stray capacities between the Y address selection lines Y1 and Y2 and the common ones Data lines CD0 and CD1.

Während der Chipwählperiode ist mit anderen Worten das Potential auf der gemeinsamen Datenleitung CD0 und CD1, die als Quelle für den MISFET Q102 arbeitet, auf einen rela­ tiv niedrigen Pegel. Infolgedessen ist der MISFET Q102 auch bei einem relativ niedrigen Gate-Potential leitend.In other words, during the chip selection period the potential on the common data line CD0 and CD1, which works as a source for the MISFET Q102, to a rela tiv low level. As a result, the MISFET Q102 is too  conductive at a relatively low gate potential.

Wenn jedoch die Signale mit hohem Pegel bei relativ
niedrigem Potential dem Anschluß ΦWR1 zugeführt werden, so wird der MISFET Q102 im Sättigungsbereich Z2 der Kenn­ linien betrieben, bei denen die Drain-Source-Spannung VDS gegen den Drain-Strom IDS aufgetragen ist (vgl. Fig. 20). Im Sättigungsbereich Z2 befindet sich der Drain-Strom im Sättigungszustand. Infolgedessen wird es schwierig, einen Ausgleich zwischen dem Potential, das in der Streu­ kapazität C6 der gemeinsamen Datenleitung CD0 gehalten ist, und dem Potential, das in der Streukapazität C7 der gemein­ samen Datenleitung CD1 gehalten ist, innerhalb einer kurzen Zeit durch den MISFET Q102 vorzunehmen.
However, if the signals are high at relative
low potential are supplied to the terminal ΦWR1, the MISFET Q102 is operated in the saturation region Z2 of the characteristic curves in which the drain-source voltage VDS is plotted against the drain current IDS (cf. FIG. 20). In the saturation region Z2, the drain current is in the saturation state. As a result, it becomes difficult to balance the potential held in the stray capacitance C6 of the common data line CD0 and the potential held in the stray capacitance C7 of the common data line CD1 within a short time by the MISFET Q102 .

Bei der hier beschriebenen Ausführungsform sind daher die dem Anschluß ΦWR1 zuzuführenden Signale auf einem so ausreichend hohen Pegel, daß der MISFET Q102 im Nichtsätti­ gungsbereich Z1 gemäß Fig. 20 betrieben werden kann.In the embodiment described here, therefore, the signals to be supplied to the terminal ΦWR1 are at such a sufficiently high level that the MISFET Q102 can be operated in the non-saturation region Z1 according to FIG. 20.

Im Gegensatz dazu werden die MISFETs Q100 und Q101 im wesentlichen im Sättigungsbereich betrieben, und zwar aus den nachstehend angegebenen Gründen.In contrast, the MISFETs Q100 and Q101 operated essentially in the saturation range, namely for the reasons given below.

Genauer gesagt ist es so, daß dann, wenn die MISFETs Q100 und Q101 im Nichtsättigungsbereich betrieben würden, wie es beim MISFET Q102 der Fall ist, die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 auf ein sehr hohes Potential, im wesentlichen gleich der Versorgungs­ spannung, angehoben würden, und zwar aufgrund ihrer aus­ reichend niedrigen Leitfähigkeit innerhalb einer relativ kurzen Zeitspanne. Da in diesem Falle die Ausleseschaltung 7 in der beschriebenen Weise so ausgelegt ist, daß sie ihre ausgezeichneten Betriebseigenschaften nur für Eingangs­ signale innerhalb eines vorgegebenen Bereiches besitzt, muß eine relativ lange Zeitspanne verstreichen, bevor die Potentiale der gemeinsamen Datenleitungen CD0 und CD1 auf einen Pegel reduziert werden, der in einen vorgegebenen Bereich von der gewählten Speicherzelle fällt.More specifically, if the MISFETs Q100 and Q101 were operated in the unsaturation range, as is the case with the MISFET Q102, the potentials on the common data lines CD0 and CD1 would be at a very high potential, essentially equal to the supply voltage , would be raised, because of their sufficiently low conductivity within a relatively short period of time. In this case, since the read-out circuit 7 is designed in such a way that it has its excellent operating properties only for input signals within a predetermined range, a relatively long period of time must elapse before the potentials of the common data lines CD0 and CD1 are reduced to a level that falls within a predetermined range from the selected memory cell.

Aus der vorstehenden Begründung ergibt sich, daß die MISFETs Q100 und Q101 im Sättigungsbereich betrieben werden, um zu verhindern, daß die Potentiale der gemeinsamen Datenleitungen CD0 und CD1 auf einen ungewünschten Pegel an­ steigen.From the above justification it follows that the MISFETs Q100 and Q101 are operated in the saturation range  to prevent the potentials of the common Data lines CD0 and CD1 to an undesired level climb.

Der Schreibimpulsrückstellgenerator 13 ist so ausge­ legt, daß er einen Aufbau gemäß Fig. 14 aufweist.The write pulse reset generator 13 is laid out to have a structure as shown in FIG. 14.

In Fig. 14 besteht eine erste Inverterschaltung aus MISFETs Q180 und Q181. In Abhängigkeit von den Steuersignalen, die auf der Basis der Chipwählsignale erzeugt und über einen Anschluß zugeführt werden, erzeugt die erste Inverter­ schaltung ihre invertierten Signale am Anschluß PS.In Fig. 14, a first inverter circuit consists of MISFETs Q180 and Q181. Depending on the control signals, which are generated on the basis of the chip selection signals and are supplied via a connection, the first inverter circuit generates its inverted signals at the connection PS.

Andererseits besteht eine zweite Inverterschaltung aus den MISFETs Q185 und Q186. In Abhängigkeit von den Steuersignalen, die auf der Basis der Schreibsteuersignale erzeugt und durch einen Anschluß WED zugeführt werden, erzeugt der zweite Inverter seine invertierten Signale am Anschluß P1.On the other hand, there is a second inverter circuit from the MISFETs Q185 and Q186. Depending on the Control signals based on the write control signals generated and supplied through a connector WED the second inverter has its inverted signals at terminal P1.

Eine dritte Inverterschaltung besteht aus den MISFETs Q187 und Q188. Die Operationen dieser dritten Inverter­ schaltung sind durch den MISFET Q192 begrenzt, der zwischen den MISFET Q187 und die Versorgungsspannung VCC geschaltet ist.A third inverter circuit consists of MISFETs Q187 and Q188. The operations of this third inverter circuit are limited by the MISFET Q192, which is connected between the MISFET Q187 and the supply voltage V CC .

Außerdem ist ein erstes NOR-Gatter vorgesehen, das zwei Eingangsklemmen besitzt und aus den MISFETs Q189 bis Q191 besteht. In gleicher Weise wie die dritte Inverterschaltung ist das erste NOR-Gatter ebenfalls so ausgelegt, daß seine Operationen von dem MISFET Q193 gesteuert sind, der zwischen den MISFET Q189 und die Versorgungsspannung VCC geschaltet ist.In addition, a first NOR gate is provided, which has two input terminals and consists of MISFETs Q189 to Q191. In the same way as the third inverter circuit, the first NOR gate is also designed so that its operations are controlled by the MISFET Q193, which is connected between the MISFET Q189 and the supply voltage V CC .

Ferner ist ein zweites NOR-Gatter mit zwei Eingangsklem­ men vorgesehen, das aus den MISFETs Q182 bis Q184 besteht.There is also a second NOR gate with two input terminals Men provided, which consists of the MISFETs Q182 to Q184.

Eine vierte Inverterschaltung besteht aus den MISFETs Q194 und Q195, und eine fünfte Inverterschaltung besteht aus den MISFETs Q200 und Q201.A fourth inverter circuit consists of the MISFETs Q194 and Q195, and a fifth inverter circuit consists of the MISFETs Q200 and Q201.

Ein drittes NOR-Gatter mit zwei Eingangsklemmen besteht aus den beiden MISFETs Q196 und Q199.There is a third NOR gate with two input terminals from the two MISFETs Q196 and Q199.

Eine Schaltung mit mitlaufender Ladespannung oder eine Bootstrap-Schaltung besteht aus den beiden MISFETs Q202 und Q203 sowie einem Kondensator C8. A circuit with a running charging voltage or a Bootstrap circuitry consists of the two MISFETs Q202 and Q203 and a capacitor C8.  

Das dritte NOR-Gatter ist, wie aus der Zeichnung erkennbar, so ausgelegt, daß sein Eingangsanschluß mit dem des zweiten NOR-Gatters zusammengeschaltet ist, so daß es gleiche Operationen ausführt wie das zweite NOR-Gatter.The third NOR gate is, as from the drawing recognizable, designed so that its input connection with the of the second NOR gate is interconnected so that it performs the same operations as the second NOR gate.

Während jedoch das Potential mit hohem Pegel am Ausgang P4 des zweiten NOR-Gatters auf einen Pegel angehoben werden kann, der im wesentlichen höchstens gleich der Versorgungs­ spannung ist, kann das Potential mit hohem Pegel am Ausgang P7 des dritten NOR-Gatters durch die Wirkung der Bootstrap-Schaltung auf einen höheren als die Versorgungsspannung ange­ hoben werden. Das dritte NOR-Gatter verwendet daher als Last den MISFET Q196 der Anreicherungsbetriebsart, der vom Potential mit hohem Pegel am Ausgang P7 nicht leitend gemacht wird. Der MISFET Q196 wird durch die Signale getrieben, die am Ausgang P6 der vierten Inverterschaltung erhältlich sind.However, while the potential is high at the output P4 of the second NOR gate can be raised to a level can be essentially equal to the supply at most voltage, the potential can be high at the output P7 of the third NOR gate by the action of the bootstrap circuit to a higher than the supply voltage be lifted. The third NOR gate therefore uses as Load the enhancement mode MISFET Q196 from the High level potential at output P7 not made conductive becomes. The MISFET Q196 is driven by the signals that are available at output P6 of the fourth inverter circuit.

Wenn die Signale am Anschluß sich gemäß dem Chip­ nichtwählzustand auf hohem Pegel befinden, so wird dement­ sprechend der MISFET Q191 des ersten NOR-Gatters leitend ge­ macht, so daß er an seinem Ausgang P3 Signale mit niedrigem Pegel erzeugt.When the signals on the connector change according to the chip non-dialing state is at a high level, so it becomes demented speaking the MISFET Q191 of the first NOR gate is conductive makes so that it has low signals at its output P3 Level generated.

Da zu diesem Zeitpunkt der Chipnichtwählzustand vorliegt, wie es oben beschrieben worden ist, sind die am Anschluß WED erhältlichen Signale auf ihrem niedrigen Pegel.Since the chip is unselected at this point, as described above, those on the connector are WED available signals at their low level.

Infolgedessen erhält das zweite NOR-Gatter die Signale mit niedrigem Pegel an seinen beiden Eingangsklemmen durch die Anschlüsse P3 und WED, so daß es Signale mit hohem Pegel an seinem Ausgang P4 erzeugt, d. h. ΦWR2.As a result, the second NOR gate receives the signals at a low level on both of its input terminals the terminals P3 and WED so that there are high level signals generated at its output P4, d. H. ΦWR2.

Gleichzeitig erzeugt das dritte NOR-Gatter auch seine Signale mit hohem Pegel an seinem Ausgang P4, d. h. ΦWR1. Zu diesem Zeitpunkt erzeugt darüber hinaus die fünfte Inverter­ schaltung seine Signale mit niedrigem Pegel an seinem Ausgang P8 in Abhängigkeit von den Signalen mit hohem Pegel am Ausgang P7. Die Bootstrapschaltung spricht auf die Signale mit nied­ rigem Pegel am Ausgang P8 an und erzeugt ihre Signale mit hohem Pegel am Ausgang P9. Da der Kondensator C8 vorher auf­ geladen worden ist, werden, wie sich aus der nachstehenden Beschreibung ergibt, die Signale mit hohem Pegel am Ausgang P7 durch die Signale mit hohem Pegel am Ausgang P9 und die im Kondensator C8 gespeicherte Energie verstärkt.At the same time, the third NOR gate also generates its High level signals at its output P4, i. H. ΦWR1. At this point, the fifth inverter is also generated circuit its low level signals at its output P8 depending on the high level signals at the output P7. The bootstrap circuit responds to the signals with nied level at output P8 and generates their signals with high level at output P9. Since the capacitor C8 previously on has been loaded, as can be seen from the following Description shows the high level signals at output P7  through the high level signals at outputs P9 and the energy stored in capacitor C8 is amplified.

Wenn die Signale am Anschluß sich auf niedrigem Pegel befinden, so spricht die erste Inverterschaltung darauf an, und erzeugt ihre Signale mit hohem Pegel am Ausgang PS.If the signals on the connector are low The first inverter circuit speaks and generates their high level signals on Output PS.

In Abhängigkeit von den Signalen mit hohem Pegel am Ausgang PS werden die MISFETs Q192 und Q193 leitend gemacht, so daß die dritte Inverterschaltung und das erste NOR-Gatter in ihre Betriebszustände gebracht werden.Depending on the high level signals on Output PS, the MISFETs Q192 and Q193 are made conductive, so that the third inverter circuit and the first NOR gate are brought into their operating states.

Da die Signale am Anschluß , wie oben beschrieben, auf niedrigem Pegel sind, ist der MISFET Q191 im ersten NOR-Gatter, der das Signal auf einer Eingangsseite erhält, im nichtleitenden Zustand. Infolgedessen ist der Signalpegel am Ausgang P3 des ersten NOR-Gatters in Abhängigkeit von dem Signalpegel am Ausgang P2 der dritten Inverterschaltung bestimmt.Since the signals at the connection, as described above, are low, the MISFET Q191 is in the first NOR gate, which receives the signal on an input side, in the non-conductive state. As a result, the signal level at the output P3 of the first NOR gate depending on the signal level at the output P2 of the third inverter circuit certainly.

Wenn zu diesem bestimmten Zeitpunkt die Signale am Anschluß WED in Abhängigkeit von der Schreiboperation der Datensignale in der Speicherzelle auf ihrem niedrigen Pegel sind, so nehmen die Signale am Anschluß P1 den zweiten In­ verterschaltung ihren hohen Pegel an, während die Signale am Ausgang P2 der dritten Inverterschaltung ihren niedrigen Pegel annehmen. In Abhängigkeit vom niedrigen Pegel der Signale am Ausgang P2 nehmen die Signale am Ausgang P3 des ersten NOR-Gatters ihren hohen Pegel an.If at this point in time the signals on Connection WED depending on the write operation of the Data signals in the memory cell at their low level the signals at connection P1 take the second In switch their high level while the signals its low at the output P2 of the third inverter circuit Accept level. Depending on the low level of the Signals at output P2 take the signals at output P3 of the first NOR gate to its high level.

Die zweiten und dritten NOR-Gatter erhalten die Signale mit hohem Pegel durch den Ausgang P3, so daß sie ihre Signale mit niedrigem Pegel an ihrem entsprechenden Ausgängen P4 bzw. P7 erzeugen, d. h. ΦWR2 und ΦWR1.The second and third NOR gates receive the signals at high level through the output P3 so that they receive their signals with a low level at their corresponding outputs P4 or create P7, d. H. ΦWR2 and ΦWR1.

Wenn die Signale am Anschluß WED ihren hohen Pegel in Abhängigkeit von der Schreiboperation der Datensignale in der Speicherzelle annehmen, so werden bei den zweiten und dritten NOR-Gattern in Abhängigkeit davon ihre entsprechenden MISFETs Q184 und Q199 leitend gemacht, so daß die Signale ΦWR2 und ΦWR1 an den entsprechenden Anschlüssen auf niedrigem Pegel abgesenkt werden. Wenn darüber hinaus die Signale am Anschluß WED in der oben beschriebenen Weise auf den hohen Pegel angehoben werden, so fällt das Signal am Ausgang P3 des ersten NOR-Gatters auf den niedrigen Pegel nach einer derartigen Verzögerungszeit ab, wie sie durch die ersten und zweiten Inverterschaltungen und das erste NOR-Gatter bestimmt ist.When the signals at the WED terminal reach their high level in Dependence on the write operation of the data signals in of the memory cell, the second and third NOR gates depending on their corresponding MISFETs Q184 and Q199 made conductive so that the signals ΦWR2 and ΦWR1 on the corresponding connections on low Levels are lowered. In addition, if the signals on  Connection WED to the high in the manner described above Levels are raised, the signal at output P3 falls of the first NOR gate to the low level after one such a delay time as given by the first and second inverter circuits and the first NOR gate is determined.

Wenn die Signale am Anschluß WED wieder von ihrem hohen auf ihren niedrigen Pegel zurückgebracht werden, und zwar in Abhängigkeit von der Beendigung der Schreiboperation der Datensignale in die Speicherzelle, so werden die MISFETs Q184 und Q199 der zweiten und dritten NOR-Gatter nichtleitend gemacht.When the signals on the WED connector return from their high be brought back to their low level, namely depending on the completion of the write operation of the Data signals into the memory cell, so are the MISFETs Q184 and Q199 of the second and third NOR gates are non-conductive made.

Zu diesem Zeitpunkt werden in Abhängigkeit von den Signalen mit niedrigem Pegel am Ausgang P3 des ersten NOR-Gatters die überigen MISFETs Q183 und Q197 der zweiten und dritten NOR-Gatter ebenfalls ebenfalls nichtleitend gemacht.At this point, depending on the Low level signals at output P3 of the first NOR gates the remaining MISFETs Q183 and Q197 of the second and third NOR gate is also made non-conductive.

Infolgedessen erzeugen die zweiten und dritten NOR-Gatter ihre Signale mit hohem Pegel an ihren entsprechenden Anschlüssen ΦWR2 und ΦWR1.As a result, the second and third generate NOR gates their high level signals at their corresponding ones ΦWR2 and ΦWR1 connections.

Wenn die Signale am Anschluß WED auf den niedrigen Pegel abfallen, wie es oben erläutert worden ist, so werden die Signale am Ausgang P3 des ersten NOR-Gatters auf ihren hohen Pegel nach einer solchen Verzögerungszeit angehoben, wie sie durch die ersten und zweiten Inverterschaltungen und das NOR-Gatter bestimmt ist.When the signals at the WED terminal are low fall as explained above, so the Signals at output P3 of the first NOR gate are high Levels raised after such a delay as they through the first and second inverter circuits and that NOR gate is determined.

Infolgedessen erzeugen die zweiten und dritten NOR-Gatter ihre Signale mit hohem Pegel an ihren entsprechenden Anschlüssen ΦWR2 und ΦWR1 für die oben angegebene Verzögerungs­ zeit.As a result, the second and third generate NOR gates their high level signals at their corresponding ones Connections ΦWR2 and ΦWR1 for the delay specified above time.

Wenn die Signale am Anschluß ΦWR1 vom niedrigen auf den hohen Pegel geändert werden, so werden, wie oben angegeben, die Signale am Ausgang P8 der fünften Inverterschaltung dem­ entsprechend von ihrem hohen auf den niedrigen Pegel ge­ ändert. Da in diesem Falle in der fünften Inverterschaltung eine Verzögerung der Signale erfolgt, werden die MISFETs in der Bootstrap-Schaltung für die Verzögerungszeit der ersten Inverterschaltung leitend gemacht, wenn die Signale am An­ schluß ΦWR1 auf ihren hohen Pegel angehoben werden. Infolgedessen wird der Kondensator C8 durch die Signale mit hohem Pegel am Anschluß ΦWR1 vorher aufgeladen. Nach der Verzögerungszeit der fünften Inverterschaltung wird der MISFET Q203 nichtleitend gemacht. Infolgedessen werden die Signale am Anschluß P9 der Bootstrap-Schaltung auf ihren hohen Pegel angehoben, so daß die Signale am Anschluß ΦWR1 durch die Wirkung des Kondensators C8 auf einen höheren Pegel angehoben werden.When the signals at connection ΦWR1 change from low to high levels are changed, as stated above, the signals at the output P8 of the fifth inverter circuit correspondingly from its high to the low level changes. Because in this case in the fifth inverter circuit If the signals are delayed, the MISFETs are in the bootstrap circuit for the delay time of the first Inverter circuit made conductive when the signals on  ΦWR1 can be raised to their high level. As a result, the capacitor C8 is affected by the signals high level at port ΦWR1 previously charged. After Delay time of the fifth inverter circuit is the MISFET Q203 made non-conductive. As a result, the Signals on connector P9 of the bootstrap circuit on their high level raised so that the signals at connection ΦWR1 by the action of the capacitor C8 on a higher one Levels are raised.

Bei der hier erörterten Ausführungsform wird die erste Schaltung 9a der Datenleitungs-Potentialeinstell­ schaltung so betrieben, daß sie im wesentlichen die Potentiale der paarweise angeordneten, gemeinsamen Datenleitungen CD0 und CD1 bei hoher Geschwindigkeit ausgleicht. Mit der dargestellten Anordnung ist es jedoch schwierig, daß die erste Schaltung 9a so arbeitet, daß die Potentiale auf den paarweise angeordneten, gemeinsamen Datenleitungen CD0 und CD1 einen gewünschten Pegel exakt annehmen.In the embodiment discussed here, the first circuit 9 a of the data line potential setting circuit is operated such that it essentially compensates for the potentials of the paired, common data lines CD0 and CD1 at high speed. However, with the illustrated arrangement, it is difficult that the first circuit 9a operates so that the potentials on the paired common data lines CD0 and CD1 assume a desired level accurately.

Um diese Schwierigkeit auszuräumen, wird bei der hier erörterten Ausführungsform eine zweite Schaltung 12 verwendet, die bei einer relativ niedrigen Geschwindigkeit arbeitet, aber ein genau eingestelltes Potential haben kann und in Kombination mit der ersten Schaltung 9a arbeitet. Aufgrund einer derartigen Konstruktion können die Potentiale auf den paarweise angeordneten, gemeinsamen Datenleitungen CD0 und CD1 durch die Wirkung der ersten Schaltung 9a mit hoher Ge­ schwindigkeit in die Nähe des gewünschten Pegels gebracht und dann durch die Wirkung der zweiten Schaltung 12 auf den gewünschten Pegel selbst gebracht werden.To overcome this difficulty, a second circuit 12 is used in the embodiment discussed here, which operates at a relatively low speed, but can have a precisely set potential and works in combination with the first circuit 9 a. Due to such a construction, the potentials a brought CD1 by the action of the first circuit 9 with high Ge speed in the vicinity of the desired level to the paired, common data lines CD0 and then through the action of the second circuit 12 to the desired level even to be brought.

Wie sich aus Fig. 11 entnehmen läßt, besteht die zweite Schaltung 12 aus: MISFETs Q106 und Q107, die in Reihe zwischen die Versorgungsspannung VCC und die gemeinsame Datenleitung CD0 geschaltet sind; MISFETs Q109 und Q110, die in Reihe zwischen die Versorgungsspannung VCC und die andere gemein­ same Datenleitung CD1 geschaltet sind; MISFETs Q108 und Q111, die zwischen die gemeinsamen Datenleitungen CD0 und CD1 und den Referenzpotentialanschluß geschaltet sind; und MISFETs Q103 und Q105, die in Reihe zwischen die Versorgungsspannung VCC und den Referenzpotentialanschluß geschaltet sind. . As can be seen from Figure 11, there is a second circuit from 12: MISFETs and Q106, which are connected in series between the supply voltage V CC and the common data line CD0 Q107; MISFETs Q109 and Q110 connected in series between the supply voltage V CC and the other common data line CD1; MISFETs Q108 and Q111 connected between the common data lines CD0 and CD1 and the reference potential terminal; and MISFETs Q103 and Q105, which are connected in series between the supply voltage V CC and the reference potential connection.

Die MISFETs Q103, Q107 und Q111 werden an ihren Gate-Elektroden über den Anschluß mit Steuersignalen, die in der oben beschriebenen Weise auf der Basis der Schreib­ steuersignale auf den niedrigen Pegel abfallen, während der MISFET Q104 an seiner Gate-Elektrode über den Anschluß CSA2 mit Steuersignalen versorgt wird, die in der beschriebenen Weise auf der Basis der Chipwählsignale auf den hohen Pegel angehoben werden.The MISFETs Q103, Q107 and Q111 are on their Gate electrodes via the connector with control signals that in the manner described above based on the write control signals drop to the low level during the MISFET Q104 on its gate via the CSA2 connector is supplied with control signals described in the Way to the high level based on the chip select signals be raised.

Der MISFET Q105 wird an seiner Gate-Elektrode mit der Versorgungsspannung versorgt. Andererseits werden die MISFETs Q108 und Q111 an ihren Gate-Elektroden von dem Verbindungspunkt zwischen den MISFETs Q104 und Q105 mit den Steuersignalen versorgt, die in Abhängigkeit von den Steuer­ signalen an den Anschlüssen und CSA2 geliefert werden.The MISFET Q105 is connected to the gate electrode with the Supply voltage supplied. On the other hand, the MISFETs Q108 and Q111 on their gate electrodes from that Connection point between MISFETs Q104 and Q105 with the Control signals supplied depending on the tax signals are supplied to the connections and CSA2.

Wenn in der zweiten Schaltung 12 die Signale am An­ schluß auf den hohen Pegel angehoben werden, so werden die MISFETs Q103, Q107 und Q110 in Abhängigkeit davon leitend gemacht. In Abhängigkeit vom Leitzustand des MISFETs Q103 wird außerdem zwischen der Drain-Elektrode und Source-Elektrode des MISFET Q105 eine Vorspannung erzeugt, die in der Weise arbeitet, daß sie die MISFETs Q108 und Q111 leitend macht.In the second circuit 12, when the signals at the terminal are raised to the high level, the MISFETs Q103, Q107 and Q110 are made conductive depending on this. Depending on the conducting state of MISFET Q103, a bias voltage is also generated between the drain and source of MISFET Q105, which operates to render MISFETs Q108 and Q111 conductive.

Infolgedessen beginnen die MISFETs Q106 bis Q108, die in Reihe zwischen die Versorgungsspannung VCC und den Referenzpotentialanschluß geschaltet sind, ihre Operationen. Das Potential auf der gemeinsamen Datenleitung CD0 wird so variiert, daß es mit der geteilten Spannung zusammenfällt, die durch die MISFETs Q106 bis Q108 aufgebaut wird. In gleicher Weise wird das Potential auf der gemeinsamen Datenleitung CD1 so variiert, daß es mit der geteilten Spannung zusammenfällt, die durch die in Reihe geschalteten MISFETs Q109 bis Q111 aufgebaut wird.As a result, MISFETs Q106 through Q108, which are connected in series between the supply voltage V CC and the reference potential terminal, begin their operations. The potential on the common data line CD0 is varied so that it coincides with the divided voltage developed by the MISFETs Q106 to Q108. In the same way, the potential on the common data line CD1 is varied so that it coincides with the divided voltage that is built up by the series-connected MISFETs Q109 to Q111.

Die entsprechenden geteilten Spannungen werden auf solche Werte eingestellt, daß sie mit dem Mittelwert inner­ halb des Ziffernleitungspotentialbereiches zusammenfallen, der durch die Speicherzelle bestimmt ist, wenn die Daten­ signale ausgelesen werden. Bei der hier betrachteten Ausführungsform arbeitet die zweite Schaltung 12 außerdem so, daß sie als Last wirkt, die zwischen die gemeinsamen Datenleitungen CD0 und CD1 geschaltet ist, wenn die Daten­ signale aus der ausgewählten Speicherzelle ausgelesen werden.The corresponding divided voltages are set to such values that they coincide with the mean within the digit line potential range which is determined by the memory cell when the data signals are read out. In the embodiment under consideration here, the second circuit 12 also operates in such a way that it acts as a load which is connected between the common data lines CD0 and CD1 when the data signals are read out from the selected memory cell.

Die MISFETs Q106 bis Q111 der zweiten Schaltung 12 besitzen eine relativ kleine Größe, ähnlich wie die Last-MISFETs Q5 bis Q8, die an die Ziffernleitungen angeschlos­ sen sind, und zwar im Hinblick darauf, eine Pegeldifferenz zwischen den Signalen zu verhindern, die von der Speicher­ zelle den gemeinsamen Datenleitungen CD0 und CD1 zugeführt werden.The MISFETs Q106 through Q111 of the second circuit 12 are relatively small in size, similar to the load MISFETs Q5 through Q8 that are connected to the digit lines, in view of preventing a level difference between the signals from that Memory cells are supplied to the common data lines CD0 and CD1.

Infolgedessen können die Potentialveränderungen auf den gemeinsamen Datenleitungen CD0 und CD1, die durch die zweite Schaltung bestimmt sind, relativ niedrig sein, wie es oben erläutert worden ist.As a result, the potential changes on the common data lines CD0 and CD1 through the second Circuit are designed to be relatively low, as above has been explained.

Fig. 15 zeigt das Zeitablaufdiagramm der Speicher­ anordnung gemäß der oben beschriebenen Ausführungsform. Fig. 15 shows the timing chart of the memory array according to the embodiment described above.

Zum Zeitpunkt t₁ sind die Chipwählsignale am Anschluß , wie in Fig. 15B dargestellt, von ihrem hohen Pegel H auf ihren niedrigen Pegel L abgefallen, um den Chipwählzu­ stand zu ermöglichen.At the time t 1, the chip selection signals at the terminal, as shown in Fig. 15B, dropped from their high level H to their low level L in order to enable the chip selection.

Zum gleichen Zeitpunkt werden neue Adressensignale, z. B. die Adressensignale zur Angabe der Speicherzelle, dem Adresseneingang Ai des X-Adressendecodierers 4 und dem Y-Adressendecodierer 2 zugeführt, wie es in Fig. 15A darge­ stellt ist.At the same time, new address signals, e.g. B. the address signals for specifying the memory cell, the address input A i of the X address decoder 4 and the Y address decoder 2 , as shown in Fig. 15A Darge.

Infolgedessen wird das Potential der Wortleitung W1 sowie der Y-Adressenwählleitung Y1 auf den hohen Pegel ange­ hoben. Wenn die Wortleitung W1 den hohen Pegel annimmt, so wird die Flipflopschaltung (Q1, Q2, R1 und R2) der Speicher­ zelle 5a über die datenübertragenden MISFETs Q3 und Q4 mit den Ziffernleitungen D01 und D11 verbunden. Wenn andererseits die Y-Adressenwählleitung Y1 den hohen Pegel annimmt, so wer­ den die Ziffernleitungen D01 und D11 über die MISFETs Q9 und Q10 mit den gemeinsamen Datenleitungen CD0 bzw. CD1 verbunden.As a result, the potential of the word line W1 and the Y address selection line Y1 is raised to the high level. If the word line W1 assumes the high level, the flip-flop circuit (Q1, Q2, R1 and R2) of the memory cell 5 a is connected to the digit lines D01 and D11 via the data-transmitting MISFETs Q3 and Q4. On the other hand, when the Y address selection line Y1 goes high, the who the digit lines D01 and D11 through the MISFETs Q9 and Q10 connected to the common data lines CD0 and CD1.

Wenn die Schreibsteuersignale am Anschluß auf den niedrigen Pegel abfallen, wie es in Fig. 15F darge­ stellt ist, so nehmen die Signale am Anschluß WE′ den hohen Pegel an, wie es in Fig. 15G dargestellt ist.When the write control signals at the terminal drop to the low level, as shown in FIG. 15F, the signals at the terminal WE 'assume the high level, as shown in FIG. 15G.

Zum Zeitpunkt t₂ werden die Signale am Anschluß WED auf den hohen Pegel angehoben, wie es in Fig. 15H darge­ stellt ist.At time t₂, the signals at terminal WED are raised to the high level, as shown in FIG. 15H.

Infolgedessen werden die Datensignale für die Schreib­ operation von der Schreibschaltung 6 gemäß Fig. 12 durch die Daten umwandelnden MISFETs Q135 und Q136 den gemeinsamen Datenleitungen CD0 und CD1 zugeführt. Wenn die em Eingabe/- Ausgabe-Anschluß I/O zugeführten Datensignale beispielsweise auf hohem Pegel sind, so wird das Potential der gemeinsamen Datenleitung CD1 auf einen hohen Pegel von V1H angehoben, während das Potential der anderen gemeinsamen Datenleitung CD0 auf einen Pegel von V1L abfällt, wie es in Fig. 15K dargestellt ist. Wie oben erläutert, ist der hohe Pegel der gemeinsamen Datenleitungen, der durch die Schreibschaltung 6 eingestellt wird, ein relativ hohes Potential, beispiels­ weise mit 3,8 Volt, während ihr niedriger Pegel ein relativ niedriges Potential ist, beispielsweise 0,3 Volt.As a result, the data signals for the write operation are supplied from the write circuit 6 shown in FIG. 12 through the data converting MISFETs Q135 and Q136 to the common data lines CD0 and CD1. For example, when the data signals supplied to the input / output terminal I / O are high, the potential of the common data line CD1 is raised to a high level of V1H, while the potential of the other common data line CD0 drops to a level of V1L as shown in Fig. 15K. As explained above, the high level of the common data lines, which is set by the write circuit 6 , is a relatively high potential, for example with 3.8 volts, while its low level is a relatively low potential, for example 0.3 volts.

Aufgrund der Tatsache, daß die Signale auf den gemein­ samen Datenleitungen der Speicherzelle 5a durch die MISFETs Q9 und Q10 und die Ziffernleitungen zugeführt werden, werden die MISFETs Q1 und Q2 der Speicherzelle 5a leitend bzw. nicht­ leitend gemacht.Due to the fact that the signals on the common data lines of the memory cell 5 a through the MISFETs Q9 and Q10 and the digit lines are supplied, the MISFETs Q1 and Q2 of the memory cell 5 a are made conductive or non-conductive.

Obwohl nicht darauf beschränkt, ist der hohe Pegel der Datensignale so ausgelegt, daß er einem der Binärsignale entspricht. Dementsprechend sind der leitende Zustand des MISFET Q1 der Speicherzelle und der nichtleitende Zustand des MISFET Q2 der Speicherzelle so ausgelegt, daß sie einem Pegel von Binärsignalen entsprechen.Although not limited to this, the high level is the Data signals designed to be one of the binary signals corresponds. Accordingly, the conductive state of the MISFET Q1 of the memory cell and the non-conductive state of the MISFET Q2 of the memory cell designed so that one Correspond to levels of binary signals.

Wenn die Steuersignale am Anschluß WE′ zum Zeitpunkt t₃ auf den niedrigen Pegel zurückkehren, wie es in Fig. 15G dar­ bestellt ist, so werden die gemeinsamen Datenleitungen CD0 und CD1 elektrisch von der Schreibschaltung 6 getrennt. In diesem Augenblick halten jedoch die gemeinsamen Daten­ leitungen CD1 und CD0 die Potentiale V1H und V1L mit hohem und niedrigem Pegel, die während der Schreiboperation zu­ geführt werden, und zwar durch die Wirkung der Streu­ kapazitäten C6 und C7.When the control signals at the terminal WE 'return to the low level at time t 3, as ordered in FIG. 15G, the common data lines CD0 and CD1 are electrically separated from the write circuit 6 . At this moment, however, the common data lines CD1 and CD0 hold the high and low level potentials V1H and V1L to be supplied during the write operation due to the effect of the stray capacitances C6 and C7.

Bei der hier betrachteten Ausführungsform fallen die Steuersignale am Anschluß WED gleichzeitig mit den Signalen am Anschluß WE′, wie es in Fig. 15H dargestellt ist. Infolgedessen werden an den Anschlüssen ΦWR1 und ΦWR2 von dem Schreibimpulsrückstellgenerator 13 gemäß Fig. 14 Steuersignale erzeugt, die gleichzeitig mit dem Abfallen der Signale am Anschluß WE′ angehoben werden, wie es in den Fig. 15L und 15M dargestellt ist.In the embodiment considered here, the control signals at the connection WED coincide with the signals at the connection WE ', as shown in Fig. 15H. As a result, control signals are generated at the terminals ΦWR1 and ΦWR2 by the write pulse reset generator 13 according to FIG. 14, which are raised simultaneously with the drop in the signals at the terminal WE ', as shown in FIGS. 15L and 15M.

Obwohl nicht speziell darauf beschränkt, wird gemäß der Ausführungsform nach Fig. 14 das Potential der Signale am Anschluß ΦWR2 auf einen Pegel verstärkt, der im wesentlichen gleich dem der Versorgungsspannung von 4,5 Volt ist. Andererseits wird das Potential der Signale am Anschluß ΦWR1 auf einen Pegel angehoben, der den Wert 2(VCC-Vth) besitzt, z. B. ungefähr 8,3 Volt. In obigem Falle steht VCC für die Versorgungsspannung, während Vth für die Schwell­ wertspannung der MISFETs steht.Although not specifically limited to this, according to the embodiment of FIG. 14, the potential of the signals at the terminal ΦWR2 is amplified to a level which is substantially equal to that of the supply voltage of 4.5 volts. On the other hand, the potential of the signals at terminal ΦWR1 is raised to a level which has the value 2 (V CC -V th ), for. B. approximately 8.3 volts. In the above case, V CC stands for the supply voltage, while V th stands for the threshold voltage of the MISFETs.

Der MISFET Q102 der ersten Schaltung 9a wird durch die Steuersignale am Anschluß ΦWR1 in seinen leitenden Zustand gebracht.The MISFET Q102 of the first circuit 9 a is brought into its conductive state by the control signals at the terminal ΦWR1.

Infolgedessen werden die Ladungen der Streukapazität C7 über den MISFET Q102 der Streukapazität C6 zugeführt, so daß das Potential auf der gemeinsamen Datenleitung CD1 abge­ senkt wird, während das Potential auf der anderen gemeinsamen Datenleitung CD0 angehoben wird, wie es in Fig. 15K darge­ stellt ist.As a result, the charges of the stray capacitance C7 are supplied to the stray capacitance C6 via the MISFET Q102, so that the potential on the common data line CD1 is lowered while the potential on the other common data line CD0 is raised as shown in FIG. 15K .

Die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1, die durch die Wirkung des MISFET Q102 in ihren aus­ geglichenen Zustand gebracht werden, sind so ausgelegt, daß sie mit dem mittleren Pegel zwischen den Signalen mit hohem und niedrigem Pegel zusammenfallen, welche von der Schreibschaltung 6 erzeugt werden.The potentials on the common data lines CD0 and CD1, which are brought into their balanced state by the action of the MISFET Q102, are designed to coincide with the middle level between the high and low level signals from the write circuit 6 be generated.

Aufgrund der vorstehend geschilderten Umstände sind die Speicherzellen in ihrer Größe verringert, so daß ihre Lasttreibkapazität auf einen niedrigen Pegel begrenzt ist. Infolgedessen ist der Spannungsabfall, der in der Lastein­ richtung der Ziffernleitungen durch die Speicherzellen her­ vorgerufen wird, entsprechend begrenzt.Due to the circumstances outlined above the memory cells reduced in size so that their Load driving capacity is limited to a low level. As a result, the voltage drop that occurs in the load Direction of the digit lines through the memory cells is called, limited accordingly.

Die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1, die durch die Speicherzellen gegeben sind, werden dementsprechend auf einen relativ hohen Pegel erhöht.The potentials on the common data lines CD0 and CD1 given by the memory cells accordingly increased to a relatively high level.

Das ausgeglichene Potential auf den gemeinsamen Daten­ leitungen CD0 und CD1, das nur durch den MISFET Q102 be­ stimmt ist, wird niedriger als das Potential auf diesen, das durch die Speicherzellen vorgegeben wird.The balanced potential on the common data lines CD0 and CD1, which can only be through the MISFET Q102 is true, becomes lower than the potential on these that is predetermined by the memory cells.

Infolgedessen sorgen bei der erfindungsgemäßen Aus­ führungsform die am Anschluß ΦWR2 erhältlichen Steuersignale dafür, daß die MISFETs Q100 und Q102 leitend werden und die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 angehoben werden.As a result, in the case of the invention the control signals available at connection ΦWR2 for the MISFETs Q100 and Q102 to become conductive and the Potentials on the common data lines CD0 and CD1 be raised.

Zum Zeitpunkt t₄ wird die Potentialdifferenz zwischen den Potentialen V2L′ und V2H′ auf den gemeinsamen Daten­ leitungen CD0 und CD1 auf einen so niedrigen Pegel reduziert, der ungefähr 0,3 Volt ausmacht.At time t₄ the potential difference between the potentials V2L 'and V2H' on the common data lines CD0 and CD1 reduced to such a low level, which is about 0.3 volts.

Nach dem Zeitpunkt t₄ werden die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 durch die MISFETs Q100 und Q101 angehoben.After the time t₄ the potentials on the common data lines CD0 and CD1 through the MISFETs Q100 and Q101 raised.

Zum Zeitpunkt t₅ werden die Signale an den Anschlüssen ΦWR1 und ΦWR2 auf den niedrigen Pegel zurückgeführt und die MISFETs Q100 bis Q102 der ersten Schaltung 9a nichtleitend gemacht. Zu diesem Zeitpunkt nehmen die Potentiale auf den gemeinsamen Datenleitungen CD1 und CD0 die Pegel von V2H′′ und V2L′′ an, wie es in Fig. 15K dargestellt ist.T₅ is the time the signals on the terminals ΦWR1 ΦWR2 and returned to the low level and the MISFETs Q100 to Q102 of the first circuit a non-conductive made. 9 At this time, the potentials on the common data lines CD1 and CD0 assume the levels of V2H '' and V2L '' as shown in Fig. 15K.

Vor dem Zeitpunkt t₅ wird die zweite Schaltung 12 vorher in ihren Betriebszustand gebracht, so daß sie in der Weise arbeitet, daß sie die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 nach dem Zeitpunkt t₅ auf das richtige Potential bringt.Before the time t₅ the second circuit 12 is brought into its operating state beforehand, so that it operates in such a way that it brings the potentials on the common data lines CD0 and CD1 to the correct potential after the time t₅.

Zum Zeitpunkt t₇ werden die Adressensignale so geändert, daß sie die andere auszulesende Speicherzelle angeben.At time t₇ the address signals are changed so that they specify the other memory cell to be read.

Infolgedessen werden die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 von der Speicherzelle bestimmt, die neu gewählt worden ist.As a result, the potentials on the common Data lines CD0 and CD1 determined by the memory cell, who has been newly elected.

Die Datensignale der neugewählten Speicherzelle werden zum Zeitpunkt t₇ durch die Ausleseschaltung 7 ausgelesen.The data signals of the newly selected memory cell are read out by the read-out circuit 7 at the time t₇.

Die Fig. 16A bis 16F, 17 und 18 zeigen schematische Schaltungsanordnungen von weiteren Ausführungsformen gemäß der Erfindung. Figs. 16A to 16F, 17 and 18 are schematic circuit arrangements of other embodiments of the invention.

Hier werden die Anschlüsse ΦWR1 und ΦWR2 aus den oben erläuterten Figuren mit Schaltsignalen, um die MISFETs bei ihrem ungesättigten Zustand zu betreiben, und Schalt­ signalen, um die MISFETs bei gesättigtem Zustand zu be­ treiben, von einer Schaltung versorgt, beispielsweise der in Fig. 14 dargestellten Schaltung.Here, the connections ΦWR1 and ΦWR2 from the figures explained above are supplied with switching signals to operate the MISFETs in their unsaturated state and switching signals to operate the MISFETs in a saturated state by a circuit, for example that in FIG. 14 circuit shown.

Fig. 16A zeigt eine Schaltung der Bauart, bei der die zweite Schaltung in der Ausführungsform gemäß Fig. 11 ent­ behrlich ist. FIG. 16A shows a circuit of the type in which the second circuit in the embodiment according to FIG. 11 is unnecessary.

Fig. 16B zeigt eine Schaltung, um zu verhindern, daß die Potentiale auf den gemeinsamen Datenleitungen CD0 und CD1 auf einen höheren Pegel ansteigen als eine vorgegebene Spannung und zwar durch Anlegen einer Vorspannung, die auf einen niedrigeren Pegel als die Versorgungsspannung begrenzt ist, an den Anschluß VCC′. Die Vorspannung wird auf einen Pegel eingestellt, der beispielsweise gleich der gesetzten Spannung der gemeinsamen Datenleitungen ist. Die Vorspannung kann, obwohl nicht darauf beschränkt, durch eine Schaltung gemäß Fig. 19 erzeugt werden. Fig. 16B shows a circuit to prevent the potentials on the common data lines CD0 and CD1 from rising to a higher level than a predetermined voltage by applying a bias voltage limited to a lower level than the supply voltage to the Connection V CC '. The bias voltage is set to a level which is, for example, equal to the set voltage of the common data lines. The bias voltage may be generated by a circuit as shown in FIG. 19, although not limited to this.

Fig. 16C zeigt eine Schaltung zur Steuerung der MISFETs Q100 bis Q102 in Abhängigkeit von den dem Anschluß ΦWR1 zu­ zuführenden Schaltsignalen mit hohem Pegel. Durch die Ver­ wendung dieser Schaltung werden die MISFETs Q100 bis Q102 bei ihrem ungesättigten Zustand betrieben, so daß die Poten­ tiale auf den gemeinsamen Datenleitungen rasch angehoben werden können. Fig. 16C shows a circuit for controlling the MISFETs Q100 to Q102 in response to the terminal ΦWR1 for supplying switching signals having a high level. By using this circuit, the MISFETs Q100 to Q102 are operated in their unsaturated state, so that the potentials on the common data lines can be raised rapidly.

Fig. 16D gibt eine Schaltung an, um Schaltsignale mit hohem Pegel vom Anschluß ΦWR1 den MISFETs Q100 bis Q102 zu­ zuführen und um die Vorspannung, die in der Fig. 16B darge­ stellten Weise begrenzt ist, dem Anschluß VCC′ zuzuführen. Fig. 16D indicates a circuit to supply high-level switching signals from the terminal ΦWR1 to the MISFETs Q100 to Q102 and to supply the bias voltage limited in Fig. 16B shown to the terminal V CC '.

Fig. 16E zeigt eine Schaltung der Bauart, bei der die MISFETs Q100 und Q101 mit ihren Gate- und Drain-Elektroden verbunden und die verbundenen Punkte an die Anschlüsse ΦWR1 der ΦWR2 angeschlossen sind. FIG. 16E shows a circuit of the type in which the MISFETs Q100 and Q101 are connected to their gate and drain electrodes, and the connected points to the terminals of the ΦWR1 ΦWR2 are connected.

Fig. 16F zeigt eine Schaltung der Bauart, bei der die MISFETs Q100 und Q101 mit ihren Gate-Elektroden an die Ver­ sorgungsspannung VCC angeschlossen sind. Bei der Schaltung gemäß Fig. 16F sind die MISFETs ständig leitend. Die MISFETs Q100 und Q101 sind daher so ausgelegt, daß ihre Stromver­ sorgungskapazitäten so reduziert sind, daß sie den Operationen der anderen Schaltungen, wie z. B. der Schreibschaltung, keine Beschränkung auferlegen. Fig. 16F shows a circuit of the type in which the MISFETs supply voltage Q100 and Q101 by their gate electrodes to the Ver V CC are connected. In the circuit according to FIG. 16F, the MISFETs are always conductive. The MISFETs Q100 and Q101 are therefore designed so that their Stromver supply capacities are reduced so that they the operations of other circuits such. B. the write circuit, impose no restriction.

Fig. 17 zeigt eine Schaltung der Bauart, bei der die mit der zweiten Schaltung 12 zu kombinierende erste Schaltung 9a so ausgelegt ist, daß sie einen Aufbau der in Fig. 16C dargestellten Art besitzt. Fig. 17 shows a circuit of the type in which a is designed with the second circuit 12 to be combined first circuit 9 in that it has a structure of the type shown in Fig. 16C.

Fig. 18 zeigt eine Schaltung der Bauart, bei der die mit der zweiten Schaltung 12 zu kombinierende erste Schaltung 9a so ausgelegt ist, daß sie aus dem MISFET Q102 besteht. Fig. 18 shows a circuit of the type in which adapted to the second circuit 12 to be combined first circuit 9 a such that it consists of the MISFET Q102.

Selbstverständlich ist die Erfindung nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt. Bei­ spielsweise kann die zweite Schaltung 12 gemäß der Aus­ führungsform nach Fig. 11 mit den entsprechenden Schaltungen kombiniert werden,, die in den Fig. 16A bis 16F dargestellt sind. Außerdem können die MISFETs Q100 bis Q102 durch einen bipolaren Transistor ersetzt werden.Of course, the invention is not limited to the exemplary embodiments described above. For example, the second circuit 12 according to the embodiment of FIG. 11 can be combined with the corresponding circuits, which are shown in FIGS. 16A to 16F. In addition, the MISFETs Q100 to Q102 can be replaced by a bipolar transistor.

Andererseits können die MISFETs Q100 bis Q102 in Senkungsbetriebsart ausgelegt sein, obwohl sie bei den Aus­ führungsbeispielen zur Anreicherungsbetriebsart gehören. Außerdem können die MISFETs durch bipolare Transistoren, Dioden oder Widerstände ersetzt werden. Darüber hinaus gönnen die MISFETs auch durch eine Vielzahl von Bauelementen ersetzt werden, die zwischen die Vorspannungsquelle und die Datenleitungen geschaltet sind. Auch die zweite Schaltung 12 ist nicht auf die dargestellte Ausführungs­ form beschränkt, sondern kann durch eine Vielzahl anderer Schaltungen mit gleicher Funktion ersetzt werden.On the other hand, the MISFETs Q100 to Q102 can be designed in a lowering mode, although they belong to the enrichment mode in the exemplary embodiments. The MISFETs can also be replaced by bipolar transistors, diodes or resistors. In addition, the MISFETs can also be replaced by a large number of components which are connected between the bias voltage source and the data lines. The second circuit 12 is not limited to the embodiment shown, but can be replaced by a variety of other circuits with the same function.

Claims (1)

Halbleiterspeicher aus jeweils ein Flipflop enthaltenden Speicherzellen (5a . . . 5d), die mit einem Paar von komplemen­ täre Signale hohen bzw. niedrigen Pegels führenden Datenlei­ tungen (CD0, CD1) verbunden sind,
mit einer Datenleitungs-Potentialeinstellschaltung (9a, 13), die eine zwischen den Datenleitungen (CD0, CD1) liegende Schalteinrichtung (Q102) zur Verringerung des Potentialunter­ schiedes zwischen den Datenleitungen enthält,
dadurch gekennzeichnet, daß die Datenleitungs-Potential­ einstellschaltung (9a, 13) mit einem Schreibsteuersignal (WED) beaufschlagt ist und die Schalteinrichtung (Q102) bei Auftreten der einen Schreibvorgang beendenden Rückflanke des Schreibsteuersignals (WED) leitend macht.
Semiconductor memories each comprising a flip-flop containing memory cells ( 5 a... 5 d) which are connected to a pair of data lines (CD0, CD1) carrying high or low level signals,
with a data line potential setting circuit ( 9 a, 13 ) which contains a switching device (Q102) located between the data lines (CD0, CD1) to reduce the potential difference between the data lines,
characterized in that the data line potential setting circuit ( 9 a, 13 ) is acted upon by a write control signal (WED) and makes the switching device (Q102) conductive when the trailing edge of the write control signal (WED) which ends a write operation becomes conductive.
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