DE2941594A1 - SLIDING PROCESSING UNIT - Google Patents
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Description
Die vorliegende Erfindung betrifft eine Verarbeitungseinheit nach dem Gattungsbegriff des Anspruches 1. Bislang sind Computer im allgemeinen so aufgebaut, daß eine primäre Arithmetikeinheit, eine Speichereinheit, Sammelschienen- Steuereinheiten und Ein/Ausgabe-Steuereinheiten alle über eine sogenannte Zentraleinheit-Sammelschiene miteinander verbunden sind. Bei der Ausführung einer Gleitkommarechnung wird eine getrennte Arithmetikeinheit diesem System mittels der Sammelschiene hinzugefügt. Hierdurch muss die Sammelschienen-Steuereinheit die Adressierung der Gleitkommaeinheit mit übernehmen. Eine derartige Anordnung hat zur Folge, daß die primäre Arithmetikeinheit während der Berechnungen der Gleitkommaeinheit untätig ist, wodurch die Operationsgeschwindigkeit des gesamten Systems herabgemindert wird.The present invention relates to a processing unit according to the preamble of claim 1. So far computers are in generally constructed so that a primary arithmetic unit, a Storage unit, busbar control units and input / output control units are all connected to one another via a so-called central unit busbar. When running a In floating point arithmetic, a separate arithmetic unit is added to this system by means of the busbar. As a result, the Busbar control unit also takes over the addressing of the floating point unit. Such an arrangement has the consequence that the primary arithmetic unit is idle during the calculations of the floating point unit, thereby increasing the speed of operation of the entire system is degraded.
Es ist daher die Aufgabe der vorliegenden Erfindung, eine Verarbeitungseinheit der eingangs genannten Art so auszubilden, daß Gleitkommarechnungen wesentlich effizienter vorgenommen werden können. Die Lösung dieser Aufgabe gelingt gemäß der im Anspruch 1 gekennzeichneten Erfindung. Weitere vorteilhafte Ausgestaltungen der Erfindung sind den Unteransprüchen entnehmbar.It is therefore the object of the present invention to provide a processing unit of the type mentioned at the beginning so that floating point calculations are carried out much more efficiently can. This object is achieved according to the invention characterized in claim 1. Further advantageous refinements the invention can be inferred from the subclaims.
Die erfindungsgemäße Verarbeitungseinheit für Gleitkommarechnungen umfaßt einen primären Microprocessor und einen sekundären Microprocessor, wobei jeder mit eigenen Steuerspeicher ausgestattet ist. Die normalen^.h. die Festkommaberechnungen werden durch den primären Microprocessor unter Steuerung durch ein erstes Segment des zugeordneten SteuerSpeichers ausgeführt. Wenn eine Gleitkommaberechnung verlangt wird, so wird ein zweites Segment dieses Steuerspeichers adressiert. Die Adressierung des zweiten Segmentes des ersten Steuerspeichers bewirkt die gleichzeitige Adressierung des Steuerspeichers des sekundären Microprocessors. Bei einer Gleitkommaberechnung wird der Exponententeil der Zahlen in dem primären Microprocessor behandelt. Gleichzeitig wird der Mantissenteil der Zahlen in dem sekundären Microprocessor unter Steuerung des zugeordneten Steuerspeichers behandelt. Die sich ergebenden Berechnungen werden in dem primären Microprocessor zusammengesetztj um die vollständige Lösung der Gleitkommaberechnung zu erzeugen.The processing unit according to the invention for floating point calculations comprises a primary microprocessor and a secondary microprocessor, each of which is equipped with its own control memory. The normal ^ .h. the fixed point calculations are carried out by the primary microprocessor under the control of a first segment of the associated control memory. If a floating point calculation is required, a second segment of this control memory is addressed. The addressing of the second segment of the first control store effects the simultaneous addressing of the control store of the secondary microprocessor. In a floating point calculation, the exponent part of the numbers is handled in the primary microprocessor. At the same time, the mantissa part of the numbers is handled in the secondary microprocessor under the control of the associated control store. The resultant calculations are in the primary microprocessor zusammengesetztj to the complete solution of floating point computation to produce.
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_4-_4-
Anhand der einzigen Figur der beiliegenden Zeichnung sei im Folgenden ein Ausführungsbeispiel der erfindungsgemäßen Verarbeitungseinheit näher beschrieben.An exemplary embodiment of the processing unit according to the invention is described in more detail below with reference to the single figure of the accompanying drawing.
Diese Verarbeitungseinheit weist eine Arithmetik- und Logikeinheit mit ihren zugeordneten Registern und einen Steuerspeicher mit seinem zugeordneten Steuerbefehlsregister auf. Es ist eine zusätzliche Arithmetik- und Logikeinheit mit ihren zugeordneten Registern und ein zusätzlicher Steuerspeicher mit seinem zugeordneten Steuerbefehlsregister angeordnet. Die zweite Arithmetik- und Logikeinheit bildet einen Zusatz zu der ersten Arithmetik- und Logikeinheit und steht mit dieser nicht über die Zentraleinr heit-Sammelschiene in Verbindung; vielmehr ist die zweite Arithmetik- und Logikeinheit intern so geschaltet, daß sie eine Erweiterung der ersten Arithmetik- und Logikeinheit darstellt. Der Steuerspeicher der ersten Arithmetik- und Logikeinheit ist in zwei Segmente unterteilt. Das erste Segment ist der normalen Operation^. h. der Festkommaoperation der primären Arithmetik- und Logikeinheit zugeteilt. Das zweite Segment ist den Gleitkommaberechnungen zugeteilt. Der Steuerspeicher der zweiten Arithmetik- und Logikeinheit wird nur adressiert,wenn das zweite Segment des ersten Steuerspeichers adressiert wird und bildet somit eine Biterweiterung zur Vergrößerung der effektiven Wortlänge bezüglich des Speicherplatzes in dem zweiten Segment des ersten Steuerspeichers. Wenn das System normal betrieben wird und eine Gelegenheit für die Behandlung einer Gleitkommaberechnung auftritt # so wird das zweite Segment des Steuerspeichers der ersten Arithmetik- und Logikeinheit und somit auch der Steuerspeicher der zweiten Arithmetik- und Logikeinheit adressiert. Die mathematischen Werte die bei der Gleitkommaberechnung zu behandeln sind, werden bei einer Gleitkommadarstellung in Form des Ausdruckes m χ 2n dargestellt. Die Exponententeile werden bei der Berechnung in der ersten Arithmetik- und Logikeinheit verarbeitet, während der Mantissenteil dieser mathematischen Darstellung in der zweiten Arithmetik- und Logikeinheit behandelt wird, wobei beide Operationen gleichzeitig ausgeführt werden. Das Ergebnis der beiden BerechnungenThis processing unit has an arithmetic and logic unit with its assigned registers and a control memory with its assigned control command register. An additional arithmetic and logic unit with its associated registers and an additional control memory with its associated control command register are arranged. The second arithmetic and logic unit forms an addition to the first arithmetic and logic unit and is not connected to this via the central unit busbar; rather, the second arithmetic and logic unit is connected internally in such a way that it represents an extension of the first arithmetic and logic unit. The control memory of the first arithmetic and logic unit is divided into two segments. The first segment is normal operation ^. H. assigned to the fixed point operation of the primary arithmetic and logic unit. The second segment is assigned to floating point calculations. The control store of the second arithmetic and logic unit is only addressed when the second segment of the first control store is addressed and thus forms a bit extension to increase the effective word length with respect to the memory space in the second segment of the first control store. When the system is operating normally and an opportunity arises for the handling of a floating point calculation # the second segment of the control memory of the first arithmetic and logic unit and thus also the control memory of the second arithmetic and logic unit is addressed. The mathematical values that are to be treated in the floating point calculation are represented in the form of the expression m χ 2 n in a floating point representation. The exponent parts are processed in the calculation in the first arithmetic and logic unit, while the mantissa part of this mathematical representation is handled in the second arithmetic and logic unit, both operations being carried out simultaneously. The result of the two calculations
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wird sodann in der ersten Arithmetik- und Logikeinheit zusammengesetzt, wobei deren Ausgangssignal in einem geeigneten Register gespeichert wird.is then put together in the first arithmetic and logic unit, with their output in a suitable register is saved.
GeraäB der einzigen Figur der Zeichnung stellt der Block 2 eine Speicher- and Steuereinheit dar, die den Hauptspeicher des Syst« beinhaltet. Die verbleibenden Elenente der Zeichnung stellen einen Berechnungsschaltkreis dar, an den die Speicher- und Steuereinheit 2 über eine geeignete Speicherdaten-Sanmelschiene 2 angeschlossen ist. Der Berechnungsschaltkreis umfaßt zwei Microprocessor einheiten.In the only figure in the drawing, block 2 represents a Memory and control unit, which is the main memory of the system contains. The remaining elements of the drawing represent a calculation circuit to which the storage and control unit 2 connected via a suitable memory data busbar 2 is. The calculation circuit comprises two microprocessor units.
Die erste Microprocessoreinheit umfaßt ein A-Register 4, ein B-Register 6, ein Speicherdaten-Register 8 und ein Speicheradressregister 1o. Eine Arithmetik- und Logikeinheit 12 ist mit dem A-Register 4, dem B-Register 6 und dem Speicheradressregister Io verbunden. Der Ausgang des A-Registers 4 ist über einen ersten Multiplexer 14 an einen Eingang der Arithmetik- und Logikeinheit ALU-12 angeschlossen/und das B-Register6 ist über den Multiplexer 14 mit dem gleichen Eingang der Arithmetik- und Logikeinheit ALU-12 verbunden. Ein Programmzähler 28 beaufschlagt den ersten Multiplexer 14. Das Ausgangssignal des B-Registers6 wird ferner einem zweiten Multiplexer 16 zugeführt, der mit seinem Ausgang auf den zweiten Eingang der Arithmetik- und Logikeinheit ALU-12 geschaltet ist. Der Ausgang des B-Registers 6 ist ferner über einen Inverter 18 und die Speicherdaten-Sammelschiene 3 an die Speicher- und Steuereinheit 2 angeschlossen. Das Speicherdatenregister 8 wird direkt von der Speicherdaten-Sammelschiene 3 beaufschlagt und 1st mit seinem Ausgang auf den zweiten Multiplexer 16 geschaltet. Das Speicheradressregister 1o beaufschlagt den Multiplexer 16 und ein Speicheradressgatter 2o, das mit seinem Ausgang an eine Speicheradress-Sammelschiene 22 angeschlossen ist.The first microprocessor unit comprises an A register 4, a B register 6, a memory data register 8 and a memory address register 1o. An arithmetic and logic unit 12 is associated with the A register 4, the B register 6 and the memory address register Io tied together. The output of the A register 4 is via a first multiplexer 14 to an input of the arithmetic and logic unit ALU-12 connected / and the B-Register6 is via the multiplexer 14 connected to the same input of the arithmetic and logic unit ALU-12. A program counter 28 acts on the first multiplexer 14. The output signal of the B register 6 is also fed to a second multiplexer 16, which has its output on the second Input of the arithmetic and logic unit ALU-12 is switched. The output of the B register 6 is also via an inverter 18 and the storage data busbar 3 to the storage and control unit 2 connected. The memory data register 8 is acted upon directly from the memory data busbar 3 and is its Output switched to the second multiplexer 16. The memory address register 1o acts on the multiplexer 16 and a memory address gate 2o that has its output on a memory address busbar 22 is connected.
Ein Steuerspeicher ROM-24 ist an ein Steuerbefehlsregister 26 angeschlossen, welches den Betrieb der Arithmetik- und Logikeinheit 12, des A-Registers 4, des B-Register6, des Speicherdatenregister3 8 und des Speicheradressregisters 1o steuert. Der SteuerspeicherA control memory ROM 24 is connected to a control command register 26 which controls the operation of the arithmetic and logic unit 12, the A-register 4, the B-Register6, the memory data register 3 8 and the memory address register 1o. The control store
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I ιI ι
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Der Steuerspeieher 24 ist eine Speichereinheit mit einer Kapazität von 1536 adressierbaren Worten, wobei jedes Wort eine Länge von 48 Bit aufweist. Die ersten 1o24 Steuerworte des Steuerspeichers 24 werden für den normalen Betrieb der Arithmetik- und Logikein- heit 12 und ihrer zugeordneten Komponenten benutzt. Die nächsten 512 Steuerworte des SteuerSpeichers 24 sind Gleitkommaberechnungen zugeteilt. The control store 24 is a memory unit with a capacity of 1536 addressable words, each word having a length of 48 bits. The first 1024 control words of the control memory 24 are used for the normal operation of the arithmetic and logic unit 12 and its associated components. The next 512 control words of the control memory 24 are allocated to floating point calculations.
DerSteuerspeicher 24 beinhaltet einen schreibfähigen Steuerspeicher WCSιder von der Arithmetik- und Logikeinheit 12 adressiert wird. Die Arithmetik- und Logikeinheit 12 beaufschlagt den Programmzähler 28, der ferner von dem Steuerbefehlsregister 26 gesteuert wird. Die Adresseneingangssignale für den S^euerspeicher 24 werden von einer Gatteranordnung erzeugt, die die Gatter 3o,32 und 34 umfaßt. Das Gatter 3o erhält hierbei Signale von dem Speicheradressregister 1o zugeführt, während das Gatter 32 Signale von dem Speicherdatenregister 8 zugeführt erhält und das Gatter 34 von den Signalen des Steurbefehlsregisters 26 beaufschlagt wird. Das Ausgangssignal der Gatteranordnung bildet die Adresse, die dem Steuerspeicher 24 und dem weiter unten noch zu beschreibenden Steuerspeicher 52 zugeführt wird.The control memory 24 contains a write-capable control memory WCS ι which is addressed by the arithmetic and logic unit 12. The arithmetic and logic unit 12 acts on the program counter 28, which is also controlled by the control command register 26. The address input signals for the control store 24 are generated by a gate arrangement which comprises the gates 30, 32 and 34. The gate 3o receives signals from the memory address register 1o, while the gate 32 receives signals from the memory data register 8 and the gate 34 is acted upon by the signals from the control command register 26. The output signal of the gate arrangement forms the address which is fed to the control store 24 and to the control store 52 to be described further below.
Das Speicherdatenregister 8 beaufschlagt ferner ein I-Register 36, das seinerseits über ein Gatter 38 an die Speicheradress -Sammelschiene 22 angeschlossen ist. Ein drittes Gatter 4o wird von dem Steuerbefehlsregister 26 beaufschlagt und ist ebenfalls mit seinem Ausgang an die Speicheradress -Sammelschiene 22 angeschlossen. The memory data register 8 also acts on an I register 36, which in turn is connected to the memory address busbar 22 via a gate 38. A third gate 4o is acted upon by the control command register 26 and its output is also connected to the memory address busbar 22.
Die zweite MiCroprocessoreinheit umfaßt eine zweite Arithmetik- und Logikeinheit ALü-44. Die erste Arithmetik- und Logikeinheit ALU-12 beaufschlagt ein H-Register 22,das als Eingangsregister für diese zweite Microprocessoreinheit dient. Ein A-Register 46 beaufschlagt einen ersten Eingang und ein B-Register 48 beaufschlagt einen weiteren Eingang der zweiten Arithmetik- und Logik einheit 44. Das Ausgangssignal der zweiten Arithmetik- und Logik-The second microprocessor unit comprises a second arithmetic and logic unit ALü-44. The first arithmetic and logic unit ALU-12 applies to an H register 22, which serves as an input register for this second microprocessor unit. An A register 46 applies to a first input and a B register 48 applies to a further input of the second arithmetic and logic unit 44. The output signal of the second arithmetic and logic unit
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einheit 44 ist auf ein U-Register 5o geschaltet. Ein zweiter Steuerspeicher ROM-52 ist mit seinem Adresseneingang parallel zu dem Adresseneingang des ersten Steuerspeichers ROM-24 geschaltet. Der zweite Steuerspeicher 52 beaufschlagt ein Steuerbefehlsregister 54, welches seinerseits das Α-Register 46, das B-Register 48, das U-Register 5o, die Arithmetik- und Logikeinheit 44 und das H-Register 42 steuert. Das H-Register 42 beaufschlagt über einen Multiplexer 56 das B-Register 48. Das B-Register 42 beaufschlagt ferner über einen Multiplexer 58 einen Bewertungszähler 6o, der die Größenbewertung in der zweiten Microprocessoreinheit bei der Berechnung von Größen steuert.unit 44 is switched to a U register 50. A second Control store ROM-52 is connected with its address input parallel to the address input of the first control store ROM-24. The second control memory 52 acts on a control command register 54, which in turn the Α register 46, the B register 48, the U register 50, the arithmetic and logic unit 44 and the H register 42 controls. The H register 42 is activated The B register 48 via a multiplexer 56. The B register 42 also acts on one via a multiplexer 58 Evaluation counter 6o, which evaluates the size in the second microprocessor unit controls when calculating sizes.
Das A-Register 46 beaufschlagt über einen Multiplexer 62 ein K-Register 64 in der ersten Microprocessoreinheit.Das K-Register 64 wird von dem Steuerbefehlsregister 26gesteuert und beaufschlagt den Multiplexer 16.The A register 46 acts on a K register 64 in the first microprocessor unit via a multiplexer 62. The K register 64 is controlled by the control command register 26 and acts on the multiplexer 16.
Ein Normierungszähler 66 wird von dem Steuerbefehlsregister 54 gesteuert und beaufschlagt den Multiplexer 62.A normalization counter 66 is taken from the control command register 54 controlled and applied to the multiplexer 62.
Das U-Register 5o beaufschlagt mit zwei Ausgängen einen Multiplexer 68|der seinerseits mit seinem Ausgang auf den Eingang des A-Register 46 geschaltet ist. Ferner beaufschlagt das U-Register 5o mit einem weiteren Ausgang den Eingang des B-Registers 48.The U register 5o applies two outputs to a multiplexer 68 | which in turn is connected with its output to the input of the A register 46. The U register is also applied 5o the input of the B register 48 with a further output.
Im Betrieb des Systems führt die erste Arithmetik- und Logikeinheit ALU-12 mit ihren zugeordneten Komponenten die normalen Operationen in herkömmlicher Weise aus. Diese Operationen werden durch die ersten 1o24 Worte des Steuerspeichers ROM-24 gesteuert. Wenn jedoch im Laufe der Ausführung einer programmierten Schrittfolge eine Operation mit Gleitkommaberechnung aufgerufen wird, so werden die verbleibenden 512 Worte des Steuerspeichers ROM-24 adressiert. Durch die Verbindung des Steuerspeichers 24 mit dem Steuerspeicher 52 werden bei der Adressierung der oberen 512 Worte des SteuerSpeichers 24 die entsprechenden 512 Worte des Steuerspeichers 52 ebenfalls adressiert. Wie bereits erwähnt weist jedes der adressierbaren Worte in dem Steuerspeicher 24In operation of the system, the first arithmetic and logic unit ALU-12 with its associated components performs normal operations in a conventional manner. These operations are controlled by the first 1024 words of control memory ROM-24. However, if an operation with floating point calculation is called in the course of executing a programmed sequence of steps, the remaining 512 words of the control memory ROM-24 are addressed. By connecting the control memory 24 to the control memory 52, when the upper 512 words of the control memory 24 are addressed, the corresponding 512 words of the control memory 52 are also addressed. As already mentioned, each of the addressable words in the control store 24 has
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eine Länge von 48 Bit auf. Jedes der adressierbaren Hörte in dem Steuerspeieher 52 besitzt eine Länge von 16 Bit.a length of 48 bits. Each of the addressable Heard in the control store 52 has a length of 16 bits.
Unter der Steuerung durch diese zwei Steuerspeicher und mit dem in Gleitkommadarstellung dargestellten Werten wird der Exponententeil dieser Werte in der Arithmetik- und Logikeinheit 12 verarbeitet, während der Mantissenteil dieser Werte in der Arithmetik- und Logikeinheit 44 verarbeitet wird. Die tatsächlichen durch die Arithmetik- und Logikeinheit 44 zu verarbeitenden Zahlen werden von der Arithmetik- und Logikeinheit über das H-Register 42 in das B-Register 48 übertragen, wobei die erste Zahl ferner über die Recheneinheit 44 zu dem A-Register 46 übertragen wird, während die zweite Zahl in dem B-Register 48 gespeichert wird. Die durch die Arithmetik- und Logikeinheit 44 erfolgende Übertragung der Zahlen wird durch die Steuerbefehle gesteuert die in dem Steuerspeieher 52 gespeichert sind. Das Ergebnis der durch die Recheneinheit 44 ausgeführten Zahlenberechnung wird in dem U-Register 5o gespeichert.Under the control of these two control stores and with the values represented in floating point representation become the exponent part of those values in the arithmetic and logic unit 12 is processed, while the mantissa part of these values is processed in the arithmetic and logic unit 44. The actual numbers to be processed by the arithmetic and logic unit 44 are used by the arithmetic and logic unit Transferred via the H register 42 into the B register 48, the first number also being transferred via the arithmetic unit 44 to the A register 46, while the second number is stored in the B register 48. The arithmetic and The transmission of the numbers taking place in the logic unit 44 is controlled by the control commands stored in the control store 52. The result of the calculation unit 44 numerical calculation performed is stored in the U register 5o.
Die zwei Ausgänge des U-Regieters 5o,die mit dem Eingang des Multiplexers 68 verbunden sind, sind jeweils an individuelle Abschnitte des U-Registers angeschlossen und werden an das A-Register 46 weitergegeben, um den Typ der in diesen beiden Segmenten des U-Registers gespeicherten Digitalbits zu erkennen. Der Ausgang des U-Registers 5o,der an das B-Register 48 angeschlossen ist, überträgt den Gesamtinhalt des U-Registers parallel zu dem B-Register 48, wobei dies erneut unter der Befehlssteuerung der in dem Befehlssteuerregister 54 abgelegten Befehle des Steuerspeichers 52 erfolgt. Wenn die Berechnung in der Arithmetik- und Logikeinheit 44 vervollständigt ist, so wird die errechnete Mantisse in dem Register 46 gespeichert.The two exits of the U-Regieters 5o, which are connected to the entrance of the Multiplexer 68 are each connected to individual sections of the U register and are passed to the A register 46 to identify the type of digital bits stored in these two segments of the U register. The output of the U register 50, which is connected to the B register 48, transmits the entire contents of the U register in parallel to the B register 48, this again under the command control of the commands stored in the command control register 54 of the control memory 52 takes place. When the calculation in the arithmetic and logic unit 44 is completed, the The calculated mantissa is stored in the register 46.
Während die Mantissen in der Arithmetik- und Logikeinheit 44 berechnet werden, werden die Exponenten der Zahlen gleichzeitig in der Arithmetik- und Logikeinheit 12 berechnet. Wenn die Berechnung des Exponententelies der Zahlen in der Arithmetik- und Logikeinheit 12 erledigt ist, so wird die vollständig errrechneteWhile the mantissas are being calculated in the arithmetic and logic unit 44, the exponents of the numbers become simultaneously calculated in the arithmetic and logic unit 12. If the calculation of the exponentelies of the numbers in the arithmetic and Logic unit 12 is done, then the fully calculated
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Mantisse in doi Α-Register 46 Über den Multiplexer 62 zu dem K-Register 64 übertragen. Der Inhalt des K-Registers 64 wird Ober den Multiplexer 16 dem zweiten Eingang der Arithmetik- und Logikeinheit 12 zugeführt. Ebenso wird der errechnete Exponententeil der Zahlen von dem A-Register 4 Ober den Multiplexer 14 dem ersten Eingang der Artihmetik- und Logikeinheit 12 zugeführt, so daß die beiden zugeführten Zahlen zu einer zusammengesetzten Zahl kombiniert werden. Die sich ergebende zusammengesetzte Zahl kann sodann entweder in dem Α-Register 4o oder dem B-Register gespeichert werden, was davon abhängt, ob die Zahl als ein Teil einer weiteren Berechnung verwendet wird oder in dem Hauptspeicher endgültig gespeichert wird.Mantissa in doi Α register 46 Transferred to the K register 64 via the multiplexer 62. The content of the K register 64 is fed to the second input of the arithmetic and logic unit 12 via the multiplexer 16. Likewise, the calculated exponent part of the numbers is fed from the A register 4 via the multiplexer 14 to the first input of the artihmetic and logic unit 12, so that the two supplied numbers are combined to form a composite number. The resulting composite number can then be stored in either the Α register 40 or the B register, depending on whether the number is used as part of a further calculation or is finally stored in main memory.
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- 1978-10-18 US US05/952,562 patent/US4217657A/en not_active Expired - Lifetime
-
1979
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- 1979-10-15 GB GB7935686A patent/GB2033626B/en not_active Expired
- 1979-10-16 JP JP13248679A patent/JPS5556251A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808926A (en) * | 1995-06-01 | 1998-09-15 | Sun Microsystems, Inc. | Floating point addition methods and apparatus |
| WO1998006031A1 (en) * | 1996-08-05 | 1998-02-12 | Valery Yakovlevich Gorshtein | Floating point addition methods and apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2033626A (en) | 1980-05-21 |
| JPS5556251A (en) | 1980-04-24 |
| US4217657A (en) | 1980-08-12 |
| GB2033626B (en) | 1982-11-10 |
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