DE2939543A1

DE2939543A1 - Integrated filter circuit - has parallel in-serial out-filter followed immediately by serial in-parallel out-filter in series

Info

Publication number: DE2939543A1
Application number: DE19792939543
Authority: DE
Inventors: Karl Dipl.-Ing. 8130 Starnberg Kanuer
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1979-09-28
Filing date: 1979-09-28
Publication date: 1981-04-23

Abstract

A CTD-transverse filter of the parallel in/serial out type on an integrated circuit semiconductor chip is followed immediately by a serial in/in-parallel-out type, the two filters being effectively in series. This results in saving of output- and input stages of the two filters. The final stage of the first filter borders on to the first stage of the second filter with multiple electrodes in the border region being linked to the parallel outputs of the second filter. Input stages have a doped region followed by a biased first gate, two transfer electrodes, an input gate and second gate.

Description

Honolithisch integrierte MIS-FilterschaltungHonolithically integrated MIS filter circuit

Die Erfindung bezieht sich auf eine integrierte MIS-Filterschaltung der im Oberbegriff des Patentanspruchs 1 angegebenen Art.The invention relates to an integrated MIS filter circuit of the type specified in the preamble of claim 1.

CTD-Transversalfilter sind beispielsweise aus dem Buch *Charge Transfer Devices" von Sequin und Tompsett, Academic Press Inc., New York, 1975, Seiten 216 - 232 bekannt. Der dort beschriebene, Seriell-Ein/Parallel-Aus-Typ solcher Filter besitzt einen seriellen Filtereingang, der aus einer CTD-Eingangsstufe (vergl. die Seiten 48 bis 52 des genannten Buches) besteht, einen sich aus mehreren Stufen zusammensetzenden CTD-Ubertragungskana und mehrere Parallelausgänge, die jeweils einzelnen Stufen zugeordnet sind. Ein der Eingangsstufe zugeführtes Eingangssignal wird in dieser periodisch abgetastet, wobei aus den Abtastwerten eine Folge von signalabhängigen Ladungspaketen abgeleitet wird, die dem CTD-Ubertragungskanal eingegeben und in diesem schrittweise verschoben werden. An sämtlichen Parallelausgängen werden dann periodisch Teilsignale abgegriffen, die von der Große der in den betreffenden Stufen jeweils vorhandenen Ladungspakete abhängig sind und zusätzlich nach Bewertungskoeffizienten bewertet werden, die den einzelnen Parallelausgängen zugeordnet sind. Die bewerteten Teilsignale werden Jeweils zu einem Filterausgangssignal addiert, was z. B. in einem ausgangsseitigen Addierverstärker geschieht. Wird hierfür ein Differenzverstärker mit einem positiven und einem negativen Eingang verwendet, so kann durch eine entsprechende Ankopplung der einzelnen Parallelausgänge eine positive oder negative Bewertung der Teilsignale erfolgen.CTD transversal filters are, for example, from the book * Charge Transfer Devices "by Sequin and Tompsett, Academic Press Inc., New York, 1975, pp. 216 - 232 known. The serial-in / parallel-out type of such filter described there has a serial filter input, which consists of a CTD input stage (cf. Pages 48 to 52 of the book mentioned), one composed of several stages CTD transmission channels and several parallel outputs, each with individual stages assigned. An input signal fed to the input stage is in this periodically sampled, with a sequence of signal-dependent from the sampled values Charge packets is derived, which entered the CTD transmission channel and in this will be gradually shifted. Then on all parallel outputs periodically Partial signals picked up by the size of the respective stages existing charge packages are dependent and additionally according to evaluation coefficients that are assigned to the individual parallel outputs. The rated Partial signals are each added to a filter output signal, which z. B. in one output side adding amplifier happens. A differential amplifier is used for this used with a positive and a negative input, so can by a corresponding Coupling of the individual parallel outputs a positive or negative evaluation the partial signals take place.

Aus den "Electronics Letters" vom 03.03.1977, Vol. 13, No. 5, Seiten 126 und 127 und den "Siemens Forschungs-und Entwicklungsberichtenn, Band 7 (1978), Nr. 3, Seiten 1 bis 5 ist ein CTD-Transversalfilter des Parallel-Ein/Seriell-Aus-Typs bekannt. Hier wird ein Eingangssignal einer Mehrzahl von einander parallel geschalteten CTEingangsstufen zugeführt, die Jeweils Folgen von signalabhängigen und zusätzlich bewerteten Ladungspaketen ableiten und in einzelne Stufen eines CTD-ertragungskanals parallel eingeben. Die eingegebenen Ladungspakete werden im Übertragungskanal schrittweise zu einer Ausgangsstufe hin verschoben, wobei die Jeweils später eingegebenen Ladungspakete zu den früher eingegebenen addiert werden. Die Ausgangsstufe gibt ein den aufsummierten Ladungspaketen entsprechendes Filterausgangssignal ab.From the "Electronics Letters" of 03.03.1977, Vol. 13, No. 5, pages 126 and 127 and the "Siemens Research and Development Reports, Volume 7 (1978), No. 3, pages 1 to 5 is a parallel-in / serial-out type CTD transversal filter known. Here, an input signal of a plurality of each is connected in parallel CTE input stages supplied, each of the sequences of signal-dependent and additional Derived assessed charge packages and in individual stages of a CTD transmission channel enter in parallel. The charge packets entered are gradually transferred to the transmission channel shifted to an output stage, with the charge packets entered later can be added to those entered earlier. The output stage is the summed up Charge packets from the corresponding filter output signal.

Unter MIS-Schaltung wird eine Leiter-Isolierschicht-Halbleiterschaltung verstanden, wobei die verwendete Leiterschicht auch aus einer hochdotierten, polykristallinen Halbleiterschicht bestehen kann.The MIS circuit is a conductor-insulating layer semiconductor circuit understood, whereby the conductor layer used also consists of a highly doped, polycrystalline Semiconductor layer can exist.

Der Erfindung liegt die Aufgabe zugrunde, ein CTD-Transversalfilter des Parallel-Ein/Seriell-Aus-Typs mit einem solchen des Seriell-Ejn/Parallel-Aus-Typs in Serie zu schalten.The invention is based on the object of a CTD transversal filter of the parallel-in / serial-out type with that of the serial-in / parallel-out type to be connected in series.

Das wird erfindungsgemäß durch eine Ausbildung der MIS Filterschaltung nach den Merkmalen des kennzeichnenden Teils des Patentanspruchs 1 erreicht.According to the invention, this is achieved by designing the MIS filter circuit achieved according to the features of the characterizing part of claim 1.

Der mit der Erfindung erzielbare Vorteil besteht insbesondere darin, daß die Kopplung zwischen den beiden in Serie geschalteten CTD-Transversalfiltern in der Ladungsebene der Filter erfolgt. Es ist also nicht erforderlich, am Ausgang des ersten Filters eine Ausgangsstufe vorzusehen, die aus den in diesem transportierten signal abhängigen Ladungspaketen Ausgangs spannungen ableitet, und aus diesen Ausgangsspannungen in einer Eingangsstufe des zweiten Filters wieder Ladungspakete abzuleiten, die dann dem Ubertragungskanal des zweiten Filters eingegeben werden.The advantage that can be achieved with the invention is, in particular, that the coupling between the two series-connected CTD transversal filters takes place in the charge level of the filter. So it is not necessary at the exit of the first filter to provide an output stage, which is made up of the transported in this signal-dependent charge packets derives output voltages, and from these output voltages to derive charge packets again in an input stage of the second filter, which then entered into the transmission channel of the second filter.

Die Ansprüche 2 bis 4 geben bevorzugte Ausgestaltungen der Filterschaltung nach der Erfindung an, während die Ansprüche 5 bis 7 auf bevorzugte Verfahren zum Betrieb einer erfindungsgemäßen Filterschaltung gerichtet sind.Claims 2 to 4 give preferred refinements of the filter circuit according to the invention, while claims 5 to 7 on preferred methods for Operation of a filter circuit according to the invention are directed.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: Fig. 1 eine in spezieller Weise ausgebildete Eingangsstufe des in einer erfindungsgemäßen Filtersohaltung vorgesehenen Parallel-Ein/Seriell-Aus Transversalfilters, Fig. 2 Spannungs-Zeit-Digramme zur Erläuterung von Fig. 1, Fig. 3 eine zweite in spezieller Weise ausgebildete Eingangsstufe, die eine alternative Ausführung zu Fig. 1 darstellt, Fig. 4 ein Ausftflirungsbeispiel der Filterschaltung nach der Erfindung, Fig. 5 eine Teilschaltung von Fig. 4 und Fig. 6 Spannungs-Zeit-Diagramme zur Erläuterung von Fig. 4.The invention is explained in more detail below with reference to the drawing. 1 shows a specially designed input stage of the in a Parallel-in / serial-out transversal filter provided according to the invention, FIG. 2 voltage-time diagrams for explaining FIG. 1, Fig. 3 a second specially designed input stage, which is an alternative The embodiment of FIG. 1 represents, FIG. 4 shows an exemplary embodiment of the filter circuit according to the invention, Fig. 5 shows a partial circuit of Fig. 4 and Fig. 6 voltage-time diagrams to explain FIG. 4.

In Fig. 1 ist ein dotierter Halbleiterkörper eines vorgegebenen Leitfähigkeitstyps mit 1 bezeichnet. Er besteht beispielsweise aus p-dotiertem Silizium. Seine Grenzfläche la ist mit einer dUnnen elektrisch isolierenden Schicht 2 bedeckt, die insbesondere aus SiO2 bestehen kann und in diesem Fall als Gateoxidschicht bezeichnet wird. An der Grenzfläche 1a befindet sich ein n-leitendes Gebiet 3, das durch einen Diffusions-oder Implantationsvorgang erzeugt wird. Der neben diesem Gebiet liegende Bereich des Halbleiterkörpers 1 wird von einem ersten Gate 4, zwei Transfergateelektroden 5 und 6, einem Eingangsgate 7 und einem zweiten Gate 8 überdeckt, die auf der isolierendenSchicht 2 angeordnet sind. Die Schaltungteile 3 bis 8 bestimmen den Halbleiterbereich einer CTD-Eingangsstufe ES1, wobei "CTD" eine monolithisch integrierte Ladungsverschiebeanordnung bezeichnet.In Fig. 1 is a doped semiconductor body of a predetermined conductivity type denoted by 1. It consists, for example, of p-doped silicon. Its interface la is covered with a thin electrically insulating layer 2, in particular can consist of SiO2 and in this case is referred to as a gate oxide layer. At the interface 1a is an n-conductive region 3, which is by a diffusion or Implantation process is generated. The area of the Semiconductor body 1 is formed by a first gate 4, two transfer gate electrodes 5 and 6, an input gate 7 and a second gate 8 covered on the insulating layer 2 are arranged. The circuit parts 3 to 8 determine the semiconductor area CTD input stage ES1, where "CTD" is a monolithically integrated charge transfer device designated.

An das Gate 8 schließen sich eine Reihe von Transfergateelektroden 9 bis 13 an, die ebenfalls auf der Isolierschicht 2 angeordnet sind. Jeweils vier aufeinanderfolgende Transferelektroden, z. B. 9 bis 12, sind über ihre Anschlüsse mit Jeweils einer von vier gegeneinander phasenverschobenen Taktspannungen 1 bis 4 beschaltet. Die Elektroden 9 bis 12 kennzeichnen dabei die erste der Eingangsstufe ES nachgeordnete Stufe einer CTD-Anordnung. Es schließen sich weitere CTD-Stufen an, von denen in Fig. 1 nur die erste Transferelektrode 13 der zweiten Stufe dargestellt ist, die mit der Taktspannung 1 beschaltet ist. Der Bereich an der Oberfläche des Halbleiterkörper~ 1 unterhalb der Elektroden 9 biß 13 usw. stellt dabei den CTD-Ubertragungskanal dar.A series of transfer gate electrodes adjoin the gate 8 9 to 13, which are also arranged on the insulating layer 2. Four at a time successive transfer electrodes, e.g. B. 9 to 12, are about their connections each with one of four clock voltages 1 to 4 wired. The electrodes 9 to 12 identify the first of the input stage ES subordinate level a CTD arrangement. Others close CTD stages, of which in FIG. 1 only the first transfer electrode 13 of the second Stage is shown, which is connected to the clock voltage 1. The area at the surface of the semiconductor body ~ 1 below the electrodes 9 to 13 and so on represents the CTD transmission channel.

Dem Gebiet 3 wird über seinen dargestellten Anschluß eine Taktimpulsspannung ud zugeführt, während das erste Gate 4 über seinen Anschluß mit einer konstanten Spannung Ul beschaltet ist. Die Transfergateelektroden 5 und 6 sind mit Taktimpulsspannungen e1 und e2 beschaltet, die gegeneinander phasenverschoben sind. Dem Eingangagate 7 wird über seinen Anschluß 7a ein Eingangssignal ue zugeführt, während das zweite Gate 8 mit einer Taktimpulsspannung g1 beschaltet ist.The area 3 is provided with a clock pulse voltage via its connection shown ud is supplied, while the first gate 4 is connected to a constant Voltage Ul is connected. The transfer gate electrodes 5 and 6 are with clock pulse voltages wired e1 and e2, which are out of phase with each other. The entrance gate 7, an input signal ue is fed through its terminal 7a, while the second Gate 8 is connected to a clock pulse voltage g1.

Die Wirkungsweise der Eingangs stufe ES1 wird nachfolgend anhand der in Fig. 1 eingezeichneten Verläufe s1 und s2 des an der Grenzfläche 1a bestehenden Oberflächenpotentials und der Spannungs-Zeit-DiagrAmme der Fig. 2 näher beschrieben. Fig. 2a zeigt dabei den zeitlichen Verlauf der Taktimpulsspannung ud, die Figuren 2b und 2c die Zeitabhängigkeiten der Taktimpulsspannungen e1 und e2 In Fig. 2d ist der zeitliche Verlauf der dem zweiten Gate zugeführten Taktimpulsspannung g1 angegeben. Zum Zeitpunkt t1 ist die Spannung ud auf einen sehr kleinen Wert reduziert, was zu einer Überschwemmung des Halbleitergebietes unterhalb des Gate 4 und des Transfergate 5 mit Ladungsträgern führt, die aus dem Gebiet 3 injiziert werden.The mode of operation of the input stage ES1 is shown below using the in Fig. 1 drawn curves s1 and s2 of the existing at the interface 1a Surface potential and the voltage-time diagram of Fig. 2 described in more detail. Fig. 2a shows the timing of the clock pulse voltage ud, the figures 2b and 2c are the time dependencies of the clock pulse voltages e1 and e2 in Fig. 2d the time profile of the clock pulse voltage g1 supplied to the second gate is indicated. At time t1, the voltage ud is reduced to a very small value, which to a flooding of the semiconductor region below the gate 4 and the transfer gate 5 leads with charge carriers that are injected from area 3.

Nach dem Wiederanstieg von ud auf den Wert udos der dem Oberflächenpotential P3 entspricht, fließt der überwiegende Teil der Ladungsträger wieder in das Gebiet 3 zurück, wobei lediglich diejenigen Ladungsträger, die sich in der während des Auftretens eines Taktimpulses e1 unterhalb von 5 ausgebildeten Potentialsenke P51 befinden und diese bis zu der durch das Potential P4 gegebenen randseitigen Potentialschwelle auffüllen, in der Senke P51 zurückbleiben.After the increase from ud to the value udos of the surface potential P3, the majority of the charge carriers flow back into the area 3 back, with only those load carriers that are in the potential well formed below 5 during the occurrence of a clock pulse e1 P51 are located and this up to the edge-side given by the potential P4 Fill up the potential threshold, remain in the sink P51.

Vor dem Auftreten des nächstfolgenden Taktimpulses Pe2 ist die Senke P51 nach rechts durch das Potential P60 unterhalb von 6 begrenzt. Zum Zeitpunkt t2 liegt dann ein Taktimpuls e2 an dem Transfergate 6, so daß sich unter diesem eine Potentialsenke P61 bildet, an die das in P51 befindliche Ladungspaket nach Beendigung des Taktimpulses zwei weitergegeben wird.Before the next following clock pulse Pe2 occurs, the sink is P51 limited to the right by the potential P60 below 6. At the time t2 is then a clock pulse e2 at the transfer gate 6, so that below this a potential well P61 forms, to which the charge packet located in P51 replicates Termination of the clock pulse two is passed.

In Fig. 1 ist der zum Zeitpunkt t2 auftretende Verlauf des Oberflächenpotentials durch eine ausgezogene Linie dargestellt und mit s1 bezeichnet. Das an die Senke P61 weitergegebene Ladungspaket wird von dieser nur zum Teil aufgenommen, da die rechtsseitige Begrenzung der Senke P61 durch das Potential P8 gebildet wird, das sich unterhalb des Eingangsgate 7 in Abhängigkeit von dem jeweils anliegenden Eingangssignal ue ausbildet. Durch eine dem Anschluß 7a zusätzlich zugeführte Vorspannung wird der Gleichspannungsanteil von ue so eingestellt, daß sich für den an 7a auftretenden Spannungshub ein Potentialhub APS ergibt. Für den minimalen Signalspannungswert, der ein Oberflächenpotential Ps0 erzeugt, soll das gesamte, durch die Flächen F1 und F2 dargestellte Ladungspaket von der Senke P61 gerade aufgenommen werden. Bei dem betrachteten mittleren Eingangssignalwert, der das Potential P5 ergibt, wird jedoch der durch F1 gegebene Teil des Ladungspaketes beim Auftreten des Taktimpulses 14 wegen des Potentials P81 unterhalb des zweiten Gate 8 in die wegen des Taktim- pulses 1 unterhalb von 9 gebildete Senke P91 transportiert, was durch den Pfeil 15 angedeutet ist. Der durch F: gekennzeichnete Teil des Ladungspaketes stellt also ein erstes Teilladungspaket dar, das mit großer werdendem Eingangssignal ue anwächst. Daher wird das Eingangssignal durch das erste Teilladungspaket (F1) positiv bewertet.In FIG. 1, the profile of the surface potential occurring at time t2 is shown represented by a solid line and denoted by s1. That to the sink P61 is only partially absorbed by the latter, since the the right-hand limit of the well P61 is formed by the potential P8, which below the input gate 7 depending on the input signal present ue trains. By means of a bias voltage additionally supplied to the connection 7a the DC voltage component of ue is set in such a way that for the Voltage swing results in a potential swing APS. For the minimum signal voltage value, which generates a surface potential Ps0, the entire, through the areas F1 and F2 are currently being picked up by the sink P61. at the considered mean input signal value, which results in the potential P5 however, the part of the charge packet given by F1 when the clock pulse occurs 14 because of the potential P81 below the second gate 8 in the because of the clock im- pulses 1 depression P91 formed below 9 transported, which is indicated by the arrow 15 is. The part of the charge packet marked by F: is the first Partial charge package, which increases with increasing input signal ue. Therefore the input signal is evaluated positively by the first partial charge package (F1).

Zum Zeitpunkt t3 besteht unterhalb des zweiten Gate 8 eine Potentialachwelle P80, die den rechten Rand einer Potentialsenke Ps darstellt, deren linker Rand durch das nach Beendigung des Taktimpulses e2 unterhalb des Transiergate 6 bestehende Potential P60 gebildet wird.At time t3 there is a potential wave below the second gate 8 P80, which represents the right edge of a potential well Ps, the left edge of which is through the one existing below the transition gate 6 after the end of the clock pulse e2 Potential P60 is formed.

In Fig. 1 ist der Verlauf des gesamten Oberflächenpotentials der Eingangsstufe ES1 zum Zeitpunkt t3 mit s2 bezeichnet und durch eine ausgezogene Linie dargestellt. Wie hieraus hervorgeht, befindet sich das mit F2 bezeichnete, zweite Teilladungspaket zu diesem Zeitpunkt in der Senke P5. Dabei ist vorausgesetzt, daß der Potentialwert P80 um einen vorgegebenen Betrag A unterhalb von P80 liegt. Zum Zeitpunkt t4 ist dann die Potentialschwelle P80 beim Auftreten des Taktimpulses 16 wieder durch den Potentialwert P81 ersetzt, wobei das zweite Teilladungspaket in die durch den gleichzeitig auftretenden Taktimpuls 1 gebildete Senke P91 transportiert wird (Pfeil 17).In Fig. 1 is the course of the total surface potential of the input stage ES1 at time t3 is denoted by s2 and represented by a solid line. As can be seen from this, there is the second partial load package labeled F2 at this time in the sink P5. It is assumed that the potential value P80 is below P80 by a predetermined amount A. At time t4 it is then the potential threshold P80 when the clock pulse 16 occurs again through the Replaced potential value P81, whereby the second partial charge packet is replaced by the at the same time occurring clock pulse 1 formed sink P91 is transported (arrow 17).

Das erste Teilladungspaket F1 und das zweite Teilladungspaket F2 sind, da sie sich zu einer konstanten Ladungsmenge ergänzen, zueinander komplementär. Dabei ist das erste Teilladungspaket F1 um so größer und das zweite Teilladungspaket F2 um so kleiner, je größer der zu Beginn des Taktimpulses 14 auftretende Wert des Eingangssignals ue ist. Das erste Teilladungspaket F1 bewertet also das Eingangssignal ue positiv, während das zweite Teilladungspaket F2 das Signal ue negativ bewertet. Unter dem Einfluß der in Fig. 2f bis Fig. 2i dargestellten Taktimpulsspannungen 1 bis 4 ist das erste Teilladungspaket F1 bereits unter der Transferelektrode 13 angelangt, wenn das zweite Teilladungspaket F2 unter die Transferelektrode 9 verschoben wird.The first partial load package F1 and the second partial load package F2 are since they complement each other to a constant amount of charge, complementary to each other. The first partial load package F1 is the larger and the second partial load package F2 the smaller, the larger the value of the occurring at the beginning of the clock pulse 14 Input signal is ue. The first partial charge packet F1 thus evaluates the input signal ue positive while the second partial charge package F2 the signal ue rated negatively. Under the influence of the clock pulse voltages shown in FIGS. 2f to 2i 1 to 4, the first partial charge package F1 is already under the transfer electrode 13 arrived when the second partial charge package F2 has been moved under the transfer electrode 9 will.

Dabei weisen die Taktimpulsspannungen ud, e1 und e2 Taktfrequenzen auf, die der halben Taktfrequenz der Impulsspannungen g1 und 1 bis 4 entsprechen.The clock pulse voltages ud, e1 and e2 have clock frequencies which correspond to half the clock frequency of the pulse voltages g1 and 1 to 4.

Fig. 3 zeigt eine Eingangsstufe ES2, die mit der in Fig. 1 dargestellten strukturell übereinstimmt. Die bereits beschriebenen Schaltungsteile und Potentialwerte sind daher in Fig. 3 mit denselben Bezugszeichen versehen. Die Stufe ES2 ist zum Unterschied von ES1 bezüglich des zweiten Gate 8 mit einer Taktimpulsspannung g2 beschaltet, die in Fig. 2e in ihrem zeitlichen Verlauf dargestellt ist. Dabei ist die Taktfrequenz von g2 halb so groß wie die von g1 und entspricht damit der Taktfrequenz der Spannungen Ud, e1 und e2' Fig. 2e zeigt daher nur einen Taktimpuls 18 von g2' der zeitlich mit dem Taktimpuls 16 von g1 zusammenfällt, während keine den Taktimpulsen 14 und 19 entsprechenden Taktimpulse vorhanden sind.FIG. 3 shows an input stage ES2 similar to that shown in FIG structurally matches. The circuit parts and potential values already described are therefore provided with the same reference numerals in FIG. 3. The level ES2 is for Difference from ES1 with respect to the second gate 8 with a clock pulse voltage g2 wired, which is shown in Fig. 2e in its time course. It is the clock frequency of g2 is half that of g1 and thus corresponds to the clock frequency of the voltages Ud, e1 and e2 'Fig. 2e therefore shows only one clock pulse 18 of g2' which coincides in time with the clock pulse 16 of g1, while none of the clock pulses 14 and 19 corresponding clock pulses are present.

Der untere Spannungswert von g2 entspricht dem minimalen Wert des Eingangssignals ue, während der obere Spannungswert von g2 den Maximalwert des Eingangssignals ue nicht unterschreiten darf. Die übrigen in den Figuren 2a bis 2c und 2f bis 2g dargestellten Taktimpuls spannungen werden auch der Eingangs stufe ES2 zugeführt.The lower voltage value of g2 corresponds to the minimum value of the Input signal ue, while the upper voltage value of g2 is the maximum value of the input signal ue must not fall below. The rest in Figures 2a to 2c and 2f to 2g The clock pulse voltages shown are also fed to the input stage ES2.

Bei der Betrachtung der Wirkungsweise der Eingangsstufe ES2 sei davon ausgegangen, daß zum Zeitpunkt t5 der in Fig. 3 mit kontinuierlichen Linien eingezeichnete und mit s3 bezeichnete Verlauf des OberflEchenpotentials gilt. Dabei entspricht das Oberflächenpotential unterhalb des Transfergate 6 dem Wert P60, während der untere Spannungswert von g2 unter dem zweiten Gate 8 ein Potential PO' erzeugt, das dem Potential P50 gleichkommt. Das während des Auftretens eines Taktimpulses e2 in der Senke P61 befindliche Ladungspaket wird dann nach der Beendigung dieser Impulse in den Halbleiterbereich unterhalb der Elektroden 7 bis 9 transportiert. Dabei wird das gesamte Ladungspaket für den Fall, daß gerade der maximale Wert des Eingangssignals ue anliegt, von der Potentialsenke P8 aufgenommen. Für den Fall eines mittleren Eingangssignalwertes, der das dargestellte Potential entstehen läßt, gelangt ein erstes Ladungspaket, das in Fig. 3 mit F11 bezeichnet ist, über die Schwelle P80' in die Potentialsenke P91, die wegen des gleichzeitigen Auftretens eines Taktimpulses 1 unterhalb der Elektrode 9 gebildet wird. Ein zweites Ladungipaket, das durch F2' angedeutet ist. verbleibt zunächst in der Potentialsenke 9 Erst beim Auftreten des Taktimpulses 18 zum Zeitpunkt t4 (Fig. 2e) gelangt dann auch das zweite Teilladungspaket F2' in die neuerlich entstandene Potentialsenke P91. Das erste Teilladungspaket F7' bewertet hierbei den zum Zeitpunkt der Beendigung des Taktimpulses e2 abgetasteten Wert des Eingangssignals ue negativ, während das zweite Teilladungspaket F2' diesen Signalwert positiv bewertet. Wenn F2' in die Senke P91 gelangt, ist das erste Teilladungspaket Fl' unter dem Einfluß der Taktimpulsspannungen 1 bis 4 bereits unter die Elektrode 13 verschoben worden.When considering the mode of operation of the input stage ES2, let us consider it it is assumed that at time t5 the one shown in FIG. 3 with continuous lines and the course of the surface potential denoted by s3 applies. This corresponds to the surface potential below the transfer gate 6 the value P60, during the the lower voltage value of g2 generates a potential PO 'under the second gate 8, which equals the potential P50. That during the occurrence of a clock pulse e2 in the sink P61 is then after the end of this charge package Pulses are transported into the semiconductor area below the electrodes 7 to 9. In this case, the entire charge package is used in the event that the maximum value of the Input signal ue is present, recorded by the potential well P8. In the case an average input signal value that gives rise to the potential shown, reaches a first charge packet, which is designated in Fig. 3 with F11, over the Threshold P80 'in the potential well P91, due to the simultaneous occurrence a clock pulse 1 is formed below the electrode 9. A second cargo package, which is indicated by F2 '. initially remains in the potential sink 9 When the clock pulse 18 occurs at time t4 (FIG. 2e), the second then also arrives Partial charge package F2 'into the newly created potential sink P91. The first Partial charge packet F7 'evaluates the time at which the clock pulse was terminated e2 sampled value of the input signal ue negative, while the second partial charge packet F2 'evaluates this signal value as positive. If F2 'gets into sink P91, that is first partial charge package Fl 'under the influence of the clock pulse voltages 1 to 4 already has been moved under the electrode 13.

In Fig. 4 ist eine nach der Erfindung ausgebildete, monolithisch integrierte Serienschaltung eines CTD-Transversalfilters des Parallel-Ein/Seriell-Aus-Typs mit einem solchen des Seriell-Ein/Parallel-Aus-Typs dargestellt. Die Schaltung befindet sich auf bzw. in einem dotierten Halbleiterkörper 33, der z. B. aus p-leitendem Silizium besteht. Der Halbleiterkörper 22 ist mit einer denen, elektrisch isolierenden Schicht 23, z. B. einer Gateoxidschicht, bedeckt. Die anhand von Fig. 1 im einzelnen beschriebene Eingangßstuie ES1 ist über ihren Anschluß 7a mit einem Eingang E der Filterschaltung verbunden. Die Transferelektroden 9, 10, 11, 12, die zu der ersten Stufe Sl einer sich anschließenden CTD-Anordnung gehören, entsprechen den bereits in Fig. 1 dargestellten und mit gleichen Bezugszeichen versehenen Teilen. Von den weiter dargestellten Stufen S2 bis S7 sind die Stufen S3, S5 und S7 jeweils breiter ausgebildet als die unmittelbar vorhergehenden. Weitere Eingangs stufen ES1', ES1" und ES1n', die der Stufe ES1 nach Aufbau und Wirkungsweise prinzipiell entsprechen, sind über ihre Anschlüsse 7a' bis 7a"' ebenfalls mit dem Filtereingang E verbunden. Während die Eingangsstufe ES1 in der beschriebenen Weise zur Eingabe von komplementären Teilladungspaketen in die Stufe S1 dient, bewirken die Eingangsstufen ES1', ES1" und ES1"' eine entsprechende Ladungseingabe in die Stufen S3, S5 und S7.In Fig. 4 is a formed according to the invention, monolithically integrated Series connection of a CTD transversal filter of the parallel on / serial off type with one of the serial-in / parallel-out type. The circuit is located on or in a doped semiconductor body 33, the z. B. from p-type Silicon is made of. The semiconductor body 22 is electrically insulating with one of those Layer 23, e.g. B. a gate oxide layer covered. Based on FIG. 1 in detail Input ES1 described is via its terminal 7a with an input E of the Filter circuit connected. The transfer electrodes 9, 10, 11, 12 belonging to the first Stage S1 belonging to a subsequent CTD arrangement correspond to those already Parts shown in FIG. 1 and provided with the same reference numerals. Of the Steps S2 to S7 shown further, steps S3, S5 and S7 are each wider formed than the immediately preceding ones. Further input levels ES1 ', ES1 " and ES1n ', which in principle correspond to stage ES1 in terms of structure and mode of operation, are also connected to the filter input E via their connections 7a 'to 7a' ''. While the input stage ES1 in the manner described for the input of complementary Partial load packages are used in stage S1, cause the input stages ES1 ', ES1 " and ES1 "'a corresponding charge input in stages S3, S5 and S7.

Die Eingangsstufen ES1 bis ES1"', denen gemeinsame erste Taktimpulsspannungen ud, e1 e2 und eine gemeinsame Taktimpulsspannung g1 zugeführt werden, tasten ein an E anliegendes Eingangssignal ue gleichzeitig und periodisch ab, wobei die von diesen Stufen gleichzeitig erzeugten ersten Teilladungspakete in gegenseitigen Abständen, die einer doppelten Stufenlänge entsprechen, die CTD-Anordnung S1 bis S8 schrittweise durchlaufen.The input stages ES1 to ES1 "', which have common first clock pulse voltages ud, e1 e2 and a common clock pulse voltage g1 are supplied, key in The input signal ue applied to E decreases simultaneously and periodically, with that of the first partial load packets generated at the same time as these stages at mutual intervals, which correspond to a double step length, the CTD arrangement S1 to S8 step by step run through.

Nimmt man an, daß zu einem bestimmten Zeitpunkt erste Teilladungspakete in die Stufen Si, S3, S5 und S7 eingegeben worden sind, so liefern die Eingangsstufen nach einer Transferzeit, die einer Ladungsverschiebung um eine Stufenlängeentspricht, dazu komplementäre zweite Teilladungapakete nach. Nach dieser Transferzeit befinden sich also die ersten Teilladungspakete in den Stufen S2, S4, S6 und S8, während die genannten zweiten Teilladungspakete in die Stufen S1, S3, S5 und S7 eingegeben werden.It is assumed that at a certain point in time the first partial load packages have been entered into the stages Si, S3, S5 and S7, the input stages deliver after a transfer time, which corresponds to a charge shift by a step length, complementary second partial load packages after. After this transfer time are located So the first partial load packages in stages S2, S4, S6 and S8, while the said second partial load packets entered in stages S1, S3, S5 and S7 will.

Unter dem Einfluß der zweiten Taktimpulsspannungen 1 bis 4 werden sämtliche Ladungspakete schrittweise in Richtung der Stufe S8 transportiert. Immer wenn im Verlauf dieses Transports die ersten Teilladungspakete diejenigen CTD;StuSen erreichen, denen die Eingangsstufen ES7', ES1" und E51 zugeordnet sind, erfolgt eine Addition dieser ersten Teilladungspakete mit den ersten Teilladungspaketen, die bei einem späteren Abtastvorgang in den Eingangsstufen entstanden sind und gerade zu diesem Zeitpunkt eingegeben werden. Haben die in dieser Weise summierten Teilladungspakete dann die jeweils nächstfolgenden Stufen erreicht, so werden dann in den von ihnen gerade verlassenen CTD-Stufen die zugehörigen zweiten Teilladungspakete mit den neu eingegebenen, zweiten Teilladungspaketen ebenfalls addiert.Under the influence of the second clock pulse voltages 1 to 4 are all charge packages are transported step by step in the direction of step S8. always if in the course of this transport the first partial load parcels those CTD; StuSen to which the input levels ES7 ', ES1 "and E51 are assigned an addition of these first partial load packages with the first partial load packages, which arose during a later sampling process in the input stages and are currently to be entered at this time. Have the partial load packages totaled in this way then the next following levels are reached, so are then in those of them just left CTD stages the associated second partial load packages with the newly entered, second partial load packages are also added.

Auf diese Weise wird der Stufe S8 zunächst ein erstes Summenladungspaket zugeführt, das sich aus zahlreichen ersten Teilladungspaketen zusammensetzt, anschließend ein zweites Summenladungspaket, das sich aus zahlreichen zweiten Teilladungspaketen zusammensetzt, sodann wieder ein erstes Summenladungspaket usw.In this way, stage S8 initially receives a first cumulative charge packet supplied, which is composed of numerous first partial load packages, then a second total load package, which is made up of numerous second partial load packages put together, then again a first total charge package, etc.

Die Folge der in S8 auftretenden ersten Summenladungspakete entspricht dabei einer Folge von Funktionswerten des Ausgangssignals des durch die Eingangsstufen ES1 bis ES1n' und die CTD-Stufen S1 bis S8 gebildeten Transversalfilters TF1, wobei die ersten Summenladungspakete diese Funktionswerte positiv bewerten, d. h. mit steigendem Funktionswert jeweils größer werden. Die Folge der in S8 auftretenden zweiten Smmenladungspakete, die mit der Folge der ersten gemischt ist, entspricht für sich genommen der gleichen Folge von Funktionswerten des Filterausgangssignals, wobei die Funktionswerte in diesem Fall negativ bewertet sind, da die zweiten Summenladungspakete mit steigendem Funktionswert jeweils kleiner werden.The sequence of the first total charge packets occurring in S8 corresponds thereby a sequence of function values of the output signal of the by the input stages ES1 to ES1n 'and the CTD stages S1 to S8 formed transversal filter TF1, where the first total charge packets evaluate these function values positively, d. H. with as the function value increases. The sequence of occurring in S8 second Smmenladungspackets, which is mixed with the sequence of the first, corresponds taken individually the same sequence of function values of the filter output signal, in which case the function values are evaluated negatively, since the second total charge packets become smaller with increasing function value.

Die Bewertungskoeffizienten der Eingangsstufen ES1 bis ES1"' können unterschiedlich groß gewählt werden, wenn ihre Transfergateelektrodenpaare 5, 6 (Fig. 1) mit unterschiedlichen Flächen ausgebildet werden. Mit wachsenden Flächen der Transfergateelektroden 5, 6 werden die durch die schraffierten Flächen FX und F2 in Fig. 1 dargestellten Ladungspakete und damit auch die ersten und zweiten Teilladungen, die von den Eingangsstufen abgegeben werden, jeweils größer.The evaluation coefficients of the input stages ES1 to ES1 "'can be selected to be of different sizes if their transfer gate electrode pairs 5, 6 (Fig. 1) can be formed with different surfaces. With growing areas of the transfer gate electrodes 5, 6 by the hatched areas FX and F2 in Fig. 1 shown charge packages and thus also the first and second partial charges, which are emitted by the input stages, each larger.

Neben der letzten Stufe S8 des Parallel-Ein/Seriell-Aus-Transversalfilters TF1 befindet sich eine auf der Schicht 23 angeordnete Elektrode, die in mehrere Teilelektroden 24 bis 27 aufgeteilt ist. Diese sind untereinander leitend verbunden und über einen gemeinsamen Anschluß 27a an eine konstante Spannung gelegt, die z. B. dem halben Maximalwert der Taktimpuls spannungen 1 bis 4 entspricht. Neben jeder dieser Teilelektroden ist ein eigener CTD-Ubertragungskanal vorgesehen, der mit einer Ausgangsstufe abgeschlossen ist. Im einzelnen f sind den Teilelektroden 24 bis 27 die Ubertragungskanäle 28 bis 31 mit den Ausgangs stufen 32 bis 35 individuell nachgeordnet. Die Teile 28 bis 35 bilden ein zweites Transversalfilter TF2.Next to the last stage S8 of the parallel in / serial out transversal filter TF1 is an arranged on the layer 23 electrode, which is divided into several Partial electrodes 24 to 27 is divided. These are conductively connected to one another and applied via a common terminal 27a to a constant voltage which, for. B. half the maximum value of the clock pulse voltages 1 to 4 corresponds. Next to everyone this sub-electrodes is provided with its own CTD transmission channel an output stage is completed. In detail f are the Partial electrodes 24 to 27, the transmission channels 28 to 31 with the output stages 32 to 35 individually subordinated. The parts 28 to 35 form a second transversal filter TF2.

Der Übertragungskanal 31 weist CTD-Stufen SS11 bis SS18 auf, die jeweils vier Transferelektroden enthalten.The transmission channel 31 has CTD stages SS11 to SS18, each four transfer electrodes included.

Die Transferelektroden jeder CTD-Stufe sind dabei über ihre Anschlüsse mit den Taktimpulsspannungen 1 bis 4 beschaltet. Der Übertragungskanal 30 weist die CTD-Stufen SS21 bis SS25 auf, von denen die Stufe SS21 doppelt so lang ist wie jede der Ubrigen. Die erste Transferelektrode 36 von SS21 ist in Übertragungsrichtung des Kanals 30 so groß bemessen, daß sie der in dieser Richtung gemessenen Länge der gesamten Stufe SS11 einschließlich der ersten Transferelektrode der Stufe SS12 entspricht. Die übrigen drei Transferelektroden von SS21 sind dabei neben den letzten drei Transferelektroden von SS12 angeordnet. Die weiteren Stufen SS22 bis SS25 des Kanals 30 liegen neben den Stufen SS13 bis Ss16 des Kanals 31. Der Übertragungskanal 29 weist die CTD-Stufen SS31 bis SS34 auf, die mit Transferelektroden einheitlicher Länge ausgestattet sind, während der Ubertragungskanal 28 aus einer einzigen CTD-Stufe SS41 besteht. Diese weist eine erste Transferelektrode 37 auf, die in ihrer in Übertragungsrichtung gemessenen Länge der gesamten Stufe SS31 einschließlich der ersten Transferelektrode der Stufe SS32 entspricht. Die Transferelektroden der Ubertragungskanäle 28 bis 30 sind, soweit sie mit den Transferelektroden des Übertragungskanals 31 in ihrer Länge übereinstimmen, über in Fig. 4 senkrecht verlaufende, teilweise gestrichelt gezeichnete Verbindungsleitungen untereinander und mit den Transferelektroden des Kanals 31 verbunden, so daß sie ebenfalls mit den Taktimpulsspannungen 1 bis 4 beschaltet sind. Die Elektrode 36 ist über die erste Transferelektrode der Stufe SS12 mit 1 beschaltet und die Elektrode 37 über die erste Elektrode von SS32 und die Elektrode 36 ebenfalls mit 1. Die Ubertragungskanäle 28 bis 31 und die Teilelektroden 24 bis 27 sind durch Dickschichtbereiche der isolierenden Schicht 23 voneinander getrennt, was in Fig. 4 durch entsprechende Zwischenräume angedeutet ist.The transfer electrodes of each CTD stage are thereby via their connections wired with the clock pulse voltages 1 to 4. The transmission channel 30 has the CTD stages SS21 to SS25, of which stage SS21 is twice as long as each of the rest. The first transfer electrode 36 of SS21 is in the transfer direction of the channel 30 dimensioned so large that it corresponds to the length measured in this direction the entire stage SS11 including the first transfer electrode of the stage SS12 is equivalent to. The other three transfer electrodes of SS21 are next to the last three transfer electrodes from SS12 arranged. The other levels SS22 to SS25 des Channel 30 are adjacent to the stages SS13 to Ss16 of channel 31. The transmission channel 29 has the CTD stages SS31 to SS34, those with transfer electrodes more uniformly Length are equipped, while the transmission channel 28 consists of a single CTD stage SS41 exists. This has a first transfer electrode 37, which in its transfer direction measured length of the entire step SS31 including the first transfer electrode corresponds to level SS32. The transfer electrodes of the transmission channels 28 to 30 are, as far as they are with the transfer electrodes of the transmission channel 31 in their Coincide length, over in Fig. 4 perpendicular, partially dashed Drawn connecting lines with each other and with the transfer electrodes of the Channel 31 connected so that it is also connected to the clock pulse voltages 1 to 4 are. The electrode 36 is over the first Transfer electrode of Step SS12 wired with 1 and the electrode 37 over the first electrode of SS32 and the electrode 36 also with 1. The transmission channels 28 to 31 and the partial electrodes 24 to 27 are separated from one another by thick-film regions of the insulating layer 23 separated, which is indicated in Fig. 4 by corresponding spaces.

Die Ausgangsstufen 32 bis 35 sind z. B. mit intermittierend von äußeren Potentialen freigeschalteten Diffusionsgebieten oder Gateelektroden versehen, die mit einer Transistorstufe verbunden sind, wie dies beispielsweise in den 1974 WESCON Technical Papers, Vol. 18, Session 2/1, "Charge-Coupled Devices -An Overview" von W. F. Kosonocky auf Seite 7 beschrieben wird.The output stages 32 to 35 are z. B. with intermittent from external Potentials unlocked diffusion areas or gate electrodes provided that are connected to a transistor stage, as for example in the 1974 WESCON Technical Papers, Vol. 18, Session 2/1, "Charge-Coupled Devices-An Overview" by W. F. Kosonocky on page 7.

In Fig. 5 ist eine mögliche Ausführungsform einer der Ausgangsstufen 32 bis 35 dargestellt. Sie besteht aus einem im Halbleiterkörper 22 angeordneten Diffusionsgebiet 38, das über einen Transistor 39, dem eine Taktimpulsspannung R gateseitig zugeführt wird, intermittierend auf ein an einem Anschluß 40 anliegendes Referenzpotential UR rückgesetzt wird. Nach dem Sperren des Transistors 39 befindet sich das Gebiet 38 in einem von äußeren Potentialen freigeschalteten Zustand, der auch als "floating bezeichnet wird. Ladungspakete, die hierbei in das Gebiet 38 eindringen, verändern dessen Potential und damit die Gatespannung eines Transistors 41, der in Serie mit einem Lastelement 42 über die Anschlüsse 43 und 44 an die Betriebsspannung UDD und an das Bezugspotential Vo geschaltet ist. Das Lastelement 42 ist in Fig. 4 als ein Feldeffekttransistor dargestellt, dessen Gate mit seinem Sourceanschluß verbunden ist. Der Schaltungsausgang 45 liegt in Fig. 5 an dem die Elemente 41 und 42 verbindenden Schaltungspunkt.In Figure 5, one possible embodiment is one of the output stages 32 to 35 shown. It consists of one arranged in the semiconductor body 22 Diffusion region 38, which has a transistor 39 to which a clock pulse voltage R is fed on the gate side, intermittently to a terminal 40 adjacent Reference potential UR is reset. After turning off the transistor 39 is located the area 38 is in a state that has been released from external potentials, the is also referred to as "floating. Packets of charge, which are here in the area 38 penetrate, change its potential and thus the gate voltage of a transistor 41, which is connected in series with a load element 42 via the connections 43 and 44 to the operating voltage UDD and is connected to the reference potential Vo. The load element 42 is shown in Fig. 4 shown as a field effect transistor, the gate of which with its source terminal connected is. The circuit output 45 is in Fig. 5 at which the elements 41 and 42 connecting node.

Die Ausgänge der jeweils entsprechend Fig. 5 ausgebildeten Stufen 32 bis 35 sind in Fig. 4 mit 45 bis 45"' bezelobne und mit einem Filterausgang A verbunden.The outputs of the stages designed in accordance with FIG. 5 in each case 32 to 35 are in Fig. 4 with 45 to 45 "'bezelobne and with a filter output A. tied together.

Der rechtsseitig von den Teilelektroden 24 bis 27 liegende Schaltungsteil TF2 von Fig. 4 stellt ein Transversalfilter des Seriell-Ein/Parallel-Aus-Typs dar, das dem Transversalfilter TF1 nachgeschaltet ist.The circuit part lying on the right side of the partial electrodes 24 to 27 TF2 of Fig. 4 represents a serial-in / parallel-out type transversal filter, which is connected downstream of the transversal filter TF1.

Im Betrieb werden die oben erwahnten ersten bzw.In operation, the above-mentioned first resp.

zweiten Summenladungspakete beim Verlassen der Transferstufe S8 den Flächenverhältnissen der Teilelektroden 24 bis 27 entsprechend in die unter diesen befindlichen Potentialsenken aufgeteilt. Je größer die Fläche einer Teilelektrode, z. B. 24, ist, desto größer ist der Anteil jedes Summenladungspakets, der beim Auftreten der rückwartigen Flanke von 4 in die Potential senke unterhalb dieser Teilelektrode transportiert wird.the second total charge packets when leaving the transfer stage S8 The area ratios of the partial electrodes 24 to 27 correspond to those below these located potential wells divided. The larger the area of a partial electrode, z. B. 24, the greater the proportion of each cumulative charge packet that occurs when the back flank of 4 in the potential sink below this partial electrode is transported.

Damit ergeben sich für die Ausgangsstufen 32 bis 35 bzw. für die Parallelausgänge 45 bis 45fit1 unterschiedliche Bewertwigskoeffizienten, die den Flächenverhältnissen der Teilelektroden 24 bis 27 proportional sind.This results in 32 to 35 for the output stages or for the parallel outputs 45 to 45fit1 different evaluation coefficients that correspond to the area ratios of the sub-electrodes 24 to 27 are proportional.

Unter dem Einfluß der Taktimpulsspannungen 1 bis 4, die in Fig. 6 nochmals in ihrem zeitlichen Verlauf dargestellt sind, werden die Summenladungspakete in den Obertragungskanälen 29 und 31 in einer gleichmäßigen Schrittfolge weitertransportiert, während sie in den Ubertragungskanälen 28 und 30 wegen der längeren Elektroden 37 und 36 relativ zu den Kanälen 29 und 31 um eine Stufenlänge in Richtung auf die Ausgangsstufen 32 und 34 verschoben sind. Im einzelnen bedeutet das, daß in demselben Zeitraum, in dem sich in den Stufen SS12 und SS32 positive Summenladungspakete befinden, in den Stufen SS21 und SS41 die nachfolgenden negativen Summenladungspakete vorhanden sind.Under the influence of the clock pulse voltages 1 to 4 shown in FIG are shown again in their chronological sequence, the total charge packets transported further in the transmission channels 29 and 31 in a uniform sequence of steps, while they are in the transmission channels 28 and 30 because of the longer electrodes 37 and 36 relative to channels 29 and 31 by a step length in the direction of Output stages 32 and 34 are shifted. In detail this means that in the same Period in which there are positive total charge packets in stages SS12 and SS32, the following negative total charge packets are present in stages SS21 and SS41 are.

Durch die rückwärtige Flanke eines Taktimpulses 41 wird z. B. zum Zeitpunkt t6 (Fig. 6) ein negatives Summenladungspaket aus der Stufe SS41 in die Ausgang.By the trailing edge of a clock pulse 41 z. B. to Time t6 (FIG. 6), a negative total charge packet from stage SS41 into the Exit.

stufe 32 transportiert, die vorher durch einen Taktimpuls R1 auf das Referenzpotential UR rückgesetzt worden war. Da R1 vor dem Auftreten des Taktimpulses 41 beendet ist, wird in der Ausgangsstufe 32 von diesem Summenladungspaket ein am Ausgang 45 abgreifbares Ausgangssignal abgeleitet. Im Ubertragungakanal 29 befinden sich während des Taktimpulses 41 positive Summenladungspakete in den Stufen SS32 und SS34, von denen das in SS34 befindliche positive Summenladungspaket durch die rückwärtige Flanke von 41 in die Ausgangsstufe 33 transportiert und dort zu einem am Ausgang 45' abgreifbaren Ausgangssignal verarbeitet wird.stage 32, which was previously sent to the Reference potential UR had been reset. Because R1 before the occurrence of the clock pulse 41 has ended, an am Output 45 tappable output signal derived. Located in the transmission channel 29 During the clock pulse 41 positive total charge packets in the stages SS32 and SS34, of which the positive total charge packet located in SS34 is replaced by the rear edge of 41 transported into the output stage 33 and there to a is processed at the output 45 'tappable output signal.

Während des Auftretens von 41 sind weiterhin negative Summenladungspakete in den Stufen SS21, SS23 und SS25 des Kanals 30 und positive Summenladungspakete in den Stufen SS12, SS14, SS16 und SS18 des Kanals 31 enthalten, von denen die in S25 und S18 enthaltenen jeweils durch die rückwärtige Flanke von 41 in die Ausgangsstufen 34 und 35 verschoben und in Form von an den Ausgängen 45" und 45nut abgreifbaren Spannungssignalen ausgewertet werden.During the occurrence of 41 there are still negative total charge packets in stages SS21, SS23 and SS25 of channel 30 and positive total charge packets included in the stages SS12, SS14, SS16 and SS18 of channel 31, of which the in S25 and S18 are each contained by the trailing edge of 41 in the output stages 34 and 35 shifted and tapped in the form of at the outputs 45 ″ and 45 groove Voltage signals are evaluated.

In den Ausgangs stufen 33 und 35 werden somit kurz nach dem Zeitpunkt t6 positive Summenladungspakete ausgewertet, in den Ausgangsstufen 32 und 34 dagegen negative.In the output stages 33 and 35 are thus shortly after the point in time t6 positive total charge packets evaluated, in the output stages 32 and 34 on the other hand negative.

In der nächstfolgenden Taktimpulsperiode werden durch die rückwärtige Flanke von 42 zum Zeitpunkt t7 jeweils die Summenladungspakete mit den entgegengesetzten Vorzeichen den Ausgangsstufen 32 bis 35 zugeführt. Da aber der Taktimpuls R2 zu diesem Zeitpunkt nicht abgeschaltet ist, werden von diesen Ladungspaketen keine Ausgangssignale abgeleitet. Erst zum Zeitpunkt t8, d. h.In the next following clock pulse period, the backward Edge of 42 at time t7, the total charge packets with the opposite ones The sign fed to the output stages 32 to 35. There but the Clock pulse R2 is not switched off at this point in time, from these charge packets no output signals derived. Only at time t8, i.e. H.

beim Auftreten der rückwärtigen Flanke von 43, befinden sich die Gebiete 38 der Ausgangs stufen wieder im Zustand des floating", so daß von den dann auftretenden Summenladungspaketen, die dasselbe Vorzeichen aufweisen wie zum Zeitpunkt t6, Ausgangssignale abgeleitet werden.when the trailing edge of 43 occurs, the areas are located 38 of the output stages again in the state of floating ", so that of the then occurring Total charge packets that have the same sign as at time t6, output signals be derived.

Aus obigem geht hervor, daß die Ausgangsstufen 33 und 35 lediglich die positiven Summenladungspakete auswerten, die den zugeordneten Teilelektroden 25 und 27 zugeführt werden, während die Ausgangsstufen 32 und 34 lediglich die den Teilelektroden 24 und 26 zugeführten negativen Summenladungspakete auswerten. Durch die erwähnte Ausbildung der Transferstufen SS41 und SS21 werden demnach die von dem Transversalfilter TF1 abgegebenen Signale in den Ausgangsstufen 33 und 35 mit positiven Bewertungskoeffizienten beeinflußt, deren absolute Beträge den Flächen der Teilelektroden 25 und 27 proportional sind, während die Signale des Filters TF1 in den Ausgangsstufen 32 und 34 mit negativen Bewertungskoeffizienten beeinflußt werden, deren absolute Beträge den Flächen der Teilelektroden 24 und 26 proportional sind.From the above it can be seen that the output stages 33 and 35 only evaluate the positive total charge packets, which are assigned to the sub-electrodes 25 and 27 are fed, while the output stages 32 and 34 only the Evaluate partial electrodes 24 and 26 supplied negative total charge packets. By the mentioned training of the transfer stages SS41 and SS21 are therefore that of the transversal filter TF1 emitted signals in the output stages 33 and 35 positive evaluation coefficients, the absolute amounts of which affect the areas of the sub-electrodes 25 and 27 are proportional, while the signals of the filter TF1 in the output stages 32 and 34 influenced by negative weighting coefficients whose absolute values are proportional to the areas of the partial electrodes 24 and 26 are.

Dabei ist die Taktfrequenz der Taktimpulsspannung R' durch die die Ausgangsstufen 32 bis 35 intermittierend auf die Referenzspannung UR rückgesetzt werden, halb so groß wie die Taktfrequenz der Taktimpulsspannungen 1 bis 4. Die Taktimpulse von z. 3. Bzw R1 und sind dabei so lang, daß sie zum Zeitpunkt t7 des Auftretens der jeweils nicht auszuwertenden Summenladungspakete die Ausgangs stufen 32 bis 35 auf der Bezugsspannung UR halten.The clock frequency of the clock pulse voltage R 'by the Output stages 32 to 35 are intermittently reset to the reference voltage UR are half as large as the clock frequency of the clock pulse voltages 1 to 4. The Clock pulses from z. 3. Or R1 and are so long that they are at time t7 des If the total charge packets that cannot be evaluated occur, the output stages Hold 32 to 35 at the reference voltage UR.

Bei der erfindungsgemäßen Schaltung tritt am Schaltungsausgang A (Fig. 4) eine Ausgangsspannung auf, die sich aus der Summe der jeweils zu den Zeitpunkten t6, t8 usw.In the circuit according to the invention, circuit output A (Fig. 4) an output voltage resulting from the sum of each at the points in time t6, t8 etc.

erhaltenen Ausgangssignale zusammensetzt. Sie entspricht dem durch die Transversalfilter TFX und TF2 gefilterten Eingangssignal ue.obtained output signals. She corresponds to that through the transversal filters TFX and TF2 filtered input signal ue.

Nach einer bevorzugten Weiterbildung der Schaltung nach Fig. 4 kann die aus den Teilelektroden 24 bis 27 bestehende Elektrode auch entfallen. In diesem Fall sind die letzte Transferelektrode von S8 und die ersten Transferelektroden der Ubertragungskanäle 28 bis 31 unmittelbar nebeneinander angeordnet, wobei die letzte Elektrode von S8 in Teilelektroden unterteilt sein kann, die den Teilelektroden 24 bis 27 entsprechen. Ist die genannte letzte Elektrode von S8 nicht unterteilt, so wird die Aufteilung der Summenladungspakete durch die ersten Elektroden der Kanäle 28 bis 31 selbst vorgenommen.According to a preferred development of the circuit according to FIG the electrode consisting of the partial electrodes 24 to 27 is also omitted. In this This is the case with the last transfer electrode from S8 and the first transfer electrodes of the transmission channels 28 to 31 arranged directly next to one another, the last electrode of S8 can be divided into partial electrodes, which are the partial electrodes 24 to 27 correspond. If the mentioned last electrode of S8 is not divided, this is how the total charge packets are divided up by the first electrodes of the channels 28 to 31 made by myself.

Bei einer anderen Ausfuhrungsform der MIS-Filterschaltung nach der Erfindung wird die Eingangsstufe ES1 in Fig. 4 durch die anhand von Fig. 3 ausführlich beschriebene Eingangsstufe ES2 ersetzt. In diesem Fall kehren sich wegen der mit umgekehrten Vorzeichen erfolgenden Bewertung des Eingangssignals durch die Teil-und Summenladungspakete bei sonst unveränderten Bedingungen auch die Vorzeichen der Bewertungskoeffizienten für die Ausgangsstufen 32 bis 35 um.In another embodiment of the MIS filter circuit after the In accordance with the invention, the input stage ES1 in FIG. 4 is explained in detail with reference to FIG. 3 described input stage ES2 replaced. In this case, turn away because of the with reverse sign taking place evaluation of the input signal by the partial and Total charge packets with otherwise unchanged conditions also the signs of the Evaluation coefficients for the output stages 32 to 35 µm.

Bisher wurde von CTD-Transversalfiltern ausgegangen, die als SCCD-Anordnungen ausgebildet sind. Hierunter versteht man ladungsgekoppelte Anordnungen, bei denen die Ladungen an der Oberfläche des Halbleiterkörpers 22 verschoben werden. Darüber hinaus kann die Erfindung auch mit CTD-Anordnungen realisiert werden, bei denen ein Ladungstransport im Inneren des Halbleiterkörpers 22 erfolgt und die unter der Bezeichnung "BCCD" zusammengefaßt werden. Allgemein ist bei der Erfindung jede Anordnung einsetzbar, die unter den Begriff Ladungsverschiebeanordnung (CTD) fällt, wie er beispielsweise in dem Buch von Sequin und Tompsett "Charge Transfer Devices" auf den Seiten 1 bis 18 erläutert ist. Diese Ladungsverschiebeanordnungen können dabei entsprechend ihrem Aufbau in Zwei-, Drei-, Vier-und Mehrphasenbetrieb arbeiten.So far, CTD transversal filters have been assumed as SCCD arrangements are trained. This is understood to mean charge-coupled arrangements in which the charges on the surface of the semiconductor body 22 are shifted. About that In addition, the invention can also be implemented with CTD arrangements, in which a charge transport takes place in the interior of the semiconductor body 22 and the can be summarized under the designation "BCCD". General is in the invention any arrangement can be used under the term charge transfer arrangement (CTD) falls, for example, in the book by Sequin and Tompsett "Charge Transfer Devices "on pages 1 to 18. These charge transfer arrangements can be used in two, three, four and multi-phase operation according to their structure work.

Wird der CTD-Transversalfilter nach der Erfindung in bzw. auf einem n-leitenden Siliziumkörper 22 vorgesehen, so sind die in den Figuren 2 und 6 dargestellten, positiven Taktimpulsspannungen durch entsprechende negative Spannungen zu ersetzen.If the CTD transversal filter according to the invention in or on a n-conductive silicon body 22 is provided, so are those shown in Figures 2 and 6, to replace positive clock pulse voltages with corresponding negative voltages.

7 Patentansprüche 6 Figuren7 claims 6 figures

Claims

PATENT CLAIMS Monolithically integrated on a semiconductor body MIS filter circuit with a first CTD transversal filter of the parallel-in / serial-out type, it is noted that a second CTD transversal filter (TF2) of the serial in / parallel out type is coupled on the output side that the last CTD stage (S8) of the first transversal filter (TF7) to the first CTD stage of the second transversal filter (TF2) is arranged adjacent that in the border area a multi-part electrode is provided for both stages, the sub-electrodes (24 to 27) the parallel outputs (45 to 45nu) of the second transversal filter (TF2) individually assigned and linked to them via their own CTD transmission channels (28 to 31) are connected, and that at the parallel inputs of the first transversal filter (TF7) In each case input stages (Es1) are arranged which are connected to the semiconductor body (1) oppositely doped region (3), a first gate carrying a bias voltage (4), at least two transfer gate electrodes (5, 6), one with an input signal connected input gate (7) and a second gate (8) are provided.

2. MIS filter circuit according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the sub-electrodes (24 to 27) to each other in area ratios which correspond to the absolute value ratios of the evaluation coefficients of the parallel outputs (45 to 45nu).

3. MIS filter circuit according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the sub-electrodes consist of parts of a transfer electrode of the last CTD stage of the first transversal filter (TF1) or the first CTD stage of the second transversal filter (TF2) exist.

4. MIS filter circuit according to one of claims 1 to 3, d a d u r c h e k e n n n n e i c h n e t that in one or more CTD transmission channels (30), which connect a partial electrode (26) to the associated parallel output (45n), each one transfer electrode of a stage with all transfer electrodes of one adjacent stage is combined to form a common electrode (36).

5. Method of operating an MIS filter circuit according to one of the preceding claims, that the opposite doped areas (3) and the transfer gate electrodes (5, 6) of the input stages (ESi) as well as output stages (32 to 35) are connected to the first clock pulse voltages (ud, e1 e2 'R) and that the transfer electrodes Both transversal filters (TF7, TF2) are assigned second clock pulse voltages (1 to 4) that have a clock frequency twice as high as the first clock pulse voltages (Ud e1 e2t R) -

6. The method according to claim 5, d a d u r c h g e -k e n n z e i c h n e t that the second gate electrodes (8) of the input stages (ES1) each with a third clock pulse voltage (g1) are connected, the clock frequency of which is the second clock pulse voltages (81 to 4) and that the third clock pulse voltage (0g1) alternates between two voltage values, of which the upper one is the maximum Input signal value does not fall below, while the lower by a predetermined Amount is less than the minimum input signal value.

7. The method according to claim 5, d a d u r c h g e -k e n n z e i c h n e t that the second gate electrodes (8) of the input stages (ES7) each with a third clock pulse voltage (po2) are connected, whose clock frequency is that of the first clock pulse voltages (Ud 'e1' e2 R) and that the third clock pulse voltage (g2) alternates between two voltage values, of which the upper is the maximum Input signal value does not fall below, while the lower the minimum input signal value is equivalent to.