DE2915113C2

DE2915113C2 -

Info

Publication number: DE2915113C2
Application number: DE2915113A
Authority: DE
Inventors: Robert E. Scottsdale Ariz. Us Suelflow; Edward M. Phoenix Ariz. Us Drobny
Original assignee: Honeywell Bull Inc
Current assignee: Bull HN Information Systems Inc
Priority date: 1978-08-04
Filing date: 1979-04-12
Publication date: 1989-01-05
Also published as: DE2915113A1; FR2432736A1; JPS5525194A; AU4911779A; AU520932B2; JPS6235144B2; CA1149068A; US4225959A; FR2432736B1

Description

Die Erfindung betrifft eine Datenbus-Übertragungsvorrichtung in einer Datenverarbeitungsanlage zur fehlergesicherten Über tragung von Befehls-Datenworten aus einem Speicher in ein Be fehlsregister.The invention relates to a data bus transmission device in a data processing system for fail-safe transfer transfer of command data words from a memory into a loading error register.

In Datenverarbeitungssystemen, in denen verschiedene Subsy steme miteinander kommunizieren und untereinander Daten aus tauschen, kann es durch das Vorhandensein von Störungen vor kommen, daß die von einem Subsystem abgegebenen Daten von einem anderen Subsystem fehlerhaft empfangen werden.In data processing systems in which different subsy systems communicate with each other and data from one another swap it can be due to the presence of interference come that the data released by a subsystem of are received incorrectly in another subsystem.

Zur Überprüfung einer korrekten Datenübertragung ist es be kannt, Paritätsprüfungen durchzuführen. Damit lassen sich Fehler feststellen, wenn in einem Wort ein Bit fehlerhaft ist. Einfache Paritätsprüfungen versagen aber, wenn zwei oder mehr Bits fehlerhaft sind. Um auch solche Fehler in den Griff zu bekommen, wurden zyklische Codes entwickelt, mit denen sich Vielfachfehler entdecken lassen. Eine gute Dar stellung der bekannten Fehlerkorrektur-Techniken findet man beispielsweise bei Hamming, "Error Detecting and Error Correct ing Codes", Bell Systems Technical Journal, Bd. 29, 1950, S. 147-160.To check correct data transmission it is be knows to perform parity checks. So that can be Detect errors if a bit in a word contains errors is. Simple parity checks fail if two or more bits are incorrect. To avoid such errors in the To get a grip, cyclic codes were developed using which multiple errors can be discovered. A good dar Position of the known error correction techniques can be found for example with Hamming, "Error Detecting and Error Correct ing Codes ", Bell Systems Technical Journal, Vol. 29, 1950, p. 147-160.

Auf der Grundlage der von Hamming u. a entwickelten Fehlerer kennungs- und Fehlerkorrekturcodes sind entsprechende Fehler erkennungs- und -korrekturschaltungen (sog. "EDAC"-Schaltun gen) entwickelt worden. So ist beispielsweise eine Schal tungsanordnung bekanntgeworden (vgl. IBM-TDB Vol. 15, No. 3, August 1972, Seiten 852-854), bei der aus einem Speicher aus gelesene Datenworte, die der CPU zugeführt werden, über zu sätzliche Datenwege einer Fehlerkorrektur mittels einer EDAC- Schaltung unterzogen werden. Die bei diesem Stand der Technik offenbarten Datenwege sind immer zielgerichtet von Block zu Block; eine interaktive Datenbusstruktur ist nicht offenbart. Damit ergibt sich, insbesondere bei mikroprogrammierten Be fehlsabläufen, eine Beeinträchtigung der Geschwindigkeit in der Operationsabfolge beim Warten auf die Ergebnisse der Fehleruntersuchung.Based on the Hamming et al. a developed bug Identifier and error correction codes are corresponding errors detection and correction circuits (so-called "EDAC" circuits gen) has been developed. For example, a scarf arrangement became known (cf.IBM-TDB Vol. 15, No. 3, August 1972, pages 852-854), from which a memory Read data words that are fed to the CPU via Additional data paths for error correction using an EDAC Circuit. The state of the art Disclosed data paths are always targeted from block to block Block; an interactive data bus structure is not disclosed. This results, especially in the case of microprogrammed loading failures, an impairment of speed in the sequence of operations while waiting for the results of the Troubleshooting.

Die Aufgabe der Erfindung besteht darin, eine Übertragungs struktur mit einfachen Schaltmitteln ohne komplexe Hardware zu schaffen, so daß bei der fehlergesicherten Übertragung von Befehls-Datenworten aus einem Speicher in ein Befehls register, insbesondere bei mikroprogrammierten Befehlsab läufen, eine Beeinträchtigung der Geschwindigkeit in der Operationsabfolge beim Warten auf die Ergebnisse der Fehler untersuchung weitestgehend vermieden wird.The object of the invention is a transmission structure with simple switching means without complex hardware to create so that in the error-protected transmission of command data words from memory into a command register, especially for micro-programmed commands run, an impairment of speed in the Sequence of operations while waiting for the results of the errors investigation is largely avoided.

Die Aufgabe wird gelöst durch zwei interaktive Busanordnungen, mit einem ersten Datenbus zur Übertragung der Befehls-Daten worte aus dem Speicher in das Befehlsregister und in einen ersten Durchschaltpuffer, von wo die Daten in ein Fehlerer mittlungs-Zwischenregister durchschaltbar sind, wobei diese Durchschaltung über den zweiten Datenbus erfolgt, mit einer an das Fehlerermittlungs-Zwischenregister angeschlossenen Fehlerermittlungs- und -korrekturschaltung, in der die ge nannten Befehls-Datenworte auf Fehler untersucht und - wenn möglich - fehlerkorrigierte Befehls-Datenworte generiert werden, die einem zweiten Durchschaltpuffer zugeführt werden, von wo aus sie über den zweiten Datenbus einem dritten Durch schaltpuffer zugeführt werden, von wo die fehlerkorrigierten Befehls-Datenworte über den ersten Datenbus in das Befehls register durchschaltbar sind.The task is solved by two interactive bus arrangements, with a first data bus for transmitting the command data words from memory into the command register and into one first switching buffer from where the data to an error Averaging intermediate register can be switched through, these Connection via the second data bus takes place with a connected to the error determination intermediate register Error detection and correction circuit in which the ge called command data words checked for errors and - if possible - error-corrected command data words generated which are fed to a second switching buffer, from where they pass a third through via the second data bus Switch buffers are supplied from where the error corrected Command data words over the first data bus into the command registers are switchable.

Eine bevorzugte Ausführungsform der Erfindung wird nachfolgend anhand der Zeichnungen beschrieben. Es zeigtA preferred embodiment of the invention is as follows described with reference to the drawings. It shows

Fig. 1 ein Blockdiagramm eines Datenverarbeitungssystems; Fig. 1 is a block diagram of a data processing system;

Fig. 2 ein Funktionsdiagramm eines Teils der zentralen Ver arbeitungseinheit; Figure 2 is a functional diagram of part of the central processing unit.

Fig. 3 ein Blockdiagramm des erfinderischen Teils der Ausführungseinheit, und Fig. 3 is a block diagram of the inventive portion of the execution unit, and

Fig. 4 und 5 in Einzelheiten gehende Schaltungsdiagramme des Blockdiagramms von Fig. 3. FIGS. 4 and 5 continuous in detail circuit diagrams of the block diagram of FIG. 3.

Fig. 1 ist ein Blockdiagramm einer Datenver arbeitungsanlage 10, in welche die Schaltungsanordnung nach der Erfindung eingebaut ist. Die Datenverarbeitungsanlage 10 weist zwei SIU's 12 a und 12 b auf. Jede SUI (System Interface Unit) weist 11 Anschlußstellen A bis L sowie vier zusätzliche Anschlußstellen für Speicher auf, eine Anschlußstelle für den lokalen Speicher 0 (LM 0), eine für den lokalen Speicher 1 (LM 1), sowie zwei An schlußstellen für die Hauptspeicher 0 und 1, in denen die Steuerungs einrichtungen (MMC 0 und MMC 1) für die Hauptspeicher angeordnet sind. An manche Paare von Anschlußstellen wie G und H sowie E und F kann ein Paar von Ein-Ausgabeprozessoren (IOP) 14 a, 14 b, 14 c und 14 d angeschlossen werden. Bis zu vier zentrale Verar beitungseinheiten (CPU) 16 a, 16 b, 16 c und 16 d, zwei für jede SIU können an beliebige zwei der Anschlußstellen, z. B. an B und D angeschlossen werden. Lokale Speicher (LM 0) und (LM 1) 18 a-d sind mit den Lokalspeicheranschlüssen LM ₀ und LM ₁ 20 a-d jeder SIU 12 und die Hauptspeicher (MM ₀) und (MM ₁) 22 a-d sind mit den Hauptspeicher-Steuerungs einrichtungen (MMC ₀) und MMC ₁) 24 a-d der SIU's 12 a und 12 b verbunden. Jeder der Hauptspeicher 22 a-d weist weiterhin zwei Anschlußstellen auf, die über Kreuz mit den Steuerungseinrichtungen 24 a-d verbunden sind, um eine Kommunikation zwischen Geräten und Speichern, die mit den entsprechenden SIU's 12 a/b verbunden sind, zuzulassen. Fig. 1 is a block diagram of a data processing system 10 , in which the circuit arrangement according to the invention is installed. The data processing system 10 has two SIUs 12 a and 12 b . Each SUI (System Interface Unit) has 11 connection points A to L and four additional connection points for memory, one connection point for the local memory 0 (LM 0 ), one for the local memory 1 (LM 1 ), and two connection points for the Main memory 0 and 1, in which the control devices (MMC 0 and MMC 1 ) for the main memory are arranged. A pair of input-output processors (IOP) 14 a , 14 b , 14 c and 14 d can be connected to some pairs of connection points such as G and H and E and F. Up to four central processing units (CPU) 16 a , 16 b , 16 c and 16 d , two for each SIU can be connected to any two of the connection points, e.g. B. connected to B and D. Local memories (LM 0 ) and (LM 1 ) 18 a-d are with the local memory connections LM ₀ and LM ₁ 20 a-d of each SIU 12 and the main memories (MM ₀ ) and (MM ₁ ) 22 a-d are with the main memory control devices (MMC ₀ ) and MMC ₁ ) 24 a-d of SIU's 12 a and 12 b connected. Each of the main memories 22 a-d furthermore has two connection points which are cross-connected to the control devices 24 a-d in order to allow communication between devices and memories which are connected to the corresponding SIUs 12 a / b .

Jede der Steuerungseinrichtungen MMC ₀ 24 a, 24 c, MMC ₁ 24 b, 24 d der Hauptspeicher der SIU's 12 a, 12 b besitzt neben der Fähig keit, Daten in einen Hauptspeicher MM 0 22 a, 22 c, oder MM ₁ 22 b, 22 d einzuschreiben und Daten aus MM ₀ oder MM ₁ herauszulesen, darüber hinaus gewisse Kommunikationssteuerungsfunktionen.Each of the control devices MMC ₀ 24 a , 24 c , MMC ₁ 24 b , 24 d of the main memory of the SIUs 12 a , 12 b has, in addition to the ability, data in a main memory MM 0 22 a , 22 c , or MM ₁ 22 b , 22 d to write and read data from MM ₀ or MM ₁ , in addition certain communication control functions.

Kommunikationen zwischen den SIU's können sich abspielen von einer Steuerungseinrichtung eines Hauptspeichers wie z. B. MMC ₀ 24 a der SIU 12 a in die Hauptspeicher-Steuerungseinrichtung MMC ₁ 24 d der SIU 12 b. Die Hauptspeicher-Steuerungseinrichtung MMC ₁ 24 d überträgt ihrerseits die Nachricht zu der Steuerungseinrichtung MMC ₀ 24 c der SIU 12 b. MMC ₀ 24 c sendet dann die Nachricht an die Anschlußstelle der SIU 12 b, an die ein Prozessor wie z. B. IOP 14 c oder CPU 16 c angeschlossen ist, nämlich der Prozessor, an den die Nachricht sich richtet.Communications between the SIUs can take place from a control device of a main memory such as e.g. B. MMC ₀ 24 a of SIU 12 a in the main memory control device MMC ₁ 24 d of SIU 12 b . The main memory control device MMC ₁ 24 d in turn transmits the message to the control device MMC ₀ 24 c of SIU 12 b . MMC ₀ 24 c then sends the message to the connection point of SIU 12 b , to which a processor such. B. IOP 14 c or CPU 16 c is connected, namely the processor to which the message is directed.

Im Verlauf der Durchführung eines Anwendungsprogramms kann eine CPU, wie z. B 16 a, einen Punkt erreichen, an dem eine Operation notwendig wird, entweder von einem peripheren Gerät dort gespeicherte Daten hereinzubringen oder aus einem Speicher Informationen herauszulesen, die zu einem peripheren Gerät übertragen werden sollen. Wenn die Notwendigkeit für eine Eingabe/Ausgabe-Operation vorkommt, oder allgemeiner, wenn ein Prozessor mit einem anderen Prozessor oder mit sich selbst in Verbindung treten will, verursacht das Betriebs system des Datenverarbeitungssystems 10 die Übertragung einer Instruktion zu einer CPU wie z. B. 16 a. Der Inhalt des Operationsfeldes des Instruktionswortes be zeichnet eine spezielle Art der Verbindung, die durchge führt werden soll. Das Betriebssystem versieht die CPU 16 a außerdem mit einem Datenwort, innerhalb dessen ein bestimmtes Feld den Prozessor benennt, an den die Daten abgeschickt werden sollen.In the course of executing an application program, a CPU, e.g. B 16 a , reach a point at which an operation becomes necessary, either to bring in data stored by a peripheral device or to read out information from a memory that is to be transmitted to a peripheral device. When there is a need for an input / output operation, or more generally when a processor wishes to connect to another processor or to itself, the operating system of the data processing system 10 causes an instruction to be transmitted to a CPU such as a CPU. B. 16 a . The content of the operation field of the instruction word indicates a special type of connection that is to be carried out. The operating system also provides the CPU 16 a with a data word within which a specific field names the processor to which the data are to be sent.

Fig. 2 ist ein Blockdiagramm der Hardware-Elemente einer CPU 16, die nur so weit beschrieben werden, wie es zum Verständnis der Erfindung notwendig ist. Figure 2 is a block diagram of the hardware elements of a CPU 16 that are described only as far as is necessary to understand the invention.

Instruktionen werden über einen Instruktionspuffer ZIP 26 von einer Hauptspeicher-Steuerungseinrichtung wie z. B. MMC ₀ 24 a empfangen und durch den Schalter 28 des Instruktionspuffers ZIP nach RBIR 30 zur Speicherung übertragen. Das in dem Steuerspeicher der Steuereinheit CCS 32 enthaltene Steuerwort umfaßt 32 Bits. Ein 13 Bit weites Feld, bestehend aus den Bitstellen 0 bis 12, stellt die Adresse der Start stelle des Mikroprogramms dar, das von dem Operationscode des Instruktionswortes im Instruktionsregister RBIR 30 ange geben ist, oder die Adresse der ersten Mikroinstruktion des Mikropgrogramms. Wenn der Opeartionscode einer Instruktion von RBIR 30 an CCS 32 angelegt wird, wobei das Steuerwort der Steuereinheit an der dem OP Code entsprechenden Adresse gespeichert ist, werden die Inhalte der Bitstellen 0 bis 12 an den Steuerspeicher der Ausführungseinheit ECS 34 durch den Schalter CCS-ADR 36 angelegt. Der Empfang der Adresse der Mikroinstruktion durch ECS 34 verursacht, daß die unter dieser Adresse gespeicherte Mikroinstruktion in den Ausführungs puffer 38 übertragen wird, in dem ausgewählte Felder der Mikroinstruktion durch den Decodierer 40 decodiert werden, um die nötigen Steuerungssignale oder Informationen für die verschiedenen Subsysteme oder Komponenten einer CPU, z. B. 16 a, vorzusehen.Instructions are received via an instruction buffer ZIP 26 from a main memory control device such as e.g. B. MMC ₀ 24 a received and transmitted by the switch 28 of the instruction buffer ZIP to RBIR 30 for storage. The control word contained in the control memory of the control unit CCS 32 comprises 32 bits. A 13-bit field, consisting of bit positions 0 to 12, represents the address of the start point of the microprogram, which is given by the operation code of the instruction word in the instruction register RBIR 30 , or the address of the first microinstruction of the micro program. When the operation code of an instruction from RBIR 30 is applied to CCS 32 , the control word of the control unit being stored at the address corresponding to the OP code, the contents of bit positions 0 to 12 are sent to the control memory of the execution unit ECS 34 by the switch CCS-ADR 36 created. The receipt of the address of the microinstruction by ECS 34 causes the microinstruction stored at that address to be transferred to the execution buffer 38 in which selected fields of the microinstruction are decoded by decoder 40 to provide the necessary control signals or information for the various subsystems or Components of a CPU, e.g. B. 16 a to provide.

Wenn die erste Mikroinstruktion in den Ausführungspuffer 38 geladen wurde, wird während der nächsten Taktperiode die Mikroinstruktion in der Decodiereinrichtung 40 decodiert, um die nötigen Steuerungssignale zu erzeugen, damit ein hier nicht dargestellter Zwischenspeicher adressiert und ein Teil seines Inhaltes übertragen, gespeichert, und bearbeitet wird.When the first microinstruction has been loaded into execution buffer 38 , the microinstruction is decoded in decoder 40 during the next clock period to generate the necessary control signals to address a latch, not shown, and transmit, store, and process some of its contents .

Die nächste oder zweite Mikroinstruktion, die als Ergebnis der Adresse der im Mikroinstruktionsregister UIC 42 gespeicherten ersten Mikroinstruktion erzeugt wird, und mit Hilfe des Addierers 44 um Eins erhöht und durch den Schalter (UIC +1) 46 angelegt wird, bewirkt die Übertragung der zweiten Mikroinstruktion in den Ausführungspuffer 38.The next or second microinstruction, which is generated as a result of the address of the first microinstruction stored in the microinstruction register UIC 42 , and which is increased by one by means of the adder 44 and applied by the switch (UIC +1) 46 , causes the transmission of the second microinstruction into execution buffer 38 .

Fig. 3 ist ein Funktionsblockdiagramm eines Teils des Aus führungssteuerspeichers 34 in Fig. 2. Zwei getrennte, aber unterein ander verbundene Tristate-Datenbusse werden verwendet. Der erste, als Speicherdatenbus bezeichnete Bus, ist ver bunden zwischen dem Ausgang der Tristate-Schaltung 50, dem Eingang der Tristate-Schaltung 54, dem Ausgang des Speichers 52 und dem Eingang des Ausführungspuffers 38 (siehe Fig. 2). Der zweite als Rückseitenbus bezeichnete Bus ist verbunden zwischen dem Ausgang der Tristate-Schaltungen 56, 62 und 54 und zwischen den Eingängen der Datenre gister 60, der UND-Funktion und der Tristate-Schaltung 50. Während jeder der Busse als eine einzelne Leitung gezeichnet ist, besteht doch jeder der Busse aus einer Vielzahl von Leitungen zur Bewältigung der parallelen Übertragung einer Vielzahl von Datenbits. Fig. 3 is a functional block diagram of a portion of execution control memory 34 in Fig. 2. Two separate, but interconnected, tri-state data buses are used. The first bus, called the memory data bus, is connected between the output of the tristate circuit 50 , the input of the tristate circuit 54 , the output of the memory 52 and the input of the execution buffer 38 (see FIG. 2). The second bus, referred to as the rear side bus, is connected between the output of the tristate circuits 56, 62 and 54 and between the inputs of the data register 60 , the AND function and the tristate circuit 50 . While each of the buses is drawn as a single line, each of the buses is made up of a plurality of lines to handle the parallel transmission of a plurality of data bits.

Die hier verwendete Fehlerentdeckungs- und korrektureinrichtung führt die Erkennung und Korrek tur außerhalb des Zyklus durch. Um dies zu erreichen, wird angenommen, daß vom Speicher 52 in den Ausführungspuffer 38 übertragene Daten für jeden laufenden Zyklus korrekt sind und sie werden in den Ausführungspuffer 38 durch den Systemtaktgeber einge pulst. Während des folgenden Zyklus werden die gleichen Daten auf das Auftreten von Fehlern in dem Schaltkreis 58 zur Fehlerentdeckung und -korrektur überprüft. Wenn ein korrigierter Fehler entdeckt wird, wird ein Signal in einen anderen Teil der CPU abgeschickt, und korrigierte Daten werden auf den Bus geschickt, um während des folgen den Taktes in den Ausführungspuffer gepulst zu werden. Un korrigierbare Fehler verursachen einen Abbruch der Operation.The error detection and correction device used here carries out the detection and correction out of the cycle. To achieve this, it is believed that are correct from the memory 52 in the execution buffer 38 of data transmitted for each current cycle and are in the execution buffer 38 incorporated by the system clock pulses. During the following cycle, the same data is checked for the occurrence of errors in the error detection and correction circuit 58 . When a corrected error is detected, a signal is sent to another part of the CPU and corrected data is sent on the bus to be pulsed into the execution buffer during the following clock. Errors that cannot be corrected cause the operation to be canceled.

Zwei kritische Zeitwege sind in diesem Schema betroffen. Erstens ist es nötig, Daten aus dem Speicher 52 in den Ausführungspuffer 38 vor dem Systemtakt zu bringen. Der zweite kritische Punkt liegt darin, vor dem folgenden Takt ein Fehlersignal zu erzeugen und die korrigierten Daten dem Ausführungspuffer zugänglich zu machen.Two critical timelines are affected in this scheme. First, it is necessary to move data from memory 52 to execution buffer 38 prior to the system clock. The second critical point is to generate an error signal before the following clock and to make the corrected data accessible to the execution buffer.

Der Ausgang des Speichers 52 ist mit dem Ausführungspuffer 38 verbunden. Der gleiche Ausgang ist auch mit dem Eingang eines Tristate-Puffers 54 verbunden zur Übertragung der Daten in den Fehlerentdeckungs- und -korrekturschaltkreis 58 über das Datenregister 60. Während dieser Zeit ist der Tristate-Puffer 54 einge schaltet mit Hilfe eines Lesesignals, das in einem anderen Teil der CPU erzeugt wird. Gleichzeitig sind die Tristate- Puffer 50, 56 und 62 ausgeschaltet und stellen für ihre jeweiligen Busse eine hohe Impedanz dar. Das bedeutet, der Tristate-Puffer 62 ist ausgeschaltet durch das Fehlen eines Schreibsignals an seinem Eingang. In gleicher Weise verhindert das Fehlen eines Schreibsignals an einem zweiten Eingang der logischen UND-Funktion 66, daß für den Fehlerentdeckungs- und -korrekturschaltkreis vorgesehene Daten wieder in den Speicher 52 über die logische UND- Funktion 66 gelangen. In ähnlicher Weise werden die Tristate- Puffer 50 und 56 durch das Fehlen eines Signals ausgeschaltet, das korrekte Daten anzeigt und das in dem Schaltkreis 58 zur Fehlerentdeckung und -korrektur erzeugt wird. Daher können Daten von dem Tristate-Puffer 54 in den Schaltkreis zur Fehlerentdeckung und -korrektur ohne Störungen übertragen werden.The output of memory 52 is connected to execution buffer 38 . The same output is also connected to the input of a tristate buffer 54 for transferring the data to the error detection and correction circuit 58 via the data register 60 . During this time, the tristate buffer 54 is switched on with the aid of a read signal which is generated in another part of the CPU. At the same time, the tristate buffers 50, 56 and 62 are switched off and represent a high impedance for their respective buses. This means that the tristate buffer 62 is switched off due to the lack of a write signal at its input. In the same way, the absence of a write signal at a second input of the logic AND function 66 prevents data intended for the error detection and correction circuit from entering the memory 52 again via the logic AND function 66 . Similarly, tristate buffers 50 and 56 are turned off by the lack of a signal that indicates correct data and that is generated in error detection and correction circuit 58 . Therefore, data can be transferred from the tri-state buffer 54 to the error detection and correction circuitry without interference.

Während eines Korrekturzyklus übertragen die gleichen beiden, in zwei Richtungen betreibbaren Busse Daten von dem Tristate- Puffer 56 in den Ausführungspuffer über den Tristate-Puffer 50. Während dieser Zeit sind der Puffer 62 und die logische UND-Funktion 66 ausgeschaltet durch das Fehlen des Schreibsignals, während der Tristate- Puffer 54 und der Speicher 52 durch das Fehlen eines Lesesignals ausgeschaltet sind. Die Puffer 50 und 56 sind eingeschaltet mit Hilfe eines korrigierten Daten anzeigenden Signals und übertragen Daten aus dem Schaltkreis 58 zur Fehlerentdeckung und -korrektur in den Ausführungspuffer. Es ist hier anzumerken, da der Speicherdatenbus, der die Puffer 50, 54 und den Speicher 52 mit der Ausführungseinheit verbindet, die Notwendigkeit für einen herkömmlichen Daten schalter beseitigt, der eine zusätzliche Verzögerung in dem Datenweg zu dem Rest der CPU sowohl für Speicherdaten als auch für korrigierte Daten darstellen würde.During a correction cycle, the same two bidirectional buses transfer data from the tristate buffer 56 to the execution buffer via the tristate buffer 50 . During this time, buffer 62 and logic AND function 66 are turned off by the lack of the write signal, while tristate buffer 54 and memory 52 are turned off by the lack of a read signal. Buffers 50 and 56 are turned on using a corrected data indicating signal and transfer data from circuit 58 to the execution buffer for error detection and correction. It should be noted here that the memory data bus connecting buffers 50, 54 and memory 52 to the execution unit eliminates the need for a conventional data switch that adds additional delay in the data path to the rest of the CPU for both memory data and would represent for corrected data.

Während der Schreibzyklen werden Daten vom Puffer 64 in den Speicher 52 über den Puffer 62 und die logische UND- Schaltung 66 übertragen. Während dieser Operation sind die Tristate-Puffer 50, 54 und 56, wie oben beschrieben, aus geschaltet. Die Anordnung der Fig. 3 ist in weiteren Schaltungsein zelheiten in den Fig. 4 und 5 dargestellt. Während die An ordnung der Fig. 4 und 5 für eine Behandlung von 8 Bits ausgelegt ist, sollte es klar sein, daß dies nur ein Beispiel ist, und daß die Anordnung auch für eine viel größere Anzahl von Daten bits entworfen werden kann.During the write cycles, data is transferred from buffer 64 to memory 52 via buffer 62 and logic AND circuit 66 . During this operation, tristate buffers 50, 54 and 56 are turned off as described above. The arrangement of FIG. 3 is shown in further circuit details in FIGS . 4 and 5. While the arrangement of FIGS. 4 and 5 is designed to handle 8 bits, it should be understood that this is only an example and that the arrangement can be designed for a much larger number of data bits.

Die Eingabedatenpuffer 64 der Fig. 3 sind hier als UND- Gatter 70 bis 77 gezeichnet. Der Tristate-Puffer 62 der Fig. 3 ist als eine Vielzahl von Tristate-Gattern 80 bis 87 in Fig. 4 gezeichnet. Für jede Datenleitung ist ein Tristate-Gatter erforderlich. Wie oben beschrieben, läßt eine Tristate-Schaltung in eingeschaltetem Zustand an ihrem Eingang anliegende Daten zu deren Bestimmungsort durch. Das heißt, wenn das Schreibsignal, das an jeder der Tristate-Schaltungen 80 bis 87 anliegt, aktiviert ist, gelangen die über die UND-Gatter 70 bis 77 an die Tristate-Schaltungen 80 bis 87 angelegten Daten durch diese Tristate-Schaltungen hindurch auf die Daten busleitungen B 0 bis B 7. Wenn das Schreibsignal nicht aktiviert ist, erscheinen die Tristate-Schaltungen 80 bis 87 als hohe Impedanz.The input data buffers 64 of FIG. 3 are drawn here as AND gates 70 to 77 . The tristate buffer 62 of FIG. 3 is drawn as a plurality of tristate gates 80 to 87 in FIG. 4. A tri-state gate is required for each data line. As described above, a tristate circuit, when switched on, passes data present at its input to its destination. That is, when the write signal applied to each of the tristate circuits 80 to 87 is activated, the data applied to the tristate circuits 80 to 87 via the AND gates 70 to 77 pass through the tristate circuits to the Data bus lines B 0 to B 7 . If the write signal is not activated, the tristate circuits 80 to 87 appear as high impedance.

Während eines Schreibzyklus werden Daten, die in den Speicher geschrieben werden sollen, an den einen Eingang jedes der UND-Gatter 70 bis 77 angelegt. Diese Daten passieren die UND-Gatter 70 bis 77, wenn ein Einschaltesignals, das mit dem zweiten Eingang jedes der UND-Gatter 70 bis 77 verbunden ist, aktiviert wird. Was in Fig. 3 als eine einzelne UND- Funktion gezeigt war, ist nun in Fig. 5 als eine Vielzahl von UND-Gattern 90 bis 97 gezeichnet, deren jeweils einer Eingang mit den Datenbusleitungen B 0 bis B 7 und deren jeweils zweiter Eingang mit einem das Schreiben ermöglichenden Signal verbunden ist. Wenn das Schreibsignal aktiviert ist, gelangen die Daten auf den Datenbusleitungen B 0 bis B 7 durch die UND- Gatter 90 bis 97 in den Speicher 52, wo sie mit Hilfe der Schreibsteuerung 51 gespeichert werden.During a write cycle, data to be written into the memory, applied to the one input of each of AND gates 70 to 77. This data passes through the AND gates 70 to 77 when a power-on signal connected to the second input of each of the AND gates 70 to 77 is activated. What was shown in FIG. 3 as a single AND function is now drawn in FIG. 5 as a multiplicity of AND gates 90 to 97 , each of which has an input with the data bus lines B 0 to B 7 and its second input is connected to a signal that enables writing. When the write signal is activated, the data on the data bus lines B 0 to B 7 pass through the AND gates 90 to 97 into the memory 52 , where they are stored with the aid of the write controller 51 .

Während eines Lesezyklus ist das Schreibsignal ausgeschaltet und verhindert, daß Daten durch die Tristate-Puffer 80 bis 87 und die UND-Gatter 90 bis 97 hindurchgelangen. Wenn am Speicher 52 ein Lesesteuersignal 53 und eine Adresse anliegen, gibt der Speicher die unter dieser Adresse abgespeicherten Daten aus. Diese Daten wandern zwei Wege entlang. Der erste führt in den Rest der CPU, wie durch die Leitungen 100 bis 107 angezeigt. Gleichzeitig werden die Daten aus dem Speicher 52 an die Tristate-Schaltungen 110 bis 117 angelegt. Jede der Tristate-Schaltungen 110 bis 117 hat an ihrem einen Eingang ein Lesesignal an liegen, das, wenn es aktiviert ist, Daten durch die Tristate- Schaltungen, hindurchtreten läßt. Wenn das Lesesignal nicht aktiviert ist, erscheinen die Tristate-Schaltungen 110 bis 117 als hohe Impedanz.During a read cycle is switched off the write signal and prevent data pass through the tristate buffers 80 to 87 and the AND gates 90 to 97. If a read control signal 53 and an address are present at the memory 52 , the memory outputs the data stored at this address. This data travels along two paths. The first leads to the rest of the CPU, as indicated by the lines 100 to 107. At the same time, the data from the memory 52 is applied to the tri-state circuits 110 to 117 . Each of the tristate circuits 110 to 117 has at its one input a read signal which, when activated, allows data to pass through the tristate circuits. If the read signal is not activated, the tri-state circuits 110 to 117 appear as high impedance.

Angenommen, das Lesesignal ist eingeschaltet (aktiviert) und das Schreib signal ausgeschaltet (nichtaktiviert), so gelangen Daten aus dem Speicher 52 durch die Tristate-Schaltungen 110 bis 117 und werden den Eingängen der Datenregister 60 (siehe Fig. 4) über die Datenbusleitungen B 0 bis B 7 zugeführt. Die Daten in dem Daten register 60 werden, wie oben beschrieben, an den Schaltkreis 58 zur Fehlerentdeckung und -korrektur angelegt, in dem bestimmt wird, ob in den Daten ein Fehler vorliegt, und ob dieser Fehler korrigierbar ist oder nicht. Zwei Signale werden von dem Schaltkreis zur Fehlerentdeckung und -korrektur in einen ande ren Teil der CPU abgesandt. Diese Signale sind als Fehler- Signal und als Fehler-Korrektur-Signal bezeichnet. Dadurch wird an gezeigt, daß - obwohl ein Fehler vorliegt - dieser Fehler korrigier bar ist. Assuming that the read signal is switched on (activated) and the write signal switched off (not activated), data from the memory 52 pass through the tristate circuits 110 to 117 and are sent to the inputs of the data register 60 (see FIG. 4) via the data bus lines B. 0 to B 7 supplied. The data in the data register 60 , as described above, is applied to the error detection and correction circuit 58 , in which it is determined whether there is an error in the data and whether this error is correctable or not. Two signals are sent from the error detection and correction circuit to another part of the CPU. These signals are referred to as an error signal and an error correction signal. This shows that - although there is an error - this error can be corrected.

Wenn der Fehler korrgierbar ist, wird das gleiche korrekte Daten anzeigende Signal an die Tristate-Schaltungen 120 bis 127 angelegt. Die korrigierten Daten werden ebenso an die Tristate-Schaltungen 120 bis 127 angelegt und gelangen durch sie über die Busleitungen B 0 bis B 7 zu den Eingängen der Tristate-Schaltungen 130 bis 137. Während dieser Periode ist das Schreibsignal ausgeschaltet und verhindert so, daß Daten durch die UND-Gatter 90 bis 97 zurück in den Speicher 52 gelangen.If the error is korrgierbar, indicating signal to the tri-state circuits, the same correct data is applied 120 to 127. The corrected data are also applied to the tristate circuits 120 to 127 and pass through them via the bus lines B 0 to B 7 to the inputs of the tristate circuits 130 to 137 . During this period, the write signal is turned off, thus preventing that data passes through the AND gates 90 to 97 back into memory 52nd

Das gleiche oben beschriebene korrekte Daten anzeigende Signal wird an die Tristate-Schaltungen 130 bis 137 angelegt, um den Durchgang der Daten auf den Busleitungen B 0 bis B 7 in die CPU über die Leitungen 100 bis 107 zu ermöglichen. Während dieser Zeit ist das Lesesignal ausgeschaltet, um zu verhindern, daß korrigierte Daten durch die Tristate- Schaltungen 110 bis 117 hindurchgelangen.The same correct data indicating signal described above is applied to the tristate circuits 130-137 to allow the passage of the data on the bus lines B 0 to B 7 in the CPU through the lines 100 to 107th During this time, the read signal is turned off, to prevent from passing corrected data through the tristate circuits 110 to 117.

Die oben beschriebene Anordnung erlaubt daher, daß drei elektrische Funktionen auf einer, als Rückseitenbus be zeichneten Leitung durchgeführt werden. Diese Funktionen be stehen darin, Speicherdaten in den Schaltkreis zur Fehlerent deckung und -korrektur zu übertragen, korrigierte Daten aus diesem Schaltkreis in die Datenausgabeschaltkreise und Eingabe daten in den Speicher zu übertragen.The arrangement described above therefore allows three electrical functions on one, as rear bus subscribed management. These functions be are stored data in the circuit for errors coverage and correction to transmit, corrected data this circuit into the data output circuits and input transfer data to memory.

Der Speicherdatenbus erlaubt die Übertragung von Daten sowohl in die CPU als auch in den Schaltkreis zur Fehlerent deckung und -korrektur. Darüber hinaus sieht der Speicherdaten bus Möglichkeiten zur Übertragung von korrigierten Daten von dem Schaltkreis zur Fehlerentdeckung und -korrektur in die CPU vor. Beide Busse minimieren die Notwendigkeit für irgendwelche zusätzlichen Gatter oder Schalter und stellen daher die schnellstmöglichen Datenwege zur Verfügung, sobald kritische Zeitabläufe auftreten.The memory data bus allows the transfer of data both in the CPU and in the circuit for error detection coverage and correction. It also sees the saved data possibilities for the transmission of corrected data from the circuit for error detection and correction in the CPU in front. Both buses minimize the need for any additional gate or switch and therefore represent the fastest possible data paths available as soon as critical Timings occur.

Claims

1. Data bus transmission device in a data processing system for fail-safe transmission of command data words from a memory ( 52 ) to a command register ( 38 ), characterized by two interactive bus arrangements, with a first data bus for transmitting the command data words from the memory ( 52 ) into the command register ( 38 ) and into a first switching buffer ( 54 ), from where the data can be switched through to an error determination intermediate register ( 60 ), this connection being carried out via the second data bus, with a to the error determination Intermediate register ( 60 ) connected error detection and correction circuit ( 58 ), in which said command data words are examined for errors and - if possible - error-corrected command data words are generated, which are fed to a second switching buffer ( 56 ), from where they are fed via the second data bus to a third switching buffer ( 50 ), from where the fault corrected command data words can be switched through the first data bus into the command register ( 38 ).

2. Data bus transmission device according to claim 1, characterized by the memory ( 52 ) and the two-th data bus connected writing devices ( 62, 66 ) for storing data in the memory ( 52 ).

3. Data bus transmission device according to claim 2, characterized in that the writing devices ( 62, 66 ) comprise a first plurality of intermediate register stages ( 70-77 ) for receiving the data to be stored in the memory ( 52 ), that they continue to write a plurality of data - Switch- through buffers ( 80-87 ), each of which has an input connected to the output of a corresponding first intermediate register stage ( 70-77 ), to switch through the data to be written into the memory ( 52 ) on the second data bus, and that they have a comprise a second plurality of intermediate register stages ( 90-97 ), the inputs of which are connected to the second data bus and the outputs of which are connected to the memory ( 52 ).

4. Data bus transmission device according to claim 3, characterized in that the individual stages of the data write-in switching buffer ( 80-87 ) consist of tri-state gates which, in the switched-on state, switch through the cached binary signals zero or one and in the switched-off state on their Outputs have a high impedance value and do not switch binary signals through.

5. Data bus transmission device according to claim 4, characterized in that the tristate gates ( 80-87 ) are activated by a write signal generated by the central processor and supplied to their second inputs and are deactivated by the lack of such a write signal.

6. Data bus transmission device according to claim 1, characterized in that the individual stages of the first switching buffer ( 54; 110-117 ) each consist of a tristate gate which, in the switched-on state, the buffered binary signals zero or one from the memory ( 52 ) switches to the second data bus and, when switched off, has a high impedance value at its output and does not switch through any binary signals.

7. Data bus transmission device according to claim 6, characterized in that the individual stages of the switching buffer ( 110-117 ) are activated by a read signal generated by the central processor and fed to their second inputs and are deactivated by the lack of such a read signal.

8. Data bus transmission device according to claim 1 or claim 6, characterized in that the first inputs of the individual stages of the first switching buffer ( 54; 110-117 ) to the first data bus and the outputs are connected to the second data bus.

9. Data bus transmission device according to claim 1, characterized in that the individual stages of the second switching buffer ( 56; 120-127 ) with their inputs to the outputs of the error detection and correction circuit ( 58 ) and with their outputs to the second Data bus are connected for the purpose of switching through the error-corrected data words from the error detection and correction circuit ( 58 ) to the second data bus, and that the individual stages of the third switching buffer ( 50; 130-137 ) with their inputs to the second data bus and are connected with their outputs to the first data bus for the purpose of switching through the error-corrected data words from the second to the first data bus.

10. Data bus transmission device according to claim 9, characterized in that the individual stages of the second and third switching buffers ( 120-127; 130-137 ) consist of tristate gates which, in a switched state, the buffered binary signals zero or one, which represent the error-corrected command data words, switch through and, when switched off, have a high impedance value at their outputs and do not switch through any binary signals, the switch-on or switch-off state being generated by a transmission signal for corrected data generated in the error detection and correction circuit ( 58 ) is controlled, which is fed to the second inputs of the second and third switching buffer stages ( 120-127; 130-137 ).