DE2902437A1

DE2902437A1 - Broadband digital phase shifter - integrates reference voltage up during first interval and down during second interval

Info

Publication number: DE2902437A1
Application number: DE19792902437
Authority: DE
Inventors: Jean-Luc Dipl Ing Lamarche
Original assignee: Eaton GmbH
Current assignee: LAMARCHE, JEAN-LUC, DIPL.-ING., 7994 LANGENARGEN,
Priority date: 1979-01-23
Filing date: 1979-01-23
Publication date: 1980-07-31

Abstract

The phase shifter has its controlled by a voltage that is directly proportional or inversely proportional to the shift in phase. The phase shift is independent of the frequency of the input signal. During the first time interval of the input signal a reference voltage is integrated in a first integrator during a first integration phase and then during a second integration phase a second reference voltage is integrated either in the first integrator until the initial value is again attained or in a second integrator until the same final value is obtained as in the first integrator. The input signal is synchronised with one or other of the reference voltage levels. The output signal of the integrator (1) has a different value during the two integrator phases.

Description

Schaltungsanordnung zur Erzeugung eines gegenüber ei-Circuit arrangement for generating an opposite

nem periodischen Eingangs signal phasenverschobenen Ausgangs signales Die Erfindung betrifft eine Schaltungsanordnung zur Erzeugung eines gegenüber einem periodischen Eingangssignal phasenverschobenen Ausgangssignales, dessen Phasenlage, bezogen auf das Eingangssignal, frequenzunabhängig konstant ist.nem periodic input signal phase-shifted output signal The invention relates to a circuit arrangement for generating an opposite one periodic input signal phase-shifted output signal, its phase position, related to the input signal, is constant regardless of frequency.

Es ist bekannt, daß die Phase des Ausgangssignales von aktiven oder passiven Filtern, bezogen auf das Eingangssignal, verschoben ist. Die Phasenverschiebung zwischen Eingangs- und Ausgangs signal bei solchen Filtern ist jedoch sehr stark frequenzabhängig und im wesentlichen nicht spannungsabhängig regelbar.It is known that the phase of the output signal of active or passive filters, based on the input signal. The phase shift between the input and output signal in such filters is very strong frequency-dependent and essentially not voltage-dependent adjustable.

Zur Erzeugung eines phasenverschobenen Ausgangssignals ist es weiterhin bekannt, mit Hilfe eines vorgegebenen Eingangssignals einen Digitalzähler zu steuern, der Impulse eines Sekundär-Oszillators zählt, dessen Frequenz wesentlich höher als die Frequenz des vorgegebenen Eingangssignals liegt. Bei Erreichen eines vorgegebenen Zählerstandes wird von diesem Digitalzähler das gewünschte Ausgangssignal abgegeben, das gegenüber dem den Digitalzähler steuernden Eingangs signal zeitlich verschoben ist. Zur Änderung des zeitlichen Versatzes des Ausgangssignals gegenüber dem Eingangs signal kann entweder die Frequenz des Sekundär-Oszillators oder der zu erreichende vorbestimmte Zählerstand verändert werden. Da die Oszillatorfrequenz mit dem Eingangssignal nicht oder nur wenig verkoppelt werden kann, ist der zeitliche Versatz des Ausgangssignals bezogen auf das Eingangssignal konstant, d.h. die Phasenlage des Ausgangssignals bezogen auf das Eingangssignal ist nicht frequenzunabhängig. Im übrigen ist es nicht auf einfache Weise möglich, die Phasenlage des Ausgangssignals bezogen auf das Eingangssignal proportional zu einer Referenzspannung zu regeln.It is still used to generate a phase-shifted output signal known to control a digital counter with the help of a given input signal, the pulses of a secondary oscillator counts whose frequency is much higher than the frequency of the given Input signal. Upon reaching a given counter reading is the desired output signal from this digital counter given, the time compared to the input signal controlling the digital counter is shifted. To change the time offset of the output signal compared to the input signal can either be the frequency of the secondary oscillator or the predetermined counter reading to be achieved can be changed. As the oscillator frequency that cannot be coupled with the input signal or can only be coupled to a limited extent is the temporal one Offset of the output signal related to the input signal constant, i.e. the phase position of the output signal in relation to the input signal is not frequency-independent. In addition, it is not possible in a simple manner to determine the phase position of the output signal related to the input signal proportional to a reference voltage.

Um die Flexibilität einer derartigen Phasenregelschaltung zu verbessern, wird anstelle eines einfachen Digitalzählers ein programmierbarer Zähler eingesetzt, bei dem das Teilerverhältnis durch einfache Veränderung äußerer Parameter leicht änderbar ist.In order to improve the flexibility of such a phase-locked circuit, a programmable counter is used instead of a simple digital counter, in which the divider ratio can be easily changed by simply changing external parameters is changeable.

Der notwendige Bauelemente-Aufwand ist jedoch auch hier beachtlich und es besteht keine Möglichkeit, die Phasenlage frequenzunabhängig mit Hilfe einer Referenzspannung zu verändern.However, the necessary component outlay is also considerable here and there is no possibility of the phase position independent of frequency with the help of a To change the reference voltage.

Aus der DE-PS 76 05 587 ist es bekannt, ein phasenverschobenes Ausgangssignal mit Hilfe einer sog. PLL-Schaltung (phase locked loop) aus einem Eingangs signal abzuleiten. Bei einer solchen Schaltung wird mit Hilfe einer Digitalelektronik ein Sekundär-Oszillator phasenstarr mit dem vorgegebenen Eingangssignal synchronisiert.From DE-PS 76 05 587 it is known a phase-shifted output signal with the help of a so-called PLL circuit (phase locked loop) from an input signal derive. In such a circuit, with the help of digital electronics, a Secondary oscillator phase-locked synchronized with the specified input signal.

Mit Hilfe einer Erweiterung dieser Digitalschaltung besteht die Möglichkeit, den Senkundär-Oszillator phasenstarr jedoch phasenverschoben gegenüber dem Eingangssignal schwingen zu lassen. Hierbei ist wegen der phasenstarren Synchronisation zwischen Eingangssignal und Oszillator-Signal die Phasenlage des Ausgangssignales gegenüber dem Eingangssignal frequenzunabhängig konstant. Diese frequenzunabhängige Phasenbeziehung zwischen Ausgangssignal und Eingangssignal besteht jedoch nur in einem relativ kleinen Frequenzbereich,der gegeben ist durch den Zieh- und Fangbereich des SekundEr-Oszillators.Falls die Frequenzabweichungen des Eingangssignals größer als der Zieh- und Fangbereich des Sekundär-Oszillators werden, so reißt die Phasensynchronisation ab und es kommt zu wilden Schwingungen des Ausgangssignals.With the help of an extension of this digital circuit it is possible to the secondary oscillator is phase-locked but phase-shifted with respect to the input signal to swing. Here is because of the phase-locked synchronization between Input signal and oscillator signal the phase position of the output signal opposite the input signal is constant regardless of frequency. This frequency-independent phase relationship between the output signal and the input signal, however, there is only a relatively small one Frequency range given by the drag and capture range of the secondary oscillator the frequency deviation of the input signal is greater than the drag and capture range of the secondary oscillator, the phase synchronization breaks and it comes to wild oscillations of the output signal.

Im übrigen ist bei einer solchen Schaltung die Phasenverschiebung des Ausgangssignals nicht genau proportional zur Steuerspannung.In addition, the phase shift is in such a circuit of the output signal is not exactly proportional to the control voltage.

Aufgabe der Erfindung ist es, eine Schaltungsanordnung zu schaffen, bei der über einen verhältnismäßig großen Frequenzbereich die Phasenlage eines Ausgangssignals bezogen auf ein vorgegebenes Eingangssignal frequenzunabhängig konstant ist und die Phasenlage mit Hilfe von Steuerspannungen entweder direkt proportional oder umgekehrt proportional regelbar ist.The object of the invention is to create a circuit arrangement the phase position of an output signal over a relatively large frequency range based on a given input signal is constant and independent of frequency the phase position with the help of control voltages either directly proportional or vice versa is proportionally adjustable.

Zur Lösung dieser Aufgabe ist die erfindungsgemäße Schaltungsanordnung dadurch gekennzeichnet, daß während eines aus dem zwei Intervalle aufweisenden Eingangssignal abgeleiteten ersten Intervalls eine erste Referenzspannung während einer ersten Integrationsphase in einer Integriereinrichtung in einem ersten Integrator ausgehend von einem vorbestimmten Anfangswert aufintegriert wird und nach Beendigung des ersten Intervalls während einer zweiten Integrationsphase eine zweite Referenzspannung entweder in dem ersten Integrator solange aufintegriert wird, bis dieser wieder den Anfangswert erreicht, oder in einem zweiten Integrator der Integriereinrichtung die zweite Referenzspannung solange aufintegriert wird, bis der zweite Integrator, ausgehend von dem vorbestimmten Anfangswert, denselben Endwert wie der erste Integrator erreicht, und daß das Ausgangssignal der Integriereinrichtung während der zweiten Integrationsphase einen anderen Wert aufweist als sonst.The circuit arrangement according to the invention is used to achieve this object characterized in that during one of the two-interval input signal derived first interval a first reference voltage during a first Integration phase in an integrating device starting in a first integrator is integrated from a predetermined initial value and after completion of the first Interval during a second integration phase, a second reference voltage either it is integrated in the first integrator until it is again reaches the initial value, or in a second integrator of the integrating device the second reference voltage is integrated until the second integrator, starting from the predetermined initial value, the same final value as the first integrator achieved, and that the output signal of the integrator during the second Integration phase has a different value than usual.

In einer Weiterbildung der Erfindung werden als Referenzspannungen einzelne Abschnitte des Eingangssignales verwendet.In a further development of the invention, the reference voltages individual sections of the input signal are used.

Falls die Notwendigkeit besteht,die Phasenlage des Ausgangssignals unabhängig von dem Tastverhältnis des Eingangssignals zu machen, so werden mehrere der neuen Schaltungsanordnungen zur Erzeugung eines phasenverschobenen Ausgangssignals aus einem Eingangssignal über eine gemeinsame Impuls logik angesteuert und ihre Ausgangssignale in geeigneter Weise so miteinander verknüpft, daß ein Ausgangssignal entsteht, dessen Tastverhältnis dem des Eingangssignals der Impulslogik entspricht, jedoch gegenüber diesem phasenverschoben ist.If necessary, the phase position of the output signal to make it independent of the duty cycle of the input signal, so become several of the new circuit arrangements for generating a phase-shifted output signal from an input signal via a common Impulse logic controlled and their output signals are linked to one another in a suitable manner so that an output signal arises whose duty cycle corresponds to that of the input signal of the pulse logic, however, is out of phase with this.

Durch die Erweiterung der neuen Schaltungsanordnung mittels eines weiteren Integrators und einer Exklusiv-ODER-Schaltung kann eine der Referenzspannungen geregelt werden, wodurch mit Hilfe ieser erweiterten Schaltung die Phasenlage zwischen zwei Eingangssignalen mit gleicher Frequenz und gleichem Tastverhältnis frequenzunabhängig meßbar ist.By expanding the new circuit arrangement by means of a another integrator and an exclusive OR circuit can be one of the reference voltages be controlled, whereby with the help of this extended circuit the phase position between two input signals with the same frequency and the same pulse duty factor independent of frequency is measurable.

Falls erforderlich, so kann vor der Einspeisung des Eingangssignalsin die neue Schaltungsanordnung das Eingangssignal einen geeigneten Impulsformer durchlaufen.If necessary, before the input signal is fed into the new circuit arrangement passes the input signal through a suitable pulse shaper.

In der Zeichnung sind Ausführungsbeispiele des Gegenstandes der Erfindung dargestellt. Es zeigen: Fig. 1 eine erfindungsgemäße Schaltungsanordnung zur Erzeugung eines gegenüber einem Eingangssignal phasenverschobenen Ausgangssignals, wobei das Tastverhältnis des Eingangssignals frequenzunabhängig konstant ist, Fig. 2 ein Impulsdiagramm für die Schaltungsanordnung nach Fig. 1, Fig. 3 eine erfindungsgemäße Schaltungsanordnung , bei der das Eingangssignal gleichzeitig eine der Referenzspannungen darstellt, Fig. 4 eine erweiterte Phasenschieberanordnung unter Verwendung der Schaltungsanordnung nach Fig. 1, bei der das Tastverhältnis des Ausgangssigndls gleich dem Tastverhältnis des Eingangssignals ist, Fig. 5 ein Impulsdiagramm für die Schaltungsanordnung nach Fig. 4 und Fig. 6 eine Schaltungsanordnung zur Messung der Phasenlage von zwei unterschiedlichen Eingangssignalen gleicher Frequenz und gleichem Tastverhältnis unter Verwendung der Schaltungsanordnung nSh Fig. 4.In the drawing are exemplary embodiments of the subject matter of the invention shown. 1 shows a circuit arrangement according to the invention for generating an output signal phase-shifted with respect to an input signal, the Duty cycle of the input signal is constant independent of frequency, Fig. 2 is a pulse diagram for the circuit arrangement according to FIG. 1, FIG. 3, a circuit arrangement according to the invention , in which the input signal simultaneously represents one of the reference voltages, Fig. 4 shows an expanded phase shifter arrangement using the circuit arrangement according to Fig. 1, in which the duty cycle of the output signal is equal to the duty cycle of the input signal, FIG. 5 is a timing diagram for the circuit arrangement according to FIG 4 and 6 show a circuit arrangement for measuring the phase position of two different ones Input signals of the same frequency and the same duty cycle using the circuit arrangement nSh Fig. 4.

In Fig 1 ist eine Integriereinrichtung mit 1 allgemein bezeichnet. Die Integriereinrichtung 1 weist einen als Integrator geschalteten Differenzverstärker 2 auf, dessen Ausgang 3 über einen Kondensator C mit dem invertierenden Eingang 4 des Differenzverstärkers 2 verbunden ist. Der nicht invertierende Eingang 5 liegt auf einem vorgegebenen Bezugspotential, in diesem Falle auf Masse. An den Ausgang 3 des Differenzverstärkers 2 ist ein als Komparator geschalteter Differenzverstärker 6 mit seinem nicht invertierenden Eingang 7 angeschlossen, während der invertierende Eingang 8 des Differenzverstärkers 6 auf einem geeigneten Bezugspotential, in diesem Falle einer geringen positiven Spannung, liegt. Der Komparator kann mit oder ohne Hysterese ausgebildet sein. Der Ausgang 9 des Differenzverstärkers 6 ist mit einem Eingang 10 eines NAND-Gatters 11 verbunden. Der zweite Eingang 12 des NAND-Gatters 11 wird von einer Eingangsklemme E beaufschlagt.In FIG. 1, an integrating device is denoted generally by 1. The integrating device 1 has a differential amplifier connected as an integrator 2, its output 3 via a capacitor C to the inverting input 4 of the differential amplifier 2 is connected. The non-inverting input 5 is connected to a specified reference potential, in this case to ground. To the exit 3 of the differential amplifier 2 is a differential amplifier connected as a comparator 6 connected to its non-inverting input 7, while the inverting Input 8 of the differential amplifier 6 at a suitable reference potential in this Case of a small positive voltage. The comparator can be with or without Be formed hysteresis. The output 9 of the differential amplifier 6 is with a Input 10 of a NAND gate 11 connected. The second input 12 of the NAND gate 11 is acted upon by an input terminal E.

Die Eingangsklemme E speist ferner einen Steueranschluß 13 eines gesteuerten Schalters 14 an dessen gesteuerten Kontakt 15 eine positive Referenzspannung +Uref1 angeschlossen ist und dessen zweiter gesteuerterKontakt 16 über einen Widerstand R mit dem Anschluß 4 des Differenzverstärkers 2 verbunden ist. An den Kontakt 16 ist ein Kontakt 17 eines zweiten gesteuerten Schalters 20 angeschlossen, dessen anderer gesteuerter Kontakt 18 von einer negativen Referenzspannung -Uref2 beaufschlagt ist. Ein Steueranschluß 19 des zweiten gesteuerten Schalters 20 ist mit einem Ausgang 21 des NAND-Gatters 11 verbunden. An den Ausgang 21 des NAND-Gatters 11 ist ein Signalausgang Q angeschlossen.The input terminal E also feeds a control connection 13 of a controlled Switch 14 at its controlled contact 15 a positive reference voltage + Uref1 is connected and its second controlled contact 16 via a resistor R is connected to terminal 4 of differential amplifier 2. To contact 16 is a contact 17 of a second controlled switch 20 connected, whose other controlled contact 18 acted upon by a negative reference voltage -Uref2 is. A control terminal 19 of the second controlled switch 20 has an output 21 of the NAND gate 11 connected. At the output 21 of the NAND gate 11 is a Signal output Q connected.

Die gesamte Schaltungsanordnung ist mit 30 bezeichnet.The entire circuit arrangement is denoted by 30.

Wenn in den Eingang E eine Signalspannung UE eingespeist wird, die den in Fig. 2 dargestellten Verlauf aufweist, so wird während eines ersten Intervalles T1 des Eingangssignals UE der gesteuerte Schalter 14 geschlossen und damit die positive Referenzspannung +Urefl der Integriereinrichtung 1 zugeführt. In dem als Integrator geschalteten Differenzverstärker 2 wird somit während des Intervalls T1 die positive Referenzspannung +Urefl gemäß der Gleichung: aufintegriert. Hieraus ergibt sich, daß die Signalspannung U3 am Ausgang 3 des Differenzverstärkers 2 proportional mit der Zeit immer kleiner wird. Sobald die Signalspannung U3 einen von dem Anfangswert abweichenden kleineren Wert angenommen hat, springt die Ausgangs spannung Ug am Ausgang 9 des Differenzverstärkers 6 von einem Wert, der der logischen "1" entspricht, auf einen Wert der der logischen "0" entspricht. Die Spannung an dem invertierenden Eingang 8 des Differenzverstärkers 6 ist so gewählt, daß die Ausgangsspannung Ug auf dem Wert der logischen "1" liegt, wenn sich die Signalspannung U3 auf dem Anfangswert des als Integrator geschalteten Differenzverstärkers 2 befindet.If a signal voltage UE is fed into the input E, which has the profile shown in FIG. In the differential amplifier 2 connected as an integrator, the positive reference voltage + Urefl is thus generated during the interval T1 according to the equation: integrated. It follows from this that the signal voltage U3 at the output 3 of the differential amplifier 2 becomes smaller and smaller proportionally with time. As soon as the signal voltage U3 has assumed a lower value deviating from the initial value, the output voltage Ug at the output 9 of the differential amplifier 6 jumps from a value that corresponds to the logic "1" to a value that corresponds to the logic "0". The voltage at the inverting input 8 of the differential amplifier 6 is selected so that the output voltage Ug is at the value of the logic "1" when the signal voltage U3 is at the initial value of the differential amplifier 2 connected as an integrator.

Durch die Verknüpfung der Ausgangsspannung Ug mit dem Eingangssignal UE in dem NAND-Gatter 11 ergibt sich ein Ausgangssignal UQ, ' das während dem ersten Intervall T des Eingangssignals UE auf dem Wert der logischen"O" liegt.By linking the output voltage Ug with the input signal UE in the NAND gate 11 results in an output signal UQ, 'that during the first Interval T of the input signal UE is at the value of the logical "O".

Nach der Zeit T1 wird, gesteuert von dem Eingangssignal UE, der gesteuerte Schalter 14 geöffnet und somit die positive Referenzspannung +Uref 1von der Integriereinrichtung 1 abgetrennt. Durch den Wechsel des Wertes der Eingangsspannung UE entstehen an den Eingängen 10 und 12 des NAND-Gatters 11 solche Bedingungen, daß der Ausgang 21 und damit das Ausgangssignal UQ den Spannungswert der logischen "1" annehmen. Hierdurch wird der gesteuerte Schalter 20 geschlossen und die negative Referenzspannung Uref2 in die Integriereinrichtung 1 eingespeist. Da die nunmehr eingespeiste Referenzspannung Uref2 die umgekehrte Polarität wie die anfänglich eingespeiste Referenzspannung Uref1 aufweist, steigt die Signalspannung U3 proportional mit der Zeit wieder an. Wenn die Signalspannung U3 nach einer Zeit T2 der zweiten Integrationsphase wieder den Anfangswert erreicht hat, so springt die Ausgangsspannung Ug des Differenzverstärkers 6 wieder auf den Wert der logischen "1". Aufgrund dieser Spannungszustände an den Eingängen 10 und 12 des NAND-Gatters 11 geht das Ausgangssignal UQ auf den Wert der logischen "0", wodurch der gesteuerte Schalter 20 geöffent wird und die negative Referenzspannung -Uref2 von der Integriereinrichtung 1 abgetrennt wird. Die Integriereinrichtung 1 - behält den erreichten Zustand solange bei, bis das Eingangssignal UE wieder den Wert der logischen 1 annimmt.After the time T1, controlled by the input signal UE, the controlled Switch 14 is open and thus the positive reference voltage + Uref 1 from the integrating device 1 separated. The change in the value of the input voltage UE results in the inputs 10 and 12 of the NAND gate 11 such conditions that the output 21 and thus the output signal UQ assume the voltage value of the logical "1". This closes the controlled switch 20 and the negative reference voltage Uref2 is fed into the integrating device 1. Since the now fed reference voltage Uref2 has the opposite polarity as the reference voltage initially fed in Uref1, the signal voltage U3 rises again proportionally over time. When the signal voltage U3 again after a time T2 of the second integration phase has reached the initial value, the output voltage Ug of the differential amplifier jumps 6 back to the value of the logical "1". Because of this stress on the Inputs 10 and 12 of the NAND gate 11, the output signal UQ goes to the value the logical "0", whereby the controlled switch 20 is opened and the negative Reference voltage -Uref2 is separated from the integrating device 1. The integrator 1 - maintains the status reached until the input signal UE returns assumes the value of logical 1.

Bei geeigneter Wahl der beiden Referenzspannungen +U und -Uref2 ist die Summe der beiden Integrationsphasen T1 und T2 kürzer als die Periodendauer T des Eingangssignales UE. Wenn diese Bedingung eingehalten ist und die zweite Integrationsphase T2 beendet wird, ehe die Integriereinrichtung 1 wieder den Anfangswert einnimmt, so gilt: ° = ru Urefl T1 RC Uref2 T2 (2) oder umgeformt: Die Gleichung (3) zeigt, daß das Verhältnis T1 zu T2 nur abhängig ist von dem Verhältnis der beiden Referenæspannungen. Die Lage der Rückflanke von dem Ausgangssignal UQI d.h.wenn UQ von der logischen 1 auf die logische "O" wechselt, ist somit,bezogen auf das Eingangssignal UE frequenzunabhängig konstant und der Größe von Urefl direkt proportional.With a suitable choice of the two reference voltages + U and -Uref2, the sum of the two integration phases T1 and T2 is shorter than the period T of the input signal UE. If this condition is met and the second integration phase T2 is ended before the integrating device 1 assumes the initial value again, the following applies: ° = ru Urefl T1 RC Uref2 T2 (2) or transformed: Equation (3) shows that the ratio T1 to T2 only depends on the ratio of the two reference voltages. The position of the trailing edge of the output signal UQI, ie when UQ changes from the logical 1 to the logical "O", is therefore constant, independent of frequency, based on the input signal UE and directly proportional to the size of Urefl.

Es ist offensichtlich, daß anstelle des NAND-Gatters auch ein anderes Gatter verwendet werden kann, wenn die Polaritäten der Eingangsspannungen des Gatters entsprechend gewählt werden. Abwandlungen können mittels der Bool'schen Algebra berechnet werden.It is obvious that instead of the NAND gate, another Gate can be used when the polarities of the input voltages of the gate be chosen accordingly. Modifications can be made using Boolean algebra be calculated.

Das Ausführungsbeispiel nach Fig. 3 unterscheidet sich von dem Ausführungsbeispiel nach Fig. 1 im wesentlichen dadurch, daß der gesteuerte Schalter 14 entfällt und der Integriereinrichtung 1 eine Summiereinheit 21 vorgeschaltet ist.The embodiment according to FIG. 3 differs from the embodiment according to Fig. 1 essentially in that the controlled switch 14 is omitted and the integrating device 1 is preceded by a summing unit 21.

Die Eingangsklemme E ist mit einem Widerstand R1 verbunden, der an den invertierenden Eingang 4 des Differenzverstärkers 2 angeschlossen ist.roit dem invertierenden Eingang 4 ist ein zweiter Widerstand R2 verbunden,der an den gesteuerten Kontakt 17 des gesteuerten Schalters 14 angeschlossen ist. Die weitere Schaltungsanordnung entspricht der Schaltungsanordnung nach Fig. 1, wobei gleiche Bezugszeichen gleiche oder entsprechende Bauelemente bezeichnen.The input terminal E is connected to a resistor R1 which is connected to the inverting input 4 of the differential amplifier 2 is connected.roit dem inverting input 4, a second resistor R2 is connected to the controlled Contact 17 of the controlled switch 14 is connected. The further circuit arrangement corresponds to the circuit arrangement according to FIG. 1, the same reference numerals being the same or designate corresponding components.

Wenn in den Eingang E ein Eingangssignal EE nach Fig. 2 eingespeist wird, so integriert während der Zeit T1 in der ersten Integrationsphase die Integriereinheit 1 das positive Eingangssignal UE auf. Der Verlauf der Signalspannung U3 entspricht demjenigen der Schaltungsanordnung nach Fig. 1. Nach Beendigung des ersten Intervalles T1 des Eingangssignals UE wird der gesteuerte Schalter 20 geschlossen und zusätzlich die zweite Referenzspannung Uref2 an den Widerstand R2 angelegt und somit in die Summiereinheit eingespeist. Während der zweiten Integrationsphase T2 wird eine zweite Referenzspannung in der Integriereinheit 1 aufintegriert, die sich zusammensetzt aus dem Eingangssignal UE minus der zweiten Referenzspannung -Uref2. Diese Spannungsdifferenz wird nunmehr solange aufintegriert, bis die Integriereinrichtung 1 wieder ihren Anfangswert erreicht.If an input signal EE according to FIG. 2 is fed into the input E the integrating unit is integrated during the time T1 in the first integration phase 1 the positive input signal UE. The course of the signal voltage U3 corresponds that of the circuit arrangement according to FIG. 1. After the end of the first interval T1 of the input signal UE, the controlled switch 20 is closed and additionally the second reference voltage Uref2 is applied to the resistor R2 and thus into the Summing unit fed. During the second integration phase T2, a second Integrated reference voltage in the integrating unit 1, which is composed from the input signal UE minus the second reference voltage -Uref2. This voltage difference is now integrated until the integrating device 1 is back Initial value reached.

Nach Erreichen des Anfangswertes wird der gesteuerte Schalter 14 geöffnet und die zweite Referenzspannung Uref2 von der Summiereinheit abgetrennt, so daß nurmehr das Eingangs signal UE an der Summiereinheit anliegt. Wenn für die verbleibende Zeit bis zum Beginn der nächsten Periode das Eingangssignals UE dieselbe Größe aufweist wie die Spannung an dem nicht invertierenden Eingang 5 des Differenzverstärkers 2, so behält die Integriereinrichtung 1 ihren vorgegebenen Anfangswert bei. Erst mit Beginn des ersten Intervalls der nächsten Periode des Eingangssignales UE beginnt ein neuer Integrationszyklus.After the initial value has been reached, the controlled switch 14 is opened and the second reference voltage Uref2 separated from the summing unit, so that only the input signal UE is present at the summing unit. If for the remaining Time until the beginning of the next period, the input signal UE has the same size like the voltage at the non-inverting input 5 of the differential amplifier 2, the integrating device 1 retains its predetermined initial value. First begins at the beginning of the first interval of the next period of the input signal UE a new integration cycle.

Die erweiterte Phasenschieberschaltung nach Fig. 4 weist vier Schaltungsanordnungen 30 - 30c nach Fig. 1 auf, deren Eingänge mit einer Impuls logik 31 verbunden sind. Die Impulslogik 31 enthält zwei Binärteiler 32 und 33. Ein Eingang 34 des Binärteilers 33 ist über einen Inverter 35 mit einem Eingang 36 des Binärteilers 32 verbunden.The expanded phase shifter circuit of FIG. 4 has four circuit arrangements 30-30c of FIG. 1, the inputs of which are connected to a pulse logic 31. The pulse logic 31 contains two binary dividers 32 and 33. One input 34 of the binary divider 33 is via an inverter 35 to an input 36 of the binary divider 32 connected.

An den Eingang 36 des Binärteilers 32 ist weiterhin ein Ausgang 38 eines Impulsformers 37 angeschlossen. Ein Eingang 39 des Impulsformers 37 ist mit einer Eingangsklemme E' der erweiterten Phasenschieberschaltung verbunden. Jeder Ausgang 40 - 43 der Binärteiler 32, 33 speist einen Eingang E der vier Schaltungsanordnungen 30 -30c.Sowohl die Referenzspannungseingänge für die positive Referenzspannung Uref1 aller Schaltungsanordnungen 30 - 30c als auch die Referenzspannungseingänge für die zweite Referenzspannung -Uref2 sind jeweils miteinander verbunden und werden mit der ersten +Uref1 bzw. der zweiten -Uref2 Referenzspannung beaufschlagt. Die Ausgänge Q der Schaltungsanordnungen 30 - 30 c sind jeweils paarweise mit einer Verknüpfungslogik (beispielsweise einem JK-Flip-Flop) verbunden, wobei die beiden Schaltungsanordnungen 30,30a, die von dem Ausgang 40 und dem Ausgang 42 gespeist werden, an die Verknüpfungslogik 44 angeschlossen sind. Die beiden Schaltungsanordnungen 30b,30c, die mit den Ausgängen 41 und 43 verbunden sind, speisen die Verknüpfungslogik 45. Die Verknüpfungslogik 44 weist einen Ausgang 46 und die Verknüpfungslogik 45 einen Ausgang 47 auf. Der Ausgang 46 ist mit einem Eingang 48 eines ODER-Gatters 50 verbunden, während der Ausgang 47 an einen Eingang 49 des ODER-Gatters 50 angeschlossen ist. Das ODER-Gatter 50 ist mit seinem Ausgang 51 an eine Ausgangsklemme Q' der erweiterten Phasenschieberschaltung angeschlossen.There is also an output 38 at the input 36 of the binary divider 32 a pulse shaper 37 is connected. An input 39 of the pulse shaper 37 is with connected to an input terminal E 'of the extended phase shifter circuit. Everyone Output 40-43 of the binary dividers 32, 33 feeds an input E of the four circuit arrangements 30 -30c. Both the reference voltage inputs for the positive reference voltage Uref1 all circuit arrangements 30-30c as well as the reference voltage inputs for the second reference voltage -Uref2 are in each case connected to one another and are applied to the first + Uref1 or the second -Uref2 reference voltage. the Outputs Q of the circuit arrangements 30-30 c are each paired with one Combination logic (such as a JK flip-flop) connected with the two Circuit arrangements 30, 30 a, which are fed by the output 40 and the output 42 are connected to the logic logic 44. The two circuit arrangements 30b, 30c, which are connected to the outputs 41 and 43, feed the combination logic 45. The combination logic 44 has an output 46 and the combination logic 45 an output 47. The output 46 is connected to an input 48 of an OR gate 50 connected, while the output 47 is connected to an input 49 of the OR gate 50 is. The OR gate 50 is connected to an output terminal Q 'with its output 51 extended phase shifter circuit connected.

Wenn in den Eingang E' ein Eingangssignal UE, eingespeist wird, wie es in Fig. 2 dargestellt ist, so entsteht an dem Ausgang 38 des Impulsformers 37 eine Ausgangsspannung U38, ebenfalls gemäß Fig. 2. Die Ausgangsspannung U38 des Impulsformers 37 wird dem Binärteiler 32 unmittelbar und dem Binärteiler 33 nach einer Invertierung zugeführt.If an input signal UE is fed into the input E ', such as it is shown in FIG. 2, then occurs at the output 38 of the pulse shaper 37 an output voltage U38, also according to FIG. 2. The output voltage U38 of the Pulse shaper 37 is the binary divider 32 immediately and the binary divider 33 after fed to an inversion.

Hieraus ergibt sich, daß der eine Binärteiler , beispielsweise der Binärteiler 32, jeweils auf die Vorderflanke der Ausgangsspannung U38 anspricht, wohingegen der jeweils andere Binärteiler,in diesem Falle 33, aufgrund der Invertierung auf die Rückflanke der Ausgangsspannung U38 anspricht. An den Ausgängen 40 - 43 der beiden Binärteiler 32, 33 stehen Ausgangssignale an, die die halbe Frequenz wie das Eingangs signal aufweisen und deren Tastverhältnis jeweils 50 t ist. In Fig. 2 sind das Ausgangssignal U40 und U42 des Teilers 32 beziehungsweise 33 dargestellt.It follows from this that one binary divider, for example the Binary divider 32, responds to the leading edge of the output voltage U38, whereas the other binary divider, in this case 33, is due to the inversion responds to the trailing edge of the output voltage U38. At outputs 40 - 43 of the two binary dividers 32, 33 are output signals that are half the frequency as the input signal and whose duty cycle is 50 t in each case. In Fig. 2 shows the output signals U40 and U42 of the divider 32 and 33, respectively.

Da die Schaltungsanordnungen 30a - 30c gemäß der Schaltungsanordnung 30 nach Fig. 1 aufgebaut sind, entsteht an dem jeweiligen Differenzverstärkerausgang 3 der Integriereinrichtung 1 ein ungefähr sägezahnförmiger Verlauf, der für die an den Ausgang 40 angeschlossene Schaltungsanordnung 30 mit Uint40 und für die an den Ausgang 42 angeschlossene Schaltungsanordnung 30a mit Uint42 bezeichnet ist. Die Integrationseinrichtungen 1 der Schaltungsanordnungen 30,30a integrieren nunmehr für die Dauer, in der das jeweilige Eingangssignal den Wert der logischen 1 aufweist, die erste Referenzspannung +Uref1 auf und beim Wechsel der Eingangsspannung von der logischen 1 auf die logische "0" die zweite Referenzspannung Uref 2 Aufgrund der vorgeschalteten Impulslogik mit den beiden Binärteilern 32 und 33 ist die Zeitdauer der ersten Integrationsphase jeweils gleich der Periodendauer des Eingangssignals.Since the circuit arrangements 30a-30c according to the circuit arrangement 30 are constructed according to FIG. 1, arises at the respective differential amplifier output 3 of the integrating device 1 has an approximately sawtooth-shaped curve, which for the Circuit arrangement 30 connected to output 40 with Uint40 and for the on the circuit arrangement 30a connected to the output 42 is denoted by Uint42. The integration devices 1 of the circuit arrangements 30, 30a now integrate for the duration in which the respective input signal has the value of logic 1, the first reference voltage + Uref1 on and when the input voltage changes from the logical 1 to the logical "0" the second reference voltage Uref 2 due the upstream pulse logic with the two binary dividers 32 and 33, the duration of the first integration phase is in each case equal to the period duration of the input signal.

In der Verknüpfungslögik 44 werden die Ausgangs signale der beiden Schaltungsbaugruppen 30, 30a so miteinander verknüpft, daß die Ausgangsspannung U46 dann den Wert der logischen 1 annimmt, wenn Uint40 wieder auf den Anfangswert zurückgekehrt ist. Dieser Wert von U46 bleibt solange erhalten, bis auch Uint42 wieder den Anfangswert angenommen hat. Erst danach kehrt U46 auf den Wert der logischen ';O" zurück.In the linkage logic 44, the output signals of the two Circuit assemblies 30, 30a linked together so that the output voltage U46 then assumes the value of logical 1 when Uint40 returns to the initial value has returned. This value of U46 is retained until Uint42 has assumed the initial value again. Only then does U46 return to the value of the logical '; O "back.

Da die Integrationseinrichtungen der beiden betrachteten Schaltungsbaugruppen 30, 30a jeweils um die Zeit T1, entsprechend dem Tastverhältnis von UE " gegeneinander versetzt die erste Integrationsphase beginnen und beide Schaltungsbaugruppen jeweils mit derselben Referenzspannung +Uref1 und Uref2 beaufschlagt werden, wird auch die zweite Integrationsphase beider Schaltungsbaugruppen um T1 gegeneinander versetzt beendet. Aufgrund dieser Zeitbedingung ergibt sich somit, daß die Ausgangs spannung U46 im wesentlichen für die Zeitdauer T1 den Wert der logischen "1" annimmt.As the integration facilities of the two circuit assemblies under consideration 30, 30a each at time T1, corresponding to the duty cycle of UE "to each other offset begin the first integration phase and both circuit assemblies respectively are applied with the same reference voltage + Uref1 and Uref2, the second integration phase of the two circuit assemblies offset from one another by T1 completed. Due to this time condition, it follows that the output voltage U46 essentially assumes the value of the logical "1" for the period T1.

An dem Ausgang 46 entsteht somit für jeden zweiten Eingangsimpuls von U38 ein entsprechender Ausgangsimpuls U46 . Damit das Ausgangssignal UQ, jedoch wieder dieselbe Frequenz aufweist, wie das Eingangssignal UE, wird ein zweites Paar Schaltungsbaugruppen 30b, 30c von den invertierenden Ausgängen 41 und 43 der beiden Binärteiler 32 und 33 angesteuert. Die Wirkungsweise dieses Paares von Schaltungsbaugruppen ist gleich der Wirkungsweise für das erste Paar, jedoch sind die zugehörigen Spannungen der Integriereinrichtung im wesentlichen um die Periodendauer T gegenüber den ersten beiden Schaltungsbaugruppen verschoben. An dem Ausgang 47 der Verknüpfungslogik 45 entsteht somit eine Ausgangsspannung U47, die ebenfalls für die Dauer T1 den Wert der logischen 1 annimmt und sonst den Wert logisch "0" aufweist. Wegen der phasenverschobenen Ansteuerung des zweiten Paares von Schaltungsbaugruppen 30 ist der Impuls von U47 gegenüber dem Impuls von U46 um die Periodendauer T des Eingangssignales UE, verschoben. Durch die Verknüpfung der beiden Ausgangsspannungen U46 und U47 in dem ODER-Gatter 50 entsteht ein Ausgangssignal UQ, , das dieselbe Frequenz und das gleiche Tastverhältnis wie die Eingangsspannung UE, aufweist, jedoch gegenüber diesem phasenverschoben ist. Die Phasenverschiebung von UQ, gegenüber UE, setzt sich zusammen aus der Periodendauer T des Eingangssignals UE, und der Dauer T2 für die zweite Integrationsphase.At the output 46 therefore arises for every second input pulse from U38 a corresponding output pulse U46. So that the output signal UQ, however again has the same frequency as the input signal UE, a second pair becomes Circuit assemblies 30b, 30c from the inverting outputs 41 and 43 of the two Binary divider 32 and 33 controlled. How this pair of circuit assemblies works is the same as for the first pair, but the associated voltages are of the integrating device essentially by the period T compared to the first shifted both circuit assemblies. At the output 47 of the combination logic 45 thus results in an output voltage U47, which is also used for the duration T1 Assumes the value of logic 1 and otherwise has the value of logic "0". Because of the phase-shifted control of the second pair of circuit assemblies 30 is the pulse from U47 compared to the pulse from U46 by the period T of the input signal UE, postponed. By linking the two output voltages U46 and U47 an output signal UQ, which has the same frequency and the same duty cycle as the input voltage UE, but opposite this is out of phase. The phase shift of UQ compared to UE sets together from the period T of the input signal UE and the duration T2 for the second integration phase.

Es ist ersichtlich, daß bei dem Ausführungsbeispiel nach Fig. 4 und dem zugehörigen Impulsdiagramm nach Fig. 5 die Phasenbeziehung zwischen UQ, und UE, sowohl von der Frequenz des Eingangssignales UE, als auch von dessen Tastverhältnis unabhängig ist und nur noch von dem Verhältnis der beiden Referenzspannungen Uref1 und Uref2 abhängt.It can be seen that in the embodiment of FIGS the associated pulse diagram of FIG. 5 shows the phase relationship between UQ, and UE, both on the frequency of the input signal UE and on its duty cycle is independent and only from the ratio of the two reference voltages Uref1 and Uref2 depends.

In Fig. 6 ist ein weiteres Ausführungsbeispiel dargestellt, bei dem mit Hilfe einer Schaltungsanordnung nach Fig. 4 die Phasenbeziehung zwischen zwei Eingangssignalen gemessen werden kann.In Fig. 6, a further embodiment is shown in which with the aid of a circuit arrangement according to FIG. 4, the phase relationship between two Input signals can be measured.

Der Eingang E der Schaltungsanordnung nach Fig. 4 ist mit der Eingangsklemme E'' der Meßwertschaltung verbunden. Der Ausgang Q der Schaltungsanordnung nach Fig. 4 ist mit einem Eingang 52 einer Exklusiv-ODER-Schaltung 53 verbunden. Der andere Eingang 54 der Exklusiv-ODER-Schaltung 53 ist mit einem zweiten Signaleingang M für das zweite Eingangssignal verbunden. Der Ausgang 55 speist einen Eingang 56 eines Integrators 57, dessen Ausgang 58 mit dem Anschluß für die zweite Referenzspannung -Uref2 verbunden ist. An den Ausgang 58 ist ferner eine Ausgangsklemme A angeschlossen.The input E of the circuit arrangement according to FIG. 4 is connected to the input terminal E '' of the measured value circuit connected. The output Q of the circuit arrangement according to Fig. 4 is connected to an input 52 of an exclusive OR circuit 53. The other The input 54 of the exclusive OR circuit 53 is connected to a second signal input M. connected for the second input signal. The output 55 feeds an input 56 an integrator 57, the output 58 of which is connected to the connection for the second reference voltage -Uref2 is connected. An output terminal A is also connected to the output 58.

Wenn in die Eingangsklemme E" bzw. M Eingangssignale eingespeist werden, die gleiche Frequenz, gleiches Tastverhältnis jedoch unterschiedliche Phasen lage bezogen aufeinander aufweisen, so entsteht an dem Ausgang 55 der Exklusiv-ODER-Schaltung 53 dann ein positives der logischen 1 entsprechendes Signal, wenn das Eingangssignal M gegenüber dem Ausgangssignal UQ der Schaltungsanordnung nach Fig. 4 phasenverschoben ist. Diese positive Ausgangsspannung an dem Ausgang 55 wird von dem Integrator 57 aufintegriert und führt zu einer negativen Ausgangsspannung am Ausgang 58 des Integrators. Da diese Ausgangsspannung als zweite Referenzspannung -Uref2 der Schaltungsanordnung nach Fig. 4 wieder zugeführt wird, bewirkt die Ausgangsspannung des Integrators eine Verschiebung des Ausgangssignales UQ. Je besser sich die Phasenlage des Ausgangssignals UQ an das Eingangssignal an der Klemme M anpaßt, umso kürzer werden die positiven Ausgangsimpulse am Ausgang 55 und umso kleiner wird die Spannungsänderung am Ausgang 58 des Integrators 57. Wenn schließlich die Ausgangsspannung UQ mit der Eingangsspannung an der Klemme M phasengleich ist, so wird dem Integrator 57 keine Spannung mehr zugeführt, so daß dessen erreichte Ausgangsspannung am Ausgang 58 erhalten bleibt. Diese Ausgangsspannung, die gleichzeitig an der Ausgangsklemme A ansteht, ist folglich ein Maß für die Phasenverschiebung des Eingangssignals an der Eingangsklemme E' gegenüber dem Eingangssignal an der Eingangsklemme M. Die Phasenlage der beiden Eingangssignale zueinander ergibt sich aus dem Quotienten von Urefi zu Uref2* Es ist offensichtlich, daß bei entsprechender Wahl der Polarität der Exklusiv-ODER-Schaltung 53 bzw. des Integrators 57 anstelle der zweiten Referenzspannung Uref2 auch die erste Referenzspannung Uref1 geregelt werden kann.If input signals are fed into the input terminal E "or M, the same frequency, the same duty cycle but different phases have related to each other, so arises at the output 55 of the exclusive OR circuit 53 then a positive signal corresponding to logic 1 if the input signal M phase-shifted with respect to the output signal UQ of the circuit arrangement according to FIG is. This positive output voltage at the output 55 is generated by the integrator 57 integrated and leads to a negative output voltage at the output 58 of the integrator. Since this output voltage is used as the second reference voltage -Uref2 of the circuit arrangement 4 is fed back in, causes the output voltage of the integrator a shift in the output signal UQ. The better the phase position of the output signal UQ on the input signal at terminal M adapts, the shorter it becomes the positive output pulses at output 55 and the smaller the voltage change at the output 58 of the integrator 57. When finally the output voltage UQ with the Input voltage at the terminal M is in phase, the integrator 57 is not Voltage more supplied, so that the output voltage reached at the output 58 preserved. This output voltage, which is simultaneously applied to the output terminal A is pending, is consequently a measure of the phase shift of the input signal on of the input terminal E 'compared to the input signal at the input terminal M. The The phase relationship between the two input signals results from the quotient from Urefi to Uref2 * It is obvious that with an appropriate choice of polarity the exclusive OR circuit 53 or the integrator 57 instead of the second reference voltage Uref2 the first reference voltage Uref1 can also be regulated.

Bei allen dargescclten Ausführungsbeispielen besteht die Möglichkeit, den jeweiligen Eingangsklemmen für die Eingangssignale eine Impuls forme rs chaltnng vorzuschalten, so daß das eingespeiste Eingangssignal in die für die Weiterverarbeitung nötige Form gebracht wird.In all of the illustrated embodiments, it is possible to the respective input terminals for the input signals a pulse shape circuit upstream so that the fed in input signal is used for further processing necessary shape is brought.

In einem weiteren nicht dargestAllten Ausführungsbeispiel kann die Integriereinrichtung 1 der Schaltungsanordnung 30 nach Fig. 1 auch zwei Integratoren aufweisen, wobei dann während des Intervalls T1 des Eingangssignals UE der erste Integrator von einem Anfangswert auf einen Wert aufintegriert, der festgelegt wird durch die erste Referenzspannung Uref1 die Dauer von T1 und die Integrationszeitkonstante. In einem zweiten Integrator wird im Anschluß an das Intervall T1 die zweite Referenzspannung Uref2 in den zweiten Integrator ausgehend von demselben Anfangswert solange aufintegriert werden, bis beide Integratoren dieselbe Ausgangsspannung liefern. Die Integrationsdauer des zweiten Integrators entspricht dann der zweiten Integrationsphase. Nach Beendigung der zweiten Integrationsphase T2 werden dann beispielsweise beide Integratoren auf den Anfangswert zurückgesetzt, so daß mit der nächsten Periode des Eingangssignales der Integrationszyklus erneut ablaufen kann.In a further exemplary embodiment not shown, the Integrating device 1 of the circuit arrangement 30 according to FIG. 1 also includes two integrators have, then during the interval T1 of the input signal UE the first Integrator from an initial value to a value that is fixed will through the first reference voltage Uref1 the duration of T1 and the integration time constant. Following the interval T1, the second reference voltage is applied in a second integrator Uref2 is integrated into the second integrator starting from the same initial value for as long until both integrators deliver the same output voltage. The integration time of the second integrator then corresponds to the second integration phase. After completion the second integration phase T2 then, for example, both integrators reset the initial value so that with the next period of the input signal the integration cycle can run again.

Auch bei einer derartigen Schaltungsanordnung ist das Zeitverhältnis T1 zu T2 nur abhängig von dem Verhältnis der beiden Referenzspannungen, wenn die Integrationszeitkonstanten gleich sind.The time ratio is also in such a circuit arrangement T1 to T2 only depends on the ratio of the two reference voltages if the Integration time constants are the same.

Alle Ausführungsbeispiele der neuen Schaltungsanordnungen weisen den Vorteil auf, daß das erhaltene Wechselspannungsausgangssignal eine von der Frequenz unabhängige Phasenlage gegenüber dem Eingangssignal aufweist und daß die Phasenlage mittels der Referenzspannungen einfach einstellbar oder regelbar ist.All embodiments of the new circuit arrangements have the The advantage that the AC voltage output signal obtained is one of the frequency has independent phase position relative to the input signal and that the phase position is easily adjustable or controllable by means of the reference voltages.

LeerseiteBlank page

Claims

Claims circuit arrangement for generating an opposite a periodic input signal phase-shifted output signal, its phase position is constant in relation to the input signal independent of frequency, characterized in that that during an input signal (UE, UE) derived from the two intervals first interval (T1) a first reference voltage (Uref1) during a first Integration phase in an integrating device (1) in a first integrator, starting from a predetermined initial value, is integrated and after completion of the first interval (T1) during a second integration phase (T2) a second Reference voltage (Uref2) either integrated in the first integrator for as long until it reaches the initial value again, or in a second integrator the integrating device (1) is integrated until the second integrator starting from the predetermined initial value, the same final value as the first integrator achieved and that the output signal (UQ) of the integrating device (1) during the second integration phase (T2) has a different value than usual.

2. Circuit arrangement according to claim 1, characterized in that the integrating device (1) is preceded by a first controlled switching device (14) which is controlled by the input signal (UE) and for the duration of the first Interval (T) of the input signal (UE) the first reference voltage (Uref1) in the integrating device (1) and that the integrating device (1) has a second controlled Schålteinrichtung- (20) is connected upstream from the output signal (UQ) of the integrating device (1) is controlled and for the duration of the second integration phase (T2) feeds the second reference voltage (Uref2) into the integration unit (1).

3. Circuit arrangement according to claim 2, characterized in that the input signal (UE) simultaneously one of the two reference voltages (Uref1, Uref2) is.

4. Circuit arrangement according to claim 3, characterized in that the input signal (UE) simultaneously the other of the two reference voltages (Uref1, Uref2) is.

5. Circuit arrangement according to claim 1; characterized in that the input signal (UE) is at the same time the first reference voltage (Uref1) and the Integrating device (1) has a summing unit (21) with two inputs one input of which the input signal (UE) is connected and the other Input a second controlled switching device (20) is connected, which of the output signal (UQ) of the integrating device (1) is controlled and for the duration the second integration phase (T2) the second reference voltage (Uref2) feeds into the integrating device (1).

6. Circuit arrangement according to claims 2, 3, 4 or 5, characterized in that that they are the same together with three other circuit arrangements (30a, 30b, 30c) Kind is part of an extended phase shifter circuit and all four circuit arrangements (30-30c) are connected to a common pulse logic (31), which is derived from the input signal (UE,) the extended phase shift circuit for the individual circuit arrangements (30-30c) forms such input signals that the first interval of each input signal (UE) is equal to the period (T) of the input signal (UE,) of the phase shifter circuit is that the first intervals of the input signals (UE) for the first (30) and the second (30a) circuit arrangement and for the third (30b) and fourth (30c) circuit arrangement corresponding to the duty cycle (T1) of the input signal (UE,) for the extended Phase shifter circuit are offset in time that the first intervals the input signals for the first (30) and the third (30b) circuit arrangement as well as for the second (30a) and the fourth (30c) circuit arrangement accordingly the period duration (T) of the input signal (UE,) for the extended phase shifter circuit are offset from one another, and that the output signals in combination logics (44, 45, 50) (UQ) are linked together so that the output signal (UQ,) logic (50) essentially the same duty cycle as the input signal (UE,) of the extended phase shifter circuit and with respect to this according to the duration of the second integration phase (T2) is out of phase.

7. Circuit arrangement according to claim 6, characterized in that the circuit arrangement is part of a phase measuring circuit and its output signal (UQt) is fed into a combination logic (53) whose second input (54) with a periodic measuring signal with the same frequency and the same duty cycle how the input signal (UE) is acted upon and the time during which the output signal (UQV) of the circuit arrangement is different from the measurement signal, supplies another comparison signal which is fed into a second integration unit (57) is fed in, the output side with a reference voltage input (Uref1, Uref2) of the circuit arrangement is connected, and its output voltage of the phase shift between the input signal and the measurement signal.

8. Circuit arrangement according to one of the preceding claims, characterized characterized in that the input signal (VE, VE'VE ") before further processing Pulse shaper (37) passes through.