DE2857439C2

DE2857439C2 - Method for the automatic adjustment of a color television receiver

Info

Publication number: DE2857439C2
Application number: DE2857439A
Authority: DE
Inventors: Rainer Ing.(grad.) 8011 Landsham Dangschat; Alfred 8000 München Jeschke; Helmut Ing.(grad.) 8018 Tegernsee Leichtl; Wolfgang 8011 Egmating Winkler
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-02-10
Filing date: 1978-02-10
Publication date: 1986-03-13

Description

1) die digitale Steuereinheit (106) weist einen Zeilenzähler (113), einen programmierbaren Festwertspeicher (116, 908) und eine Logikschaltung (114) auf;1) the digital control unit (106) has a line counter (113), a programmable read-only memory (116, 908) and a logic circuit (114) ;

2) im programmierbaren Festwertspeicher (116, 908) sind Soll-Werte für die Ost/West-Rasterkorrektur und die Vertikalablenkung gespeichert; 2) the programmable read-only memory (116, 908) stores nominal values for the east / west raster correction and the vertical deflection;

3) die Soll-Werte werden dadurch erhalten, daß
3a) bei einem automatischen Abgleich mittels eines3) the target values are obtained in that
3a) in the case of an automatic comparison using a

Bildrcistergenerators (904) ein Testbild auf dem Bildschirm (105,901) erzeugt wird,Image register generator (904) a test image is generated on the screen (105,901),

3b) das Testbild mittels eines Sensorsystems (117, 902) zeilengruppenweise abgetastet wird,3b) the test image is scanned in groups of lines by means of a sensor system (117, 902),

3c) dabei durch einen Abgleichrechner (118, 903) die die Ansteuerung der genannten Endstufen bestimmenden Werte so/ange verändert werden, bis die vom Sensorsystem abgeleiteten Signale mit im Abgleichrechner (118,903) gespeicherten Bezugs-Bedingungen übereinstimmen, und dann3c) by means of a calibration computer (118, 903) the values determining the control of the named output stages are changed until the signals derived from the sensor system match the reference conditions stored in the calibration computer (118, 903), and then

3d) die korrigierten Ist-Werte als Soll-Werte für die Ansteuerung der genamuen Endstufen mittels einer Datenübertrtgungsleitung (119, 906) zeilengruppenweise in den programmierbaren Festwertspeicher (116,908) überführt werden;3d) the corrected actual values are transferred to the programmable read-only memory (1 16,908) in groups of lines by means of a data transmission line (119, 906) as setpoint values for controlling the actual output stages;

4a) die Logikschaltung (114) bildet aus den im programmierbaren Festwertspeicher (116,908) zeilengruppenweise gespeicherten Soll-Werten die Steuerimpulse für die Endstufen (107, 108, 109); nach Patent 28 05 691;4a) the logic circuit (114) forms the control pulses for the output stages (107, 108, 109) from the setpoint values stored in groups of lines in the programmable read-only memory (1 16,908); according to patent 28 05 691;

dadurch gekennzeichnet, daßcharacterized in that

4b) die Logikschaltung (114) zur Bildung der Steuerimpulse die Soll-Werte für die nicht programmierten Zeilen einer jeden Zeilengruppe (»Zwischenwerte«) interpoliert.4b) the logic circuit (114 ) interpolates the setpoint values for the non-programmed lines of each line group ("intermediate values") to form the control pulses.

5050

Die Erfindung betrifft ein Verfahren zum automatisehen Abgleich eines Farbfernseh-Empfängers gemäß dem Oberbegriff des Patentanspruches 1.The invention relates to a method for automatic vision Adjustment of a color television receiver according to the preamble of claim 1.

Bei den bekannten Farbfernseh-Empfängern werden die Impulsstufen für die Rasterkorrektur, die Horizontalund Vertikalablenkung in analoger Weise angesteu- so crt. Diese Ansteuerstufen sind teils integriert und teils mit diskreten Bausteinen bestückt.In the known color television receivers, the pulse stages for the raster correction, the horizontal and Vertical deflection controlled in an analogous way - so crt. These control stages are partly integrated and partly equipped with discrete components.

Zur Ansteuerung der Horizontalablenk-Endstufe erzeugt ein Oszillator zeilenfrequente Schwingungen. Diese werden mit dem senderseitigen Zeilensynchron- t>5 impuls und dem empfängerseitigen ZeilenrückschlagimptiK in Phasenvcrgleichsschaltungen (z. B. phase locked loop) \ erblichen. Die bei Phasenunterschieden erzeugten Regelspannungen dienen zum Synchronisieren des Oszillators (VCO). Als Abgleichpositionen sind im allgemeinen Phasenlage und Grundfrequenz des Oszillators vorgesehen.An oscillator generates line-frequency oscillations to control the horizontal deflection output stage. These are synchronized with the sender's line t> 5 impuls and the receiver-side return line imptiK hereditary in phase comparison circuits (e.g. phase locked loop). The ones generated when there are phase differences Control voltages are used to synchronize the oscillator (VCO). As adjustment items are in general Phase position and fundamental frequency of the oscillator provided.

Zur Ansteuerung der Vertikalablenk-Endstufe wird ein Sägezahngenerator (z. B. Sperrschwingerschaltung) direkt durch den Vertikalsynchronimpuls synchronisiert und steuert über eine Treiberschaltung die Vtnikalablenk-Endstufe an. Die durch die Erwärmung der Ablenkspule verursachte Stromverkleinerung wird über eine Gegenkopplung kompensiert. Einstellgrößen sind hier üblicherweise Frequenz, Bildhöhe und Linearität.A sawtooth generator (e.g. blocking oscillator circuit) is used to control the vertical deflection output stage. synchronized directly by the vertical sync pulse and controls the Vtnikalablenk output stage via a driver circuit at. The current reduction caused by the heating of the deflection coil is via a Negative feedback compensated. The setting parameters here are usually frequency, image height and linearity.

Auf dem Bildschirm fällt der Ablenkmittelpunkt der Elektronenstrahl nicht mit dem Krümmungsmittelpunkt des Bildschirmes zusammen. Deshalb ist ein auf dem Bildschirm abgebildetes Quadrat mit seinen vertikalen Linien konkav kissenförmig verzerrt. Die Verzerrung der horizontalen Linien ist bei modernen Inline-Farbbildröhren in der Regel bereits durch das Ablenkfeld kompensiert. Zur Korrektur der sogenannten Ost/ West-Kissen verzerrung wird z. B. die bekannte Diodenmodulatorschaltung angewendet, welche die Spannung über der Horizontal-Ablenkspule so moduliert, daß der Zeilenabienkstrom in Bildmitte größer als am Bildanfang und -ende ist und über die Bildfrequenz betrachtet einen tonnenförmigjn Verlauf hat. Einstellgrößen der sogenannten Diodenmodulatorschaltung sind der Modulationsgrad über Bildfrequenz, Symmetrie (sogenannte Trapezkorrektur) und Bildbreite.On the screen, the center of deflection of the electron beam does not coincide with the center of curvature of the screen together. Therefore, a square shown on the screen is with its vertical Lines distorted in a concave pillow shape. The distortion of the horizontal lines is in modern inline color picture tubes usually already compensated by the deflection field. To correct the so-called East / West pillow distortion is z. B. the known diode modulator circuit applied, which modulates the voltage across the horizontal deflection coil so that the Line bending current in the center of the image is greater than at the beginning and end of the image and viewed over the image frequency has a barrel shape. Setting variables of the So-called diode modulator circuit are the degree of modulation over the image frequency, symmetry (so-called Keystone correction) and image width.

An den analogen Signalstufen für die Videoschaltung und den PAL-Dekoder werden z. B. die Größen für den Weißwert, die Graubalance und die Strahlstrombegrenzung abgeglichen.At the analog signal levels for the video circuit and the PAL decoder z. B. the sizes for the White value, the gray balance and the beam current limitation are adjusted.

In die Positionen für die abzugleichenden Größen, welche vorstehend bei den einzelnen Impuls- bzw. Signalstufen angeführt sind, werden Potentiometer eingesetzt, die während oder nach der Gerätemontage nach visueller Beurteilung eines Testbildes oder nach Messung einer elektrischen Größe von Hand eingestellt werden. Diese Einsteilungen sind deshalb zumeist subjektiv und außerdem kostenintensiv.In the positions for the variables to be adjusted, which were described above for the individual pulse or signal levels are listed, potentiometers are used during or after the device is installed visual assessment of a test image or set by hand after measuring an electrical variable will. These classifications are therefore mostly subjective and also costly.

Aus der US-PS 37 92 195 ist eine Steuerung bekannt, mit welcher Anteile eines aus Synchron-, Helligkeils- und Farbinformationssignalen zusammengesetzten Fernsehsignals ausgewählt und getrennt werden können. Die betreffenden Signalanteile werden analog zwischengespeichert und dann sequentiell abgefragt und digital gewandelt.From US-PS 37 92 195 a control is known with which shares of a synchronous, Helligkeils- and color information signals of composite television signals can be selected and separated. The relevant signal components are buffered in analog form and then queried and sequentially digitally converted.

Ferner ist aus der nachveröffentlichten DE-PS 27 54 985 eine Steuerung für eine Elektronenstrahl-Bildwiedergabeeinrichtung bekannt, in welcher der Elektronenstrom gemessen und mit einem von einem Generator erzeugten Referenzsignal verglichen wird. Das anschließend digitalisierte Vergleichsergebnis dient dann nach einer Zwischenspeicherung als Steuersignal.Furthermore, from the subsequently published DE-PS 27 54 985 a control for an electron beam image display device known in which the electron current is measured and with one from a generator generated reference signal is compared. The subsequently digitized comparison result is then used after intermediate storage as a control signal.

Weiterhin ist aus der GB-PS 13 53 !47 eine Fernsehkamera bekannt, bei welcher eine Aufnahmeröhre mit lichtempfindlichen Elementen vorgesehen ist, die von einem Elektronenstrahl abgetastet werden. Zur örtlich begrenzten Korrektur von geometrischen Bildfehlern wird ein von einem Testbild aufgenommenes Bildmuster mit einem entsprechenden, von einem Generator erzeugten, idealen Bildmuster verglichen. Aus der zeitlichen Verzögerung korrespondierender Signale werden Korrektursignale abgeleitet, die zwischengcspeichcrt und in den folgenden Abtastperioden zur Fehlerkompensation verwendet werden.Furthermore, from GB-PS 13 53! 47 a television camera is known in which a recording tube with light-sensitive elements is provided, which are scanned by an electron beam. To local limited correction of geometric image errors is an image pattern recorded from a test image compared with a corresponding, generated by a generator, ideal image pattern. From the temporal Correction signals are derived from the delay of corresponding signals and are temporarily stored and used in the following sampling periods for error compensation.

Aufgabe der Erfindung ist es, ein Verfahren zum auto-The object of the invention is to provide a method for auto-

matischen Abgleich eines Farbfernseh-Empfängers mit digitaler Steuereinheit zur Ansteuerung der Horizontalablenk- und der Vertikalablenk-Endstufe anzugeben.automatic adjustment of a color television receiver with digital control unit to control the horizontal deflection and the vertical deflection output stage.

Diese Aufgabe wird erfindungsgemäß mit den kennzeichnenden Merkmalen des Patentanspruches 1 gelöst. Zweckmäßige Ausgestaltungen des Erfindungsgedankens sind in den Unteransprüchen enthalten.This object is achieved according to the invention with the characterizing Features of claim 1 solved. Appropriate configurations of the inventive concept are contained in the subclaims.

Die Vorteile des erfindungsgemäßen Verfahrens werden an Hand von Ausführungsbetspielen aufgezeigt. In der dazugehörenden Zeichnung zeigtThe advantages of the method according to the invention are shown using exemplary embodiments. In the accompanying drawing shows

F i g. 1 ein Blockdiagramm des Farbfernseh-Empfängers, F i g. 1 is a block diagram of the color television receiver;

Fig.2 ein Prinzipschaltbild des digitalen Synchronbausteins, Fig. 2 is a block diagram of the digital synchronous module,

F i g. 3 eine schematische Darstellung des Synchronisationsvorgangs, F i g. 3 a schematic representation of the synchronization process,

F i g 4 ein Prinzipschaltbild der Logikschaltung zum Ansteuern der Vertikalablenk-Endstufe, F i g. 5 die Funktion der Vertikalstufe, Fig.6 ein Prinzipschaltbild der Logikstufe zur Ansteuerung der Rasterkorrektur-Endstufe,FIG. 4 is a basic circuit diagram of the logic circuit for controlling the vertical deflection output stage, F i g. 5 shows the function of the vertical stage, and FIG. 6 shows a block diagram of the logic stage for control the raster correction output stage,

F i g. 7 die Darstellung der Anfangswertbildung der Logikschaltung gemäß F i g. 6,
F i g. 8 die Funktion der Ost/West-Korrektur und Fig.9 ein Prinzipschaltbild für den automatischen Abgleich.F i g. 7 shows the representation of the initial value formation of the logic circuit according to FIG. 6,
F i g. 8 the function of the east / west correction and FIG. 9 a block diagram for the automatic adjustment.

F i g. 1 zeigt das Blockdiagramm des Farbfernseh-Empfängers mit digitaler Steuereinheit. Das vom Sender empfangene Signal gelangt über eine HF-Stufe (Tuner) 101, über eine ZF-Stufe und Video-Demodulator 102 an das Video-Signalteil und den PAL-Dekoder 104 und von dort an die Bildröhre 105. Da die Übertragung vom Sender zum Empfänger in Analogtechnik erfolgt, arbeiten die genannten Stufen in Analogtechnik, da eine zweimalige Umwandlung der analog gesendeten Nutzsignale (die Bildröhre muß analog angesteuert werden) einen Qualitätsverlust mit sich bringen würde und auch wirtschaftlich nicht sinnvoll erschiene.F i g. Fig. 1 shows the block diagram of the color television receiver with digital control unit. The one from the broadcaster The received signal is passed through an HF stage (tuner) 101, an IF stage and a video demodulator 102 to the video signal part and the PAL decoder 104 and from there to the picture tube 105. Since the transmission takes place from the transmitter to the receiver in analog technology, the stages mentioned work in analog technology, as one Twice conversion of the useful signals sent analogue (the picture tube must be controlled analogue) would entail a loss of quality and would also not appear economically viable.

Von der ZF-Stufe 102 wird die Ton-Endstufe 103 abgeleitet. The audio output stage 103 is derived from the IF stage 102.

Der Farbfernseh-Empfänger enthält eine digitale Steuereinheit 106, weiche die Rasterkorrektur-Endstufe 107 sowie die Horizontalablenk-108 und die Vertikalablenk-Endstufe 109 ansteuert.The color television receiver contains a digital control unit 106 which controls the raster correction output stage 107 as well as the horizontal deflection 108 and the vertical deflection output stage 109 drives.

Die Horizontalablenk-Endstufe -08 steuert die Spulen 110 und 111 an, während die Vertikalablenk-Endstufe 109 die entsprechenden Spulen (in der Figur ist nur die obere Spule 112 sichtbar) zur Vertikalablenkung ansteuert. The horizontal deflection output stage -08 controls the coils 110 and 111, while the vertical deflection output stage 109 controls the corresponding coils (only the upper coil 112 is visible in the figure) for vertical deflection.

Die digitale Steuereinheit 106 enthält einen Zeilenzähler 11λ welcher mit Impulsen der Vertikal- V bzw. Horizontal-Frequenz //versorgt wird. Die Impulse werden von einem digitalen Synchronbaustein geliefert, welcher in der Logikschaltung 114 enthalten ist. Die Logikschaltung 114 enthält ein Videosignal über den Koppelkondensator 115 vom Video-Demodulator 102.The digital control unit 106 contains a line counter 11λ which is supplied with pulses of the vertical V or horizontal frequency //. The pulses are supplied by a digital synchronous module, which is contained in the logic circuit 114. The logic circuit 114 contains a video signal via the coupling capacitor 115 from the video demodulator 102.

Die Logikschaltung 114 enthält neben dem Synchronbaustein Schaltungen zum Ansteuern der Rasterkorrektur-, der Horizontalablenk- und der Vertikalablenk-Endstufenl07,108undl09. In addition to the synchronous module, the logic circuit 114 contains Circuits for controlling the raster correction, horizontal deflection and vertical deflection output stages l07,108 and l09.

Weiterhin ist in der digitalen Steuereinheit 106 ein programmierbarer Festwertspeicher 116 z.B. als PROM, EPROM, EAROM oder als batteriegepuffertes RAM ausgeführt mit vorzugsweise 156 χ 8 bit Speicherplätze enthalten.Furthermore, a programmable read-only memory 116 is in the digital control unit 106, e.g. PROM, EPROM, EAROM or designed as battery-buffered RAM with preferably 156 χ 8 bit memory locations contain.

Der programmierbare Festwertspeicher 116 enthält die Information, welche zum Betrieb der digitalen Steuereinheit im Farbfernseh-Empfänger erforderlich sind.The programmable read-only memory 116 contains the information required to operate the digital Control unit in the color television receiver are required.

Weiterhin liefert die digitale Steuereinheit 106 Einstellspannungen U₃. Ub, U_c, U_A U₁- ... U_n. welche an Stelle von Potentiometern am Video-Signalteil und dem PAL-Dekoder 104 die dort abzugleichenden Größen wie z. B. Weißwert, Graubalance, Strahlstrombegrenzung automatisch abgleichen.The digital control unit 106 also supplies setting voltages U ₃ . Ub, U _c , U _A U ₁ - ... U _n . which instead of potentiometers on the video signal part and the PAL decoder 104, the variables to be adjusted there such as. B. Automatically adjust white value, gray balance, beam current limitation.

Weiterhin ist in der Fig. 1 ein Sensorsystem 117 vor der Bildröhre 105 zu erkennen. Dieses Sensorsystem !0 117 dient dem automatischen Abgleich mittels eines Abgieichrechners 118 und einer externen Datenübertragungsleitung 119. Im Abgleichrechner 118 werden die vorstehend angegebenen abzugleichenden Größen mit einem Sollwert verglichen und zwischengespeichert. Wenn Soll- und Istwert übereinstimmen wird der Festwertspeicher 116 mit dem Inhalt des Rechner-Zwischenspeichers programmiert.A sensor system 117 is also shown in FIG. 1 the picture tube 105 to be recognized. This sensor system! 0 117 is used for automatic adjustment using a calibration computer 118 and an external data transmission line 119. In the comparison computer 118, the The above-mentioned variables to be adjusted are compared with a target value and stored temporarily. If the setpoint and actual value match, the read-only memory 116 is stored with the contents of the computer buffer programmed.

In Fig. 2 ist ein Prinzipschaltbiid des digitalen Synchronbadsteins zur Ansteuerung der Zeilenendstufe dargestellt. Er enthält ein analog arbeitendes Amplitudensieb 201, welches ein Videosignal vom Video-Demodulator (in der Figur nicht dargestellt) erhält. Ferner ist eine Senderkennung 202 und ein Tor 203 zur Störaustastung vorhanden. Das Tor 203, das als Gatterschaltung ausgeführt ist, schaltet ab, wenn kein Synchronimpuls empfangen wird. Weiterhin enthält der digitale Synchronbaustein einen Schwingquarz 204, der einen steuerbaren Frequenzteiler 205 ansteuert. Ferner sind ein Phasenvergleich 206, ein Koinzidenzdetektor 207 eine Schaltung zur Begrenzung der Regelsteilheit 208 und ein weiteres Tor 209 (als Gatterschaltung ausgebildet) vorhanden. Am Tor 209 wird ein Ausgangsimpuls Ui erhalten, welcher einem Phasenvergleich 210 mit dem Zeilenrückschlagimpuls der Zeilenendstufe unterzogenIn Fig. 2 is a schematic diagram of the digital synchronous bath stone for controlling the line output stage is shown. It contains an analog amplitude filter 201 which receives a video signal from the video demodulator (not shown in the figure). There is also a transmitter identification 202 and a gate 203 for interference blanking. The gate 203, which is designed as a gate circuit, switches off when no sync pulse is received. The digital synchronous module also contains a quartz oscillator 204 which controls a controllable frequency divider 205. Furthermore, a phase comparison 206, a coincidence detector 207, a circuit for limiting the control steepness 208 and a further gate 209 (designed as a gate circuit) are present. An output pulse Ui is obtained at gate 209, which is subjected to a phase comparison 210 with the line return pulse of the line output stage

wird. Ober ein Integrationsglied aus einem Widerstand 211 und einem Kondensator 212 wird die Regelinformation einem analogen Phasenschieber 2i3 zugeleitet, welcher den Impuls Ui entsprechend verzögert der analogen Ausgangsstufe 214 der Horizontalablenk-Endstufe zugeführt.will. Via an integration element made up of a resistor 211 and a capacitor 212, the control information is fed to an analog phase shifter 2i3, which feeds the pulse Ui to the analog output stage 214 of the horizontal deflection output stage with a corresponding delay.

Die in der Figur angegebenen Ziffern 1 bis 7 beziehen sich auf die Fig. 3 und werden an Hand dieser Figur erläutert.The numerals 1 to 7 indicated in the figure relate to FIG. 3 and are based on this figure explained.

Der digitale Synchronbaustein gemä3 F i g. 2 arbeitet nach dem Prinzip eines steuerbaren Frequenzteilers. Von einer quarzstabilen Taktfrequenz 204, welche kein ganzzahliges Vielfaches der Zeilenfrequenz betragen muß (beispielsweise doppelte Farbhilfsträgerfrequenz 8,86 MHz) wird im freilaufenden, nicht synchronisierten Zustand, d. h. wenn von der Schaltung kein Synchronimpuls empfangen wird, durch Teilung im Frequenzteiler 205 eine Frequenz abgeleitet, welche möglichst identisch mit derZeilensollfrequenz von 15,625 kHz ist. Diese Frequenz stellt die horizontale Freilauffrequenz des Synchronbausteins und damit der angeschlossenen Zeilen-Endstufe dar. Aufgrund ihrer hohen Stabilität kann sie direkt als Referenzfrequenz zur Wiedergabe einer in einem Bildspeicher abgespeicherten Information (z. B. Teletext oder Viewdata) verwendet werden.The digital synchronous module according to FIG. 2 works on the principle of a controllable frequency divider. From a quartz-stable clock frequency 204, which is not an integral multiple of the line frequency must (for example, double the color subcarrier frequency 8.86 MHz) is in the free running, not synchronized Condition, d. H. if no sync pulse is received by the circuit, by division in the frequency divider 205 derived a frequency which is as identical as possible to the target line frequency of 15.625 kHz. These Frequency represents the horizontal freewheeling frequency of the synchronous module and thus of the connected line output stage Due to its high stability, it can be used directly as a reference frequency for reproducing an in Information stored in an image memory (e.g. teletext or view data) can be used.

Im Falle eines empfangenen Synchronimpulses, welcher am Ausgang des Amplitudensiebs 701 zur Verfugung steht, wird durch eine Senderkennung 202 ein Phasenvergleich 206 aktiviert, welcher nach einer Entscheidung, ob der erste wahrgenommene Synchronimpuls in die erste oder zweite Zeilenhälfte fällt, Synchronität zwischen Synchronimpuls und Ausgangsimpuls des steuerbaren Frequenzteilers 205 bewirkt.In the case of a received sync pulse, which is available at the output of the amplitude filter 701, a phase comparison is carried out by a transmitter identifier 202 206 activated, which after a decision as to whether the first perceived sync pulse in the first or second half of the line falls, synchronicity between the sync pulse and the output pulse of the controllable frequency divider 205 causes.

Falls sich der erste wahrgenommene SvnchronimDulsIf the first perceived SvnchronimDuls

in der ersten Zeilenhälfte befindet (vorauseilender Fall), wird durch kurzzeitiges Sperren über den Freigabe-Eingang FEdes Teilers 205 dessen Endstand erst später als im freilaufenden Zustand erreicht. Der sich auf diese Weise verringernde zeitliche Abstand zwischen Teilerund Synchronimpuls wirkt so lange auf die Freigabe des Teilers 205 ein, bis ein eingeschwungener Zustand erreicht ist.is located in the first half of the line (leading case), the final status of the divider 205 is only reached later than in the free-running state by briefly blocking via the release input FE of the divider 205. The time interval between the divider and the sync pulse, which is reduced in this way, acts on the release of the divider 205 until a steady state is reached.

Falls sich der erste wahrgenommene Synchronimpuls in der zweiten Zeilenhälfte befindet (nacheilender Fall), wird der Teiler 205 vor Erreichen des festgelegten Teilungsverhältnisses über den Rücksetz-Eingang RE zurückgesetzt. Diese Frequenzerhöhung verringert wiederum den zeitlichen Abstand zwischen Synchron- und Teüerimpuls. bis beide Vorderflanken identisch sind.If the first perceived sync pulse is in the second half of the line (lagging case), the divider 205 is reset via the reset input RE before the defined division ratio is reached. This increase in frequency in turn reduces the time interval between the synchronous and teüer pulse. until both leading edges are identical.

Prinzipiell könnte die Synchronität innerhalb einer Zeilenperiode erreicht werden. Da jedoch Abweichunzugeführt. In principle, the synchronicity could be achieved within one line period. However, since deviation is not supplied.

Der digitale Synchronbaustein nach dem Prinzip eines steuerbaren Frequenzteilers hat im Vergleich zu den herkömmlichen PLL-Schaltungen mit VC-Oszillatoren eine Reihe von Vorteilen. Aufgrund der quarzstabilen Teilertaktfrequenz entfällt der Abgleichvorgang der Freilauffrequenz, welche bei VC-Oszillatoren von der Peripherie abhängt. Weiterhin ist durch die digital erzeugten und damit zeitlich exakt definierten Torschaltungen eine hohe Störimpulsbefreiung möglich. Weiterhin ermöglicht der Synchronbaustein eine schnelle Synchronisation ohne den bei PLL-Schaltungen gegebenen hohen Verlust an Störimpulsbefreiung. Die Frequenzänderung pro Zeile ist nur von dem für die Zeilen-Endstufe zulässigen Wert abhängig.The digital synchronous module based on the principle of a controllable frequency divider has in comparison to a number of advantages over conventional PLL circuits with VC oscillators. Due to the quartz stable Divider clock frequency, there is no need to adjust the freewheeling frequency, which is the case with VC oscillators the periphery depends. Furthermore, through the digitally generated and thus precisely timed gate connections a high level of interference impulse exemption is possible. The synchronous module also enables fast synchronization without the high loss of interference pulse elimination that occurs with PLL circuits. The frequency change per line only depends on the value permitted for the line output stage.

In der Fig. 3 ist schematisch der Synchronisationsvorgang dargestellt. In der Figur oben und mit 1 be- «;^hn»l ict Hio "n>letfr<>niion7 unn «8fi ΜΗΐ Hpc The synchronization process is shown schematically in FIG. 3. In the figure above and with 1 being "; ^ hn" l ict Hio "n> letfr <> niion7 unn« 8fi ΜΗΐ Hpc

bestuckten Zeilen-Endstufe zerstören können, wird die Frequenzänderung während des Regelvorganges mit Hilfe von Torschaltungen 208 auf ein zulässiges Maß begrenzt.can destroy the line output stage, the Frequency change during the control process with the help of gate circuits 208 to a permissible level limited.

Im vorauseilenden Fall verbleibt im eingeschwungenen Zustand eine zeitliche Abweichung zwischen der Vorderflanke des Teilerimpulses und der des Synchronimpulses, welche durch die endliche Regelverstärkung bedingt ist. Diese Abweichung wird eliminiert, indem bei Erreichen des eingeschwungenen Zustandes die Zeilen-Endstufe direkt mit dem Synchronimpuls getriggert wird. Der eingeschwungene Zustand ist dann erreicht, wenn die Vorderflanke des Synchronimpulses zeitlich innerhalb des vom Teilenmpuls gebildeten Tores 209 lieg!. Somit wird der Teilerimpuls nur im freilaufenden Zustand und während des Synchronisiervorganges zur Triggerung der Zeilen-Endstufe verwendet. Im synchronisierten Zustand hat der Teilerimpuls die Funktion eines Hilfsoszillators. welcher bei plötzlichem Ausfall des .Synchronimpulses (z. B. Umschalten auf eine andere P.-ogrammquelle) in kurzem zeitlichen Abstand folgend zur Verfügung steht. Die Störimpulsbefreiung dieser quasi-direkten Synchronisation ist aufgrund von digital gebildeten unJ damit zeitlich exakt definierten Toren 209. sowie 203 am Eingang des Phasenvergleichs 206, für den Synchromrnpuis in hohem Maße sichergestellt. Ein Koinzidenzdetektor 207 sorgt bei Ausfall der Synchronisation für sofortige Unterdrückung des Tores 203. um rasches Wiedereinfangen zu gewährleisten.In the leading case, there remains in the steady state a time difference between the leading edge of the divider pulse and that of the sync pulse, which is caused by the finite control gain. This deviation is eliminated by triggering the line output stage directly with the sync pulse when the steady state is reached. The steady state is reached when the leading edge of the sync pulse is temporally within the gate 209 formed by the partial pulse !. Thus, the divider pulse is only used in the free-running state and during the synchronization process to trigger the line output stage. In the synchronized state, the divider pulse has the function of an auxiliary oscillator. which is available at short intervals in the event of a sudden failure of the sync pulse (e.g. switching to another program source). The interference impulse exemption of this quasi-direct synchronization is ensured to a high degree for the synchromesh pulse due to digitally formed and thus precisely timed gates 209 and 203 at the input of the phase comparison 206. A coincidence detector 207 ensures immediate suppression of the gate 203 in the event of a failure of the synchronization in order to ensure rapid recapture.

Die Umschaltung von Teilerimpuls auf Synchronimpuls im eingeschwungenen Zustand ermöglicht die Anwendung einer T::lertaktfrequenz kleiner als 10 MHz, du damit der in der Digitaltechnik auftretende Quantisierungsfehier umgangen wird.The switchover from the divider pulse to the synchronous pulse in the steady state enables the application a T :: l clock frequency of less than 10 MHz, you thereby the quantization that occurs in digital technology is bypassed.

Der Ausgangsimpuls U des bisher beschriebenen Systems (Teiler- oder Synchronimpuls) wird einem digitalen Phasendiskriminator 210 zugeleitet, welcher den durch die Verzögerung der Zeilen-Endstufe bedingten zeitlichen Abstand zwischen Zeilenrückschlagimpuis und Ausgangsimpu'is U\ ermittelt. Die über das Integrationsglied 211,212 integrierte Regelinformation bewirkt in der analog arbeitenden Phasenschieberkette 213 die zeitliche Koinzidenz der beiden Impulse. Der Einsatz der analogen Phasenschieberkette 213 ist erforderlich, um den Quantisierungsfehler eines digitalen Phasenschiebergliedes zu vermeiden.The output pulse U of the system described so far (divider or sync pulse) is fed to a digital phase discriminator 210, which determines the time interval between the return pulse and output pulse U \ caused by the delay of the line output stage. The control information integrated via the integration element 211, 212 brings about the temporal coincidence of the two pulses in the analog phase shifter chain 213. The use of the analog phase shifter chain 213 is necessary in order to avoid the quantization error of a digital phase shifter element.

Der Ausgangsimpuls Ui der Phasenschieberkette wird in einer Zählstufe 214 auf eine vom Schaltungstyp der Zeilen-Endstufe abhängige Impulsbreite normiert und über einen Ausgangsverstärker der Zeilen-Endstufe Schwingquarzes 204 gemäß F i g. 2 dargestellt. Der steuerbare Frequenzteiler 205 gemäß F i g. 2 gibt alle 64 μ$ einen Teilerimpuls ab. In der Fig. 3 ist in der zweiten Kurve von oben der freilaufende Teilerimpuls (ohne Synchronimpuls) dargestellt. Die nächsten vier Kurven 2, 3,4, 5 zeigen den Synchronisationsvorgang im vorauseilenden Fall, während die Kurven 2,3,6, 7 den Synchronisationsvorgang im nacheilenden Fall bezeichnen. Δφ bezeich·'?t dabei die Phasendifferenz Teilerimpuls-Synchronimpuls im vorauseilenden Fall bzw. Synchronimpuls -Teilerimpuls im nacheilenden Fall.The output pulse Ui of the phase shifter chain is normalized in a counting stage 214 to a pulse width dependent on the circuit type of the line output stage and via an output amplifier of the line output stage quartz oscillator 204 according to FIG. 2 shown. The controllable frequency divider 205 according to FIG. 2 emits a divider pulse every 64 μ $. In FIG. 3, the free-running divider pulse (without a sync pulse) is shown in the second curve from the top. The next four curves 2, 3, 4, 5 show the synchronization process in the leading case, while the curves 2, 3, 6, 7 designate the synchronization process in the lagging case. Δφ denotes the phase difference between the divider pulse and the sync pulse in the leading case and the sync pulse and the divider pulse in the lagging case.

F i g. 4 zeigt ein Prinzipschaltbiid der Logikschaltung zum Ansteuern der Vertikalablerik-Endstufe. Ein Speicher 401 mit der Organisation 156 χ 5 bit, welcher ein Teil des programmierbaren Festwertspeichers der digitalen Steuereinheit gemäß Fig. 1 ist, weist acht Eingänge Ao bis Ai für die Adressen eines (in der Figur nicht dargestellten) Zeilenzählers und vier Programmiereingänge h bis U auf. Vier Ausgänge O\ bis O₄ sind einerseits mit einem Verteiler für die Anfangswertbildung (Multiplexer 402) und andererseits mit einem Baustein zur Mittelwertbildung 403 verbunden. Der Multiplexer 402 besteht aus Gattern, die von jeweils zwei RS-FWp-Flops gesteuert werden, wobei die Steuerung adreßabhängig ist.F i g. 4 shows a basic circuit diagram of the logic circuit for controlling the vertical output stage. A memory 401 with the organization 156 χ 5 bit, which is part of the programmable read-only memory of the digital control unit according to FIG. 1, has eight inputs Ao to Ai for the addresses of a line counter (not shown in the figure) and four programming inputs h to U on. Four outputs O \ to O ₄ are connected, on the one hand, to a distributor for the formation of the initial value (multiplexer 402) and, on the other hand, to a module for averaging 403 . The multiplexer 402 consists of gates which are controlled by two RS-FWp flops, the control being address-dependent.

Vom Multiplexer 402 gehen neun Leitungen zu den Eingängen A\ bis A₉ eines 9-bit-Addierers 404, welcher durch eine Reihe von Gattern gebildet ist. Der Addierer 404 weist neun Ausgänge Σ, bis Σ₉ auf, welche einerseits zu den Eingängen A_t bis A₉ eines 9-bit-Differenzzählers 405, z. B. durch 9 Flip-Flops gebildet, und andererseits zu einem 9-bit-Zwischenspeicher 406 (9 L Flip-Flops) mit den Eingängen D, bis D₉ führen. Der 9-bit-Differenzzähler 405 weist außerdem Eingänge für die Taktfrequenz 7(8,86 MHz) und S für die Horizontalfrequenz f_H auf. Der Ausgang des Differenzzählers 405 führt einerseits zur Vertikalablenk-Endstufe 407 und andererseits zum Freigabeeingang FE. Der Zwischenspeicher 406 weist neben den Eingängen D\ bis D₉ Eingänge rfür die Horizontalfrequenz f_H und für einen Rücksetzimpuls R auf.Nine lines go from the multiplexer 402 to the inputs A \ to A _{9 of} a 9-bit adder 404, which is formed by a series of gates. The adder 404 has nine outputs Σ, to Σ ₉ , which on the one hand to the inputs A _t to A _{9 of} a 9-bit differential counter 405, z. B. formed by 9 flip-flops, and on the other hand to a 9-bit buffer 406 (9 L flip-flops) with inputs D to D ₉ lead. The 9-bit difference counter 405 also has inputs for the clock frequency 7 (8.86 MHz) and S for the horizontal frequency f _H. The output of the difference counter 405 leads on the one hand to the vertical deflection output stage 407 and on the other hand to the release input FE. In addition to the inputs D \ to D _{9, the} buffer memory 406 has inputs r for the horizontal frequency f _H and for a reset pulse R.

Vom Speicher 401 führt ein Ausgang O₅ zur Steuerbitaufbereitung 408, weiche aus Gattern besteht. Von der Steuerbitaufbereitung 408 wird ein Zweierkomplement-Bildner 409 angesteuert, dessen drei Ausgänge Σ, bis Σι zum Multiplexer 402 führen. Der Baustein zur Mittelwertbildung 403 enthält einen 3-bit-Komparator 410, der aus Gattern besteht und über zwei ODER-Glieder 411, 412, zwei UND-Glieder 413, 414 und ein NAND-Glied 415 mit einem 3-bit-Addierer 416 (ausAn output O ₅ leads from memory 401 to control bit preparation 408, which consists of gates. A two's complement generator 409 is activated by the control bit preparation 408 , the three outputs Σ to Σι of which lead to the multiplexer 402 . The module for averaging 403 contains a 3-bit comparator 410, which consists of gates and has two OR gates 411, 412, two AND gates 413, 414 and a NAND element 415 with a 3-bit adder 416 ( the end

Gattern gebildet) verknüpft ist. Weiterhin enthält der Mittelwertbildner 403 ein 3-bit-Latch 417 (3 D-Flip-Flops), welcher über ein ODER-Glied 418 die Horizontalfrequenz fit bzw. die Adresse 2° am Eingang Terhält. Das 3-bit-Latch 417 weist die Eingänge D₁ bis Dj und die Ausgänge Q\ bis Qj auf. Der 3-bit-Komparator 410 hat die Eingänge A₁ bis A3 vom 3-bit-Latch 417 und die Eingänge B\ bis Bi vom Speicher 401. Ferner hat der 3-bit-Komparator 410 drei Ausgänge für A = B,A> B und A < B. Der 3-bit-Addierer 416 hat drei Eingänge B\ bis Bj vom Speicher 401 und einen Eingang At vom 3-bit-Komparator 410. Während der 9-bit-Addierer 404, der 9-bit-Differenzzähler 405 und der 9-bit-Zwischenspeicher 406 die obere Bildhälfte der Vertikalablenk-Endstufe 407 ansteuert, wird die untere Bildhälfte vom 9-bit-Addierer 420, dem 9-bit-Differenzzähler 421, dem 9-bit-Zwischenspeicher 422 angesteuert. Vor den 9-bit-Addierer 420 ist eine Datensperre 424 vorgeschaltet, welche von der Steuerbitaufbereitung 408 angesteuert wird.Gates formed) is linked. The averaging unit 403 also contains a 3-bit latch 417 (3 D flip-flops), which receives the horizontal frequency fit or the address 2 ° at the input Ter via an OR element 418. The 3-bit latch 417 has the inputs D ₁ to Dj and the outputs Q \ to Qj . The 3-bit comparator 410 has the inputs A ₁ to A3 from the 3-bit latch 417 and the inputs B \ to Bi from the memory 401. The 3-bit comparator 410 also has three outputs for A = B, A> B and A <B. The 3-bit adder 416 has three inputs B \ to Bj from the memory 401 and one input At from the 3-bit comparator 410. While the 9-bit adder 404, the 9-bit difference counter 405 and the 9-bit buffer 406 controls the upper half of the image of the vertical deflection output stage 407 , the lower half of the image is controlled by the 9-bit adder 420, the 9-bit difference counter 421 and the 9-bit buffer 422 . A data lock 424 is connected upstream of the 9-bit adder 420 and is controlled by the control bit preparation 408.

Die analoge Vertikalablenk-Iindstufe 407 besteht aus einem npn-Transistor 425, dessen Basis über das NAND-Glied 419 angesteuert wird. Ferner liegt der Emitter des Transistors 425 auf Masse. Der Kollektor des Transistors 425 ist über eine Diode 427, eine Drossel 428 und eine Wicklung 429 (auf dem Zeilentrafo) mit den Vertikalablenkspulen 430, 431 verbunden. Das andere Ende der Spule 431 liegt ebenfalls auf Masse. Das der Wicklung 429 zugewandte Ende der Spule 430 ist übe^r einen Integrationskondensator 432 mit Masse verbunden. The analog vertical deflection stage 407 consists of an npn transistor 425, the base of which is controlled via the NAND element 419. Furthermore, the emitter of transistor 425 is connected to ground. The collector of the transistor 425 is connected to the vertical deflection coils 430, 431 via a diode 427, a choke 428 and a winding 429 (on the flyback transformer). The other end of the coil 431 is also grounded. The winding 429 of the facing end of the spool 430 is ^r practice an integrating capacitor 432 connected to ground.

Weiterhin weist die Vertikalablenk-Endstufe 407 einen pnp-Transistor 433 auf, dessen Basissignal vom Ausgang des Zählers 405 abgeleitet wird. Der Emitter des Transistors 433 liegt auf Masse. Ferner ist der Kollektor des Transistors 433 über die Diode 435, die Drossel 436, die Wicklung 437 (auf dem Zeilentransformator) mit den Spulen 430,431 verbunden.Furthermore, the vertical deflection output stage 407 has a pnp transistor 433 , the base signal of which is derived from the output of the counter 405. The emitter of transistor 433 is connected to ground. Furthermore, the collector of the transistor 433 is connected to the coils 430,431 via the diode 435, the choke 436, the winding 437 (on the flyback transformer).

Mit dem Transistor 425 wird die obere Bildhälfte und mit dem Transistor 433 die untere Bildhälfte angesteuert. The upper half of the image is controlled with the transistor 425 and the lower half of the image with the transistor 433.

Die Vertikalablenk-Endstufe 407 arbeitet in Gegentakt-D-Betrieb und wird mit der Hinlaufspannung aus der Zeilen-Endstufe gespeist. Für die Ansteuerung dieser Vertikal-Endstufe werden zwei zeilenfrequente Rechteckimpulse mit ansteigender bzw. abnehmender Impulsbreite benötigt. Das Ansteigen bzw. Abnehmen der Impulsbreite von Zeile zu Zeile innerhalb eines Halbbildes wird von der Logikschaltung gemäß Fig.4 bestimmt.The vertical deflection output stage 407 works in push-pull D mode and is fed with the trace voltage from the line output stage. To control this vertical output stage, two line-frequency square-wave pulses with increasing or decreasing pulse width are required. The increase or decrease in the pulse width from line to line within a field is determined by the logic circuit according to FIG.

Ein zehnstufiger Binärzähler, der aus 10-Flip-Flops aufgebaut ist (in der Figur nicht dargestellt) und als asynchroner oder synchroner Zähler ausgeführt sein kann, wird an seinem Takteingang mit Impulsen der doppelten Zeilenfrequenz angesteuert An den acht höherwertigen Stellen dieses Zählers können 8-bit-Adressen abgegriffen werden, wobei eine Adresse zwei Zeilen eines Halbbildes entspricht Diese 8-bit-Adressen werden auf die Adreßeingänge A₀ bis A₇ des Speichers 401 gelegt Der Speicher kann, wie bereits beschrieben, als PROM, EPROM, EAROM oder als batteriegepuffertes RAM ausgeführt sein.A ten-stage binary counter, which is made up of 10 flip-flops (not shown in the figure) and can be designed as an asynchronous or synchronous counter, is controlled at its clock input with pulses of double the line frequency. bit addresses are picked up, wherein an address corresponding to two lines of a field This 8-bit addresses are set to the address inputs a ₀ to a ₇ of the memory 401. the memory may, as already described, as a PROM, EPROM, EAROM or battery- RAM must be executed.

Zur Erzeugung der obengenannten Rechteckimpulse in einem D/A-Wandler wird pro Zeile bei der erforderlichen Auflösung ein 9-bit-Wort benötigt Zur Einsparung von Speicherplätzen werden nicht die 9-bit-Wörter je Zeile, sondern die Änderung dieser 9-bit-Wörter von Adresse zu Adresse (eine Adresse entspricht zwei Zeilen eines Halbbildes) abgespeichert. Dadurch reduziert sich der Speicherplatzbedarf von 312 χ 9 bit. Diese 5-bit-Wörter werden in der Logikschaltung gemäß Fig.4 zu den für den D/A-Wandler benötigten 9-bit-Wörter aufbereitet. Zur Bildung des Rechteckimpulses mit ansteigender Impulsbreite wird auf das 9-bit-Wort der vorherigen Zeilen ein bestimmter Wert aus dem Speicher addiert, beim Rechteckimpuls mit abnehmender Impulsbreite entsprechend subtrahiert (größere Impulsbreite entspricht höherem Wert des 9-bit-Wortes).To generate the above-mentioned square-wave pulses in a D / A converter, the required Resolution requires a 9-bit word To save memory space, the 9-bit words are not ever used Line, but the change of these 9-bit words from address to address (one address corresponds to two lines of a field). This reduces the memory requirement of 312 χ 9 bits. These In the logic circuit according to FIG. 4, 5-bit words become the 9-bit words required for the D / A converter processed. The 9-bit word is used to form the square pulse with increasing pulse width of the previous lines a certain value from the memory is added, with a square pulse with decreasing Pulse width subtracted accordingly (larger pulse width corresponds to a higher value of the 9-bit word).

Für die Rechteckimpulse mit abnehmender Impulsbreite muß am Bildanfang ein sogenannter Anfangswert gebildet werden, von diesem werden dann die entsprechenden, aus dem Speicher 401 ausgelesenen Werte subtrahiert. Dieser Anfangswert ist ein 9-bit-Wort und ebenfalls in dem Speicher 401 abgespeichert. Das 9-bit-Wort kann in den 5-bit organisierten Speicher nicht direkt abgespeichert werden. Deswegen wird das 9., höchstwertige Bit fest verdrahtet und die vier höherwertigen Bits unter der Adresse 0 und die vier niederwertigen Bits unter der Adresse I abgespeichert. Diese 4-bit-Wörter werden mit der folgend angeführten Schaltung zu dem 9-bit-Anfangswert zusammengesetzt.For the square-wave pulses with a decreasing pulse width, a so-called initial value must be formed at the beginning of the image, from which the corresponding values read out from the memory 401 are then subtracted. This initial value is a 9-bit word and is also stored in the memory 401. The 9-bit word cannot be stored directly in the 5-bit organized memory. This is why the 9th, most significant bit is hard-wired and the four more significant bits are stored under address 0 and the four less significant bits under address I. These 4-bit words are combined with the following circuit to form the 9-bit initial value.

Die Ausgänge O\ bis Oa des Speichers 401 werden während der Adresse 0 über den Multiplexer 402 auf die Eingänge As bis A₈ des 9-bit-Volladdierers 404 geschaltet. Eingang A? des Addierers 404 liegt auf logisch 1. Die übrigen /!-Eingänge des Addierers 404 liegen gleichzeitig auf logisch 0. Die Eingänge B\ bis Bg sind mit den Ausgängen Ci bis Q9 des Zwischenspeichers 406 (ausgeführt als flankengesteuerte D-Flip-Flops) zusammengeschaltet. The outputs O \ to Oa of the memory 401 are switched to the inputs As to A _{8 of} the 9-bit full adder 404 via the multiplexer 402 during address 0. Entrance A? of the adder 404 is at logic 1. The other /! - inputs of the adder 404 are at the same time at logic 0. The inputs B \ to Bg are interconnected with the outputs Ci to Q9 of the buffer 406 (designed as edge-controlled D flip-flops) .

Der Zwischenspeicher 406 wird am Bildanfang mit einem bildfrequenten Impuls auf logisch 0 gesetzt. An den ß-Eingängen des Addierers 404 liegt damit während der Adresse 0 ebenfalls logisch 0. An den Addierausgängen J5 bis JTg erscheint damit das an den Eingängen <4j bis Ag anstehende 4-bit-Wort und am Addierausgang Jq logisch 1. Die übrigen ^-Ausgänge führen logisch 0.The buffer memory 406 is set to logic 0 at the beginning of the image with a frame rate pulse. At the ß-inputs of the adder 404 there is also a logic 0 during the address 0. The 4-bit word at the inputs <4j to Ag appears at the adding outputs J5 to JTg and logic 1 at the adding output Jq. The remaining ^ -Outputs are logically 0.

Die Ausgänge Σ\ bis Σ$ sind mit den Vorwahleingängen A\ bis Ag des neunstufigen binären Synchronzählers 405 verbunden. Außerdem sind die Ausgänge des Addierers 404 mit den Dateneingängen D\ bis D=, des Zwischenspeichers 406 verbunden.The outputs Σ \ to Σ $ are connected to the preselection inputs A \ to Ag of the nine-stage binary synchronous counter 405 . In addition, the outputs of the adder 404 are connected to the data inputs D \ to D = of the intermediate memory 406 .

Etwa 2 μ5, nachdem die Daten an den Vorwahleingängen des Synchronzählers und an den Eingängen des Zwischenspeichers 406 anstehen, liegt am Stelleingang S des Synchronzählers 405 und am Takteingang Γ des Zwischenspeichers 406 ein Impuls an, und die Daten werden in den Zwischenspeicher 406 und den Synchronzähler 405 übernommen. Der Ausgang des Synchronzählers 405 ist mit seinen Freigabeeingang FE verbunden. About 2 μ5, after the data are present at the preset inputs of the synchronous counter and at the inputs of the latch 406 is located at the set input S of the synchronous counter 405 and to the clock input Γ of the latch 406 is a pulse, and the data in the buffer memory 406 and the synchronous counter 405 taken over. The output of the synchronous counter 405 is connected to its release input FE .

Am Takteingang des Zählers 405 liegt die doppelte Farbhilfsträgerfrequenz (8,86 MHz) oder eine andere quarzstabile Frequenz ähnlicher Periodendauer.Double the color subcarrier frequency (8.86 MHz) or another quartz-stable frequency with a similar period is present at the clock input of the counter 405.

Mit dem Impuls am 5-Eingang werden die Daten des Vorwahleingangs übernommen, und der Zähler 405 beginnt nun von diesen Datenwerten an zu zählen. Ein Zähltakt entspricht ca. 100 ns. Hat der Zähler den Stand erreicht daß sein Ausgang logisch 1 ist (entspricht dezimal 511), wird er über seinen Freigabeeingang FE gestoppt. Der Zeitpunkt, an welchem der Zählerstand 511 erreicht wird, ist dadurch direkt abhängig vom Datenwert am Vorwahieingang. With the pulse at the 5 input, the data of the preselection input are accepted, and the counter 405 now begins to count from these data values. One counting cycle corresponds to approx. 100 ns. If the counter has reached the level that its output is logical 1 (corresponds to decimal 511), it is stopped via its release input FE. The point in time at which the counter reading 511 is reached is therefore directly dependent on the data value at the preselection input.

Während des Zählvorganges liegt am Ausgang des Zählers logisch 0, vom Ende des Zählvorgangs bis zum nächsten Impuls (in der darauffolgenden Zeile) am Stell-During the counting process, there is a logic 0 at the counter output, from the end of the counting process to next impulse (in the following line) at the control

eingang 5 logisch 1 an. Es entsteht somit am Ausgang des Zählers 405 ein zeilenfrequenter Rechteckimpuls, dessen Impulsbreite vom Datenwert an den Vorwahleingängen abhängig ist. Dieser Rechteckimpuls dient zur Ansteuerung der Vertikalablenk-Endstufe407.input 5 logical 1. There is thus a line-frequency square pulse at the output of counter 405, whose pulse width depends on the data value at the preselection inputs. This square pulse is used for controlling the vertical deflection output stage 407.

Bei der Adresse 1 werden die vier niederwertigen Bits des Anfangsworts aus dem Speicher 401 ausgelesen. Der Multiplexer 402 hat in der Zwischenzeit die Speicherausgänge O\ bis O₄ auf die Eingänge A\ bis A4 des Addierers 404 gelegt. Die Daten aus Adresse 1 liegen damit an den Addiereingängen. An den Addiereingängen B liegen die fünf höherwertigen Bits des Anfangswerts, welche sich im Zwischenspeicher 406 befinden, stellenrichtig an. Am Ausgang des Addierers 404 steht jetzt der 9-bit-Anfangswert zur Verfugung. Beim Stellimpuls wird dieser Wert wieder in den Synchronzähler 405 und den Zwischenspeicher 406 übernommen. Die Abarbeitung im Synchronzähler 405 geschieht, wie bereits unter der Adresse 0 beschrieben, und bestimmt die Rechteckimpulsbreite für die Zeilen 3 und 4.At address 1, the four low-order bits of the start word are read from memory 401. In the meantime, the multiplexer 402 has applied the memory outputs O \ to O ₄ to the inputs A \ to A4 of the adder 404. The data from address 1 are thus at the adding inputs. Are located at the B Addiereingängen the five high-order bits of the initial value, which are located in the buffer 406, set correctly. The 9-bit initial value is now available at the output of adder 404. When the actuating pulse occurs, this value is transferred back to the synchronous counter 405 and the buffer memory 406. The processing in the synchronous counter 405 takes place as already described under address 0 and determines the rectangular pulse width for lines 3 and 4.

Von der Adresse 2 bis zur Adresse 155 sind die Differenzwerte als 4-bit-Wörter abgespeichert. Das fünfte Bit ist ein Steuerbit. Diese Daten müssen, bevor sie auf die Addierstufen gegeben werden, aufbereitet werden.The difference values from address 2 to address 155 are stored as 4-bit words. The fifth Bit is a control bit. These data must be prepared before they are sent to the adding stages.

Das unter jeder Adresse angespeicherte 4-bit-Wort muß auf die zu der jeweiligen Adresse gehörigen zwei Zeilen verteilt werden. Diese Aufgabe übernimmt die Schaltung zur Mittelwertbildung 403. Der Multiplexer 402 am Ausgang des Speichers 401 schaltet deshalb von Adresse 2 bis Adresse 155 die Speicherausgänge Oi bis Oi auf die Eingänge des Mittelwertbildners 403. Die drei höherwertigen Bits gelangen an die Dateneingänge D₁ bis D) des 3-bit-Zwischenspeichers 417, an die Eingänge ßi bis 0] des (Comparators 410 und an die Eingänge ßi bis S) des 3-bit-Volladdierers 416. Am Ausgang Σ\ bis 2'i des Addierers 416 steht der durch zwei dividierte Datenwert (verschieben um eine Steile nach rechts) zur Verfugung. Handelt es sich bei dem am MitteKvertbildnereingang anstehenden Wert (O\ bis O₄) um eine gerade Zahl, steht am Ausgang direkt der durch zwei dividierte Wert (O₂ bis O₄) zur Verfugung, welcher für diese beiden Zeilen weiter verarbeitet werden kann. Ist O\ bis O₄ dagegen eine ungerade Zahl, entsteht bei der Division ein Rest (niederwertigste Stelle Oi entspricht logisch 1). der berücksichtigt werden muß. Die Entscheidung ob dieser Rest bei der ersten oder zweiten Zeile der jeweiligen Adresse addiert werden soll, wird von dem 3-bit-Komparator 410 getroffen. Er vergleicht den halbierten Wert der vorherigen Adresse (wird im 3-bit-Latch 417 zwischengespeichert) mit dem halbierten Wert der anstehenden Adresse. Ist der Datenwert der erstgenannten Adresse größer oder gleich der zweitgenannten, wird der Rest zur ersten Zeile, andernfalls zur zweiten Zeile addierL Die Addition des Restes erfolgt im 3-bit-Volladdierer416.The 4-bit word stored under each address must be distributed over the two lines belonging to the respective address. This task is carried out by the circuit for averaging 403. The multiplexer 402 at the output of the memory 401 therefore switches the memory outputs Oi to Oi from address 2 to address 155 to the inputs of the averaging unit 403. The three more significant bits go to the data inputs D ₁ to D) of the 3-bit buffer memory 417, to the inputs ßi to 0] of the (comparator 410 and to the inputs ßi to S) of the 3-bit full adder 416. At the output Σ \ to 2'i of the adder 416 is the through two divided data value (shift one slope to the right) is available. If the value at the MitteKvertbildner input (O \ to O ₄ ) is an even number, the value divided by two (O ₂ to O ₄ ) is available at the output, which can be further processed for these two lines. If, on the other hand, O \ to O _{4 is} an odd number, the division results in a remainder (lowest digit Oi corresponds to logic 1). which must be taken into account. The decision as to whether this remainder should be added in the first or second line of the respective address is made by the 3-bit comparator 410. It compares the halved value of the previous address (is temporarily stored in the 3-bit latch 417) with the halved value of the pending address. If the data value of the first address is greater than or equal to the second, the remainder is added to the first line, otherwise to the second line. The remainder is added in the 3-bit full adder 416.

Am Ausgang des Mittelwertbildners 403 stehen damit die Differenzwerte von Zeile zu Zeile zur Verfugung. Zur Erzeugung der Rechteckimpulse mit abnehmender Impulsbreite (obere Bildhälfte, begonnen wird am oberen Bildrand) müssen diese Differenzwerte vom obengenannten Anfangswert subtrahiert, für die Rechteckimpulse mit zunehmender Impulsbreite von 0 an addiert werden. Für die Addition (untere Bildhäifte mit Beginn in Bildmitte) können die Differenzwerte über die Datensperre 424 auf den Eingang des 9-bit-Voliaddierers 420 gegeben und die Rechteckimpulse, wie oben beschrieben, mit dem Synchronzähler421 erzeugt werden.The difference values from line to line are thus available at the output of averaging generator 403. To generate the square-wave pulses with decreasing pulse width (upper half of the picture, start at the top These difference values must be subtracted from the above-mentioned starting value for the square-wave pulses be added with increasing pulse width from 0 on. For the addition (lower half of the figure with the beginning in the middle of the picture) the difference values can be transferred to the input of the 9-bit full adder 420 via the data lock 424 given and the square pulses, as described above, can be generated with the synchronous counter 421.

Für d:e Subtraktion muß zuerst von den Differenzwerten das Zw( -er-Koruplement (Komplementbildung und logisch 1 addieren) gebildet und dann auf die Eingänge des Addierers 404 gegeben werden. Die Erzeugung der Rechteckimpulse im Synchronzähler 405 gcschieht wie oben beschrieben.For d: e subtraction, the Zw (-er-Koruplement (complement formation and add logic 1) and then applied to the inputs of adder 404. The production the square-wave pulses in the synchronous counter 405 happens as described above.

Es ist nun erwünscht, mit der Addition nicht schon am Bildanfang oder erst in Bildmitte, sondern im Laufe der ersten Bildhälfte zu beginnen, und die Subtraktion soll nicht in Bildmitte, sondern erst im Laufe der zweiten Bildhälfte gestoppt werden können (Überlappung). Dies wird mit dem Steuerbit, welches am Ausgang O5 des Speichers 401 bei jeder Adresse zur Verfugung steht, erreicht. Zwischen Mittelwertbildner-Ausgang und Eingang des 9-bit-Addierers 420 ist die Datensperre 424, bestehend aus drei UND-Gliedern mit je zwei Eingängen angeordnet. An je einem Eingang liegen die Differenzwerte, die anderen drei Eingänge sind mit der Steu erbitleitung verbunden. Eine Addition der Differenzwerte in der ersten Bildhälfte kann nur erfolgen, wenn die Steuerbitleitung logisch 1 führt, andernfalls ergibt sich an allen Ausgängen der Datensperre logisch 0 (keine Addition).It is now desirable with the addition not already at the beginning of the picture or in the middle of the picture, but in the course of the the first half of the picture, and the subtraction should not be in the middle of the picture, but only in the course of the second Half of the image can be stopped (overlap). This is done with the control bit, which is at output O5 of the Memory 401 is available at each address is reached. Between averaging output and input of the 9-bit adder 420 is the data lock 424, consisting of three AND gates with two inputs each arranged. The difference values are at one input each, the other three inputs are connected to the tax bit line connected. The difference values in the first half of the image can only be added if the control bit line has a logical 1, otherwise there is a logical 0 at all outputs of the data lock (none Addition).

Der Zweierkomplementbildner 409, dessen Ausgänge zum 9-bit-Addierer 404 für die Subtraktion führen, besitzt einen Steuereingang SE, mit welchem die Ausgänge des Komplementbildners auf logisch 0 gelegt werden können. Dieser Steuereingang ist mit der Steuerbitleitung verbunden. Damit kann in der zweiten Biidhälfte mit Hilfe des Steuerbits die Subtraktion unterbunden werden.The two's complement generator 409, the outputs of which lead to the 9-bit adder 404 for the subtraction, has a control input SE with which the outputs of the complement generator can be set to logic 0. This control input is connected to the control bit line. This means that the subtraction can be prevented in the second half of the image with the aid of the control bit.

In F i g. 5 ist der Vertikalablenkstrom Λ. in Abhängigkeit von der Zeile dargestellt. Für die Kurve 501 entspricht dabei der linke Bildrand der 1. bzw. 313. Zeile und der rechte Bildrand der 312. bzw. 625. Zeile.In Fig. 5 is the vertical deflection current Λ. dependent on represented by the line. For curve 501, the left edge of the image corresponds to the 1st or 313th line and the right edge of the 312nd and 625th line, respectively.

Im zweiten Teil der F i g. 5 sind die Ansteuerimpulse TfUr die npn-Stufe der Vertikalablenkung (erstes Halbbild Zeiie 1 bis 312) und im untersten Tei! der F i g. 5 die Ansteuerimpulse TfUr die pnp-Stufe der Vertikalablenkung (zweites Halbbild Zeile 313 bis Zeile 625) darge-In the second part of FIG. 5 are the control pulses T for the npn stage of the vertical deflection (first field Lines 1 to 312) and in the lowest part! the F i g. 5 the Control pulses T for the pnp stage of the vertical deflection (second field line 313 to line 625)

stellt. Weiterhin ist in der F i g. 5 der Bereich der Überlappung in Bildmitte dargestellt.represents. Furthermore, in FIG. 5 shows the area of the overlap in the center of the picture.

Für eine Endstufe, die nicht im Gegentaktbetrieb arbeitet oder aus anderen Gründen keine Stromüberlappung in Bildmitte benötigt, können die vom Anfangswert zu subtrahierenden Datenwerte schon als Zweierkomplement abgespeichert werden, so daß in diesem Falle die Funktion für Steuerbitaufbereitung 408, für Zweierkomplementbildung 409, für 9-bit-Zwischenspeicher 422, für 9-bit-Differenzzähler 421, für 9-bit-Addierer 420 und für Datensperre 424 entfallen können.For an output stage that does not work in push-pull operation or for other reasons no current overlap needed in the center of the image, the data values to be subtracted from the initial value can already be used as two's complement are stored so that in this case the function for control bit preparation 408, for Formation of two's complement 409, for 9-bit buffer memory 422, for 9-bit difference counter 421, for 9-bit adder 420 and for data lock 424 can be omitted.

Fig. 6 zeigt ein Prinzipschaltbild der Logikstufe zur Ansteuerung der Rasterkorrektur-Endstufe. Ein Vertikal-Synchronimpuls wird über die Vertikal-Impuls-Aufbereitung 601 und das ODER-Glied 602 an den Zeilenzähler 603 gelegt. Der 9-bit-Zeilenzähler 603 besteht z. B. aus 9-Flip-FIops und besitzt einen Rücksetzeingang R und einen Zähleingang A für die Frequenz 2 f_H. Die acht Ausgänge des Zeilenzählers 603 sind mit acht Eingängen A₀ bis A₇ des Speichers 604 verbunden. Der Speicher 604 ist als 156 χ 4-bit-Speicher ausgebildet und kann mit dem Speicher 401 der Fig.4 zum programmierbaren Festwertspeicher 116 gemäß F i g. 1 vereinigt sein.
Weiterhin weist die Logikschaltung zur Ansteuerung6 shows a basic circuit diagram of the logic stage for controlling the raster correction output stage. A vertical sync pulse is applied to the line counter 603 via the vertical pulse processor 601 and the OR gate 602. The 9-bit line counter 603 consists e.g. B. from 9-Flip-FIops and has a reset input R and a counter input A for the frequency 2 f _H. The eight outputs of the line counter 603 are connected to eight inputs A ₀ to A _{7 of} the memory 604. The memory 604 is designed as a 156 × 4-bit memory and can be combined with the memory 401 of FIG. 4 to form the programmable read-only memory 116 according to FIG. 1 be united.
Furthermore, the logic circuit for control

es der Rasterkorrektur-Endstufe in gleicher Weise wie die Logikschaltung zur Ansteuerung der Vertikalablenk-Endstufe (s. F i g. 4) einen Multiplexer 605, ein?n Addierer 606. einen Differenzzähler 607 und einen Zwischen-it the raster correction output stage in the same way as the Logic circuit for controlling the vertical deflection output stage (see FIG. 4) a multiplexer 605, an adder 606. a difference counter 607 and an intermediate

speicher 608 auf. Vom Differenzzähler 607 werden die Impulse zur Rasterkorrektur-Endstufe 609 geleitet. Die Rasterkorrektur-Endstufe 609 besteht aus einem npn-Transistor 610, dessen Basis vom Zähler 607 angesteuert wird und dessen Emitter auf Masse liegt. Der Kollektor des Transistors 610 ist über eine Wicklung 611 und den Kondensator 6i2 mit Masse verbunden; andererseits führt vom Kollektor über die Wicklung 611 der Anschluß zur Horizontalablenk-Endstufe. Das NAND-Glied 613 liefert einen Rücksetz-lnipuls R. memory 608 . The pulses are passed from the difference counter 607 to the raster correction output stage 609 . The raster correction output stage 609 consists of an npn transistor 610, the base of which is controlled by the counter 607 and the emitter of which is connected to ground. The collector of the transistor 610 is connected to ground via a winding 611 and the capacitor 6i2; on the other hand, the connection leads from the collector via the winding 611 to the horizontal deflection output stage. The NAND gate 613 supplies a reset pulse R.

In Fig. 7 ist ein vergrößerter Teilausschnitt der F i g. 6 mit der Darstellung der Anfangswertbildung gezeigt. Im Multiplexer 605 ist die Weichenstellung für die Zeile 1 gertrirhelt und die Weichenstellung für alle übrigen Zeilen ausgezogen dargestellt. Die Weichenstellung wird dabei vom Weichensteller 701 veranlaßt. Weiterhin ist in F i g. 7 die Addierstufe 606, der 9-bit-Zwischenspticher 608 sowie ein Teil des Differenzzählers 607 zu erkennen.FIG. 7 shows an enlarged partial section of FIG. 6 with the representation of the initial value formation. In the multiplexer 605 , the switch position for line 1 is gertrirhelt and the switch position for all other lines is shown in solid lines. The switch setting is initiated by the switch setter 701 . Furthermore, in FIG. 7 the adder 606, the 9-bit intermediate memory 608 and part of the difference counter 607 can be seen.

Die in der Fig. 6 dargestellte Schaltung dient zur Beseitigung der Ost/West-Rasterverzerrung, die einen konkav-parabelförmigen Verlauf, meist mit Fehlermaximum in der horizontalen Bildmittenlinie, hat. Dazu müssen die Längen der einzelnen Zeilen in Abhängigkeit von ihrer momentalen vertikalen Auslenkung variabel sein. Die dargestellte Schaltung steuert eine Diodenmodulator-Endstufe für D-Betrieb an, deren Stromfluß von der Impulbreite des Ansteuersignals bestimmt wird.The circuit shown in Fig. 6 is used to eliminate the east / west raster distortion that one concave-parabolic course, mostly with maximum error in the horizontal center line of the image. To do this you have to the lengths of the individual lines are variable depending on their current vertical deflection be. The circuit shown controls a diode modulator output stage for D operation, the current flow of which is from the pulse width of the control signal is determined.

Der binäre Zeilenimpulsza^ler 603, der z. B. aus 3-Flip-Flops aufgebaut ist, bildet Speicheradressen für die einzelnen Zeilen. Im Speicher 604 wird dann unter jeder Adresse ein für die zugehörige Zeile typischer Binärwert abgelegt, der ihre Länge bestimmt. Diese Zeilenlängeninformation gelangen nun Zeile für Zeile an die Dateneingänge des Synchronzählers 607, dem außerdem eine Taktfrequenz, die sehr viel größer als die Zcs'icnfrcqucnz ist, zugeführt wird. Arn ZcHcnaniang beginnt der Zähler 603 von dem eingegebenen Datenwert an aufwärts zu zählen bis zu einer durch Verdrahtung festgelegten Zahl. Während er zählt, hat sei· usgang den Zustand 0, sonst 1. Die binären Daiv ~;te des Speichers 604 werden also in Impulsbreiten umgesetzt, mit denen die Endstufe angesteuert werden kann.The binary line pulse counter 603, which z. B. is constructed from 3 flip-flops, forms memory addresses for the individual lines. A typical binary value for the associated line, which determines its length, is then stored in memory 604 under each address. This line length information now reaches the data inputs of the synchronous counter 607 line by line, which is also supplied with a clock frequency which is much greater than the Zcs'icnfrcqucnz. At ZcHcnaniang, the counter 603 begins to count up from the entered data value up to a number determined by wiring. While he is one, has had · usgang state 0, otherwise 1. The binary Daiv ~ te of the memory 604 are thus converted into pulse widths with which the output stage can be controlled.

Es hat sich nun herausgestellt, daß eine Adressierung von je vier Zeilen (d. h. jede zweite Zeile eines Halbbildes) eine ausreichende Korrekturauflösung ergibt. Der Speicher braucht also nur 156 statt 312 Adressen zu haben. Um eine einheitliche Speicherorganisation zu erhalten, werden, wie vorstehend beschrieben, auch für die Vertikalablenkung nur 156 Adressen gebildet. Die fehlenden Zwischenwerte für die nichtprogrammierten Zeilen werden dann mit Hilfe der bei F i g. 4 beschriebenen Interpolationslofik (Mittelwertbildner 403) gewonnen. It has now been found that addressing four lines each (ie every second line of a field) results in sufficient correction resolution. The memory therefore only needs 156 instead of 312 addresses. In order to obtain a uniform memory organization, as described above, only 156 addresses are also formed for the vertical deflection. The missing intermediate values for the non-programmed lines are then determined with the aid of the FIG. 4 described interpolation logic (averaging 403) obtained.

Adreßzähler 603 und Speicher 604 können somit für die Rasterkorrektur und die Vertikalablenkung identisch sein.Address counter 603 and memory 604 can thus be identical for raster correction and vertical deflection.

Die volle Zeilenlänge ist in einer 9-bit-Information festgelegt. Da nur ein verhältnismäßig kleiner Anteil für Rasterkorrektur-Modulation und Bildbreiteneinstellung variabel sein muß und der Rest konstant bleibt, ist es zweckmäßig, den Konstantwert zu Beginn einer vertikalen Ablenkperiode einmalig zu speichern und in den folgenden Adressen nur die Differenz zur vorherigen Adresse festzulegen.The full line length is in 9-bit information set. Since only a relatively small amount is used for raster correction modulation and image width adjustment must be variable and the rest remains constant, it is advisable to use the constant value at the beginning of a vertical To save the deflection period once and only the difference to the previous one in the following addresses To set the address.

Dieser konstante Anfangswert ist mit einem 8-bit-Ausdruck definiert, dessen höherwertige vier Bits in Adresse 0 und der Rest in Adresse 1 deponiert sind.This constant initial value is defined with an 8-bit expression, the more significant four bits of which are in Address 0 and the rest are deposited in address 1.

Unter den folgenden Adressen ist jeweils nur die Differenz zwischen der aktuellen und der vorhergegangenen Adresse eingespeichert.
Zur Erzeugung des Anfangswertes werden bei Adresse 0 die Datenausgänge O\ bis O* (höhe: .verti,|) über tine Weiche des Multiplexers 605 auf die -4-Eingänge 5 bis 8 des Addierers 606 gelegt. Da an den ^-Eingängen des Addierers 606 keine Information vorliegt, stellt sich an den ^-Ausgängen 5 bis 8 das Wort O\ bis O₄ derOnly the difference between the current and the previous address is stored under the following addresses.
To generate the initial value, the data outputs O \ to O * (height: .verti, |) at address 0 are applied to the -4 inputs 5 to 8 of the adder 606 via a switch of the multiplexer 605 . Since there is no information at the ^ inputs of the adder 606 , the word O \ to O ₄ of the ^ outputs 5 to 8 appears

in Adresse 0 ein. Alle Ausgänge des Addierers 606 sind sowohl mit den Dateneingängen des Synchronzählers 607 als auch mit den O-Eingängen des Zwischenspeichers 608 verbunden. Die Ausgänge des Zwischenspeichers 608 übernehmen die Eingangsinformationen mit einem Taktimpuls, der jeweils zu Zeilenbeginn auftritt.in address 0. All outputs of adder 606 are connected both to the data inputs of synchronous counter 607 and to the O inputs of buffer 608 . The outputs of the buffer store 608 accept the input information with a clock pulse that occurs at the beginning of each line.

Die Ausgänge des Zwischenspeichers 608 sind auf die ß-Eingänge der Addierstufe 606 zugeführt (A + B = I). The outputs of the buffer 608 are fed to the β inputs of the adder 606 (A + B = I).

Um eine Verdoppelung des Anfangswertes über den Kreislauf Addierer 606 -Zwischenspeicher 608 -Addierer 606 zu vermeiden, wird der Taktimpuls des Zwischenspeichers 608 für die Zeile 2 unterdrückt und die Weiche des Multiplexers 605 vor Beginn der Zeile 2 (immer noch Adresse 0) umgeschaltet. Die vier höherwertigen Bits stehen jetzt an den vier »niederwertigen« Addiereingängen A\ bis An. Das heißt. Zeile I wird gebildet von den vier höherwertigen Bits der Adresse 0 und die Zeile 2 aus der Summe der vier höherwertigen Bits an den Addiereingängen A\ bis A* und ß, bis Bs, weil vorher der Taktimpuls für die Zeile 1 die Addierausgänge 1% bis If, über den Zwischenspeicher 608 an die ß-Eingänge 5 bis 8 des Addierers 606 gelegt hatte.In order to avoid doubling the initial value via the circuit adder 606- buffer 608- adder 606 , the clock pulse of buffer 608 for line 2 is suppressed and the switch of multiplexer 605 is switched before the beginning of line 2 (still address 0). The four more significant bits are now at the four "less significant" adding inputs A \ to An. This means. Line I is formed from the four more significant bits of address 0 and line 2 from the sum of the four more significant bits at the adding inputs A \ to A * and ß, to Bs, because the clock pulse for line 1 was the adding outputs 1% to If, had applied to the ß-inputs 5 to 8 of the adder 606 via the buffer memory 608 .

Für die Adresse 1 werden die Addiereingänge A* bis At auf 0 gelegt und die Eingänge Ba bis Bg auf O\ bis O* der Adresse 0. An A\ bis A4 stehen die vier niederwertigen Bits des Anfangswertes an, so daß die Summe ausFor address 1, the adding inputs A * to At are set to 0 and inputs Ba to Bg to O \ to O * of address 0. The four lower-order bits of the initial value are present at A \ to A4, so that the sum of

(O₁ bis O₄)AdM + (Oi bis O₄)_Adr 0, (O ₁ to O ₄ ) AdM + (Oi to O ₄ ) _A dr 0,

welches dem Anfangswert entspricht, zum Differenzzähler gelangt. Eine Verdoppelung der vier niederwertigen Bits über den Kreislauf wird durch Unterdrücken des Taktimpulses in Zeile 4 vermieden.which corresponds to the initial value is sent to the difference counter. A doubling of the four inferior ones Bits over the circuit is avoided by suppressing the clock pulse in line 4.

Die folgenden Adressen liefern an die /4-Eingänge nur noch die Differenzen zu ihren Voradressen, deren Inhalt über den Zwischenspeicher 608 gleichzeitig an den ß-Eingängen des Addierers 606 stehen. Somit giltThe following addresses only supply the / 4 inputs with the differences to their previous addresses, the contents of which are simultaneously available via the buffer 608 at the β inputs of the adder 606 . Hence

I_n, = D_n, + I,„-,,m = 2,3,4,... 155, I _n , = D _n , + I, "- ,, m = 2,3,4, ... 155,

wobei der Inhalt D_m immer für 2 Nachbarneilen im Halbbild steht.where the content D _m always stands for 2 neighboring lines in the field.

Bei den Extremwerten der Fehleramplitude (normalerweise nur einer in Bildmitte) ändern die Korrekturwerte ihre Vorzeichen. Der Speicher enthält für die Subtrahierphasen bereits das Zweierkomplement des Korrekturwertes.The correction values change at the extreme values of the error amplitude (usually only one in the center of the image) their signs. The memory already contains the two's complement des for the subtraction phases Correction value.

Bei der Addition des Zweierkomplements müssen die freien Stellen des 9-bit-Wortes, von dem pro Adresse nur der variable Teil geliefert wird, mit 1 aufgefüllt werden. Deshalb hat die Information am Speicherausgang Oa während der Subtrahierphase den Wert 1 (sonst 0) und wird von der Weiche des Multiplexers 605 (außer während der Anfangswertbildung) auf die Addiereingänge As bis A₉ gelegt.When adding the two's complement, the free positions of the 9-bit word, of which only the variable part is supplied per address, must be filled with 1. Therefore, the information at the memory output Oa has the value 1 (otherwise 0) during the subtraction phase and is applied to the adding inputs As to A ₉ by the switch of the multiplexer 605 (except during the formation of the initial value).

Am Ende jeder Vertikalablenkperiode werden die D-Flip-Flops des Zwischenspeichers 60S zurückgesetzt.
Der 9-bit-Differenzzähler 607 zählt wie in der An-At the end of each vertical deflection period, the D flip-flops of the latch 60S are reset.
The 9-bit difference counter 607 counts as in the

steuerschaltung fur die Vertikalablenkung von dem an seinen Dateneingängen stehenden Wert mit einem Takt von 8,86 MHz bis 511 und wird dann angehalten. Mit Beginn jeder Zeilenperiode übernimmt er neue Daten vom Addierer 606. Sein Ausgang liegt während des Zählens auf 0 und sonst bis zum Ende der Zeilenperiode auf 1.control circuit for the vertical deflection of the its data inputs with a clock rate of 8.86 MHz to 511 and is then stopped. With At the beginning of each line period it accepts new data from adder 606. Its output is during counting to 0 and otherwise to 1 until the end of the line period.

Es ensteht somit eine Impulsreihe mit von den K.orrekturdaten abhängigen variablen Tastverhältnissen zur Steuerung des Stromfljsses in der analog arbeitenden Endstufe.This creates a series of impulses with the correction data dependent variable duty cycle to control the current flow in the analog working Power amplifier.

In F i g. 8 ist die Funktion der Ost/West-Korrektur für die Zeilenperiode Γ dargestellt Oben und unten wird mit kleinem Datenwert gezählt, während für die Mitte der Datenwert groß ist.In Fig. 8 is the function of east / west correction for the line period Γ shown above and below is counted with a small data value, while for the middle the data value is large.

In F i g. 9 ist ein Prinzipschaltbild für die automatische Abgleichung der analogen Signalstufen eines Farbfernsehers mit digitaler Steuereinheit dargestellt Die Bildröhre 901 wird mit einem Sensorsystem 902 abgetastet, welches an einen Abgleichrechner 903 angeschlossen ist. Der Abgleichrechner 903 ist mit einem Bildmustergenerator 904 verbunden, der seinerseits mit de.i analogen Signalstufen 905 verbunden ist Andererseits ist der Abgleich^rechner 903 über eine Datenübertragungsleitung 906 mit einer Schaltung 907 in der digitalen Steuereinheit verbunden, die zum Abgleich der Analogstufen dient. Im Abgleich teil 907 ist der programmierbart Festwertspeicher 908 zu erkennen, welcher über D-Flip-Flops 909, 910, 911 mit als Stellglieder wirkenden sogenannten 2 R-Ä-Widerstandsnetzwerken verbunden ist. weiche die binären Datenwerte in Stromgrößen umsetzen. Diese werden dann über den Operationsverstärker 912. dem ein Widerstand 913 parallel geschaltet ist. den analogen Signalstufen 905 als Abgleichspannung zugeführt. Die analogen Signalstufen 905 werden von den HF- bzw. ZF-Stufen 914 angesteuert.In Fig. 9 shows a basic circuit diagram for the automatic adjustment of the analog signal levels of a color television with a digital control unit. The matching calculator 903 is connected to a pattern generator 904, which in turn is connected to de.i analogue signal stages 905 other hand, the balance is ^r connected Fechner 903 via a data transmission line 906 to a circuit 907 in the digital control unit, which serves for adjustment of the analog stages. In the adjustment part 907, the programmable read-only memory 908 can be seen, which is connected via D flip-flops 909, 910, 911 with so-called 2 R-A resistor networks acting as actuators. soft convert the binary data values into current values. These are then switched via the operational amplifier 912 to which a resistor 913 is connected in parallel. fed to the analog signal stages 905 as adjustment voltage. The analog signal stages 905 are controlled by the HF or IF stages 914.

Ferner ist in der F i g. 9 ein Adreßzähler und Taktgeber 916 zu erkennen, welcher für die Einschalt- oder Rücklaufphase benötigt wird.Furthermore, in FIG. 9 an address counter and clock 916 to recognize which one is required for the switch-on or the ramp-down phase.

Das Abgleichteil 907 wird mit einer Referenzspannung aus einer Gleichspannungsquelle versorgt.The adjustment part 907 is with a reference voltage supplied from a DC voltage source.

Das Sensorsystem 902 erfaßt während des Abgleichs an Hand einer vom Bildmustergenerator 904 auf dem Bildschirm 901 dargestellten Vorlage oder durch Messung elektrischer Größen in der Schaltung die Istwerte und übermittelt sie dem Abgleichrechner 903. Diese Istwerte werden durch den Rechner 903 und eine interne Steuereinheit solange verändert, bis sie ihre Sollwerte erreicht haben. Diese werden dann im RAM des Abgleichspeichers zwischengespeichert und später in den Festwertspeicher 908 übertragen.The sensor system 902 detects during the comparison on the basis of one of the image pattern generator 904 on the Screen 901 shown template or by measuring electrical quantities in the circuit the actual values and transmits them to the comparison computer 903. These actual values are processed by the computer 903 and an internal Control unit changed until they have reached their setpoints. These are then stored in the RAM of the synchronization memory buffered and later transferred to read-only memory 908.

Die Vergleichsgrößen können dabei im Abgleichrechner 903 gespeichert oder durch die Position von Sensoren vor dem Bildschirm gegeben sein.The comparison variables can be stored in the comparison computer 903 or by the position of Sensors in front of the screen.

5555

Abgleich des WeißwertesAdjustment of the white value

Wenn beim Betrachter eines Farbfernseh-Bildes der Eindruck Weiß entstehen soll, müssen die Intensitäten der drei Grundfarben Rot, Grün und Blau in einem ganz bestimmten Verhältnis (0.3 R + 0.59 G + 0.11 B) zueinander stehen. Dies wird über die Verstärkung der drei Farbendstufen, welche die Bildröhrenelektroden ansteuern, eingestellt. Diese bekannten Sollwerte werden im Abgleichrechner 903 fest abgespeichert und mit dem vom .Sensorsystem 902 gelieferten Istwerten verglichen.If the viewer of a color television picture is to give the impression of being white, the intensities must the three primary colors red, green and blue in a very specific ratio (0.3 R + 0.59 G + 0.11 B) to each other stand. This is done by amplifying the three color output stages that control the picture tube electrodes, set. These known setpoints are permanently stored in the comparison computer 903 and with the The actual values supplied by the sensor system 902 are compared.

Der Rechner 903 ändert nun über die externe Dateniibertragungsleitung 906 und den Abgleichteil 907 die Verstärkung der Farbstufen solange, bis die Soll-Ist-Differenz zu 0 geworden istThe computer 903 now changes via the external data transmission line 906 and the adjustment part 907 the amplification of the color levels until the target / actual difference has become 0

Das Sensorsystem 902 ist vor dem Bildschirm angeordnet und kann z. B. aus drei Fotodioden bestehen, von denen jede über eine Filteranordnung jeweils nur das Licht einer der drei Farbarten empfängtThe sensor system 902 is arranged in front of the screen and can e.g. B. consist of three photodiodes, of each of which receives only the light of one of the three types of color via a filter arrangement

Die Endwerte werden als Binärwerte zunächst im flüchtigen Speicher (RAM) des Rechne-, s 903 festgehalten und nach Beendigung des Abgleichs in den Festwertspeicher 908 übertragen, welcher im Fernseheinsatz an Stelle des Abgleichrechners die Betriebsdaten liefertThe end values are initially stored as binary values in the volatile memory (RAM) of the computing unit 903 and after completion of the comparison in the read-only memory 908, which is in television use supplies the operating data instead of the calibration computer

Die Daten steuern die an Stelle der heutigen Potentiometer eingeführten digitalen Stellglieder und müssen bei eingeschaltetem Gerät ständig zur Verfügung stehen. The data control the digital actuators that have been introduced in place of today's potentiometers and must are always available when the device is switched on.

So kann z. B. jedesmaJ beim Einschalten des Gerätes eine Zählerschaltung die betreffenden Adressen des Festwertspeichers 908 aufrufen und somit dessen InhaltSo z. B. every time the device is switched on a counter circuit call up the relevant addresses of the read-only memory 908 and thus its content

oder Ladungsspeicher, sogenannte CCD) zuführen, an deren Ausgang sie während der gesamten Einschaltdauer anstehen.or charge storage devices, so-called CCD), at the output of which they are fed during the entire switch-on period queue.

Weiterhin besteht die Möglichkeit, das Abfragen der Adressen periodisch während der nicht sichtbaren Rücklaufphasen des Elektronenstrahls zu wiederholen.It is also possible to query the addresses periodically during the invisible To repeat the retrace phases of the electron beam.

Als Stellglieder werden gemäß F i g. 9 die sogenannten 2 R-R- oder R 2"-Widerstandsnetzwerke verwendet, welche die binären Datenwerte in Stromgrößen umsetzen. According to FIG. 9 uses the so-called 2 RR or R 2 " resistor networks, which convert the binary data values into current values.

In gleicher Weise können weitere Positionen der analogen Signalstufen, wie z. B. Graubalance. Strahlstrombegrenzung und Bildröhrenarbeitspunkt, abgeglichen werden. Unabhängig von der Wortbreite des Speichers 908 können die Daten beim Auslesen durch Multiplexer beliebig vielen Zwischenspeichern zugeführt werden.In the same way, other positions of the analog signal levels, such as. B. Gray balance. Jet current limitation and picture tube operating point. Independent of the word length of the memory 908, the data can be fed to any number of buffers when being read out by multiplexers.

Der Abgleich von Positionen die erfahrungsgemäß im Laufe der Gerätelebensdauer nachgestellt werden müssen, kann so erfolgen, daß die Potentiometer beibehalten werden, aber mittels eines motorgetriebenen Abgleichwerkzeugs, dessen Antrieb vom Sensor über den Abgleichrechner gesteuert wird, justiert werden.The comparison of positions which experience has shown must be readjusted in the course of the device's service life, can be done in such a way that the potentiometers are retained, but using a motorized calibration tool, whose drive is controlled by the sensor via the calibration computer.

Der Speicher 908 ist zweckmäßig so ausgelegt, daß er sowohl für die digitalen Impulsstufen als auch die analogen Signalstufen die erforderlichen Speicherplätze aufweist. Beispielsweise für 10 Abgleichpositionen der analogen Signalstufen mit insgesamt 64 bit wird der Speicher von 156 χ 8 bit auf 164 χ 8 bit Vergrößert.The memory 908 is expediently designed so that it the required memory locations for both the digital pulse levels and the analog signal levels having. For example, for 10 adjustment positions of the analog signal levels with a total of 64 bits, the Memory increased from 156 χ 8 bit to 164 χ 8 bit.

Abgleich der Ost/West-Rasterkorrektur und der Vertikalablenkung.Adjustment of the east / west raster correction and the vertical deflection.

Eine Ost/West-Rasterkorrekturschaltüng hat die Aufgabe, die aufgrund der Bildröhrengeometrie kissen· förmig nach innen gewölbten vertikalen Rasterlinien zi begradigen. Dazu müssen die Zeilenablenkströme zui Bildmitte hin vergrößert werden.An east / west raster correction circuit has the Task, due to the picture tube geometry, the vertical grid lines zi straighten. For this purpose, the line deflection currents must be increased towards the center of the image.

Der Ablenkwinkel ist proportional dem Ablenkstrorr und wird durch die Größe einer im Festwertspeichel 908 unter der betreffenden Adresse abgelegten Binärzahl bestimmtThe deflection angle is proportional to the deflection current and is determined by the size of a in the read-only memory 908 is determined by the binary number stored at the relevant address

Im automatischen Abgleich wird vom Bildmusterge nerator 904 eine vertikale helle Linie auf dem Bild schirm 901 erzeugt. Ihr Abstand von der Bildschirmmit te ist ein Maß für die Zeilenlänge. Als Sensorsystem 9Oi dient z. B. eine Fotodiode, die mittels eines Motors aiii einer Schiene am (z. B. linken) Bildrand mit einer festge legten Geschwindigkeit von oben nach unten bewepiIn the automatic comparison, the image sample quantity Generator 904 generates a vertical light line on screen 901. Your distance from the screen with te is a measure of the line length. As a sensor system 9Oi z. B. a photodiode that aiii by means of a motor a rail on the (e.g. left) edge of the picture at a fixed speed from top to bottom

1δ1δ

werden kann. Da nur jeder zweiten Zeile eines Halbbildes, d. h. jeder vierten eines Vollbildes, Adresse und Daten zugeordnet werden, muß die Geschwindigkeit des bewegten Sensorsystems 902 so sein, daß es sich bei jedem Bilddurchlauf des Elektronenstrahls noch in der zu adressierenden Zeilengruppe befindet. Alternativ zu der bewegten Fotodiode könnte auch ein Sensorsystem 902 aus einer Leiste mit einer den 156 Adressen entsprechenden Anzahl Dioden angebracht werden. Die Richtungs- und Ansprechempfindlichkeit der als Sensor dienenden Fotodioden kann mit optischen Mitteln, wie z. B. Linsen und Blenden verbessert werden.can be. Since only every second line of a field, d. H. every fourth of a frame, address and data must be assigned, the speed of the moved sensor system 902 so that it is still in the stanza to be addressed is located. As an alternative to the moving photodiode, a sensor system could also be used 902 from a strip with a number of diodes corresponding to the 156 addresses. The directional and sensitivity of the photodiodes serving as a sensor can be achieved by optical means, such as e.g. B. Lenses and diaphragms are improved.

Der Abgleichrechner 903 erhöht mit Beginn der Justierung den Datenwert für die erste Zeile (wobei diese sich entsprechend verbreitert) solange, bis das oben angeführte Bildmuster den Sensorort erreicht und somit eine Information an den Rechner 903 auslöst. Die erste Zeile hat nun die gewünschte Länge und ihr Datenwert wird aufgrund der Sensormeldung nicht mehr erhöht, sondern als 8-bit-Anfangswert unter den Adressen 0 und i im RAM des Rechners S03 zwischengespeichert Der Vorgang wiederholt sich nun für jede vierte Zeile, wobei nur die Dater.änderung gegenüber der vorangegangenen Adresse festgehalten werden, d. h., für die Zeilen werden die Differenzen JD_n = D,.— D„-i gespeichert, wobei Do definitionsgemäß dem Anfangswert entspricht und /7 = 4,8,12... sein kann.At the beginning of the adjustment, the comparison computer 903 increases the data value for the first line (this widening accordingly) until the above-mentioned image pattern reaches the sensor location and thus triggers information to the computer 903. The first line now has the desired length and its data value is no longer increased due to the sensor message, but is cached as an 8-bit initial value under addresses 0 and i in the RAM of the computer S03. The process is now repeated for every fourth line, with only the data change compared to the previous address are recorded, that is, the differences JD _n = D, .— D “-i are stored for the lines, where Do by definition corresponds to the initial value and / 7 = 4,8,12 ... can be.

Der maximale Korrekturwert fällt normalerweise mit der horizontalen Mittellinie des Bildschirmes zusammen. Die danach folgenden D-Werte sind also negativ und werden im Abgleichrechner als Zweier-Komplement abgespeichert, so daß sich bei der späteren Verarbeitung in den Addierstufen des digitalen Steuersystems eine Subtraktion ergibt.The maximum correction value usually coincides with the horizontal center line of the screen. The D-values that follow are therefore negative and are shown as a two's complement in the comparison calculator stored so that later processing in the adding stages of the digital control system a subtraction results.

Die Adressierung des Zwischenspeichers und die Ablenkung des Elektronenstrahls der Bildröhre 901 v/erden vom Bildmustergenerator 904 synchronisiert. Der Zwischenspeicherinhalt wird nach beendigtem Geräteabgleich in den Festwertspeicher 908 der digitalen Steuereinheit übertragen, welcher die Betriebsarten für den Farbfernsehempfänger liefertThe addressing of the buffer and the deflection of the electron beam of the picture tube 901 v / ground synchronized by the pattern generator 904. The contents of the buffer will be saved after the device adjustment has been completed transferred to the read-only memory 908 of the digital control unit, which the operating modes for supplies the color television receiver

Dieses Verfahren hat den Vorteil, daß es unabhängig von den Charakteristika der Stellglieder oder Bildröhren und Ablenksysteme eine exakte Korrektor liefert.This method has the advantage that it is independent of the characteristics of the actuators or picture tubes and deflection systems an exact corrector provides.

In ähnlicher Weise erfolgt der Abgleich der Vertikalstufen. The vertical levels are compared in a similar way.

Um zunächst überhaupt ein Bildmuster zu erzeugen, ist es zweckmäßig, ein empirisches Programm im Festwertspeicher des Abgleichrechners 903 zu haben. Das oben beschriebene Verfahren. Anwendung einer Fotodiode, welche z. B. mit einem Schrittmotor stufenweise von oben nach unten vor dem Bildschirm bewegt wird, oder die Benutzung der erwähnten Diodenleiste, schreibt dann die exakten Daten in das RAM des Abgleichrechners 903. Auch hier wird als erstes ein Anfangswert gebildet. Für je vier weitere Zeilen wird dann auch nur die Differenz zur vorher gegangenen Adresse ermittelt und abgespeichert.In order to initially generate an image pattern at all, it is advisable to use an empirical program in the read-only memory of the adjustment computer 903 to have. The procedure described above. Application of a photodiode, which z. B. is moved step by step from top to bottom in front of the screen with a stepper motor, or the use of the mentioned diode strip, then writes the exact data into the RAM of the calibration computer 903. Here, too, an initial value is formed first. For every four more lines then only the difference to the previous address is determined and saved.

In der oberen Bildhälfte nehmen Datenwerte bis zur Bildmitte hin ab, d. h. die AD sind negativ. Zwischen Bildmitte und unterem Bildrand sind sie positiv. Durch ein zusätzliches Steuerbit, welches in jedem Datenwert enthalten ist, wird in der digitalen Steuereinheit der Bildmittenstrom (Überlappung) in der Endstufenschaltung bestimmt.In the upper half of the image, data values decrease towards the center of the image, ie the AD are negative. They are positive between the center of the picture and the lower edge of the picture. The image center current (overlap) in the output stage circuit is determined in the digital control unit by means of an additional control bit, which is contained in each data value.

Die erfindungsgemäße digitale Steuereinheit besteht beispielsweise aus einer schnellen Logikschaltung bis ca. 9 MHz (z. B. I²L), einer langsamen Logikschaltung (z. B.The digital control unit according to the invention consists, for example, of a fast logic circuit up to approx. 9 MHz (e.g. I ² L), a slow logic circuit (e.g.

MOS-Technologie) und dem programmierbaren Festwertspeicher mit 156 χ 8 bit. Der beschriebene vollautomatische Abgleich kann μθ^ε5ΐεηεπ geschehen.MOS technology) and the programmable read-only memory with 156 χ 8 bit. The fully automatic adjustment described can take place μθ ^ ε5ΐεηεπ.

Hierzu 7 Biatt ZeichnungenIn addition 7 Biatt drawings

Claims

Claim:

Digital control unit (106) in a color television receiver for controlling the east / west raster correction (107), the horizontal deflection (108) and the vertical deflection (109) output stage, with the following features: