DE2835076A1

DE2835076A1 - Thyristor with several semiconductor zones - has three zones one forming Schottky diode with its electrode, and middle zone forming gate

Info

Publication number: DE2835076A1
Application number: DE19782835076
Authority: DE
Inventors: Ulrich Dr Ing Ablassmeier
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-08-10
Filing date: 1978-08-10
Publication date: 1980-03-13
Also published as: JPS5526699A

Abstract

The zones are of different conduction types, and the outer zones have electrodes connected to a voltage source. A current flows between the outer electrodes, depending on a control signal applied through a control electrode to one of the inner zones. Three semiconductor zones (1-3) are provided. The first zone (1) outer electrode (4) forms with it a Schottky diode. The end electrode (K) on the third zone (3) forms with it a resistive contact, and the control terminal (G) is connected to a gate (6) provided on top of a thin insulating layer (5) covering the second zone (2).

Description

ThyristorThyristor

Die Erfindung bezieht sich auf einen Thyristor nach dem Oberbegriff des Patentanspruchs 1.The invention relates to a thyristor according to the preamble of claim 1.

Ein solcher Thyristor ist beispielsweise in dem Buch von R. Müller '§Bauelemente der Halbleiter-Elektronik", Springer-Verlag, Berlin 1973, auf den Seiten 158 bis 166 beschrieben.Such a thyristor is for example in the book by R. Müller '§Bauelemente der Semiconductor-Elektronik ", Springer-Verlag, Berlin 1973, on the Pages 158 to 166 described.

Bei den bekannten Thyristoren dieser Art steht die Steuerelektrode mit einem der beiden weiteren Halbleitergebiete unmittelbar in Kontakt. Dabei ergibt sich ein solch niedriger Eingangswiderstand an der Steuerelektrode, daß über diese Steuerströme von 10 mA oder mehr zugeführt werden müssen, um eine Zündung des Thyristors zu erreichen.In the known thyristors of this type, the control electrode is in direct contact with one of the two further semiconductor regions. This results in such a low input resistance at the control electrode that over this Control currents of 10 mA or more must be supplied to trigger the thyristor to reach.

Der Erfindung liegt die Aufgabe zugrunde, Thyristoren der eingangs genannten Art so zu verbessern, daß sie auf einer möglichst kleinen Halbleiterfläche realisiert und mit möglichst niedrigen Steuerleistungen gezündet werden können. Dies wird gemäß der Erfindung durch die im kennzeichenden Teil des Patentanspruchs 1 angeführten Maßnahmen erreicht.The invention is based on the object of the initially to improve said type so that it is on the smallest possible semiconductor area realized and ignited with the lowest possible tax payments can be. This is according to the invention by the in the characterizing part of Claim 1 cited measures achieved.

Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß sich ein einfach aufgebautes, in einfacher Weise integrierbares Bauelement ergibt, das mit besonders niedrigen Steuerleistungen gezündet wird und auf einer sehr kleinen Halbleiterfläche plaziert werden kann.The advantage that can be achieved with the invention lies in particular in that the result is a simply constructed component that can be easily integrated, that is ignited with particularly low tax rates and on a very small one Semiconductor area can be placed.

Aus der Zeitschrift "Electronic Design" vom 15.2.78, (Band 4), Seiten 32 ff ist eine Fünf-Schichten-Triac-Struktur bekannt, die aus zwei in eine Halbleiterschicht integrierten DMOS-Transistoren mit einem gemeinsamen Draingebiet aufgebaut ist. Die diffundierten Kanalzonen beider Transistoren sind mit Gateoxidbereichen abgedeckt, über denen ein gemeinsames Kontrollgate plaziert ist.From the magazine "Electronic Design" of February 15, 78, (Volume 4), pages 32 ff a five-layer triac structure is known, which consists of two in one semiconductor layer integrated DMOS transistors is constructed with a common drain area. The diffused channel zones of both transistors are covered with gate oxide areas, over which a common control gate is placed.

Während das gemeinsame Draingebiet keinen äußeren Anschluß aufweist, sind das Sourcegebiet und die diffundierte Kanalzone des einen Transistors jeweils mit einem Kathodenanschluß, das Sourcegebiet und die diffundierte Kanalzone des anderen Thyristors jeweils mit einem Anodenanschluß versehen. Bei einer Ansteuerung des Triac über das isoliert angeordnete gemeinsame Kontrollgate ist nur eine Steuerleistung von wenigen pW erforderlich.While the common drainage area has no external connection, are the source region and the diffused channel zone of one transistor, respectively with a cathode connection, the source region and the diffused channel region of the other thyristors each provided with an anode connection. With an activation of the triac via the isolated common control gate is only a control output of a few pW required.

Es handelt sich jedoch bei dieser Struktur um ein mit einer komplizierten Ansteuerung versehenes, aus mehreren Bauelementen funktionell integriertes Gebilde, das mit einem Thyristor nach der Erfindung nicht vergleichbar ist.However, this structure is one with a complicated one Control provided, functionally integrated structure from several components, which is not comparable with a thyristor according to the invention.

Die Erfindung wird nachfolgend anhand der Zeichnung näher erläutert. Dabei zeigt: Fig. 1 die schematische Darstellung eines n-Kanal-Thyristors nach der Erfindung, Fig. 2 ein erstes Ausführungsbeispiel eines Thyristors nach Fig. ,, und Fig. 3 ein zweites Ausführungsbeispiel eines Thyristors nach Fig. 1.The invention is explained in more detail below with reference to the drawing. It shows: 1 shows the schematic representation of an n-channel thyristor according to the invention, Fig. 2 shows a first embodiment of a thyristor FIGS. 1 and 3 show a second exemplary embodiment of a thyristor according to FIG. 1.

In Fig. 1 ist eine Halbleiterstruktur mit drei Halbleitergebieten 1 bis 3 dargestellt, die jeweils aus n-, p- und + n+-dotiertem Halbleitermaterial, z.B. Silizium, bestehen.In Fig. 1 is a semiconductor structure with three semiconductor regions 1 to 3, each made of n-, p- and + n + -doped semiconductor material, e.g. silicon.

Das Gebiet 1 ist mit einer endseitigen Elektrode 4 versehen, die mit ihm eine Schottky-Diode bildet. Solche Dioden sind beispielsweise in dem Buch von R. Müller Bauelemente der Halbleiter-Elektronik, Springer-Verlag, Berlin 1973, auf den Seiten 36 bis 41 beschrieben. Als Material für die Elektrode 4 wird zweckm~aBigerweise Aluminium verwendet, das mit einem Zusatz von 1,5 Gewichtsprozent Silizium versehen ist. Die Elektrode 4, die die Anode des Transistors darstellt, ist mit einem Anschluß A verbunden. Das Halbleitergebiet 3 ist mit einer zweiten endseitigen Elektrode, d.h. der Kathode, versehen, die mit diesem einen ohmschen Kontakt bildet und mit einem Anschluß K verbunden ist. Das p-dotierte Gebiet 2 ist mit einer dünnen Isolierschicht 5, z.B. aus SiO2, bedeckt, auf der ein aus einer elektrisch leitenden Beschichtung gebildetes und mit einem Steueranschluß G verbundenes Gate 6 angeordnet ist. Das Gate 6 kann entweder aus Metall, z.B. Al, bestehen oder aus hochdotiertem polykristallinen Silizium.The area 1 is provided with an end electrode 4, which with forms a Schottky diode for him. Such diodes are for example in the book by R. Müller components of semiconductor electronics, Springer-Verlag, Berlin 1973, on described on pages 36 to 41. The material for the electrode 4 is expediently Aluminum is used, which is provided with an addition of 1.5 percent by weight silicon is. The electrode 4, which is the anode of the transistor, has a connection A connected. The semiconductor region 3 is provided with a second end electrode, i.e. the cathode, which forms an ohmic contact with it and with a terminal K is connected. The p-doped region 2 is covered with a thin insulating layer 5, e.g. made of SiO2, on which one made of an electrically conductive coating formed and connected to a control terminal G gate 6 is arranged. That Gate 6 can either consist of metal, e.g. Al, or of highly doped polycrystalline Silicon.

An die Anschlüsse A und K ist ein Stromkreis 7 geschaltet, der eine Spannungsquelle 8 und einen Lastwiderstand 9 enthält. Dabei ist der positive Pol der Spannungsquelle 8 mit der Anode A verbunden. Ein an die Anschlüsse K und G angeschlossener Steuerstromkreis 10 weist eine Steuerspan- nungsquelle 11 und einen Umschalter 12aauf. Wenn die von 11 erzeugte, positive, oberhalb des Wertes der Einsatzspannung liegende Steuerspannung über den Umschalter 12a in seiner nicht gezeichneten Schaltstellung an den Anschluß G gelegt wird, entsteht in dem Gebiet 2 eine Raumladungszone 12, innerhalb welcher sich an der Grenzfläche zur Isolierschicht 5 eine Inversionsrandschicht 13 bildet. Nach dem Aufbau dieser einen n-leitenden Kanal zwischen den Gebieten 1 und 3 darstellenden Inversionsrandschicht zündet der. Thyristor und der zwischen den Anschlüssen A und K fließende Strom schließt den Stromkreis 7. Beim Abschalten der Steuerspannung vom Anschluß G bleibt dieser Strom bestehen. Erst wenn der Strom einen relativ kleinen Haltewert unterschreitet, wird der Thyristor wieder blockiert und der Stromkreis 7 unterbrochen. Die vorstehend beschriebene Zündung des Thyristors erfolgt dabei nach dem Prinzip der Anreicherung (enhancement) der Randzone des Gebietes 2 mit negativen beweglichen Ladungsträgern.A circuit 7 is connected to the connections A and K, the one Voltage source 8 and a load resistor 9 contains. Here is the positive pole the voltage source 8 is connected to the anode A. One connected to terminals K and G. Control circuit 10 has a control voltage voltage source 11 and a Changeover switch 12a. If the generated by 11, positive, above the value of the threshold voltage lying control voltage across the switch 12a in its switching position, not shown is applied to terminal G, a space charge zone 12 is created in area 2, within which, at the interface with the insulating layer 5, there is an inversion edge layer 13 forms. After building this an n-type channel between the areas 1 and 3, the inversion edge layer ignites. Thyristor and the between Current flowing to terminals A and K closes circuit 7. When switched off the control voltage from connection G, this current remains. Only when the electricity falls below a relatively small holding value, the thyristor is blocked again and the circuit 7 is interrupted. The ignition of the thyristor described above takes place according to the principle of enhancement of the edge zone of the area 2 with negative mobile charge carriers.

Falls die Isolierschicht 5 im Bereich ihrer Grenzfläche gegenüber dem Gebiet 2 positive Grenzflächenladungen aufweist, entstehen die Raumladungszone 12 und die Inversionsrandschicht 13 in der gezeichneten Stellung des Umschalters 12a, in der der Anschluß G auf dem Potential von K liegt. Führt man zunächst unter Umpolung der gezeichneten Spannungsquelle 11 eine negative Steuerspannung über den in die nicht gezeichnete Schaltstellung gebrachten Umschalter 12a der Steuerelektrode G zu, so wird die Wirkung der Grenzflächenladungen aufgehoben und der Aufbau der Raumladungszone 12 und der Inversionsrandschicht 13 verhindert, so daß der Thyristor nicht zünden kann. Erst wenn der Schalter 12a ungesonaltet wird und die Steuerspannung von G abschaltet, tritt die Zündung ein. Hierbei kann man von einer Zündung nach dem Prinzip der Ladungsträgerverarmung (depletion) sprechen, bei dem die Ladungsträgerdichte einer ohne angelegte Steuerspannung bestehenden Inversionsrandschicht 13 durch das Anschalten der Steuerspannung stark verringert wird.If the insulating layer 5 is opposite in the area of its interface the area 2 has positive interface charges, the space charge zone is formed 12 and the inversion edge layer 13 in the illustrated position of the switch 12a, in which the connection G is at the potential of K. One leads first under Polarity reversal of the drawn voltage source 11 a negative control voltage across the brought into the switching position not shown changeover switch 12a of the control electrode G to, the effect of the interfacial charges is canceled and the build-up of the Space charge zone 12 and the inversion edge layer 13 prevented, so that the thyristor cannot ignite. Only when the switch 12a is unswitched and the control voltage switches off from G, steps the ignition on. Here you can use a Ignition according to the principle of charge carrier depletion, in which the charge carrier density of an inversion edge layer without applied control voltage 13 is greatly reduced by switching on the control voltage.

In Fig. 2 ist eine bevorzugte Ausführungsform eines Thyristors nach Fig. 1 dargestellt. Zur Herstellung derselben wird in einer n-dotierten Halbleiterschicht 14 das p-dotierte Gebiet 15 und innerhalb dieses Gebietes das n+-dotierte Gebiet 16 erzeugt, was in jeweils getrennten Dotierungsschritten geschieht, insbesondere mittels zweier aufeinanderfolgender Diffusionsvorgänge. Dabei ist das Gebiet 16 an allen nicht zugleich die Oberfläche der Halbleiterschicht 14 darstellenden Teilen seiner Begrenzungsfläche von dem Gebiet 15 umgeben. Eine die Halbleiterschicht 14 bedeckende Isolierschicht 17 wird oberhalb des Gebietes 15 mit einer Öffnung versehen, die dann mit einer dünnen, die Gateisolierung darstellenden Isolierschicht 18 wieder abgedeckt wird. Sodann werden weitere Öffnungen 19 und 20 in der Isolierschicht 17 vorgesehen, die oberhalb des Gebietes 16 und oberhalb der Schicht 14 aber außerhalb des Gebietes 15 liegen. In der Öffnung 19 wird eine metallische Schicht 21, z.B. aus AlSi (Aluminium mit einem Zusatz von 1,5 Gewichtsprozenten Silizium) aufgebracht, die mit der Schicht 14 einen Schottky-Ubergang bildet. Mittels fotolithografischer Schritte werden anschließend leitende Belegungen 22 bis 24 erzeugt, von denen die Belegungen 22 einen ohmschen Kontakt mit der Schicht 21 bildet und mit A verbunden ist, die Belegung 24 mit der Schicht 16 einen ohmschen Kontakt bildet und mit K verbunden ist und die Belegung 23 ein durch die Gateisolation 18 von dem Halbleitergebiet 15 getrenntes Gate darstellt und an G angeschlossen wird.In Fig. 2 is a preferred embodiment of a thyristor according to Fig. 1 shown. To produce the same, an n-doped semiconductor layer is used 14 the p-doped region 15 and within this region the n + -doped region 16 generated, which happens in each case in separate doping steps, in particular by means of two successive diffusion processes. The area is 16 on all parts that do not represent the surface of the semiconductor layer 14 at the same time its boundary surface is surrounded by the area 15. One the semiconductor layer 14 covering insulating layer 17 is provided with an opening above area 15, then again with a thin insulating layer 18 representing the gate insulation is covered. Then further openings 19 and 20 are made in the insulating layer 17 provided, the above the area 16 and above the layer 14 but outside of area 15. In the opening 19 a metallic layer 21, e.g. made of AlSi (aluminum with an addition of 1.5 percent by weight silicon) applied, which forms a Schottky junction with layer 14. Using photolithographic Steps are then produced conductive coatings 22 to 24, of which the Allocations 22 forms an ohmic contact with the layer 21 and connected to A. is, the occupancy 24 forms an ohmic contact with the layer 16 and with K. is connected and the occupancy 23 a through the gate insulation 18 from the semiconductor region 15th represents a separate gate and is connected to G.

Somit entsprechen die Halbleiterschicht 14 und die Gebiete 15 und 16 jeweils den Gebieten 1, 2 und 3 von Fig. 1. Als mögliche Dotierungswerte kommen für die Schicht 14 und die Gebiete 15 und 16 jeweils Störstellenkonzentrationen von 1015cm~3, 1016cm~3 und 1017C ~3 in Betracht.Thus, the semiconductor layer 14 and the regions 15 and 15 correspond 16 to areas 1, 2 and 3 of FIG. 1. Possible doping values impurity concentrations for the layer 14 and the regions 15 and 16, respectively from 1015cm ~ 3, 1016cm ~ 3 and 1017C ~ 3 into consideration.

Falls eine Isolation des Thyristors nach Fig. 2 gegenüber anderen auf demselben chip angeordneten Bauelementen erforderlich ist, kann so vorgegangen werden, daß die Halbleiterschicht 14 als eine n-leitende Epitaxialschicht ausgebildet wird, die auf einem p-leitenden Halbleitersubstrat 25 aufgewachsen ist. Dazu kommt dann noch eine ebenfalls p-dotierte randseitige Zone 26, die sich von der Oberfläche der Halbleiterschicht 14 bis zur Grenzfläche gegenüber dem Substrat 25 erstreckt. Andererseits kann der Thyristor auch mittels einer an sich bekannten randseitigen Oxidisolation funktionell von anderen Bauelementen getrennt werden.If the thyristor according to FIG. 2 is isolated from others components arranged on the same chip is required, this can be done be that the semiconductor layer 14 is formed as an n-type epitaxial layer which is grown on a p-type semiconductor substrate 25. In addition then another p-doped edge zone 26, which extends from the surface of the semiconductor layer 14 extends to the interface with respect to the substrate 25. On the other hand, the thyristor can also by means of an edge-side known per se Oxide insulation can be functionally separated from other components.

Fig. 3 zeigt eine andere Ausführungsform des Thyristors nach Fig. 1, bei der von einer n-dotierten Halbleiterschicht 27 ausgegangen wird, in der ein p-dotiertes Gebiet 28 vorgesehen ist. Innerhalb dieses Gebietes 28 wird dann wieder ein n-dotiertes Gebiet 29 erzeugt. Das Gebiet 29 ist an allen Teilen seiner Grenzfläche, die nicht zugleich Teile der Oberfläche der Halbleiterschicht 27 darstellen, von dem Gebiet 28 umgeben. Die Gebiete 28 und 29 werden mittels getrennter Dotierungsschritte erzeugt, insbesondere durch Diffusionsvorgänge. Als mögliche Dotierungswerte für die Halbleiterschicht 27 und die Gebiete 28 und 29 kommen jeweils St6rstellenkonzentrationen von 1014cm 3, 1015cm 3 und 1016cm 3 in Betracht.Fig. 3 shows another embodiment of the thyristor according to Fig. 1, in which an n-doped semiconductor layer 27 is assumed in which a p-doped region 28 is provided. Within this area 28 is then again an n-doped region 29 is produced. The area 29 is at all parts of its interface, which do not at the same time represent parts of the surface of the semiconductor layer 27, from the area 28 surrounded. The regions 28 and 29 are made by means of separate doping steps generated, in particular by diffusion processes. As possible doping values for the semiconductor layer 27 and the regions 28 and 29 each have junction concentrations of 1014cm 3, 1015cm 3 and 1016cm 3 are possible.

In einer die Halbleiterschicht 27 abdeckenden Isolierschicht 30 wird oberhalb des Gebietes 28 eine Öffnung vorgesehen, die durch eine dünne Isolierschicht wieder geschlossen wird. Letztere stellt dann eine Gateisolation 31 dar. Weitere Öffnungen 32, 33 werden oberhalbLd#s Gebietes 29 und über einem außerhalb des Gebietes 28 liegenden Teilbereich der Halbleiterschicht 27 vorgesehen. In der Öffnung 32 wird eine metallische Schicht 34, z.B. aus AlSi aufgebracht, die mit dem Gebiet 29 einen Schottky-Ubergang bildet. Leitende Belegungen 35 bis 37 werden dann in den Öffnungen 32 und 33 und oberhalb der Gateisolation 31 plaziert und jeweils mit den Anschlüssen A, G und K verbunden.In an insulating layer 30 covering the semiconductor layer 27 Above the area 28 an opening is provided through a thin insulating layer is closed again. The latter then represents a gate insulation 31. Further Openings 32, 33 are made above Ld # s area 29 and above one outside of the area 28 lying partial region of the semiconductor layer 27 is provided. In opening 32 a metallic layer 34, e.g. of AlSi, is applied, which is connected to the area 29 forms a Schottky junction. Leading assignments 35 to 37 are then in the openings 32 and 33 and placed above the gate insulation 31 and each with connected to ports A, G and K.

Es ist zweckmäßig, einen die Belegung 37 kontaktierenden Teilbereich der Halbleiterschicht 27 als eine n+-dotierte Anschlußzone 38 auszubilden, deren Störstellenkonzentration z.B. 1017C 3beträgt. Weiterhin kann der unterhalb der gestrichelten Linie 39 liegende Teil der Schicht 27 n+-dotiert sein, um den Bahnwiderstand des Thyristors zu verkleinern. Eine gute pn-Isolation wird wieder durch die Teile 25 und 26 erreicht, die bereits anhand der Fig. 2 beschrieben worden sind.It is expedient to have a partial area contacting the occupancy 37 of the semiconductor layer 27 to be formed as an n + -doped connection zone 38, the The impurity concentration is e.g. 1017C 3. Furthermore, the one below the dashed Line 39 lying part of the layer 27 be n + -doped in order to reduce the sheet resistance of the Shrink thyristor. Good pn insulation is again provided by parts 25 and 26, which have already been described with reference to FIG.

g Patentansprüche 3 Figureng claims 3 figures

Claims

Claims 1 Thyristor with a number of semiconductor fields of different conductivity types, with the ones at the ends of this row Semiconductor regions with electrodes at the ends connected to a voltage source are provided and in which depending on a control variable that is within the semiconductor region lying in series can be supplied via a control connection Current flow between the end electrodes is produced, which means that it is noted that three semiconductor regions (1, 2, 3) are provided, that the end electrode (4) of the first semiconductor region (1) with this one Schottky diode forms that the end-side electrode (K) of the third semiconductor region (3) forms an ohmic contact with this and that the control connection (G) with a gate (6) is connected, which over a the second semiconductor region (2) covering, thin insulating layer (5) is arranged.

2. Thyristor according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the first region (1) is formed from a semiconductor layer (14), in which the second (15) and third area (16) are inserted that the third area (16) on all parts of its boundary surface that are not at the same time the surface represent the semiconductor layer (14), is surrounded by the second region (15), and that the parts of the boundary surface of the second area (t5) which are not at the same time form the surface of the semiconductor layer (14) or a boundary opposite the third region (16) represent a pn junction to which the first region (1) forming semiconductor layer (14).

3. Thyristor according to claim 1, d a d u r c h g e k e n n z e i c h n e t that the third semiconductor region (3) is formed from a semiconductor layer (27) is, in which the first (29) and second area (28) are inserted, that the first area (29) on all parts of its boundary surface that are not at the same time the surface represent the semiconductor layer (27), is surrounded by the second region (28) and that the parts of the boundary surface of the second area (28) that are not at the same time form the surface of the semiconductor layer (27) or a boundary opposite the first region (29) represent a pn junction to which the third region (3) forming semiconductor layer (27).

4. Thyristor according to claim 3, d a d u r c h g e k e n n z e i c h n e t, that the part of the semiconductor layer carrying the one end electrode (x) (27) is designed as a heavily doped connection region (38).

5. Thyristor according to one of claims 3 or 4, d a d u r c h g e I do not note that the essentially outside and below the first (29) and second region (28) lying part of the semiconductor layer (27) up to one more heavily doped boundary surface (39) running approximately parallel to its surface is than the rest of them.

6. Thyristor according to one of claims 2 to 5, d a d u r c h g e k It is noted that the semiconductor layer (14,27) is an epitaxial layer is formed on a semiconductor substrate doped opposite to it (25) is applied.

7. Thyristor according to claim 6, d a d u r c h g ek e n n z e i c h n e t that it has the same conductivity type as the substrate (25), facing each other from the surface of the semiconductor layer (14, 27) to its interface the substrate (25) extending, edge-side semiconductor zone (26) is surrounded.

8. Thyristor according to one of the preceding claims, d a d u r c h e k e n n n z e i c h n e t that the control connection (G) with a switchable Control voltage source (1: i #) is connected to the one the second semiconductor region (2,15,28) inverting control voltage is generated.

9. Thyristor according to one of claims 1 to 7, d a d u r c h g e k It is noted that the control connection (G) is connected to a control voltage source that can be switched on (11) is connected, which generates a control voltage, which one under the influence from in the thin insulating layer (5,18,31) at the interface with the second semiconductor region (2,15,28) existing interfacial charges in the second semiconductor region (2,15,28) built-up inversion edge layer (13) eliminated.