DE2827628A1 - Locally decoding clock control system - uses logic decoding element near switching device on chip for digital processors - Google Patents

Locally decoding clock control system - uses logic decoding element near switching device on chip for digital processors

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DE2827628A1
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Abstract

A distributive time control system is used in a digital processor system. There is at least one switching element driven by a command signal and a machine cycle clock signal has a locally decoding clock control on a semiconductor chip with a number of devices which it drives. It is designed to reduce the space on the chip occupied by clock signal distribution paths and push-pull drivers previously required to maintain correct logic levels. A time control device generates two or more clock signals which are combined into the desired machine cycle signal by a decoder placed near the switching element to be driven and contg. logic gates.

Description

BESCH8EIBUNG DESCRIPTION

Die Erfindung betrifft ein Distributiv-Zeitsteuersystem in einem System mit wenigstens einem Schaltungselement, das durch ein Befehlssignal und ein Maschinenzyklus-Zeitsteuersignal gesteuert wird'sowie ein lokal dekodiertes Zeitsteuersystem auf einem Halbleiterplättchen mit einer Mahrzahl von Vorrichtungen, die durch Befehlssignal'e und Saschinenzyklus-Signale gesteuert werden. Ferner betrifft die Erfindung ein lokal dekodiertes Zeitsteuersystem in einem Datenverarbeitungssystem auf einem einzelnen Halbleiterplättchen, wobei das System eine mehrzahl von Schaltungsvorrichtungen aufweist, die von Befehlssignalen und Maschinenzyklus-Signalen gesteuert werden. Allgemein befaßt sich die Erfindung mit der Erzeugung von zeitlich genau abgestimmten Taktsignalen, insbesondere der Erzeugung von zeitlich abgestimmten Takteignalen durch Verwendung eines lokal dekodierten Distributiv-Zeitsteuersystems. Unter dem Begriff Zeitsteuersystem" wird ein zeitliches Ablaufsteuersystem verstanden.The invention relates to a distributive time control system in a system having at least one circuit element triggered by a command signal and a machine cycle timing signal as well as a locally decoded timing system on a semiconductor die with a plurality of devices that are activated by command signals and machine cycle signals being controlled. The invention also relates to a locally decoded time control system in a data processing system on a single die, wherein the system comprises a plurality of circuit devices controlled by command signals and machine cycle signals can be controlled. Generally, the invention is concerned with the generation of precisely timed clock signals, especially the Generation of timed clock signals by using a locally decoded one Distributive time control system. The term time control system is used to describe a time-based Understand the flow control system.

Zeitlich genau abgestimmte Taktsignale werden für den Betrieb von Logikschaltungen, wie sie gewöhnlich in Rechnern angetroffen werden, weitgehend verwendet. Es sind viele Schaltungen bekannt, bei denen derartige Taktsignale mit gewünschten Frequenzen und gewünschter Genauigkeit erzeugt werden. Diese Taktimpulse werden dazu verwendet, die zeitlich abgestimmte Arbeitsweise der verschiedenen Logikblöcke in dem Rechner zu steuern, beispielsweise Zähler, Register, Speichereinheiten und dergleichen. Die Hauptanforderung an die Taktimpulse, die in solchen Logikschaltungen verwendet werden, besteht darin, daß sie in der richtigen Bezishung zueinander stehen müssen, in der gewünschten Phasenbeziehung, daß sie die richtige Amplitude und die richtige Form für einwandfreien Logikbetrieb der verschiedenen davon gesteuerten Schaltungen und Vorrichtungen aufweisen. In jüngster Zeit hat sich gezeigt, daß es erwünscht ist, die Schaltungen zur Erzeugung der Taktsignale in die integrierte Schaltungseinheit einzubeziehen, in der die gesteuerten Schaltungen gebildet sind.Exactly timed clock signals are used for the operation of Logic circuits, as they are usually found in computers, largely used. There are many circuits known in which such clock signals with desired frequencies and desired accuracy can be generated. These clock pulses are used for the timed operation of the various logic blocks to control in the computer, for example counters, registers, storage units and like that. The main requirement for the clock pulses in such logic circuits used is that they must be in the right relation to each other, in the desired phase relationship that they have the correct amplitude and the correct Form for proper logic operation of the various circuits it controls and have devices. Recently it has been shown to be desirable is, the circuits for generating the clock signals in the integrated circuit unit in which the controlled circuits are formed.

Typischerweise enthält eine als Plättchen bzw. Chip ausgebildete integrierte Schaltung zahlreiche Schaltungen, die von den Zeitsteuersignalen gesteuert werden. Ein externes Taktsignal wird von einem Taktgenerator auf dem Plättchen empfangen. Dieser Taktgenerator erzeugt dann zwei oder mehr Signale, die dann in einen Dekodar eingespeist werden, der neben dem Taktgenerator auf dem Plättchen liegt. Dieser Dekoder erzeugt dann die Maschinenzyklus-Signale, die zur Steuerung der Elemente auf dem Plättchen verwendet werden. Die Ausgangssignale des Dekoders werden über eine Sammelleitung um das Plättchen auf einzelnen Sammelleitungen herumgeführt, um für die Steuerung der Schaltungsanordnung Verwendung zu finden. Dadurch wird kostbarer Raum auf dem Plättchen beansprucht, weil eine so große Anzahl von Sammelleitungen erforcerlich ist, und auch wegen der Verwendung von Gegentakttreibern an den Sammelleitungen zur Gewährleistung, daß das Signal auf dem richtigen Logikpegel bleibt.Typically contains an integrated one designed as a plate or chip Circuit numerous circuits that are controlled by the timing signals. An external clock signal is received by a clock generator on the wafer. This clock generator then generates two or more signals, which are then fed into a decoder be fed in, which is located next to the clock generator on the plate. This The decoder then generates the machine cycle signals that are used to control the elements can be used on the platelet. The output signals of the decoder are via a collecting line led around the plate on individual collecting lines, to be used for controlling the circuit arrangement. This will takes up precious space on the plate because of such a large number of manifolds is necessary, and also because of the use of push-pull drivers on the buses to ensure that the signal remains at the correct logic level.

Aufgabe der Erfindung ist es, ein Zeitsteuersystem zu schaffen, durch das die oben beschriebenen mängel behoben werden.The object of the invention is to provide a timing system by that the deficiencies described above will be remedied.

Diese Aufgabe wird durch ein Distributiv-Zeitsteuersystem der eingangs beschriebenen Art gelöst, das gemäß der Erfindung gekennzeichnet ist durch eine Zeitsteuereinrichtung zur Erzeugung von wenigstens zwei Zeitsteuersignalen, wenigstens eine Dekodiereinrichtung, die in der Nähe des Schaltungselementes angeordnet ist, zum Kombinieren der Zeitsteuersignale zu einem gewünschten maschinenzyklus -Signal für die Steuerung des Schaltungselementes, und eine Sammelleitungseinrichtung zum Führen der Zeitsteuersignale von der Zeitsteuereinrichtung zu der Dekodiereinrichtung.This task is carried out by a distributive time control system from the introduction described type solved, which is characterized according to the invention by a Time control device for generating at least two time control signals, at least a decoder which is arranged in the vicinity of the circuit element, for combining the timing signals into a desired machine cycle -Signal for controlling the circuit element, and a manifold device for Passing the timing signals from the timing device to the decoder.

Durch die Erfindung wird also ein lokal dekodiertes Distributiv-Zeitsteuersystem zur Verwendung auf einem Halbleiterplättchen geschaffen, das zahlreiche Vorrichtungen aufweist, die von Befehlssignalsn und Saschinenzyklus-Zeitsteuerintervallen gesteuert werden. Ein Taktgeber und ein T-Zähler erzeugen wenigstens zwei Zeitsteuersignale. Unter dem Begriff Zeitstsueraignal wird ein Steuersignal zur Steuerung der zeitlich abgestimmten Arbeitsweise verstanden. Diese Zeitsteuersignale werden dann um das Plättchen herum über eine Sammelleitung einer Mehrzahl von Dekodierschaltungen zugeführt. Diese Dekodierschaltungen liegen in der Nähe der zu steuernden Vorrichtung. Die Dekodierschaltung kombiniert die empfangenen Zeitsteuersignale zu einem gewünschten Maschinenzyklus-Zeitfiteusrintervall für die Steuerung des Schaltungselements. Auf diese Weise wird von den Zeitsteuer-Sammelleitungen wesentlich weniger Raum auf dem Plättchen eingenommen.The invention thus provides a locally decoded distributive time control system for use on a semiconductor die having numerous devices controlled by command signals and machine cycle timing intervals will. A clock and a T-counter generate at least two timing signals. The term Zeitstsueraignal is a control signal for controlling the time understood the coordinated working method. These timing signals are then used around the Platelets are fed around via a bus to a plurality of decoder circuits. These decoding circuits are located in the vicinity of the device to be controlled. the Decoding circuit combines the received timing signals into a desired one Machine cycle time filtering interval for the control of the circuit element. on this way, the timing busses take up much less space taken the platelet.

Weitere merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren.Further features and expediencies of the invention emerge from the description of exemplary embodiments with reference to the figures.

Von den Figuren zeigen: Fig. 1 ein Teil-Blockschaltbild einer bevorzugten Ausführungsform der Erfindung; Fig 2 eine schematische Darstellung eines Dual-in-line-Halbleitergehäuses für das Mikroprozessorplättchen mit Angabe der Eingangs- und Ausgangssignal-Verbindungen; Fig. 3 ein Taktdiagramm, das die Taktsignale, Zeitsteuersignale und aschinenstatus-Zeitfenster für den Sikroprozessor zeigt; Fig. 4 ein schematisches Schaltbild des Taktgenerators; Fig. 5 ein schematisches Schaltbild des Zeitsteuersignal-Generators; Fig. 6 ein schematisches Schaltbild einer bevorzugten Ausführungsform einer bistabilen Einrastschaltung, die in dem Takt- und T-Zähler verwendet wird; Fig. 7 ein detailliertes Logikschaltbild des Nur-Lesespeichars (Rom); Fig. 8 ein detailliertes Logikschaltbild eines Stapels; Fig. 9 ein Blockschaltbild zur Darstellung der Verbindung des Speicher-Adressenregisters, Zeilendekoders und Spaltendekoders mit der Adressensammelleitung; Fig. 10 ein detailliertes Logikschaltbild der Stapel-Inkrementiereinrichtung; Fig. 11-13 ein detailliertes Logikschaltbild der Stapelsteuerung; Fig. 14 ein 8lockschaltbild des RAW (Speicher mit willkürlichem Zugriff)-Speicherfeldes; Fig. 15 ein -Logikschaltbild des RA-Adressenregifiters; Fig. 16 ein detailliertes Logikschaltbild einer Abtast- und Rastschaltung, die in dem RAm-Adressenregister Verwendung findet.; Fig. 17 eine Nicht-ODER-Reihenanordnung, die im Zeilendekoder des RAM Verwendung findet; Fig. 18 ein detailliertes Logikschaltbild der RAm- und Lese/ Schreibschaltung; Fig. 19a und 19b die Lese/Schreibschaltung und Seitenwahl-Steuerschaltung für den RAm; Fig. 20 ein detailliertes Schaltbild einer bevorzugten RAS-Speicherzelle; Fig. 21 ein detailliertes Logikfichaltbild eines T-Registers, Statusregistere und eines A-Registers einer Arithmetik-und Logikeinheit; Fig. 22 den Logik- und Arithmetikteil der Arithmetik- und Logikeinheit; Fig. 23 ein detailliertes Logikschaltbild der Ausgangsschaltung von der Arithmetik- und Logikeinheit zu der Datensammelleitung; Fig. 24 und 25 ein detailliertes Logikschaltbild eines Teiles der Steuerschaltung der Arithmetik- und Logikeinheit; Fig. 26 ein detailliertes Logikschaltbild der übrigen Steuerschaltung der Arithmetik- und Logikeinheit; Fig. 27 ein detailliertes Schaltbild eines Schaltkreises, in dem eine Zeitfensterende-Vorhersageeinrichtung verwendet wird; Fig. 28 ein detailliertes Logikschaltbild eines Kondikionsdekoder-ROm (CROm)-Bereiches; Fig. 29 ein detailliertes Logikschaltbild der Ein/Ausgabeschaltung, die dem Datenhilfsspeicher und der Datensammelleitung zugeordnet ist; Fig. 30 ein detailliertes Logikschaltbild der Sammelleitung Steuerschaltung; Fig. 31 ein detailliertes Logikschaltbild einer Schaltungsan ordnung, die einem der Test-Hilfsspeicher zugeordnet ist; Fig. 32 ein detailliertes Logikschaltbild eines Teiles der Sammelleitung-Steuerschaltung; Fig. 33 ein detailliertes Logikschaltbild eines Teiles der Sammelleitung-Steuerschaltung, bei dem die Zeitende-Vorhersageeinrichtung Anwendung findet; Fig. 34 ein detailliertes Logkschaltbild einer Schaltungsanordnung, die einem der Test-Hilfaspeicher zugeordnet ist; Fig. 35 ein detailliertes Logikschaltbild einer Schaltungsanordnung, die anspricht auf die Signale STEP, READY und IRIS; Fig. 36 ein Blockschaltbild, aus dem hervorgeht, wie Teile der aufgespaltenen Steuerung der programmierbaren Logik-Reihenlnordnung (PLA) zusammengesetzt sind; Fig. 37 bis 43 detaillierte Logikschaltbilder der aufgespaltenen PLA-Steuerung; Fig. 44 und 45 ein detailliertes Logikschaltbild eines S-Zählers; Fig. 46a-n detaillierte elektrische Schaltbilder der Logikschaltungen nach den Fig. 4 bis 45; Fig. 47a-1 Blockdiagramme der verschiedenen Datenformate des Befehlssatzes; und Fig. 48 eine stark vergrößerte Draufsicht eines moS/LSI (stark integrierte Metalloxid-Halbleiterschaltung)-Halbleiterplättchens, das alle Schaltungsteile des in den Fig. 1-46 gezeigten Systems enthält.The figures show: FIG. 1 a partial block diagram of a preferred one Embodiment of the invention; 2 is a schematic representation of a dual-in-line semiconductor package for the microprocessor chip with details of the input and output signal connections; Figure 3 is a timing diagram showing the timing signals, timing signals, and machine status time slots shows for the microprocessor; Fig. 4 is a schematic circuit diagram the clock generator; Fig. 5 is a schematic circuit diagram of the timing signal generator; 6 is a schematic circuit diagram of a preferred embodiment of a bistable Latching circuit used in the clock and T counters; Fig. 7 a detailed Read-only memory logic diagram (Rome); Figure 8 is a detailed logic diagram a stack; 9 is a block diagram showing the connection of the memory address register; Row decoders and column decoders with the address bus; Fig. 10 a detailed Logic circuit diagram of the stack incrementer; Fig. 11-13 a detailed Logic circuit diagram of the stack control; 14 is a block diagram of the RAW (memory with random access) memory field; Figure 15 is a logic diagram of the RA address register; 16 is a detailed logic diagram of a sample and latch circuit shown in FIG the RAm address register is used .; 17 shows a NOR series arrangement; which is used in the line decoder of the RAM; Fig. 18 a detailed Logic diagram of the RAm and read / write circuit; Figures 19a and 19b show the read / write circuit and page selection control circuit for the RAm; Fig. 20 is a detailed circuit diagram a preferred RAS memory cell; Figure 21 is a detailed logic diagram a T register, status registers and an A register of an arithmetic and logic unit; Fig. 22 shows the logic and arithmetic part of the arithmetic and logic unit; Fig. 23 a detailed logic diagram of the output circuit from the arithmetic and Logic unit to the data bus; Figures 24 and 25 are a detailed logic diagram part of the control circuit of the arithmetic and logic unit; Fig. 26 shows a detailed Logic circuit diagram of the remaining control circuit of the arithmetic and logic unit; Fig. Fig. 27 is a detailed circuit diagram in which a time slot end predictor is used; 28 is a detailed logic diagram of a condition decoder ROm (CROm) range; 29 is a detailed logic diagram of the input / output circuit; associated with the auxiliary data store and data bus; Fig. Figure 30 is a detailed logic diagram of the bus control circuit; Fig. 31 a detailed logic diagram of a Schaltungsan order that one of the test auxiliary memory assigned; Fig. 32 is a detailed logic diagram of a portion of the bus control circuit; 33 is a detailed logic diagram of a portion of the bus control circuit; in which the end-of-time predictor is used; Fig. 34 shows a detailed Logic circuit diagram of a circuit arrangement which is assigned to one of the test auxiliary memories is; Figure 35 is a detailed logic diagram of circuitry that is responsive on the signals STEP, READY and IRIS; 36 is a block diagram showing like parts of the programmable logic array split control (PLA) are composed; 37 through 43 detailed logic diagrams of the split PLA control; Figures 44 and 45 are a detailed logic diagram of an S counter; 46a-n detailed electrical circuit diagrams of the logic circuits according to FIGS. 4 to 45; 47a-1 are block diagrams of the various data formats of the instruction set; and FIG. 48 is a greatly enlarged plan view of a moS / LSI (strong integrated Metal-oxide semiconductor circuit) -semiconductor plate that contains all circuit parts of the the system shown in Figures 1-46.

Ein Blockschaltbild des auf einem Plättchen bzw. chip ausgebildeten Sikrocomputersystems ist in Fig. 1 gezeigt. Das Datenverarbeitungesystem ist um einen Rom (Nur-Lesespeicher) 2 und einen RAM (Speicher mit willkürlichem Zugriff) 3 zentriert. Der Rom 2 enthält 1024 Befehlswörter mit 8 Bits pro Wort und wird dazu verwendet, das gesamte oder einen Teil des Anwendungsprogrammes zu speichern, mit dem das System betrieben wird. Der RAm 3 enthält 256 Speicherzellen, die als zwei 16-stellige Gruppen mit 8 Bits pro Stelle programmorganisiert sind. Bei der bevorzugten Ausführungsform ist also jede Stelle gleich einem Byte. Der RAD; arbeitet als Arbeitsregister des Systems, obwohl er bautsilemäßig nicht in Form von getrennten Registern organisiert ist, wie dies der Fall wäre, wenn Schieberegister oder dergleichen für diesen Zweck verwendet würden. Der RAm wird Adressiert durch eine Wortadresse auf Leitungen 4, d.h. eine von 16 Wortleitungen in dem RAm wird ausgewählt mittels einer RA-Zeilen-Dekoderschaltung 5. Eine von 2 "Seiten" Po oder P1 des RAM wird durch ein Seitenwahl-Flip-Flop (P/F/F) 6 ausgewählt, welches ein Seitenwahlsignal auf Leitungen 7 erzeugt. Dieses Signal wird an erz kombinierte Lese/Schreib-Seitenwahl-Schaltungsanordnung 8 angelegt. Die RAm-Ein/Ausgabeschaltung (RAmI/O) 9 spricht an auf ein Signal auf Leitungen 10 zur Ausführung der Seitenwahloperation. Für eine gegebene Wortadresse auf den Leitungen 4 und Seitenadresse auf Leitungen 10 erfolgt Zugriff zu acht spezifischen Bits, die auf RAm-I/o-Leitungen 11 (für Seite Po) und 43 (für Seite P1) ausgelesen werden über die Ein/Ausgabeschaltung 9 und jeweils zu den RAm-Leseleitungen 12 bzw. 13. Alternativ werden Daten in den RAm 3 aus der Datensammelleitung 20 auf Leitungen 12 und 13 über die Ein/Ausgabeschaltung 9 und Leitungen 11 bzw, 43 eingeschrieben.A block diagram of the one formed on a die or chip The microcomputer system is shown in FIG. The data processing system is up a ROM (read-only memory) 2 and a RAM (random access memory) 3 centered. The Rom 2 contains 1024 instruction words with 8 bits per word and is used for this used to save all or part of the application program with that the system is operated. The RAm 3 contains 256 memory cells, which are defined as two 16-digit groups with 8 bits per position are program-organized. With the preferred Embodiment, therefore, each place is equal to a byte. The wheel; works as a working register of the system, although structurally it is not organized in the form of separate registers is as it would if shift registers or the like for this purpose would be used. The RAm is addressed by a word address on lines 4, i.e. one of 16 word lines in the RAm is selected by means of an RA row decoder circuit 5. One of 2 "pages" Po or P1 of the RAM is selected by a page selection flip-flop (P / F / F) 6 selected, which generates a page selection signal on lines 7. This signal is applied to combined read / write page selection circuitry 8. The RAm input / output circuit (RAmI / O) 9 is responsive to a signal on lines 10 to perform the page selection operation. For a given word address on the Lines 4 and page address on lines 10 are accessed to eight specific ones Bits read out on RAm I / O lines 11 (for side Po) and 43 (for side P1) are sent via the input / output circuit 9 and to the RAm reading lines 12 and 13. Alternatively, data in the RAm 3 from the data bus 20 on lines 12 and 13 via the input / output circuit 9 and lines 11 and 43, respectively.

Der Rom 2 erzeugt ein 8 Bit-Befehlswort auf den Ausgangsleitungen 14 des Nicht-ODER-Gstters, wenn das Befehlswort während jedes Befehlszyklus aus dem Rom über die Leitungen 15 und die Nicht-0DER-atter-Reihenanordnung 16 ausläuft (wobei die Bits des Befehiswortes mit DO-D7 bezeichnet sind, wovon D7 das höchstwert-igste Bit ist). Der Befehls wird aus 8192 Bitstellen in dem Rom ausgewählt, die in 1024 Wörter mit jeweils 8 Bits organisiert sind. Der ROM ist unterteilt in 8 16-Bit-Spalten, wobei jeder Spalte die Erzeugung eines der 8 Bits (DO-D7) des Befehlswortes zugewiesen ist. Zur Adressierung eines Befehls in dem Rom ist eine von 64 ROM-Zeilenaadressen auf den Leitungen 17 und eine der 16 ROM-Spaltenadressen auf Leitungen 18 zu jeder der 8 Spalten erforderlich. Auf Leitungen 15 wird das Ausgangssignal jeder Spalte in einen von 8 zugeordneten 16-zu-1-Nicht-ODER-Gatgtern 16 geführt. Die Ausgänge der Nicht-ODER-Gatter erzeugen das Befehlswort auf Leitungen 14. Das Befehlswort wird dann über Sammelleitungstreiber 19 über Leitungen 21 auf die Datensammelleitung 'D gegeben. Die ROln-Zeilenadresse auf Leitungen 17 wird in einem Zeilendekoder 22 erzeugt. Die ROM-Zeilenaresse ist eine 12-Bit-Adresse, die in einem Speicher-Adresssnregister (AR) 23 erzeugt wird. Die ROm-Spaltenadresse auf Leitungen 18 wird in einem Spaltendekoder 24 erzeugt. Die ROifl-Spaltenadresse isteine 8 Bit-Adresse, die in dem Speicher-Adressenregiste 23 erzeugt wird. Der Rom-Zeilendekoder 22 und ROm-Spaltendekoder 24 empfangen jeweils eine kodierte 12-Bit-Adresse bzw. 8-Bit-Adresse auf Leitungen 25 bzw.The ROM 2 generates an 8 bit command word on the output lines 14 of the NOR gate if the command word is off during each command cycle which Rome leaks via lines 15 and non-ODER-atter array 16 (The bits of the command word are labeled DO-D7, of which D7 is the most significant Bit is). The command is selected from 8192 bit positions in the ROM, which are in 1024 Words with 8 bits each are organized. The ROM is divided into 8 16-bit columns, whereby each column is assigned the generation of one of the 8 bits (DO-D7) of the command word is. Addressing an instruction in the ROM is one of 64 ROM line addresses on lines 17 and one of the 16 ROM column addresses on lines 18 to each of the 8 columns required. On lines 15 is the output of each column into a 16-to-1 NOR gate 16 assigned to 8. The exits the NOR gates generate the command word on lines 14. The command word is then via bus driver 19 via lines 21 to the data bus 'D given. The ROln row address on lines 17 is used in a row decoder 22 generated. The ROM line address is a 12-bit address stored in a memory address register (AR) 23 is generated. The ROm column address on lines 18 is used in a column decoder 24 generated. The ROifl column address is an 8 bit address that is in the memory address register 23 is generated. The ROM row decoder 22 and ROm column decoder 24 each receive a coded 12-bit address or 8-bit address on lines 25 or

26 aus den Leitungen 27 des Speicher-Adressenregisters über die Adressensammelleitung 30.26 from lines 27 of the memory address register via the address bus 30th

Ein RAm-Adressenregister (RAR) 28, das vier Abtast- und Einrastvorrichtungen enthält, empfängt aus der Datensammelleitung 20 eine kodierte 4-Bit-Adresse, die die vier niedrigstwertigsten Bits eines Befehlswortes enthalten, und zwar auf Leitung 29. Die kodierte 4-Bit-Adresse wird dann über Leitungen 31 in den RAm-Zeilendekoder 5 eingegeben.A RAm Address Register (RAR) 28 that contains four scan and lock devices receives an encoded 4-bit address from data bus 20, the contain the four least significant bits of a command word, on line 29. The encoded 4-bit address is then sent over lines 31 into the RAm row decoder 5 entered.

Ein Stapel 32 mit vier 12-Bit-Registern, die als Abwärtsschub-Stapel organisiert sind, ist dem Speicher-Adressenregister 23 zugeordnet, um als zeitweiliger Speicher für die Rückkehr-Wortadresse während Unterprogramm- und Unterbrechungsoperationen zu dienen. Eine 12-Bit-Adresse wird in dem Stapel 32 über die Leitungen 33 gespeichert, wenn ein Rufbefehl eingeleitet wird, so daß diese selbe Adresse in das Speicher-Adressenregister 23 über die Leitungen 34 wieder eingeladen werden kann, wenn die Durchführung des Unterprogramms oder der Unterbrechung, die an der Rufstelle beginnt, vollständig abgeschlossen ist.A stack of 32 with four 12-bit registers that act as the thrust-down stack are organized is assigned to the memory address register 23 as temporary Memory for the return word address during subroutine and interrupt operations to serve. A 12-bit address is stored in stack 32 over lines 33, when a call command is initiated so that this same address is in the memory address register 23 can be loaded again via lines 34 if the implementation of the Subroutine or the interruption that begins at the call point is completed.

Eine 12-Bit-Inkrementiereinrichtung (INC) 35 entnimmt eine gerade vorliegende Adresse auf Leitung 36 aus dem Speicher-Adressenregister 23 und inkrementiert sie, um eine nächste Adresse auf Leitungen 37 zu erzeugen. Ein 12-Bit-Transferregister (X-REG) 38 wird verwendet, um Informationen aus der Datensammelleitung 20 über das Speicher-Adressenregister 23 auf die Adressensammelleitung 30 zu überführen. Eine Schreibschaltung (WRITE X) 39 ist vorgesehen, um Daten aus der Datensammelleitung 20 auf Leitungen 40 dem Transferregister 38 auf Leitungen 41 zuzuführen.A 12-bit incrementer (INC) 35 takes out an even one present address on line 36 from memory address register 23 and incremented them to generate a next address on lines 37. A 12-bit transfer register (X-REG) 38 is used to collect information from the data bus 20 via the To transfer memory address register 23 to the address bus 30. One Write circuit (WRITE X) 39 is provided to write data from the data bus 20 on lines 40 to the transfer register 38 on lines 41.

Die Information in dem Transferregister 38 wird über Leitungen 42 zu dem Speicher-Adressenregister 23 überführt. Eine Stapel-Lese/Schreibschaltung 44 ist vorgesehen, um Daten zwischen der Inkrementiereinrichtung 35 auf Leitungen 37, dem Stapel 44 auf Leitungen 33 und 34 und dem Speicher-Adressenregifiter 23 auf Leitungen 42 zu überführen. Ein Rücksetzsignal 46 wird dem Speicher-Adressenregister 23 über Leitungen 42 zugeführt, um die Erzeugung der Speicheradressen von Anfang an bzw. von der Stelle 11011 ausgehend zu beginnen. Das Speicher-Adressenregister, die Inkrementiereinrichtung, die Stapel-Lese/Schreibschaltung, der Stapel, das Transferregister und die Schreibschaltung werden sämtlich über Leitungen 51 von der Stapel-Steuerschaltung 48 gesteuert, die Eingangs signale auf Leitungen 50 aus einer gespaltenen PLA (programmierbare Logik-Reihenanordnung)-Steuerung 100 empfängt.The information in the transfer register 38 is transmitted via lines 42 transferred to the memory address register 23. A stack read / write circuit 44 is provided to transfer data between the incrementing device 35 on lines 37, the stack 44 on lines 33 and 34, and the memory address register 23 to transfer to lines 42. A reset signal 46 is sent to the memory address register 23 supplied via lines 42 to the generation of the memory addresses from the beginning to begin at or from point 11011. The memory address register, the incrementer, the stack read / write circuit, the stack, the transfer register and the write circuit are all over lines 51 from the batch control circuit 48 controlled, the input signals on lines 50 from a split PLA (programmable Logic array) controller 100 receives.

Die Stapel-Steuerschaltung 48 interpretiert Befehle aus der PLA-Steuerung 100, die bestimmen, ob eine Aufzuäeigung-und-Ruf-zu-Status-, Unterbrechungs- oder Unterprogramm-Operation durchgeführt wird.The batch control circuit 48 interprets commands from the PLA controller 100 that determine whether a report-and-call-to-status, Interruption or subroutine operation is performed.

Ferner verursacht sie die Einspeisung eines Befehlswortes in das Speicher-Adressenregister, steuert die Überführung von Bits zu den Unterprogramm- oder Pufferregistern und zurück, steuert die Auffrischung des Speicher-Adressenregisters usw.It also causes a command word to be fed into the memory address register, controls the transfer of bits to the subroutine or buffer registers and back, controls the refresh of the memory address register, etc.

Numerische Daten und andere Informationen werden in dem System von einer Arithmetik- und Logikeinheit (ALU) 52 bearbeitet. Die ALU ist ein logisches 8-Bi-t-parallel-Netzwerk, das bei der Ausführung der Systembefehle verwendet wird. Es sind bestimmte andere Register als Teil des ALU-Untersystems 78 vorgesehen, und werden nachstehend im einzelnen beschrieben. Ein A-Register (A-Reg) 54 speichert einen der Operanden für ALU-Operationen.Numerical data and other information are stored in the system of an arithmetic and logic unit (ALU) 52 processed. The ALU is a logical one 8-bit-parallel network used when executing system commands. Certain other registers are provided as part of the ALU subsystem 78, and are described in detail below. An A register (A-Reg) 54 stores one of the operands for ALU operations.

Dieses Register kann zu jedem Zeitpunkt durch ein O"-Rücksetzelement 55 gelöscht werden, dessen Ausgangssignal über die Leitungen 56 in das A-Register 54 eintritt. Wie im einzelnen nachstehend erläutert wird, wird das A-Register stets automatisch während eines Maschinenzyklus-Zeitmusters X1 gelöscht. Das A-Register empfängt sein Eingangssignal entweder aus einem Statusregister (ST-Reg) 57 über Leitungen 58 oder einem zeitweiligen Register (Temp-Reg) 59 über Leitungen 61. Das Status-Register 57 speichert die Status-Anzeigen, die aus einer arithmetischen oder logischen Operation resultieren. Das Statusregister 57 enthält ferner die Unterbrechungsfreigabe (IE)- und Seiten (P)-Flip-Flop-Statusanzeiger. Das ST-Register empfängt seine Information entweder aus der Datensammelleitung 20 über Leitungen 62 oder aus der ALU 52 über Leitungen 64. Das Ausgangssignal des ST-Registers kann über Leitungen 58 auf die Datensammelleitung gegeben werden, dasjenige des A-Registers über Leitungen 67, des ALU über Leitungen 65 und Leitungen 66. Das zeitweilige oder provisorische Register 59 hält die Daten fest, um die Durchführung von ALU-Operstionen zu unterstützen. Das zeitweilige Register empfängt Daten aus der Datensammelleitung über Leitungen 62 und gibt Daten auf die Datensammelleitung über Leitungen 66 ab Das B-Register 53 ist der zweite Operand für die ALU und empfängt Information aus der Datensammelleitung über Leitungen 71. Das B-Register gibt seinen Inhalt über Leitungen 72 und das Komplement seines Inhalts über Leitungen 73 in einen multiplexer 74, der den Zustand des Inhalts auswählt, der über die Leitungen 75 in die ALU eingegeben werden soll. Alle Elemente des ALU-Untersystems 78 empfangen Steuersignale aus einer Steuerung 77 über Leitungen 76. Die Steuerung 77 empfängt wiederum Steuersignale über Leitungen 60 aus der aufgespaltenen PLA-Steuerung 100. Es ist jedoch zu beachten, daß die "O"-Rücksetzeinrichtung 55 ihr Steuersignal direkt aus der PLA-Steuerung über Leitung 79 empfängt. Die Steuerung 77 liefert ferner Steuersignale über Leitung 81 an das Seiten-Flip-Flop und über Leitung 84 an das Unterbrechungsfreigabe-FIip-Flop (IEF/F) 83.This register can be reset at any time by an O "reset element 55 are cleared, the output signal of which via lines 56 into the A register 54 enters. As will be explained in detail below, the A register will always be automatically cleared during a machine cycle time pattern X1. The A register receives its input signal either from a status register (ST-Reg) 57 Lines 58 or a temporary register (Temp-Reg) 59 via lines 61. Das Status register 57 stores the status indications, which result from an arithmetic or logical operation result. The status register 57 also contains the interrupt enable (IE) and side (P) flip-flop status indicators. The ST register receives its information either from the data bus 20 via lines 62 or from the ALU 52 via Lines 64. The output signal of the ST register can be fed to the Data bus are given, that of the A register via lines 67, of the ALU via lines 65 and lines 66. The temporary or provisional register 59 holds the data to aid in performing ALU operations. The temporary register receives data from the data bus over lines 62 and outputs data to the data bus via lines 66 The B register 53 is the second operand for the ALU and receives information from the data bus above Lines 71. The B register gives its content via lines 72 and the complement its content via lines 73 in a multiplexer 74, which the status of the content selects which is to be entered into the ALU via lines 75. All elements of the ALU subsystem 78 receive control signals from a controller 77 over lines 76. The controller 77 in turn receives control signals over lines 60 from the split PLA controller 100. Note, however, that the "O" reset device 55 receives its control signal directly from the PLA controller via line 79. The control 77 also provides control signals over line 81 to the page flip-flop and over Line 84 to the Interrupt Enable FIip-Flop (IEF / F) 83.

Ein Konditionedekoder-ROm (com) 85 dekodiert ein Konditionsfeld eines Befehls. Dies geschieht in der folgenden Weise: ein Konditionskode mit den drei niedrigetwertigsten Bits eines Befehlswortes wird aus der Datensammelleitung 20 über Leitungen 87 von einem CRO-Adressenregister (CAR) 86 empfangen. Die Einleitung des Bedingungakodes in den CROm über die Leitungen 88 wird über Leitungen 89 von einer Steuerung 77 gesteuert. Der CROM erzeugt eine Konditionsmaske als 8-Lit-Wort, das über Leitungen 90 und 91 und Sammelleitungetreiber 92, die über Leitungen 93 von der Steuerung 77 gesteuert werden, auf die Datensammelleitung gegeben wird.A condition decoder ROm (com) 85 decodes a condition field of a Command. This is done in the following way: a condition code with the three Least significant bits of a command word are taken from data bus 20 received over lines 87 from a CRO address register (CAR) 86. The introduction of the condition code in the CROm via lines 88 is transferred via lines 89 from a controller 77 controlled. The CROM generates a condition mask as an 8-lit word, that via lines 90 and 91 and bus drivers 92 that are via lines 93 controlled by the controller 77, is given to the data bus.

Ein Datenregister (0-Reg) 94 wird zum Auffangen von Daten während eines Speicher-Lesevorganges über Leitungen 95 oder während eines Eingabevorganges über Leitungen 96 verwendet, oder zum Speichern von Daten, die über die Leitungen 97 während eines Ausgabetor ganges aus der Plättchenschaltung ausgespeist werden sollen.A data register (0-Reg) 94 is used to capture data during a memory read process via lines 95 or during an input process over lines 96, or used to store data transmitted over the lines 97 are fed out from the wafer circuit during an output gate should.

Das 0-Register steht über Leitungen 101 unter der Steuerung einer Sammelleitungsateuerung 99. Die Sammelleitungseteuerung wird wiederum über Leitungen 102 von der PLA-Steuerung 100 gesteuert.The 0 register is under the control of a via lines 101 Manifold control 99. Manifold control is in turn over lines 102 controlled by the PLA controller 100.

Die Überführun von Daten auf das Plättchen und von diesem fort erfolgt an den Daten-Anschlußstiften 104, die über Leitung 105 an die Ein/Ausgabepuffer 103 angeschlossen sind. Während eines Transfervorganges werden die Ein/Ausgabepuffer über Leitungen 106 von der Sammelleitungsateuerung gesteuert.The transfer of data to and from the wafer takes place on the data pins 104, which over line 105 to the input / output buffers 103 are connected. The input / output buffers become controlled by the bus controller via lines 106.

Das Speicher-Adressenregister 23 kann wie erwähnt 4096 Speicherstellen adressieren. Der interne Rom 2 belegt die Adressenwörter vom Raum 0000 bis 1023. Externe Speichervorrichtungen belegen die Adressenwörter vom Raum 1024 bis 4095 und können erforderlichefalls verwendet werden. Der externe Speicher empfängt Adressenwörter auf Adressen-Anschlußstiften 107 über Leitungen 108, Ausgangspuffer 109 und Leitungen 110 aus der Adressensammelleitung 30.As mentioned, the memory address register 23 can have 4096 memory locations address. The internal ROM 2 occupies the address words from room 0000 to 1023. External storage devices occupy the address words from space 1024 to 4095 and can be used if necessary. The external memory receives address words on address pins 107 via lines 108, output buffer 109 and lines 110 from the address trunk 30.

Die Systemsteuerung 111 besteht grundsätzlich aus einem Befehls-Dekodier-Register (ID-Reg) 112, einem 5-Zähler 113 und der PLA-Steuerung 100. Das ID-Register 112 empfängt Operationekode (Op-Code)-Information während jeder Befehlsbeschaffung über Leitung 115 aus der Datensammelleitung. Der S-Zähler 113 enthält. die grundlegende Maschinenstatus-Information. Die PLA-Steuerung 100 empfängt Daten aus dem 10 Register über Leitungen 116 und Saschinenstatus-Information über Leitungen 117 aus dem S-Zähler. Die PLA-Steuerung führt dann eine Kombinationslogik aus9 durch die interne Steuersignale, externe Schnittstellensignale und Rückkopplungsinformation für den nächsten Status erzeugt und dem S-Zähler zuführt.The system controller 111 basically consists of an instruction decoding register (ID-Reg) 112, a 5-counter 113 and the PLA controller 100. The ID register 112 receives Op-Code information during each instruction acquisition Line 115 from the data collector. The S counter 113 contains. the basic Machine status information. The PLA controller 100 receives data from the 10 register via lines 116 and machine status information via lines 117 from the S counter. The PLA control then executes a combination logic9 through the internal control signals, external interface signals and feedback information for the next status generated and fed to the S-counter.

Die internen Steuersignale erscheinen auf Steuerleitungen 50, 60, 79, 102, 130 und 205. Die Rückkopplung für den S-Zähler erscheint auf Leitungen 118.The internal control signals appear on control lines 50, 60, 79, 102, 130 and 205. The feedback for the S counter appears on lines 118.

Externe Ausgangs-Schnittstellensignale gehen auf Leitungen 119 von der PLA-Steuerung aus und werden in fünf Flip-Flop-Ausgangsschaltungen 120 gegeben. Jede der Flip-Flop-Schaltungen erzeugt ein externes Schnittetellensignal an seinem Ausgang 121. Die merkwörter für diese fünf Ausgangesignale sind NMEMRD, NIORD, NIOWR, NINTA und NS1. Das Signal NmEmRD (Nicht-Speicher-Lesen) wird dazu verwendet, externe Speicher Auf die Datensammelleitung während eines Speicher-Lesevorganges zu schalten. Das Signal NIORD (Nicht-Eingabe/Ausgabe-Lesen) wird dazu verwendet, externe Eingabevorrichtungen während eines Eingabevorganges auf die Datensammelleitung zu schalten. Das Signal NIOWR (Nicht-Eingabe/Ausgabe-Schreiben) wird als Schreib-Abrufsignal für externe Ausgabevorrichtungen verwendet. Es zeigt also während eines Ausgabevorganges an, daß Daten aus dem System verfügbar sind. Das Signal NINTA (Nicht-Unterbrechung-Bestätigung) zeigt durch NINTA gleich logisch 0 an, daß eine Unterbrechung akzeptiert wurde. Das Signal NSI (Nicht-S1-Zyklus) zeigt einem Trägersystem an, daß ein Operationskode-Beschaffungszyklus beginnt. Dieses Signal kann beispielsweise in Verbindung mit IROSEN verwendet werden, um die Ausführung eines vom Trägersystem gelieferten Befehls zu erzwingen. Das Signal AROMEN ist ein Eingangs-Schnittstellensignal, das auf Leitung 101 empfangen wird, um von der Sammelleitungssteuerung 99 empfangen zu werden. Durch AROMEN gleich 0 wird der interne ROm stillgesetzt, wodurch ein externer Speicher in dem Adressenbereich 0000 bis 1023 substituiert werden kann.External output interface signals go on lines 119 from of the PLA controller and are fed into five flip-flop output circuits 120. Each of the flip-flops generates an external interface signal on its own Output 121. The keywords for these five output signals are NMEMRD, NIORD, NIOWR, NINTA and NS1. The signal NmEmRD (non-memory read) is used for this used, external memory On the data bus during a memory read process to switch. The NIORD (no input / output read) signal is used to external input devices during an input process on the data bus to switch. The NIOWR (no input / output write) signal is used as a write request signal used for external output devices. So it shows during an output process indicates that data is available from the system. The signal NINTA (non-interruption acknowledgment) indicates through NINTA equal to logic 0 that an interruption has been accepted. The NSI (non-S1 cycle) signal indicates to a carrier system that an opcode acquisition cycle begins. This signal can be used, for example, in connection with IROSEN, to force the execution of a command supplied by the carrier system. The signal FLAVORS is an input interface signal received on line 101, to be received by the bus controller 99. With FLAVORS equal to 0 the internal ROm is shut down, creating an external memory in the address area 0000 to 1023 can be substituted.

Eingangs-Schnittstellensignale werden auf Leitungen 122 empfangen und in drei Eingangs-Rastschaltungen 123 eingegeben, um über die Leitungen 124 von der PLA-Steuerung empfangen zu werden. Die Merkwörter für die Eingangs-Schnittstellensignale sind NRESET, NINT und NTEST. Wenn das Signal NRESET (Nicht-Rücksetzen) eine logische 0 ist, so zwingt es das Datensystem in einen "zurückgesetzten" Zustand. Während der "Rücksetzung" wird das P-Flip-Flop 6 auf "O" zurückgesetzt, und das IE-Flip-Flop 83 wird ebenfalls zurückgesetzt, wodurch die Unterbrechungen gesperrt werden.Input interface signals are received on lines 122 and input to three input latches 123 to be output via lines 124 of to be received by the PLA control. The keywords for the input interface signals are NRESET, NINT and NTEST. If the signal NRESET (not reset) has a logical Is 0, it forces the data system into a "reset" state. While the "reset" resets the P flip-flop 6 to "O" and the IE flip-flop 83 is also reset, which disables the interrupts.

Während der"Rücksetzung" sind alle Steuerleitungen im nichtaktiven Zustand. Wenn NRESET "1" wird, so nimmt das Datensystem Zugriff zur Stelle X '0000'. Das Signal NINT (Nicht-Unterbrechung) wird dazu verwendet, die normale Arbeit des Datensystems zu unterbrechen.During the "reset" all control lines are inactive State. If NRESET becomes "1", the data system takes access to position X '0000'. The NINT (non-interrupt) signal is used to enable the normal operation of the To interrupt the data system.

Eine Unterbrechung wird nur akzeptiert, wenn folgendes zutrifft: NINT = O, IE-Flip-Flop 83 ist gesetzt und das Datensystem hat die Durchführung des laufenden Befehls vollständig abgeschlossen.An interruption will only be accepted if the following applies: NINT = O, IE flip-flop 83 is set and the data system has the implementation of the current Command completely completed.

Bei einer Unterbrechung bewahrt das Datensystem die laufende Speicheradresse auf, sperrt die Unterbrechungen (setzt IE-Flip-Flop zurück), erzeugt ein Unterbrechung-Bestätigung-Signal (NINTA) und erzwingt einen Sprung zur Speicherstelle X 'OFF'. Das Signal NTEST (Nicht-Test) wird dazu verwendet, den Inhalt des internen ROM 2 auszuwerfen und wird von dem Trägersystem für Testzwecke eingesetzt.In the event of an interruption, the data system retains the current memory address on, blocks the interrupts (resets IE flip-flop), generates an interrupt acknowledge signal (NINTA) and forces a jump to memory location X 'OFF'. The signal NTEST (non-test) is used to eject the contents of the internal ROM 2 and is taken from the Carrier system used for test purposes.

Ein Takt/T-Zähler 125 liefert die Wellenzüge für den Basistakt und die Zeitsteuerspannung, die in dem Datensystem Verwendung finden. Die Wellenformen sind in Fig. 3 gezeigt und werden anschließend erläutert. Der Takt/T-Zähler wird von einem Signal CLK-IN angesteuert (Fig. 3a), das auf Leitung 126 von einem externen Taktgeber (nicht gezeigt) empfangen wird. Ein externes Signal READY wird dem Takt/T-Zähler über Leitung 127 zugeführt.A clock / T counter 125 supplies the wave trains for the basic clock and the timing voltage used in the data system. The waveforms are shown in Fig. 3 and will be explained below. The clock / T counter will driven by a signal CLK-IN (Fig. 3a), the line 126 from an external Clock (not shown) is received. An external READY signal is sent to the clock / T counter supplied via line 127.

Das Signal READY wird dazu verwendet, das Datensystem mit einem langsameren externen Speicher oder mit Ein/Ausgabevorrichtungen (nicht gezeigt) zu synchronisieren. Ein Signal NSTEP (Nicht-Schritt), das dem Takt/T-Zähler über Leitung 128 zugeführt wird, wird von einem externen Trägersystem (nicht gezeigt) dazu verwendet, das Datensystem durch die internen maschinenzustände schrittweise hochzusteuern. Die Bedingung NSTEP = 0 verhindert, daß das Datensystem zu seinem nächsten aschinenzustand übergeht.The READY signal is used to start the data system with a slower external storage or to synchronize with input / output devices (not shown). A signal NSTEP (non-step) which is applied to the clock / T counter via line 128 is used by an external carrier system (not shown) to support the data system step by step through the internal machine states. The condition NSTEP = 0 prevents the data system from moving to its next machine state.

Ein Signal CLKOUT (Takt-Ausgabe) wird über Leitung 129 geliefert, um externe Schaltungen mit dem Betrieb des Datensystems zu synchronisieren. Bei der bevorzugten Ausführungsform ist die Periode des Signals CLKOUT doppelt so lang wie beim Signal CLK-IN.A signal CLKOUT (clock output) is provided on line 129, to synchronize external circuitry with the operation of the data system. at In the preferred embodiment, the period of the CLKOUT signal is twice as long as with the CLK-IN signal.

Die externen Signale, die von der ffiikroprozessoreinheit erzeugt werden oder an diese angelegt werden, sind in Fig. 2 gezeigt, wo die äußeren Leitungsanschlüsse des Gehäuses mit 40 Anschlußstiften, welches das mikroprozessorplättchen umgibt, angegeben sind. Das Dual-in-line-Gehäuse (DIP) ist mit dem Bezugszeichen 140 bezeichnet.The external signals generated by the microprocessor unit are or are applied to this, are shown in Fig. 2, where the outer line connections the housing with 40 connection pins, which surrounds the microprocessor chip, are specified. The dual-in-line package (DIP) is denoted by reference numeral 140.

Es folgt nun anhand von Fig. 3 bis 6 eine Erläuterung, wie die Takt- und Zeitsteuersignale erzeugt werden. In Fig. 4 ist eine Schaltungsanordnung gezeigt, die zur Erzeugung der Taktsignale verwendet wird, die die mikroprozessoreinheit benötigt. Ein externes Taktsignal CLKIN wird über Leitung 150 in das Taktsystem eingeleitet. Es gelangt dann über einen TTL (Transistor-Transistor-Logik)-Eingangspuffer 151, wo es invertiert wird. Dieses Signal läuft dann durch einen Inverter 152 und einen GegentAkttreiber 153. Das Ausgangssignal des Cegentakttreibers erscheint auf Leitung 154, und das Ausgangssignal des Inverters 152 erscheint auf Leitung 155. Ein RS-Flip-Flop 156 und eine bistabile Rastschaltung 157 sind folgendermaßen geschaltet, um ein Taktsignal T2 zu erzeugen. Es ist zunächst zu bemerken, daß die bistabile Rastschaltung 157 eine besondere Schaltungsauslegung aufweist, derart, daß die Anstiegszeit der Ausgangssignale Q und U größer ist als die Anstiegszeit der Ausgangssignale Q und Q des RS-Flip-Flop 156. Eine solche Schaltung ist im einzelnen in der gleichzeitig anhängigen US-PAtentanmeldung Nr. 777, 212 vom 14. märz 1977 beschrieben. Das Taktsignal für das RS-Flip-Flop 156 wird durch das Signal auf Leitung 155 geliefert. Das Taktsignal für die bistabile Rastschaltung 157 wird durch das Signal auf Leitung 154 geliefert. Das Rücksetzsignal für die bistabile Raatschaltung wird durch das Q-Ausgangssignal des RS-Flip-Flop gebildet, das über Leitung 161 geliefert wird. Das Rücksetzsignal wird der bistabilen Rastschaltung als Q-Ausgangssignal des RS-Flip-Flop auf Leitung 160 zugeführt. Das 4-Ausgangssignal der bistabilen Rastschaltung liefert ein Schrittsignal über Leitung 159 an das RS-Flip-Flop. Der Q-Ausgang der bistabilen Rastschaltung liefert ein Rücksetzeignal über Leitung 158 an das RS-Flip-Flop. Es soll darauf hingewiesen werden, daß der Ausgang der bistabilen Rastechaltung der Ausgang r und der Q-AusgAng der bistabilen Rastschaltung der Ausgang 2 ist, wie jeweils in Fig. 3 aus den Wellenzügen 3e und 3d hervorgeht. Fig. 6 zeigt in schematischer Form eine Schaltung, die eins bevorzugte Ausführungaform der bistabilen Rastschaltung enthält. Die Eingänge Takt, Setzen und Zurücksetzen und die Ausgänge Q und q sind klar bezeichnet. Die bistabile Schaltung besteht aus einer herkömmlichen bistabilen Rastschaltung mit Hinzufügung von vier Verarmungstyp-Vorrichtungen Q1 - 4. Ferner sind die Vorrichtungen Q5 und Q6 Uerarmungstyp-Vorrichtungen, und die Vorrichtungen Q7 - Q12 sind Anreicherungstyp-Vorrichtungen. Eine detaillierte Erlauterung der Arbeitsweise dieser schaltung ist in der oben erwähnten US-Patentanmeldung Nr. 777, 212 gegeben.There now follows with reference to Fig. 3 to 6 an explanation of how the clock and timing signals are generated. In Fig. 4 a circuit arrangement is shown, which is used to generate the clock signals that the microprocessor unit needed. An external clock signal CLKIN is fed into the clock system via line 150 initiated. It then arrives via a TTL (transistor-transistor-logic) input buffer 151 where it is inverted. This signal then passes through an inverter 152 and a counter-clock driver 153. The output of the counter-clock driver appears Line 154, and the output of inverter 152 appears on line 155. An RS flip-flop 156 and a bistable latching circuit 157 are connected as follows, to generate a clock signal T2. It should first be noted that the bistable Latching circuit 157 has a special circuit design, such that the rise time of the output signals Q and U is greater than the rise time of the output signals Q and Q of RS flip-flop 156. Such a circuit is in detail at the same time pending U.S. Patent Application No. 777,212 filed March 14, 1977. The clock signal for the RS flip-flop 156 is provided by the signal on line 155. The clock signal for the bistable latch circuit 157 is provided by the signal on line 154. The reset signal for the bistable circuit is given by the Q output signal of the RS flip-flop, which is supplied via line 161. The reset signal becomes the bistable latching circuit as the Q output signal of the RS flip-flop on line 160 supplied. The 4-output signal of the bistable latching circuit supplies a step signal via line 159 to the RS flip-flop. The Q output of the bistable latching circuit provides a reset signal over line 158 to the RS flip-flop. It should be on it it should be noted that the output of the bistable latching circuit is the output r and the Q output of the bistable latching circuit is output 2, as in each case in Fig. 3 emerges from the wave trains 3e and 3d. Fig. 6 shows in schematic form a A circuit incorporating a preferred embodiment of the latching latch circuit. The inputs clock, set and reset and the outputs Q and q are clearly labeled. the bistable circuit consists of a conventional bistable Latch with addition of four depletion type devices Q1-4. Also the devices Q5 and Q6 are heating-type devices, and the devices Q7-Q12 are enhancement type devices. A detailed explanation of the The operation of this circuit is described in the aforementioned U.S. Patent Application No. 777, 212 given.

Die Signale auf den Leitungen 158 und 159 werden über einen Gegentakttreiber 162 geführt, um auf Leitung 163 ein Signal r zu erzeugen. In gleicher Weise werden die Signale auf Leitungen 158 und 159 über einen invertierenden Cegentakttreiber 164 geführt, um auf Leitung 165 ein Signal zu erzeugen. Das Signal auf Leitung 165 wird über einen TTL-Ausgangspuffer 166 geführt, um auf Leitung 167 ein externes Taktsignal CLKOUT zu liefern. Die Signale auf Leitungen 154 und 165 werden in eine Steuerschaltung 191 eingegeben, um auf Leitung 190 ein Ausgangssignal 1 (Fig. 3c) zu erzeugen. Bei der bevorzugten Ausführungsform wird die Steuerschaltung 168 von zwei Spannungen Vcc und Ugg in Betrieb gesetzt.The signals on lines 158 and 159 are fed through a push-pull driver 162 to generate a signal r on line 163. Be in the same way the signals on lines 158 and 159 via an inverting ceg clock driver 164 to generate a signal on line 165. The signal on line 165 is passed via a TTL output buffer 166 to an external To deliver clock signal CLKOUT. The signals on lines 154 and 165 are converted into a Control circuit 191 is input to an output signal 1 on line 190 (Fig. 3c) to create. In the preferred embodiment, control circuit 168 is illustrated in FIG two voltages Vcc and Ugg put into operation.

Normalerweise beträgt Vcc = 5 Volt und Vgg = 12 Volt. Es ist erforderlich, daß die Steuerschaltung eine logische UND-Funktion mit ihren Eingangssignalen ausführt, während sie gleichzeitig ein Ausgangssignal erzeugt, dessen Größe diejenige von Vcc übersteigt, jedoch kleiner ist als Vgg. Bei der bevorzugten Ausführungsform beträgt das Ausgangssignal auf Leitung 190 ungefähr 9 Volt.Typically Vcc = 5 volts and Vgg = 12 volts. It is necessary, that the control circuit carries out a logical AND function with its input signals, while at the same time producing an output signal the magnitude of which is that of Vcc exceeds but is less than Vgg. In the preferred embodiment the output on line 190 is approximately 9 volts.

Eine derartige Steuerschaltung ist im einzelnen in der gleichzeitig anhängigen US-Patentanmeldung Nr. 779, 122 vom 18. märz 1977 beschrieben.Such a control circuit is in detail at the same time pending U.S. Patent Application No. 779,122 filed March 18, 1977.

Es folgt nun unter Bezugnahme auf Fig. 5 eine Erläuterung, wie die Zeitsteuersignale TA und TB erzeugt werden. Das auf Leitung 165 in Fig. 4 erscheinende Signal 2 wird einem Inverter 166 in Kombination mit einem Gegentakttreiber 167 zugeführt, um auf Leitung 168 ein Signal zu erzeugen. Dieses Signal auf Leitung 168 bildet das Abtastsignal für die Abtast- und Rastschaltung 169 und das Tranefersignal für eine Abtast- und Transfervorrichtung 170.An explanation will now be given, referring to FIG. 5, as to how the Timing signals TA and TB are generated. That appearing on line 165 in FIG Signal 2 is fed to an inverter 166 in combination with a push-pull driver 167, to generate a signal on line 168. This signal on line 168 forms the scanning signal for the scanning and latching circuit 169 and the Transfer signal for a scanning and transfer device 170.

Der Ausgang des Inverters 166 liefert ein Rastaignal für die Abtast- und Rastschaltung 169 auf Leitung 171. Die Abtast- und Rastschaltung weist zwei Ausgänge auf, nämlich Q an Leitung 172 und Q an Leitung 173. Das auf Leitung 172 erscheinende Signal ist die Daten-Eingangsgröße für die Abtast- und Transfervorrichtung 170 und die Setz-Eingangsgröße für die bistabile Rastschaltung 174. Bei der bevorzugten Ausführungsform weist die bistabile Rastschaltung 174 dieselbe Anordnung auf wie die bistabile Rast schaltung 157 (Fig. 4). Das Signal auf Leitung 173 bildet das Rücksetzsignal für die bistabile Rastachaltung 174. Das Signal auf Leitung 172 bildet das Daten-Eingangseignal für die Abtast-und Transfervorrichtung 170. Das Abtasteignal für diese Vorrichtung ist g1 und wird am Ausgang der Steuerachaltung auf Leitung 190 erhalten. Das Ausgangseignal der Abtast- und Transfervorrichtung 170 erscheint auf Leitung 175. Das Signal auf Leitung 175 liefert das Rücksetzsignal für Eine bistabile Rastschaltung 176.The output of inverter 166 provides a latching signal for the scanning and latch 169 on line 171. The sample and latch has two Outputs on, namely Q on line 172 and Q on line 173. That on line 172 appearing signal is the data input variable for the scanning and transfer device 170 and the set input variable for the bistable latching circuit 174. In the preferred Embodiment, the bistable latch circuit 174 has the same arrangement as the bistable latching circuit 157 (Fig. 4). The signal on line 173 forms that Reset signal for the bistable latch circuit 174. The signal on line 172 forms the data input signal to the scan and transfer device 170. The scan signal for this device is g1 and is on line at the output of the control circuit 190 received. The output of the scanning and transfer device 170 appears on line 175. The signal on line 175 provides the reset signal for one bistable latching circuit 176.

Diese Rastachaltung weist dieselbe Ausbildung Auf wie die bistabile Rastschaltung 174. Das Signal auf Leitung 175 läuft über einen Inverter 177 und bildet in Leitung 178 das Setz-Signal für die bistabile Rastschaltung 176. Bei der bevorzugten Ausführungsform ist die bistabile Rastschaltung 176 in derselben Weise ausgebildet wie die bistabile Rastschaltung 157. Das Signal auf Leitung 173 wird von einem UND-Gatter 182 empfangen. Es wird in dieses UND-Gatter mit der Frequenz des Signals 01 eingetaktet, die durch eine Feldeffektvorrichtung 180 bestimmt wird. Ein Signal READY, das von einem externen Signal READY abgeleitet wird, wie nachstehend erläutert wird, wird auf Leitung 181 ebenfalls in das UND-Gatter 182 eingegeben. Das Ausgangssignal des UND-Gatters wird in ein ODER-Gatter 183 eingespeist. Das Signal auf Leitung 175 wird ebenfalls in das ODER-(;atter 183 mit der Frequenz des Signals 1 eingegeben, die durch eine Feldeffektvorrichtung 179 bestimmt wird. Die Vorrichtungen 179 und 180 werden mit der Frequenz pl eingeschaltet, die am Ausgang der Steuerschaltung 191 über Leitung 190 erhalten wird. Die zwei bistabilen Rastachaltungen 174 und 175 werden mit einer Frequenz 1 getaktet. Das Signal 1 wird am Ausgang der Steuerschaltung 191 über Leitung 190 erhalten.This Rastachaltung has the same training as the bistable Latch 174. The signal on line 175 passes through an inverter 177 and forms the set signal for the bistable latching circuit 176 in line 178. In the In the preferred embodiment, the latch latch circuit 176 is in the same manner designed like the bistable latching circuit 157. The signal on line 173 is received by an AND gate 182. It gets into this AND gate with the frequency of the signal 01, which is determined by a field effect device 180. A READY signal derived from an external READY signal as follows is also input to AND gate 182 on line 181. The output of the AND gate is fed to an OR gate 183. That Signal on line 175 is also in the OR - (; atter 183 with the frequency of the Input signal 1, which is determined by a field effect device 179. the Devices 179 and 180 are switched on at the frequency pl, which is the output the control circuit 191 via line 190 is obtained. The two bistable latches 174 and 175 are clocked with a frequency of 1. The signal 1 is obtained at the output of control circuit 191 via line 190.

Die Ausgangssignale der bistabilen Rastschaltung 174 werden in einen Gegentakttreiber 185 eingespeist, um den Ausgangswellenzug TE auf Leitung 186 zu erzeugen, wie aus Fig 39 ersichtlich ist.The output signals of the bistable latch circuit 174 are in a Push-pull driver 185 fed to output wave train TE on line 186 as can be seen from FIG. 39.

Die Ausgangssignale der bistabilen Rastschaltung 176 werden in einen Cegentakttreiber 187 eingespeist, um die in Fig. 3f gezeigte Ausgangswellenform TA auf Leitung 188 zu erzeugen.The output signals of the bistable latch circuit 176 are converted into a C-clock driver 187 is fed to produce the output waveform shown in Fig. 3f TA on line 188 to generate.

Für die Verwendung in der Mikroprozesaoreinheit werden also die folgenden Takt und Zeitsteuersignale bereitgestellt: 1 (Fig. 3c) auf Leitung 190, j(Fig. 3e) auf Leitung 163, TA (Fig. 3f) auf Leitung 188 und TB (Fig. 39) auf Leitung 186.For use in the microprocessor unit, the following Clock and timing signals provided: 1 (Fig. 3c) on line 190, j (Fig. 3e) on line 163, TA (Fig. 3f) on line 188 and TB (Fig. 39) on line 186.

Es folgt nun eine Beschreibung der zeitlichen Steuerung des Systems.A description of the timing of the system now follows.

Die interne Zeitsteuerung der mikroprozssoreinheit erfolgt unter Bezugnahme auf Fig. 3. Jeder von der Mikroprazefisoreinheit auszuführende Befehl erfordert einen bis drei maschinenzustände für seine Beschaffung und Ausführung. Diese Maschinenzustände werden mit S1, S2 und S3 bezeichnet. Jeder Maschinenzustand ist wiederum aufgeteilt in vier T-Zyklen. Diese Zyklen werden folgendermaßen benannt: TD (Befehls-Dekodierzyklus), X1 (erster Ausführungszyklus und Beginn der Beschaffung eines nächsten Befehls), X2 (zweiter Ausführungszyklus) und X3 (dritter Ausführungszyklus).The internal timing of the microprocessor unit is done with reference on Fig. 3. Each instruction to be executed by the micro-precision unit requires one to three machine states for its procurement and execution. These machine states are referred to as S1, S2 and S3. Each machine status is in turn divided in four T-cycles. These cycles are named as follows: TD (Instruction Decode Cycle), X1 (first execution cycle and start of obtaining a next command), X2 (second execution cycle) and X3 (third execution cycle).

Bei der bevorzugten Ausführungsform weist jeder T-Zyklus ein Zeitfenster auf, das gleich der Dauer einer Takt-aus-Periode ist.In the preferred embodiment, each T cycle has a time window which is equal to the duration of a clock-off period.

Die zwei Taktsignale 1 und 02 sowie die Zeiteteuersignale TA und TE werden auf Taktleitungen um das Plättchen herumgeleitet im Hinblick auf die Verwendung bei den verschiedenen Elementen (ALU, A-Register, Stapelsteuerung usw.) zur Durchführung der internen Zeitsteuerung der mikroprozessoreinheit. Die Takt- und Zeitsteuersignale werden dann lokal von einer Logikechaltung dekodiert, die an der Stelle jedes Elementes derart angeordnet sind, wie dies durch die Bedürfnisse des besonderen Elementes festgelegt wird.The two clock signals 1 and 02 and the timing signals TA and TE are routed on clock lines around the die for use in the various elements (ALU, A register, batch control, etc.) to carry out the internal timing of the microprocessor unit. The clock and timing signals are then locally decoded by a logic circuit that takes the place of each element are arranged like this through the needs of the particular Element is set.

Die Art der Schaltung, die zur Entwicklung der Zeitsteuersignale für jedes der Elemente verwendet wird, wird im folgenden beschrieben. An dieser Stelle genügt die Feststellung, daß ein lokaler Dekoder einen der T-Zyklen entwickelt, nämlich TD, X1, X2 oder X3, wie dies durch die Bedürfnisse des besonderen zeitgesteuerten Elementes bestimmt wird. Die T-Zyklen werden von dem lokalen Dekoder in der folgenden Weise entwickelt: Alle T-Zyklen werden durch Verwendung von Invertern und Nicht-ODER-Gattern ausgeführt.The type of circuit used to develop the timing signals for each of the elements is used is described below. At this point it is sufficient to state that a local decoder is developing one of the T-cycles, namely TD, X1, X2 or X3 as timed by the needs of the particular Element is determined. The T-cycles are used by the local decoder in the following Wise Developed: All T-Cycles are made through the use of inverters and NOR gates executed.

TD (Fig. 3j) ist gleich TAFTB; X1 (Fig. 3k) ist gleich TA+TB; X2 (Fig. 31) ist gleich TA+TB; und X3 (Fig. 3m) ist gleich TA4TB.TD (Fig. 3j) is equal to TAFTB; X1 (Fig. 3k) is equal to TA + TB; X2 (Fig. 31) is equal to TA + TB; and X3 (Fig. 3m) is equal to TA4TB.

Die Anwendung des Satzes von Demorgan ergibt TD gleich TA'TB; X1 gleich TA TB; X2 gleich TAxTB: und X3 gleich TA TE. Die Wellenform TW ist in Fig. 3h, die Wellenform TB in Fig. 3i gezeigt.Applying Demorgan's theorem gives TD equal to TA'TB; X1 same TA TB; X2 equals TAxTB: and X3 equals TA TE. The waveform TW is shown in Fig. 3h, the Waveform TB shown in Figure 3i.

Im allgemeinen erfordern alle Befehle mit einem Byte einen Maschinenstatus (S1). Alle 2-Byte-Nicht-Ein/Ausgabe-Befehle erfordern zwei Saschinenzuständs (S1 gefolgt von S2). Alle 3-Byte-Befehle und 2-Byte-Ein/Ausgabe-Befehle erfordner 3 Maschinenzustände (S1 gefolgt von S2 und S3).In general, all one-byte instructions require machine status (S1). All 2-byte non-input / output commands require two machine states (S1 followed by S2). All 3-byte commands and 2-byte input / output commands require 3 Machine states (S1 followed by S2 and S3).

Wie erwähnt wird ein Signal READY von einem externen READY-Signal abgeleitet und wird von demTaktgeber und Zeitateuersystem auf Leitung 181 empfangen. Dieses Signal wird dazu verwendet, den Mikroprozessor mit langsameren externen Speicher- oder Ein/Ausgabevorrichtungen zu synchronisieren. Daher wird der X3-T-Zyklus wiederholt, bis das externe Signal READY eine logische 1 ist.As mentioned, a READY signal is obtained from an external READY signal and is received on line 181 by the clock and time control system. This signal is used to send the microprocessor to slower external memory or to synchronize input / output devices. Therefore the X3-T cycle is repeated, until the external signal READY is a logical 1.

Durch Steuerung der Leitung für das Signal READY (Bereit) kann also ein externer Speicher oder eine externe Ein/Ausgabevorrichtung die mikroprozessoreinheit zwingen, in Aufwärtsschritten von einem Takt-Aus-Zyklus zu warten. Während des Wartens hält die Steuerung die Integrität der Adressensammelleitung, der Datensammelleitung und der geeigneten Lese/Schreib-Steuerleitungen aufrecht. Es besteht keine Einschränkung hinsichtlich der Zeitspanne, während der die Mikroprozessoreinheit im Wartezustand gehalten werden kann und auf ein Ansprechen READY gleich 1" wartet.By controlling the line for the READY signal, you can an external memory or an external input / output device the microprocessor unit force to wait in increments of one clock-off cycle. While waiting the controller maintains the integrity of the address bus, the data bus and the appropriate read / write control lines. There is no restriction as to the length of time during the the microprocessor unit can be held in the waiting state and waits for a response READY equal to 1 ".

Die Maschinenzustände S1, S2 und S3 sind die normalen Saschinenzustände. Die zwei anderen Maschinenzustände, nämlich S4 und S5 sind ebenfalls vorgesehen. 54 dient drei Zwecken. Es ist ein Zwischenzustand zwischen dem Rücksetzzustand und der ersten Operations-Kodierung/Oekodierung und Ausführung. Wenn das Signal NRESET gleich 1 wird, so beginnt der mikroprozessor den maschinenzustandS4. Während S4 wird ein Zugriff zu einer Stelle 0 des Anwendungsprogrammes eingeleitet. S4 ist ferner der Zwischenzustand zwischen einem Unterbrechung-Maschinenzustand und der Dekodierung und Ausführung des ersten Operationskode in dem Unterbrechungsprogramm. Wenn die ikroprozessoreinheit unterbrochen wird, geht sie auf S4. Während S4 werden Unterbrechungen gesperrt, und ein Zugriff zu der ersten Stelle im Unterbrechungsprogramm wird eingeleitet. Schließlich ist der S4-Zustand der Zwischenzustand zwischen dem Rücksetzzustand und dem Testzustand.The machine states S1, S2 and S3 are the normal machine states. The two other machine states, namely S4 and S5, are also provided. 54 serves three purposes. It is an intermediate state between the reset state and the first operation coding / decoding and execution. When the signal NRESET equals 1, the microprocessor begins machine state S4. During S4 an access to position 0 of the application program is initiated. S4 is also the intermediate state between an interrupt machine state and the Decoding and execution of the first opcode in the interrupt program. If the microprocessor unit is interrupted, it goes to S4. During S4 will be Interrupts blocked and access to the first position in the interrupt program Is initiated. After all, the S4 state is the intermediate state between the Reset state and the test state.

Der Maschinenzustand S5 ist der Rücksetzzustand. Er wird bedingungslos eingegeben, wann immer die Leitung RESET auf logisch 0 geht.The machine state S5 is the reset state. He becomes unconditional entered whenever the line RESET goes to logic 0.

Alle Steuerleitungen sind im inaktiven Zustand, wenn die mikroprozessoreinheit sich im maschinenzustand S5 befindet.All control lines are in the inactive state when the microprocessor unit is in machine state S5.

Es folgt nun unter Bezugnahme auf Fig. 7 eine Beschreibung der Organisation des Nur-Lesespeichers, im folgenden als Rom bezeichnet, und der zugeordneten Schaltungsanordnung. Der Rom 2 ist ein typischer Nur-Lesespeicher, der in der Technik wohlbekannt ist.A description of the organization will now be given with reference to FIG the read-only memory, hereinafter referred to as ROM, and the associated circuitry. The ROM 2 is a typical read-only memory that is well known in the art.

Er enthält eine Vielzahl von gruppenweise angeordneten Zellen, die binäre Stellen (0 oder 1) speichern. Jede Zellengruppe speichert eine einzelne Binärzahl. Diese Binärzahlen sind in den ROM während der Herstellung mittels eines gewöhnlichen maskierungsverfahren einprogrammiert worden.It contains a large number of cells arranged in groups, the Store binary digits (0 or 1). Each group of cells stores a single binary number. These binary numbers are in the ROM during manufacture by means of an ordinary masking procedure has been programmed.

Der in Fig. 7 gezeigte Rom besteht aus sieben Abschnitten, den Abschnitten 2-1 bis 2-7. Es ist anzumerken, daß diese Unterteilung nur für Erläuterungazwecke erfolgt und bei der tatsächlichen Ausführung des Rom auf dem Plättchen der MikroprozessoreinhQit nicht vorhanden ist. Der Abschnitt 2-1 enthält 16 Spalten und 32 Zeilen und ergibt so SpeicherrAum für 512 Speicherbits.The Rome shown in Fig. 7 consists of seven sections, the sections 2-1 to 2-7. It should be noted that this subdivision only for Explanatory purposes takes place and in the actual execution of the Rome on the Microprocessor unit chip is not present. Section 2-1 contains 16 columns and 32 rows and thus results in memory space for 512 memory bits.

Die Abschnitte 2-2 bis 2-4 weisen jeweils denselben Aufbau wie Abschnitt 2-1 auf. Die Abschnitte 2-5 bis 2-7 weisen jeweils denselben Aufbau auf wie die kombinierte Struktur der Abschnitte 2-1 bis 2-4. Der Rom enthält also Raum für 8192 Bits.Sections 2-2 to 2-4 each have the same structure as section 2-1 on. Sections 2-5 to 2-7 each have the same structure as combined structure of sections 2-1 to 2-4. So the Rom contains space for 8192 Bits.

Jedes der ROm-Speicherbytes oder Wörter kann eindeutig adressiert werden durch Verwendung eines Zeilendekoders 22 und eines Spaltendekoders 24. Die Dekodiermatrix für die ersten 32 Zeilen des Rom trägt das Bezugszeichen 22-1. Dieser Kode wird für die nächsten 32 Leitungen der ROM-Dekodiermatrix im Abschnitt 22-2 mitgeführt. Auf diese Weise enthält der Zeilendekoder eine 1-aus-64-Zeilenadresse ansprechend auf die 6 niedrigstwertigsten Bits und ihr Komplement eines Adressenwortes, das von dem Speicher-Adressenregister 23 empfangen wird. Der erste Abschnitt des Spaltendekoders enthält eine matrix 24-1. Diese Struktur wiederholt sich für Spaltenabschnitt 24-2. Die Spalten-Dekodierabschnitte 24-3 bis 24-5 weisen jeweils dieselbe Struktur auf wie die kombinierte matrix aus Abschnitten 24-1 und 24-2.Zu jeglichem Zeitpunkt können also 8 Spalten des Rom über Leitungen 18 Adressiert werden, und zwar ansprechend auf Bits A6-A9 und deren Komplement eines Adressenwortes, das über die Leitungen 26-1 bis 26-8 aus dem Speicher-Adressenregister empfangen wird. Es soll angemerkt werden, daß das Komplement der Adressenbits durch irgendeine herkömmliche Einrichtung erzeugt werden kann. Bei der bevorzugten Ausführungsform werden invertierende Gegentakttreiber verwendet, um diese Komplemente zu erzeugen. Das Ausgangssignal des Rom wird über Leitungen 15 in eine Reihe von 16-zu-1-Nicht-ODER-Gattern eingespeist. Abschnitt 16-1 enthält ein Nicht-ODER-Gatter. Abschnitt 16-2 enthält ein Nicht-ODER-Gatter, und Abschnitt 16-3 bis 16-5 enthalten jeweils 2 Nicht-ODER-Gatter. Die Ausgangesignale dieser Gatter werden über Leitungen 14-1 bis 14-8 in Leitungatreiber 19-1 bis 19-8 eingespeist. Die Ausgangssignale dieser Leitungstreiber werden dann über Leitungen 21-1 bis 21-8 den Datensammelleitungen 20-1 bis 20-8 zugeführt. Somit wird ein 8-Bit-Befehlswort erzeugt und zur Verwendung durch die mikroprozessoreinheit auf die Datensammelleitung gegeben. Die Durchschaltung des Befehlswortes auf die Datensammelleitung wird von der Gatter-Schaltung 206 gesteuert.Each of the ROm memory bytes or words can be uniquely addressed are generated by using a row decoder 22 and a column decoder 24. The The decoding matrix for the first 32 lines of the ROM has the reference number 22-1. This Code is used for the next 32 lines of the ROM decoding matrix in section 22-2 carried along. In this way the row decoder contains a 1-of-64 row address responsive to the 6 least significant bits and their complement of an address word, received from the memory address register 23. The first section of the Column decoder contains a matrix 24-1. This structure is repeated for column sections 24-2. The column decoding sections 24-3 to 24-5 each have the same structure like the combined matrix from sections 24-1 and 24-2. At any point in time 8 columns of the ROM can therefore be addressed via lines 18, in an appropriate manner on bits A6-A9 and their complement of an address word that is transmitted over the lines 26-1 through 26-8 is received from the memory address register. It should be noted that the complement of the address bits can be obtained by any conventional means can be generated. In the preferred embodiment, inverting push-pull drivers are used used to generate these complements. The output of the Rom is over Lines 15 fed into a series of 16-to-1 NOR gates. section 16-1 contains a NOR gate. Section 16-2 contains a NOR gate, and sections 16-3 through 16-5 each contain 2 NOR gates. The output signals these gates become line drivers 19-1 on lines 14-1 through 14-8 until 19-8 fed in. The output signals of these line drivers are then transmitted via lines 21-1 through 21-8 are fed to the data buses 20-1 through 20-8. This becomes an 8-bit command word generated and for use by the microprocessor unit on the data bus given. The switching through of the command word to the data bus is carried out by the gate circuit 206 is controlled.

Diese Schaltungsanordnung arbeitet folgendermaßen: die Zeitsteuersignale TA und TB werden auf Leitungen 188 bzw. 186 empfangen und dann über Inverter 101 bzw. 202 in ein Nicht-ODER-Catter 23 eingegeben. Ein Taktsignal n wird auf Leitung 163 empfangen und in das Nicht-ODER-Gatter eingegeben. Schließlich wird ein Steuersignal CBUSOO aus der PLA-Steuerung 100 über Leitung 205 empfangen und in das Nicht-ODER-Gatter eingegeben. Der Ausgang des Nicht-ODER-Gatters wird an eine Inverter-Gegentakttreiber-Kombination 204 geführt, um die Treibersignale für die Leitungstreiber 19-1 bis 19-8 zu liefern.This circuit arrangement works as follows: the timing signals TA and TB are received on lines 188 and 186, respectively, and then through inverter 101 and 202 are entered into a NOR gate 23, respectively. A clock signal n is on line 163 and entered into the NOR gate. Finally there is a control signal CBUSOO is received from the PLA controller 100 via line 205 and into the NOR gate entered. The output of the NOR gate is sent to an inverter push-pull driver combination 204 to provide the drive signals for the line drivers 19-1 to 19-8.

Es folgt nun unter Bezugnahme auf die Fig. 8 bis 12 eine Beschreibung der Organisation des Stapelbereiches. Der Stapelbereich besteht grundsätzlich aus einem Stapel 32, der bei der bevorzugten Ausführungsform als 48-Bit-RAm ausgeführt ist, der so organisiert ist, daß er als 4 12-Uit-Register wirkt. Diese Anordnung ergibt einen Abwärtaschub-Stapel zur Speicherung von Unterprogramm- und Unterbrechungs-Rückkehr-Adressen. Die anderen grundlegenden Elemente des Stapelbereiches sind das Speicher-Adressenregister (mAR) 23, bei dem es sich um ein 12-Bit-Speicher-Adressenregister zur Erzeugung des Speicher-Adressenwortes handelt, und eine Inkrementiereinrichtung (INC) 35, die zur Erzeugung des nächsten Adressenwortes verwendet wird, ein Traneferregister (X-Reg) 38, das zur Überführung von Information aus der Datensammelluitung in die Adressensammelleitung verwendet wird, eine Lese/Schreibschaltung 39, die dem X-Register zugeordnet ist, sowie eine Lese/Schreibschaltung 44, die dem Stapel zugeordnet ist. Zusätzlich ist eine Stapel-Steuerschaltung 48 vorgesehen, um die Arbeitsgänge der Elemente innerhalb des Stapelbereiches zu steuern, und zwar ansprechend auf Steuersignale aus der PLA-Steuerung 100, die über Leitungen 50 herangeführt werden.Description will now be made with reference to Figs the organization of the stacking area. The stacking area basically consists of a stack 32, which in the preferred embodiment is implemented as 48-bit RAm organized to act as a 4 12-Uit register. This arrangement provides a thrust down stack for storing subroutine and interrupt return addresses. The other basic elements of the stack area are the memory address register (mAR) 23, which is a 12-bit memory address register for generation of the memory address word, and an incrementing device (INC) 35, which is used to generate the next address word, a transfer register (X-Reg) 38, which is used to transfer information from the data collection into the Address bus is used, a read / write circuit 39 associated with the X register and a read / write circuit 44 associated with the stack. In addition, a batch control circuit 48 is provided to control the operations of the Control elements within the stacking area in response to control signals the end of the PLA controller 100, which are brought in via lines 50.

Das Transfer- oder X-Register 38 besteht aus 12 RA-Speichsrzellen 210, die so gestaltet sind, daß sie als 12-Registsr arbeiten.The transfer or X register 38 consists of 12 RA memory cells 210, which are designed to work as a 12-register.

Das X-Register wird zum Lesen adressiert durch ein Signal SELECT X aus der Stapelsteuerung, das über Leitung 51-1 empfangen wird.The X register is addressed for reading by a SELECT X signal from the batch controller received on line 51-1.

Die Schreibschaltung 39 dient zur Überführung von Daten aus der Datensammelleitung in das X-Register. Die Schreibschaltung besteht grundsätzlich aus 12 Schaltungen, von denen jede einen Eingang zum Empfang von Daten aus der Datensammelleitung auf irgendeiner Leitung 40-1 bis 40-12 enthält. Die Signale aus der Datensammelleitung werden dann über einen Inverter und zwei RAm-Treiber geführt, um die Information in eine der zugeordneten RAm-Zellen des X-Registers eingeben zu können. Die RAM-Treiber (RD) sind bei der bevorzugten Ausführungsform gemäß Fig. 469 ausgebildet. Die Schreibschaltungen 39-1 bis 39-8 schalten die Information aus der Datensammelleitung in das X-Register ein, und zwar ansprechend auf Steuersignale aus der Stapelsteuerung über Leitungen 51-8. Die X-Schreibschaltungen 39-9 bis 39-12 schalten die Information aus der Datensammelleitung in die zugeordneten X-Registerzellen durch, ansprechend auf ein Steuersignal aus der Stapelsteuerung über Leitungen 51-7. Die Leseleitungen für das X-Register 265-1 bis 265-12 sind den Leseleitungen 42-1 bis 42-12 des Stapels zugeordnet.The write circuit 39 serves to transfer data from the data bus into the X register. The write circuit basically consists of 12 circuits, each of which has an input for receiving data from the data bus any line 40-1 to 40-12. The signals from the data bus are then fed to the information via an inverter and two RAm drivers to be able to enter into one of the assigned RAm cells of the X register. The RAM drivers (RD) are formed in the preferred embodiment according to FIG. 469. The write circuits 39-1 to 39-8 switch the information from the data bus into the X register on, in response to control signals from the batch controller via lines 51-8. The X write circuits 39-9 through 39-12 switch the information from the data bus into the associated X register cells in response to a control signal the batch control via lines 51-7. The read lines for the X register 265-1 through 265-12 are assigned to the read lines 42-1 through 42-12 of the stack.

Information wird auf Schreibleitungen 33-1 bis 33-24 in den Stapel eingeschrieben. Die Information wird dann aus dem Stapel und aus dem X-Register auf Leitungen 34-1 bis 34-12 ausgelesen.Information is on write lines 33-1 through 33-24 in the stack enrolled. The information is then taken from the stack and from the X register read out on lines 34-1 to 34-12.

Die Stapel-Lese/Schreibschaltung 44 besteht grundsätzlich aus 12 Schaltungen 44-1 bis 4412Jede Schaltung enthält einen Eingang 37-1 bis 37-12 zum Empfang von Signalen aus dar Inkrementiereinrichtung 35 (Fig. 10). Die Information wird empfangen und durch eine Kombination aus einem Inverter und zwei RA-Treibern hindurchgeführt. Die RAM-Treiber sprechen an auf Less/Schreibsignale, die von der Stapelsteuerung erzeugt und über Leitungen 51-6 geführt werden. Die Schreibleitungen 42-1 bis 42-12 sind von der Lese/ Schreibschaltung zu dem Speicher-Adressenregister 23 geführt.The stack read / write circuit 44 is basically composed of 12 circuits 44-1 to 4412 Each circuit includes an input 37-1 to 37-12 for receiving Signals from the incrementer 35 (Fig. 10). The information is received and passed through a combination of an inverter and two RA drivers. The RAM drivers respond to less / write signals from the stack controller generated and conducted via lines 51-6 will. The writing lines 42-1 to 42-12 are from the read / write circuit to the memory address register 23 led.

Das Speicher-Adressenregister 23 enthält 12 Schaltungen 23-1 bis 23-12. Die Schaltungen 23-1 bis 23-8 enthalten jeweils einen Eingang zum Empfang des Schreibsignale auf Leitungen 42. Das empfangene Signal wird dann durch einen Inverter geleitet und in eine Abtast- und Rastvorrichtung eingegeben, dessen Ausgangssignal über einen Cegentakttreiber und einen invertierenden Gegentakttreiber geführt wird, um der Adressensammelleitung 30 über Leitungen 27-1 bis 27-24 Signale zuzuführen und ferner über Leitungen 36-1 bis 36-24 der Inkrementiereinrichtung Signale zuzuführen.The memory address register 23 includes 12 circuits 23-1 to 23-12. The circuits 23-1 to 23-8 each contain an input for receiving the write signal on lines 42. The received signal is then passed through an inverter and input into a scanning and latching device, the output signal of which via a Ceg-pull driver and an inverting push-pull driver is led to the To supply address bus line 30 via lines 27-1 to 27-24 signals and further to supply signals to the incrementing device via lines 36-1 to 36-24.

Fig. 9 zeigt die Adressensammelleitung mit den Leitungen 30-1 bis 30-24. Jeder Leitung ist ein Adressenbit und dessen Komplement zugeordnet, das von dem Speicher-Adressenregister erzeugt und über die Leitungen 27-1 bis 27-24 auf die Adressensammelleitung gegeben wird. Es werden also die sechs niedrigstwertigsten Bits und deren Komplement eines Speicher-Adressenwortes von dem Rom-Zeilendekoder 22 über Leitungen 25-1 bis 25-12 empfangen. In gleicher Weise werden die sechsten bis neunten Bits und deren Komplementwerte von dem ROm-Spaltundekoder 24 über Leitungen 26-1 bis 26-8 empfangen. Die Ausgangsstifte AO-A11 empfangen die Spelcher-Adressenwörter über Leitungen 108-1 bis 102-12 nach Führung über TTL-kompatible-Puffer 109-1 bis 109-12, die das Speicher-Adressenwort über Leitungen 110-1 bis 110-12 aus der Adressensammelleitung empfangen haben. Diese Stifte liefern die Speicher-Adressenwörter zur Verwendung durch einen externen Speicher oder sonstige externe Ein/Ausgabevorrichtungen, falls eine derartige Anwendung gewünscht ist.Fig. 9 shows the address bus with lines 30-1 through 30-24. Each line is assigned an address bit and its complement, that of the memory address register and via lines 27-1 through 27-24 the address bus is given. So it will be the six least significant Bits and their complement of a memory address word from the ROM row decoder 22 received over lines 25-1 through 25-12. In the same way the sixth through ninth bits and their complement values from the ROm column decoder 24 via lines 26-1 through 26-8 received. Output pins AO-A11 receive the Spelcher address words via lines 108-1 to 102-12 after routing via TTL-compatible buffers 109-1 to 109-12, which takes the memory address word over lines 110-1 through 110-12 from the address bus have received. These pins provide the memory address words for use through an external memory or other external input / output device, if such an application is desired.

Die Inkrementiereinrichtung, die für die Erzeugung der nächsten Adressen verwendet wird, ist gemäß Fig. 10 aufgebaut und arbeitet folgendermaßen: Die Inkrementiereinrichtung besteht grundsätzlich aus 12 komplexen Logikgattern 35-1 bis 35-12, von denen jedes ein Nicht-ODER-Gatter in Kombination mit zwei UND-Gattern und einem Inverter enthält. Bei den Logikgattern 35-1, 35-3, 35-5, 35-7, 35-9 und 35-11 sind die Ausgänge der Inverter zu dem Eingang des rechten UND-Gat.t.ers geführt, während die Ausgänge der Inverter bei den Logikgattern 35-2, 35-4, 35-6, 35-8, 35-10 und 35-12 zu dem Eingang des Linken UND-Gatters geführt sind. Diese komplexe Logik liefert Eingangsaignale, die das gerade vorliegende Speicher-Adrsssenwort aus dem Speicher-Adressenregister repräsentieren, über Leitungen 36-1 bis 36-24.The incrementer responsible for generating the next addresses is used, is constructed according to FIG. 10 and operates as follows: The incrementing device basically consists of 12 complex logic gates 35-1 to 35-12, each of which a NOT-OR gates in combination with two AND gates and one Includes inverter. The logic gates are 35-1, 35-3, 35-5, 35-7, 35-9 and 35-11 the outputs of the inverters led to the input of the right AND gate, while the outputs of the inverters at logic gates 35-2, 35-4, 35-6, 35-8, 35-10 and 35-12 are led to the input of the left AND gate. This provides complex logic Input signals which the currently present memory address word from the memory address register represent, on lines 36-1 through 36-24.

Eine Reihe von Nicht-ODER-Gattern 266-1 bis 266-6 liefert Eingangssignale an die komplexen Logikgatter 35-2, 35-4, 35-6, 35-8, 35-10 und 35-12. Eine Reihe von Nicht-UND-attern 267-1 bis 267-5 liefert Eingangssignale an die komplexen Logikgatter 35-3, 35-5, 35-7, 35-9 und 35-11. Ein Inkremetierung-Sperrsignal (INHIB INC) aus der Stapelsteuerung, das über Leitung 230 herangeführt wird, liefert ein Eingangssignal für das komplexe Logikgatter 35-1.A series of NOR gates 266-1 through 266-6 provide input signals to complex logic gates 35-2, 35-4, 35-6, 35-8, 35-10 and 35-12. A row from NAND attenuators 267-1 through 267-5 provides input signals to the complex logic gates 35-3, 35-5, 35-7, 35-9 and 35-11. An increment inhibit signal (INHIB INC) is issued the batch control, which is brought in via line 230, provides an input signal for the complex logic gate 35-1.

Dieses Signal bestimmt, ob die Inkrementiereinrichtung schrittweise hochgesteuert wird oder nicht. Die Eingangasignale für die Nicht-ODER-Gatter und Nicht-UND-Gatter werden über Leitungen 36 aus dem Speicher-Adressenregister und von noch zu beschreibenden anderen Stellen her empfangen. Die Eingangasignale für das Nicht-ODER-Gatter 266-1 sind AO auf Leitung 36-2 und INHIB INC auf Leitung 230. Die Eingangssignale des UND-Gatters 267-1 sind Al auf Leitung 36-3 und das Ausgangssignal des Nicht-ODER-Gatters 266-1.This signal determines whether the incrementer is stepping is overdriven or not. The input signals for the NOR gates and Non-AND gates are obtained from the memory address register and via lines 36 received from other places to be described. The input signals for NOR gate 266-1 is AO on line 36-2 and INHIB INC on line 230. The inputs to AND gate 267-1 are A1 on line 36-3 and the output of the NOT-OR gate 266-1.

Die Eingangssignale des Nicht-ODER-Gatters 266-2 sind A2 auf Leitung 36-6 und das Ausgangasignal des Nicht-UND-Gatters 267-1.The inputs to NOR gate 266-2 are A2 on line 36-6 and the output of NAND gate 267-1.

Die Eingangssignale des Nicht-UND-(;atters 267-2 sind A3 auf Leitung 36-7 und das Ausgangssignal des Nicht-ODER-Gatters 266-2.The input signals of the NOT AND - (atters 267-2 are A3 on line 36-7 and the output of NOR gate 266-2.

Die Eingangssignale des Nicht-ODER-Gatters 266-3 sind A4 auf Leitung 36-10 und das Ausgangssignal des Nicht-UND-Gatters 267-2.The inputs to NOR gate 266-3 are A4 on line 36-10 and the output of NAND gate 267-2.

Die Eingangssignale des Nicht-UND-Gatters 267-3 sind AS auf Leitung 36-11 und das Ausgangasignal des Nicht-ODER-Gatters 266-3.The inputs to NAND gate 267-3 are AS on line 36-11 and the output of NOR gate 266-3.

Die Eingangssignale des Nicht-ODER-Catters 266-4 sind A6 auf Leitung 36-14 und das Ausgangssignal des Nicht-UND-Gatters 267-3.The inputs to NOR gate 266-4 are A6 on line 36-14 and the output of NAND gate 267-3.

Die Eingangssignale des Nicht-UND-Gattere 267-4 sind A7 auf Leitung 36-15 und das Ausgangssignal das Nicht-ODER-Catters 266-4.The inputs to NAND gate 267-4 are A7 on line 36-15 and the output of the NOR gate 266-4.

Die Eingangssignale des Nicht-ODER-Gatters 266-5 sind AB auf Leitung 36-18 und das Ausgangssignal des Nicht-UND-Gatters 267-4.The inputs to NOR gate 266-5 are AB on line 36-18 and the output of NAND gate 267-4.

Die Eingangssignale des Nicht-UND-Gatters 267-5 sind A9 auf Leitung 36-19 und das Ausgangssignal des Nicht-ODER-Gatters 266-5.The inputs to NAND gate 267-5 are A9 on line 36-19 and the output of NOR gate 266-5.

Die Eingangssignale des Nicht-ODER-Gatters 266-6 sind A10 auf Leitung 36-22 und das Ausgangssignal des Nicht-UND-Gattere 267-5.The inputs to NOR gate 266-6 are A10 on line 36-22 and the output of NAND gate 267-5.

Es wird nun unter Bezugnahme auf die Fig. 11-13 die Stapelsteuerung 48 beschrieben. Die Fig. 11 und 12 zeigen die Schaltungsanordnung, die verwendet wird zur Entwicklung der Stapelsteuersignale, die zuvor unter Bezugnahme auf Leitungen 51-1 bis 51-11 erwähnt wurden. Eine Reihe von Zeitsteuersignalen TA, TA, TB, TB und 02 bilden Eingangssignale, die durch eine Reihe von Nicht-ODER-Gattern 234 bis 241 dekodiert werden, um die Stapelsteuersignale zu erzeugen. TA und TB werden erzeugt, indem die Signale TA und TB, die auf Leitungen 188 und 186 empfangen werden, lokal über Inverter 271 geführt werden. Zusätzlich empfängt jedes Nicht-ODER-Gatter 234 bis 240 ein Steuersignal aus der PLA-Steuerung 100 über die Leitungen 50-1 bis 50-5. Insbesondere gibt das Nicht-ODER-Gatter 234 ein Ausgangssignal DB30-?X118 ansprechend auf die Eingangssignale S1, TA, TB und 02 ab. Das Nicht-ODER-Gatter 235 erzeugt ein Ausgangssignal DB7-0# X7-0 0 ansprechend auf die Eingangssignale S1, TA, TB und r2. S1 wird erzeugt, indem das 51-Signal über einen Inverter 236 geleitet wird. Das Nicht-ODER-Gatter 239 erzeugt ein Ausgangssignal "O" mA mm11,8 ansprechend auf die Signale TA, TB, 02 und cSTK08. Das Nicht-ODER-Gatter 240 erzeugt ein Ausgangssignal S11-8#MA11-8 ansprechend auf die Eingangssignale TA, TB, 02 und CSTK07. Das Nicht-ODER-Gatter 241 erzeugt ein Ausgangssignal Ma7-@ ansprechend auf die Eingangssignale TA, TB und 02.Referring now to Figures 11-13, the batch control will now be discussed 48 described. Figures 11 and 12 show the circuit arrangement which is used is used to develop the batch control signals previously referring to lines 51-1 through 51-11. A series of timing signals TA, TA, TB, TB and 02 form input signals passed through a series of NOR gates 234 to 241 can be decoded to generate the batch control signals. TA and TB are generated by localizing the TA and TB signals received on lines 188 and 186 via inverter 271. In addition, each NOR gate receives 234 through 240, a control signal from the PLA controller 100 via lines 50-1 through 50-5. In particular, NOR gate 234 provides an output signal DB30-? X118 responsive on the input signals S1, TA, TB and 02. The NOR gate 235 generates an output signal DB7-0 # X7-0 0 in response to the input signals S1, TA, TB and r2. S1 is generated by passing the 51 signal through an inverter 236. The NOR gate 239 produces an output "O" in response to mA mm11.8 the signals TA, TB, 02 and cSTK08. The NOR gate 240 produces an output signal S11-8 # MA11-8 in response to the input signals TA, TB, 02 and CSTK07. The NOT-OR gate 241 generates an output signal Ma7- @ in response to the input signals TA, TB and 02.

Das Nicht-ODER-Gatter 237 erzeugt ein Ausgangssignal auf Leitung 231 ansprechend auf die Eingangssignale TA, TB und CSTKOO, während das Nicht-ODER-Gatter 238 ein Ausgangssignal aur Leitung 233 ansprechend auf die Eingangssignale TA, TB und CSTK01 erzeugt. Die Signale auf Leitungen 231 und 233 werden dann an ein Nicht-ODER-Gatter 242 angelegt, um ein Signal in Leitung 232 zu erzeugen.The NOR gate 237 produces an output on line 231 in response to the input signals TA, TB and CSTKOO, while the NOR gate 238 an output signal on line 233 in response to the input signals TA, TB and CSTK01 generated. the Signals on lines 231 and 233 become then applied to a NOR gate 242 to produce a signal on line 232.

Die Signale in den Leitungen 231 bis 233 werden unter Bezugnahme auf Fig. 12 näher erläutert.The signals on lines 231-233 are described with reference to FIG Fig. 12 explains in more detail.

Logik-Reihenanordnunge 243 und 244 bilden die Eingänge für die Signale, die auf den Leitungen 231 bis 233 erscheinen. Leitung 231 führt das Eingangssignal zu dem UND-Gatter Nr. 1 der Reihenanordnungen 243 und 244. Leitung 233 führt das Eingangssignal zum UND-Gatter 2 der Anordnungen 243 und 244, und Leitung 232 führt das Signal zum UND-Gatter 3. Der Ausgang der Logik-Reihenanordnung 243 liefert die Eingangsdaten für eine Abtast- und Transfervorrichtung 245. In gleicher Weise liefert der Ausgang der Logik-Reihenanordnung 244 die Eingangsdaten für eine Abtast-und Transfervorrichtung 246. Beide Abtast- und Transfervorrichtungen tasten die ankommenden Daten mit einer Frequenz ab, die durch 2 (Fig. 3d) bestimmt wird. Das Signal 2 wird erhalten, indem das Signal r über einen Inverter (nicht gezeigt) geleitet wird. Die Überführung zu den Ausgängen der Abtast- und Transfervorrichtungen erfolgt mit einer Frequenz, die durch 1 bestimmt wird (Fig. 3c). Das Ausgangssignal der Abtast- und Transfervorrichtung 245 erscheint auf Leitung 276, und das Komplement dieses Signals erscheint auf Leitung 275 nach Führung über einen Inverter 246. Der Ausgang der Abtast- und Transfervorrichtung 246 erscheint auf Leitung 278, und dessen Komplement auf Leitung 276 nach Führung über einen Inverter 281, Das Signal auf Leitung 275 wird dem UND-Gatter 3 der Reihenanordnung 243 und dem UND-Gatter 2 der Reihenanordnung 244 als Eingangssignal zugeführt. Das Signal auf Leitung 276 wird dem UND-Gatter 1 der Anordnung 244 als Eingangssignal zugeführt. Das Signal 277 wird dem UND-Gatter 1 der Anordnung 243 und dem UND-Gatter 3 der Anordnung 244 als Eingangssignale zugeführt. Das Signal auf Leitung 278 wird als Eingangssignal in das UND-Gatter 2 der Anordnung 243 eingespeist.Logic series arrangements 243 and 244 form the inputs for the signals, appearing on lines 231-233. Line 231 carries the input signal to AND gate # 1 of rows 243 and 244. Line 233 does this Input to AND gate 2 of assemblies 243 and 244, and line 232 leads the signal to AND gate 3. The output of logic array 243 provides the Input data for a scanning and transfer device 245. Provides in the same way the output of the logic array 244 receives the input data for a sample and Transfer device 246. Both scanning and transfer devices scan the incoming ones Data at a frequency determined by 2 (Fig. 3d). The signal 2 becomes obtained by passing the signal r through an inverter (not shown). The transfer to the outputs of the scanning and transfer devices takes place with a frequency determined by 1 (Fig. 3c). The output signal of the scanning and transfer device 245 appears on line 276, and the complement of that Signal appears on line 275 after passing through an inverter 246. The output of scan and transfer device 246 appears on line 278, and its complement on line 276 after routing via an inverter 281, the signal on line 275 becomes the AND gate 3 of the array 243 and the AND gate 2 of the array 244 is supplied as an input signal. The signal on line 276 becomes the AND gate 1 is supplied to the arrangement 244 as an input signal. Signal 277 becomes the AND gate 1 of the arrangement 243 and the AND gate 3 of the arrangement 244 as input signals. The signal on line 278 is used as an input to AND gate 2 of the array 243 fed in.

In Fig. 11 erscheinen bestimmte Zeitsteuersignale auf den Leitungen 272 bis 274. Diese Zeitateuersignale erscheinen ferner in Fig. 12 ins Eingangssignale für ein Nicht-ODER-Gatter 250.In Fig. 11, certain timing signals appear on the lines 272 to 274. These timing signals also appear in FIG. 12 in the input signals for a NOR gate 250.

In gleicher Weise erscheinen die Zeitsteuersignale auf den Leitungen 272 und 273 als Eingangssignale für Nicht-ODER-Gatter 251. Ferner wird dem Nicht-ODER-Gatter 250 ein Eingangs-Steuersignal CSTK06 zugeführt, das über Leitung 50-B von der PLA-Steuerung 100 geliefert wird. Dieses Steuersignal kombiniert mit den Eingangs-Zeitsteuersignalun in dem Nicht-ODER-Gatter erzeugt ein Steuersignal für das X-Register auf Leitung 51-1.The timing signals appear on the lines in the same way 272 and 273 as inputs to NOR gate 251. Further, the NOR gate 250 is supplied with an input control signal CSTK06, which is transmitted via line 50-B from the PLA controller 100 is delivered. This control signal combined with the input timing signalsun in the NOR gate generates a control signal for the X register on line 51-1.

Nicht-UND-Gatter 249 empfängt zwei Steuersignale, nämlich CSTKO6 über Leitung 50-1 und CSTKOS über Leitung 50-4, aus der PLA-Steuerung 100 Der Ausgang des Nicht-UND-Gatters 249 liefert ein Steuersignal für das Nicht-ODER-Gatter 251, das nach Kombination mit den Zeitsteuersignalen TA und TB ein Steuersignal auf Leitung 270 bildet, das dann in jedes Nicht-ODER-Gatter 252 bis 255 eingegeben wird. Das Zeitsteuersignal r auf Leitung 263 bildet ein zusätzliches Eingangssignal für diese Gatter. Dem Nicht-ODER-Gatter 252 werden weitere Eingangssignale mit den Signalen in den Leitungen 275 und 277 zugeführt. Der Ausgang dieses Nicht-ODER-Gatters liefert ein Steuersignal SEL STKO (Wahlstapelleitung 0) zu der ersten Stapelregisterzeile über Leitung 51-2.NAND gate 249 receives two control signals, namely CSTKO6 via Line 50-1 and CSTKOS via line 50-4, from the PLA controller 100 The output of the NOR gate 249 provides a control signal for the NOR gate 251, after combination with the timing signals TA and TB, a control signal on the line 270 which is then input to each NOR gate 252-255. That Timing signal r on line 263 forms an additional input signal for this Gate. The NOR gate 252 is further input with the signals fed in lines 275 and 277. The output of this NOT-OR-gate delivers a control signal SEL STKO (dial stack line 0) to the first stack register line via line 51-2.

Dem Nicht-ODER-Gatter 253 werden weitere Eingangssignale auf den Leitungen 275 und 278 zugeführt, um ein Steuerausgangssignal SEL STK1 über Leitung 51-3 zu der zweiten Stapelregisterzeile zu liefern. Dem Nicht-ODER-Gatter 254 werden weitere Eingangssignale aus den Leitungen 276 und 277 zugeführt, um ein Steuersignal SEL STK2 zu der dritten Stapelregisterzeile über Leitung 51-4 zu senden. Dem Nicht-ODER-Gatter 255 werden weitere Eingangssignale auf Leitungen 276 und 278 zugeführt, so daß es ein Steuersignal SEL STK3 über Leitung 51-5 zu der vierten Stapelregisterzeile sendet.The NOR gate 253 receives additional inputs on the lines 275 and 278 for control output SEL STK1 on line 51-3 the second line of the stack register. The NOR gate 254 is given more Input signals on lines 276 and 277 are fed to a control signal SEL Send STK2 to the third row of stack registers on line 51-4. The NOT-OR gate 255 are fed further input signals on lines 276 and 278, so that it sends a control signal SEL STK3 over line 51-5 to the fourth row of the stack register.

Die Signale, durch die die Inkrementier- und Transferdaten von der Inkrementiereinrichtung 35 zu dem Stapel 32 gesperrt werden, werden von der in Fig. 13 gezeigten Schaltungsanordnung erzeugt.The signals through which the increment and transfer data from the Incrementing device 35 to the stack 32 are blocked, will generated by the circuit arrangement shown in FIG.

Die Zeitsteuersignale TA, TB und r sind die Eingangssignale für Nicht-ODER-Gatter 257, dessen Ausgang ein Abtastsignal für zwei Abtast- und Rastvorrichtungun 256, 258 bildet. Die in der ersten Abtast- und Rastvorrichtung 256 abgetasteten Daten werden auf Leitung 50-7 erhalten und stellen ein Steuersignal CSTK09 aus der PLA-Steuerung 100 dar. Die in der zweiten Abtast- und Rastvorrichtung 258 abgetasteten Daten sind ein Steuersignal CSTK03, das auf Leitung 50-6 aus der PLA-Steuerung 100 empfangen wird. Der Einrastvorgang in jeder Abtast- und Rastvorrichtung erfolgt mit der Frequenz 1. Der Ausgang Q der Abtast- und Rastvorrichtung 256 erscheint auf Leitung 230 und stellt das Sperr-Inkrementiersignal für die Inkrementiereinrichtung 35 dar. Der Ausgang Q der Abtast- und Rastvorrichtung 258 liefert eines der Eingangssignale, das an Nicht-ODER-Gatter 259 angelegt wird.The timing signals TA, TB and r are the input signals for NOR gates 257, the output of which is a scanning signal for two scanning and latching devices 256, 258 forms. The data scanned in the first scanning and latching device 256 are received on line 50-7 and provide a control signal CSTK09 from the PLA controller 100. The data scanned in the second scanning and latching device 258 is a control signal CSTK03 received on line 50-6 from PLA controller 100 will. The locking process in each scanning and locking device takes place with the frequency 1. The Q output of the scanning and latching device 256 appears on line 230 and represents the disable increment signal for the incrementer 35. The Output Q of the scanning and latching device 258 provides one of the input signals which is applied to NOR gate 259.

Die anderen Eingangssignale sind TA, TB und W2. Der Ausgang des Nicht.-ODER-Gatters 259 liefert eine Ansteuerspannung für eine Verarmungstyp-Vorrichtung 261. Bei dieser Verarmungstyp-Vorrichtung ist einer der Bereiche mit der Versorgungsspannung Vcc verbunden, die bei der bevorzugten Ausführungsform 5 Volt beträgt.The other input signals are TA, TB and W2. The output of the NOT.-OR gate 259 provides a drive voltage for a depletion type device 261. This one Depletion type device is one of the areas with the supply voltage Vcc connected, which in the preferred embodiment is 5 volts.

Das Ausgangssignal des Nicht-ODER-Gatters 259 wird durch einen Inverter 260 invertiert und an die Steuerelektrode einer Anreicherungstyp-Vorrichtung 262 angelegt. Eine zusätzliche Anreicherungstyp-Vorrichtung 263 ist parallel zu der Vorrichtung 262 angeordnet. Die Vorrichtung 263 empfängt ein Signal r an ihrer Steuerelektrode. Die Parallelschaltung der Vorrichtungen 262 und 263 ist mit dem anderen Bereich der Vorrichtung 261 verbunden, um auf Leitung 51-6 ein Ausgangssignal zu erzeugen. Das in dieser Leitung erscheinende Ausgangssignal wird dazu verwendet, die Daten aus der Inkrementiereinrichtung zu dem Stapel zu überführen. Dieses Signal wird bezeichnet mit INCRS(SA).The output of NOR gate 259 is passed through an inverter 260 inverted and to the control electrode of an enhancement type device 262 created. An additional enrichment type device 263 is in parallel with that Device 262 arranged. The device 263 receives a signal r at its control electrode. The parallel connection of devices 262 and 263 is with the other area of device 261 to produce an output signal on line 51-6. The output signal appearing in this line is used to transmit the data from the incrementer to the stack. This signal will designated with INCRS (SA).

Es folgt nun eine Beschreibung des RAS-Speicherbereiches anhand von Fig. 14. Der RAm-Speicherbereich ist um einen Speicher mit willkürlichem Zugriff, im folgenden RAm genannt, zentriert. Der RAM enthält 256 Speicherzellen, die als zwei Seiten, Po und Pl, programmorganisiert sind, wobei jede Seite 16 8-Bit-breite Arbeitsregister enthält. Der RAm wird durch eine Wortadresse auf Leitungen 31 adressiert, es wird also eins von 16 Wortleitungen in den RAM mittels eines RAm-Adresssnregisters 28 ausgewählt. Das RA-Adressenregister (RAR) 28, welches vier Abtast- und Rastvorrichtungen enthält, empfängt aus der Datensammelleitung 20 eine kodierte 4-Bit-Adresse, die die vier niedrigstwertigsten Bits eines Befehlswortes enthält. Das RAm-Adressenregister 28 dekodiert die kodierte Adresse zur Bildung ds Wortadressensignals in Leitung 31 für den RAM. Die Arbeitsvorgänge im Inneren des RAM-Adressenregisters werden zeitlich gesteuert durch Signale, die von der in den Fig. 4 und 5 gezeigten Schaltungsanordnung entwickelt werden. Das RAm-Adressenregister 28 wird von einem Signal gesteuert, das über Leitung 130-1 aus der PLA-Steuerung 100 empfangen wird.The following is a description of the RAS memory area with reference to FIG Fig. 14. The RAm memory area is one memory with arbitrary Access, hereinafter referred to as RAm, centered. The RAM contains 256 memory cells, which are program-organized as two pages, Po and Pl, with each page 16 8-bit wide Contains working register. The RAm is addressed by a word address on lines 31, it thus becomes one of 16 word lines in the RAM by means of an RAm address register 28 selected. The RA Address Register (RAR) 28, which contains four scanning and latching devices receives an encoded 4-bit address from data bus 20, the contains the four least significant bits of a command word. The RAm address register 28 decodes the encoded address to form the word address signal on line 31 for the RAM. The operations inside the RAM address register are timed by signals from the circuitry shown in FIGS to be developed. The RAm address register 28 is controlled by a signal received from the PLA controller 100 over line 130-1.

Eine Lese/Schreib- und Seitenwahlschaltung 8 liefert Signale über Leitungen 10 an eine RAm-Ein/Ausgabeschaltung 9, um die Svitenwahl- und Lese/Schrsibvorgänge auszuführen. Die Lese/Schreib-Seitenwahlschaltung empfängt ihre Zeitsteuer- und Steuersignale aus den in den Fig. 4 und 5 gezeigten Schaltungsanordnungen.A read / write and page selection circuit 8 supplies signals Lines 10 to an RAm input / output circuit 9 for the service selection and read / write operations to execute. The read / write page select circuit receives its timing and Control signals from the circuit arrangements shown in FIGS.

Für einen Lesevorgang wird der RAm auf Leitungen 31 adressiert, und dann werden Lese/Schreib- und Seitenwahlaignale der RAm-Ein/Ausgabeschaltung 9 über die Leitungen 10 zugeführt. Auf diese Weise erfolgt Zugriff zu acht spezifischen Bits, die aus dem RAm auf den RAm-Ein/Ausgabe-leitungen 11 (für Po) und 43 (für P1) über die RAM-Ein/Ausgabeschaltung 9 zu den RAm-Lese/ Schreibleitungen 12 bzw. 13 ausgelesen werden. Alternativ werden Daten aus der Datensammelleitung 30 über Leitungen 12 und 13 in den RAM eingeschrieben und durch die RAm-Ein/Ausgabeschaltung ansprechend auf Schreib- und Seitonwahlsignale aus der Lese/Schreib-Seitenwahlschaltung 8 über Leitungen 11 bzw. 43 in den RAm übertragen, und zwar an den Adressenstellen.For a read operation, the RAm is addressed on lines 31, and then read / write and page selection signals of the RAm input / output circuit 9 are transmitted the lines 10 supplied. Eight specific ones are accessed in this way Bits extracted from the RAm on RAm I / O lines 11 (for Po) and 43 (for P1) via the RAM input / output circuit 9 to the RAm read / write lines 12 or 13 can be read out. Alternatively, data from the data bus 30 is transferred Lines 12 and 13 are written into the RAM and through the RAm input / output circuit responsive to write and page select signals from the read / write page select circuit 8 transmitted over lines 11 and 43 in the RAm, namely at the address locations.

Fig. 15 zeigt in Form eines Schaltbildes die Elemente, die in dem RAM-Adressenregister 28 enthalten sind. Bei der Beschreibung des RArn-Adressenregisters wird auf Fig. 3 Bezug genommen, die die Form der Wellenzüge zeigt, welche die verschiedenen Zeitsteuer-Signale darstellen, die bei der Ablaufsteuerung des Speichersystems verwendet werden. Das RAm-Adressenregist.er 28 besteht hauptsächlich aus einem Zeilendekoder 300, der im einzelnen nachstehend beschrieben wird, und einer Rast-Reihenanordnung 301, die vier Rasteinrichtungen 301-1 bis 301-4 enthält.Fig. 15 shows, in the form of a circuit diagram, the elements which are used in the RAM address register 28 are included. When describing the RArn address register Reference is made to Figure 3 which shows the shape of the wave trains which the various Represent timing signals used in the sequencing of the storage system will. The RAm address register 28 consists mainly of a line decoder 300, which will be described in detail below, and a latching array 301, which contains four latching devices 301-1 to 301-4.

Eine Ausf.ihrungsform einer der Rastschaltungen 301-1 ist in Fig.An embodiment of one of the latching circuits 301-1 is shown in FIG.

16 gezeigt. Sie besteht aus einer Abtast- und Rastvorrichtung 303, deren Ausgang Q und U in einen Cegentakttreiber 306 und einen invertierenden Gegentakttreiber 305 eingespeist werden, um Signale in Leitungen 304-2 und 304-3 zu erzeugen, die Treibersignale für die Zeilendekodieranordnung 300 sind. Die Abtast- und Rastvorrichtung 303 empfängt Daten über Leitung 13-1 aus der Datensammelleitung 20. Für diese Rastschaltung bestehen die Daten aus dem niedrigtwertigsten Bit eines Befehlswortes, das von der Datensammelleitung genommen wird. Die Abtastung der Daten wird durch ein aur Leitung 307 empfangenes Signal bestimmt. Die Daten werden mit der Frequenz 1 eingerastet, die über Leitung 190 empfangen wird.16 shown. It consists of a scanning and locking device 303, their output Q and U into a push-pull driver 306 and an inverting push-pull driver 305 are fed to produce signals on lines 304-2 and 304-3, the Are drive signals for the row decoder arrangement 300. The scanning and locking device 303 receives data over line 13-1 from data bus line 20. For this latching circuit the data consists of the least significant bit of a command word sent by the Data bus is taken. The sampling of the data is carried out by an aur line 307 received signal determined. The data is locked in at frequency 1, which is received over line 190.

Die Erzeugung des Abtastsignals in Leitung 307 wird unter Bezug nahme auf Fig. 15 beschrieben. Ein Nicht-ODER-Gatter 309 empfängt drei Zeitsteuereingangssignale TA, 7B und . TA und TB werden erzeugt, indem die Signale TA und TB lokal über (nicht gezeigte) Inverter geschickt werden. Ein Steuer-Eingangssignal S1 wird von dem Nicht-ODER-Gatter 309 über Leitung 130-1 aus der PLA-Steuerung 100 empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 309 läuft über eine Inverter-Gegentakttreiberkombination 308 zur Erzeugung des Abtastsignals am Ausgang des Gegentakttreibers auf Leitung 307.The generation of the sample signal on line 307 is referred to on FIG. 15. A NOR gate 309 receives three timing input signals TA, 7B and. TA and TB are generated by sending the signals TA and TB locally via (not shown) inverter. A control input signal S1 is from the NOR gate 309 from the PLA controller 100 over line 130-1. The output signal of the The NOR gate 309 runs through an inverter push-pull driver combination 308 for generating the sampling signal at the output of the push-pull driver on line 307.

Jede Rastschaltung 301-1 bis 301-4 arbeitet in derselben Weise wie die in Fig. 16 gezeigte Abtast- und Einrastschaltung. Jede Rastschaltung tastet die Daten mit einer Frequenz ab, die durch ein Signal in Leitung 307 bestimmt wird, und jede Abtast- und Rasteinrichtung rastet die Daten mit der Frequenz 1 ein. Beim Einrasten jede Abtast- und Rast.vorricht.ung entstehen zwei Ausgangssignale in den Leitungen 304. Das erste Ausgangssignal weist dieselbe logische Form auf wie das Dateneingangssignal (auf Leitung 13) für die Vorrichtung 301, während das zweite Ausgangssignal eine logische Form aufweist, die das Komplement des Dateneingangssignals ist.Each latch circuit 301-1 through 301-4 operates in the same way as the sample and lock circuit shown in FIG. Each latching switch is touching the data at a frequency determined by a signal on line 307, and each scanning and latching device locks the data at 1 frequency. At the When each scanning and locking device engages, two output signals are generated in the Lines 304. The first output signal has the same logical form as that Data input signal (on line 13) for device 301, while the second Output signal has a logical form that is the complement of the data input signal is.

Ein TD-Signal, dessen Verwendung nachstehend beschrieben wird, wird in der folgenden Weise auf Leitung 304-1 erzeugt. Ein Nicht-ODER-Gatter empfängt zwei Zeitsteuersignale, nämlich TA und TB, die erzeugt werden, indem die Signale TA und TB lokal invertiert werden. Das Ausgangssignal des Nicht-ODER-Gatters 313 läuft über eine Inverter-Gegentakttrtiiberkombination 310 zur Erzeugung des Ausgangssignals TD in Leitung 304-1. Dieses Signal wird ebenso wie die anderen Signale auf 304-2 bis 304-9 dazu verwendet die Zeilen-Dekodieranordnung 300 zu adressieren und Zugriff zu einer besonderen Zeile in dem RAM zu erlangen.A TD signal, the use of which will be described below, becomes generated on line 304-1 in the following manner. A NOR gate receives two timing signals, namely TA and TB, which are generated by the signals TA and TB are locally inverted. The output of NOR gate 313 runs through an inverter push-pull drive combination 310 to generate the output signal TD on line 304-1. This signal is just like the other signals on 304-2 to 304-9 are used to address and access the line decoding arrangement 300 to obtain a particular line in the RAM.

Unter Bezugnahme auf Fig. 17 wird nun die Arbeitsweise der Zeilen-Dekodieranordnung beschrieben. Der Zeilendekoder 300 besteht aus 16 Nicht-ODER-Gattern. Als Beispiel ist ein Nicht-ODER-Gatter 300-9 in Fig. 17 gezeigt. Statt alle anderen 15 Nicht-ODER-Gatter zu zeigen, ist eine matrix eingezeichnet, um die Verbindung der Eingangsleitungen 304-1 bis 304-9 mit den 16 Nicht-ODER-Gattern und ihren zugeordneten Ausgangsleitungen 31-1 bis 31-16 zu zeigen.Referring now to Figure 17, the operation of the line decoding arrangement will now be described described. The row decoder 300 consists of 16 NOR gates. As an an example A NOR gate 300-9 is shown in FIG. Instead of all other 15 NOT-OR gates To show a matrix is drawn in to connect the input lines 304-1 through 304-9 with the 16 NOR gates and their associated output lines 31-1 through 31-16 to show.

Beispielsweise ist Leitung 302 äquivalent dem Nicht-ODER-Gatter 300-9.For example, line 302 is equivalent to NOR gate 300-9.

In der matrix stellt jeder der Punkte 377 einen Eingangspunkt für eine Eingangsleitung 304 dar. Die Leitungen 31-1 bis 31-16 stellen die Ausgänge der Nicht-ODER-Gatter dar. Leitung 302 zeigt also lxlicht-ODER-Gatter 300-9 mit den Eingängen TD, DO, D1 und D3 und mit einem Ausgang an Leitung 31-9. Die Ausgangsleitungen 31 zeigen die jeweils in dem RAm durch das in der matrix erzeugte Signal zu adressierende Zeile. Die Anordnung 300 kann als programmierbare Logikreihenanordnung ausgebildet werden.In the matrix, each of the points 377 represents an entry point for an input line 304. Lines 31-1 through 31-16 represent the outputs the NOT-OR gate. Line 302 thus shows 1x light-OR gate 300-9 the inputs TD, DO, D1 and D3 and with an output on line 31-9. The output lines 31 show the one in the RAm through that in the matrix generated signal line to be addressed. The arrangement 300 can be configured as a programmable Logic series arrangement can be formed.

Fig. 18 zeigt die Organisation des RAIn und der RAm-Ein/Ausgabeschaltung 9. Der RAm ist zusammengesetzt aus einer Reihenanordnung mit 256 Zellen 210. Zwar können irgendwelche statischen oder dynamischen Speicherzellen verwendet werden, bei der bevorzugten Ausführungsform wird jedoch eine statische RAm-Ze-lle- mit 6 Transistoren verwendet, die in Fig. 20 gezeigt ist. Es wird eins Doppelschienenüberführung der Daten verwendet. Zeilen- oder Wortwahlleitungen 31-1 bis 31-16 empfangen Wortwahlsignale aus dem RAm-Adresse-nregister 28.Fig. 18 shows the organization of the RAIn and the RAm input / output circuit 9. The RAm is composed of a series arrangement with 256 cells 210. True any static or dynamic memory cells can be used, however, in the preferred embodiment, a static RAm cell with 6 Transistors shown in Fig. 20 are used. It will be a double rail flyover of the data used. Row or word selection lines 31-1 through 31-16 receive word selection signals from the RAm address register 28.

Es wird auf Fig. 18 und 20 Bezug genommen, um die Arbeitsweise der Speicherzellen 210 zu erläutern. Transistor 372 und 373 dienen als Speicherlemente, Transistoren 374 und 375 sind Vorrichtungen, durch die eine gegebene Speicherzelle von den Bitfühlerleitungen 11 isoliert oder mit diesen verbunden werden.Reference is made to FIGS. 18 and 20 to illustrate the operation of the To explain memory cells 210. Transistor 372 and 373 serve as storage elements, Transistors 374 and 375 are devices through which a given memory cell isolated from or connected to the bit sense lines 11.

Die Wortwahlleitungen 31 steuern den Ein- oder Aus-Zustand der Transistoren 374 und 375. Die Transistoren 370 und 371 wirken als Hochlegeelemente. Beider bevorzugten Ausführungsform sind die Vorrichtungen 370 und 371 Uerarmungstyp-Feldeffektvorrichtungen, während die übrigen Transistoren 372 bis 375 Anreicherungstyp-Feldeffektvorrichtungen sind.The word selection lines 31 control the on or off state of the transistors 374 and 375. Transistors 370 and 371 act as pull-up elements. Both preferred Embodiment, the devices 370 and 371 are warming-type field effect devices, while the remaining transistors 372 to 375 are enhancement type field effect devices are.

Im Speicherbetrieb hält die Speicherzelle einen ihrer zwei stabilen Zustände aufrecht. Die Wortwahlleitung wird niedrig gehalten, und die Transitoren 374 und 375 sind daher nicht leitend.In the memory mode, the memory cell holds one of its two stable States upright. The word selection line is kept low, and the transistors 374 and 375 are therefore not conductive.

Die Zelle ist dann von ihren Bitfühlerleitungen 11 getrennt. Zur Veränderung der in der Zelle gespeicherten Information, also zum Einschreiben von Daten, werden die Bitfühlerleitungen mit der Speicherzelle verbunden, indem ein Signal an die Steuerelektroden der Transistoren 374 und 375 angelegt wird. Wenn also beispielsweise die Bitleitung 11-1 hochliegt und die Leitung 14-2 niedrig liegt, so ist Transistor 372 "Aus", und Transistor 373 ist Ein. Dieser Speicherzustand wird in die Speicherzelle beim Abschluß des Schreibvorganges eingerastet, wenn das Signal von der Wortwahlleitung entfernt wird.The cell is then separated from its bit sense lines 11. To change the information stored in the cell, i.e. for writing data the bit sense lines are connected to the memory cell by sending a signal to the Control electrodes of transistors 374 and 375 is applied. If so for example bit line 11-1 is high and line 14-2 is low, it is transistor 372 is "off" and transistor 373 is on. This memory state is stored in the memory cell latched on completion of the write when the signal from the word selection line Will get removed.

Zum Auslesen des Inhalts einer Zelle muß wenigstens eine Bitfühlerleitung 11 eine Fühischaltung enthalten, die imstande ist, den Zustand der Speicherzelle zu bestimmen. Die Fühlschaltung ist bei der bevorzugten Ausführungsform als Inverter ausgebildet, der den Inhalt der Zelle abfragt, wenn die Wortwahlleitung aktiviert ist.At least one bit sense line must be used to read out the contents of a cell 11 contain a sensing circuit capable of detecting the state of the memory cell to determine. In the preferred embodiment, the sensing circuit is an inverter designed to query the content of the cell when the word selection line is activated is.

Der RAM ist in.zwei Seiten Po und P1 geteilt, die jeweils 16 Wörter mit 8 Bits enthalten. Jedem Bitleitungspaar ist eine RAM-Ein/Ausgabeschaltung 9 zugeordnet. Diese Schaltung ist so ausgelegt, daß Daten von der Datensammelleitung während eines Schreibvorganges in eine bestimmte Speicherzelle und von einer bestimmten Speicherzelle während eines Lesevorganges auf die Datensammelleitung gelangen. Die Schrsibschaltung empfängt. Daten aus der Datensammelleitung auf Leitungen 12-1 bis 12-8 für RAm-Seite 0 und auf Leitungen 13-1 bis 13-8 für RAM-Seite 1. Diese Signale laufen durch einen Inverter 313 und zwei vorgeladene Datenleitungstreiber 314 und 315 zu den Bitleitungen 111bis 11-16 für Seite 0 und 43-1 bis 43-16 für Seite 1. Allen Bitleitungen sind Hochlegetransistoren 310 zugeordnet, um die Bitleitungen vorzuladen. Die Datenleitungstreiber 314 und 315 werden durch Schreibsignale aus der Le-se/Schreib-Seitenwahlschaltung 8 angesteuert. Für RAm-Seite 0 werden diese Signale auf Leitung 332 und für RAM-Seite 1 auf Leitung 334 empfangen. Eine Fühlschaltung 312 wird bei einem Lesevorgang verwendet. Jeder Inverter 312 empfängt ein Signal aus einer ungradzahlig numerierten Bitleitung. Das invertierte Signal wird durch einen vorgeladenen Datnleitungstreiber 311 und dann zu der Datensammelleitung über Leitungen 12-1 bis 12-8 für Seite 0 und 13-1 bis 13-8 für Seite 1 geschickt. Die Sammelleitungstreiber 311 werden von Lesesignalen aus der Lese/Schreib-Seitenwahlschaltung 8 angesteuert. Die der RAf-Seite- 0 zugeordneten Leitungstreiber empfangen Lesesignale auf Leitung 331, und die der RAm-Seite 1 zugeordneten Leitung treiber empfangen Lesesignale auf Leitung 333. Die in Fig. 469 gezeigten Leitungstreiber 311, 314 und 315 für vorgeladene Datenleitungen werden im einzelnen nachstehend beschrieben.The RAM is divided into two pages Po and P1, each 16 words with 8 bits included. A RAM input / output circuit 9 is provided for each bit line pair assigned. This circuit is designed to take data from the data bus during a write process to and from a specific memory cell Storage cell reach the data bus during a read process. the Writing circuit receives. Data from the data bus on lines 12-1 to 12-8 for RAM side 0 and on lines 13-1 through 13-8 for RAM side 1. These signals run through an inverter 313 and two precharged data line drivers 314 and 315 to bit lines 111 to 11-16 for page 0 and 43-1 to 43-16 for page 1. All bit lines are assigned step-up transistors 310 to form the bit lines to summon. The data line drivers 314 and 315 are turned off by write signals the read / write page selection circuit 8 is controlled. For RAm side 0 these will be Signals on line 332 and for RAM page 1 on line 334 received. A sensing circuit 312 is used in a read operation. Each inverter 312 receives a signal from an odd numbered bit line. The inverted signal is through a precharged data line driver 311 and then to the data bus Lines 12-1 to 12-8 for side 0 and 13-1 to 13-8 for side 1 sent. The bus drivers 311 are responsive to read signals from the read / write page selection circuit 8 controlled. The line drivers assigned to the RAf side-0 receive read signals on line 331, and the line drivers assigned to RAm side 1 are received Read signals on line 333. Line drivers 311, 314 shown in FIG and 315 for pre-charged data lines are described in detail below.

Es ist zu beachten, daß zur Vereinfachung nur einige Zellen 210 und die jeweiligen Ein/Ausgabeleitungen in Fig. 18 gezeigt sind.Note that only some cells 210 and the respective input / output lines are shown in FIG.

Trotzdem ist zu ersehen, daß der RAM aufgebaut ist, indem die Speicherzelle und Bitleitungen, die jeder Seite zugeordnet sind, verschachtelt sind Auf diese Weise kann der tatsächliche Bestand an Silizium bewahrt werden, weil die RAM-Ein/Ausgabeschaltung auf beiden Seiten des RAM 3 verteilt werden kann.Nevertheless it can be seen that the RAM is built up by the memory cell and bit lines associated with each side are interleaved on them Way, the actual silicon inventory can be preserved because of the RAM input / output circuit can be distributed on both sides of the RAM 3.

Die Lese-/Schreib-Seitenwahlschaltung 8 wird unter Bezugnahme auf die Fig. 19a und 19b beschrieben. Fig. 19a zeigt die Schaltung, die zur Erzeugung der Lesesignale für die Seiten 0 und 1 des RAM verwendet wird. Ein Nicht-ODER-Gatter 357 empfängt zwei Zeitsteuersignale TA und TB aus dem T-Zähler 125 über Leitungen 188 und 186 sowie ein Steuersignal CRAMOO aus der PLA-Steuerung 100 über Leitung 130-2. Das Ausgangssignal des Nicht-ODER-Gatters 357 wird über zwei Inverter 345, 346 in zwei Nicht-ODER-Gatter 341 und 342 geführt. Jedes der Nicht-ODER-Gatter empfängt ein Zeitsteuersignal W2 auf Leitung 163. Das Nicht-ODER-Gatter 341 empfängt ein Seitenwahlsignal PO aus dem Seiten-Flip-Flop 6 über Leitung 7-1, und Nicht-ODER-Gatter 342 empfängt ein Se-ite-nwahlsignal P1 aus dem Seiten-Flip-Flop 6 über Leitung 7-2. Das Ausgangssignal des Nicht-ODER-Gatters 341 läuft durch eine Inverter-Gegentakttreiberkombination 349, um ein Ausgangssignal 331 zu erzeigen, welches das Lesesignal für die der Seite 0 zugeordnete Schaltungsanordnung ist. Das Ausgangssignal des Nicht-ODER-Gatters 342 läuft über eine Inverter-Gegentakttreiberkombination 350 und bildet das Lastsignal auf Leitung 333 für Seite 1 des RAm. Die Ableittransistoren 359 und 360 werden durch das Signal 2 getaktet, das auf Leitung 163 empfangen wird.The read / write page selection circuit 8 is described with reference to FIG FIGS. 19a and 19b are described. Fig. 19a shows the circuit used to generate the read signals for pages 0 and 1 of the RAM is used. A NOT-OR gate 357 receives two timing signals TA and TB from T counter 125 over lines 188 and 186 and a control signal CRAMOO from the PLA controller 100 via line 130-2. The output signal of the NOR gate 357 is via two inverters 345, 346 is fed into two NOR gates 341 and 342. Each of the NOR gates receives a timing signal W2 on line 163. NOR gate 341 receives on Page selection signal PO from the page flip-flop 6 via line 7-1, and NOR gate 342 receives a page select signal P1 from page flip-flop 6 over line 7-2. The output of NOR gate 341 goes through an inverter push-pull driver combination 349 to show an output 331 which is the read signal for the page 0 is assigned circuit arrangement. The output of the NOR gate 342 runs through an inverter push-pull driver combination 350 and forms the load signal on line 333 for page 1 of the RAm. the Bypass transistors 359 and 360 are clocked by signal 2 received on line 163.

Fig. 19b zeigt die Schaltungsanordnung, die zur Erzeugung des Schreibsignals für Seite 0 und Seite 1 des RAM verwendet wird.19b shows the circuit arrangement which is used to generate the write signal is used for side 0 and side 1 of the RAM.

Ein Nicht-ODER-Gatter 358 empfängt die zwei Zeitsteuersignale TA und TB aus dem T-Zähler 125 über die Leitungen 188 und 186 sowie ein Steuersignal CRAM01 aus der PLA-Steuerung 100 über Leitung 100-3. Das Ausgangssignal des Nicht-ODER-Gatters 358 wird über zwei Inverter 347 und 348 zwei Nicht-ODER-Gattern 343 und 344 zugeführt. Jedes dieser Gatter empfängt ein Zeitsteuersignal 02 auf Leitung 163. Nicht-ODER-Gatter 343 empfängt ein Seitenwahisignal PO aus dem Seiten-Flip-Flop 6 iter Leitung 7-1, und Nicht-ODER-Gatter 344 empfängt ein Seite-nwahlsignal P1 aus dem Seiten-Flip-Flop 6 über Leitung 7-2. Das Ausgangssignal des Nicht-ODER-Gatters 343 läuft über eine Inverter-Gegentakttreiberkombination 351 und liefert das Ausgangssignal 332, welches das Schreibsignal für die der Seite 0 zugeordnete Schaltungsanordnung ist. Das Ausgangseignal des Nicht-ODER-Gatters 344 läuft über eine Inverter-Gegentakttreiberkombination 352 und bildet das Schreibsignal auf Leitung 334 für Seite 1 des RA.A NOR gate 358 receives the two timing signals TA and TB from the T counter 125 via lines 188 and 186 and a control signal CRAM01 from the PLA controller 100 via line 100-3. The output of the NOR gate 358 is fed to two NOR gates 343 and 344 via two inverters 347 and 348. Each of these gates receives a timing signal 02 on line 163. NOR gate 343 receives a page selection signal PO from the page flip-flop 6 iter line 7-1, and NOR gate 344 receives a page select signal P1 from the page flip-flop 6 via line 7-2. The output of NOR gate 343 passes through a Inverter push-pull driver combination 351 and provides the output signal 332, which is the write signal for the circuit arrangement assigned to page 0. The output signal of NOR gate 344 runs through an inverter push-pull driver combination 352 and forms the write signal on line 334 for page 1 of the RA.

Die Ableittransistoren 361 und 362 werden von dem Signal r2 getaktet, das auf Leitung 163 empfangen wird.The bypass transistors 361 and 362 are clocked by the signal r2, received on line 163.

Es folgt nun eine Erläuterung, wie Bedrängniszustände in dem R vermieden werden.An explanation will now be given of how distress in the R is avoided will.

Wie in der Technik bekannt ist, werden für statische Zellen die Spaltenleitungen oder Bitleitungen mit Ladung beaufschlagt, bevor die Information aus der Zelle ausgelesen wird Dieser Ladevorgang erfolgt durch die Verarmungstyp-Feldeffektworrichtungen 310 ausgehend von dem Potential Vcc während der Totzeit, wobei diese Zeit gewöhnlich diejenige ist, wo das Steuersignal 71 hochliegt und anzeigt, daß der Speicher nicht gewählt ist.As is known in the art, for static cells, the column lines are used or bit lines charged with charge before the information is read from the cell This charging is done by the depletion type field effect devices 310 starting from the potential Vcc during the dead time, this time usually that is where the control signal 71 is high indicating that the memory is not is chosen.

Ein bei Speichern auftretendes Problem, besonders bei Verkürzung der Zugriffszeit, ist das der Vielfachwahl. Oft werden Adressenpuffer dazu verwendet, ein Komplement einer Adresse zu erzeugen, für jedes Adressenbit wird also auch sein Komplement in den Dekodern verwendet, Wenn jedoch die Komplsmentbits gegenüber den "zutreffenden" Adressenbits verzögert werden (wegen Verzögerungen in den Adressenpuffern)s so kann Vielfachwahl auftreten.A problem that occurs when saving, especially when shortening the Access time, is that of multiple choices. Address buffers are often used to to generate a complement of an address, so for each address bit will also be Complement used in the decoders, but if the complement bits are opposite to the "applicable" address bits are delayed (due to delays in the address buffers) s so multiple choice can occur.

Zustände mit Vielfachadressierung in dem RAM-Zeilendekoder 300 werden durch Verwendung des TD-Signals als fünfte Eingangsgröße zu den Zeilen-Dekodier-Nicht-ODER-Gattern vermieden. Das TD-Signal verhindert die Wahl aller Zeilen, während die RAm-Adressen-Rastschaltung 301 mit der Adresse der nächsten Zeile beladen wird, die während TD 2 gewählt werden soll. Nachdem TD auf niedriges Potential gegangen ist, kann die gewählte Zeile hochgelegt werden. Dadurch wird eine Zeitiücke zwischen der Develektion der vorhergehenden Zeile und der Selektion der gerade adressierten Zeile geschaffen (die etwa so breit ist wie das Zeitfenster TD), wodurch es unmoglich wird, zwei Zeilen gleichzeitig zu adressieren.Multiple addressing states in the RAM row decoder 300 become by using the TD signal as the fifth input to the row decode NOR gates avoided. The TD signal prevents the selection of all rows while the RAm address latch 301 is loaded with the address of the next line selected during TD 2 target. After TD goes low, the selected row can go high will. This creates a time gap between the development of the previous one Line and the selection of the line just addressed (which is about as wide is like the time slot TD), which makes it impossible to display two lines at the same time to address.

Es folgt nun eine Beschreibung der Arithmetik- und Logikeinheit und der Steuerung. Die Arithmetik- und Logikeinheit (ALU) 52 sowie die zugeordneten Register legen den Bereich der mikroprozessoreinheit fest, der sowohl arithmetische als auch logische Operationen ausführt. Die ALU 52 mit ihren zugeordneten Registern sowie der RAm 3 und CROm 85 bei der bevorzugten Ausführungsform sind so programmiert, daß an 8 Bits die Operationen Addition, Inkrementierung, Zweierkomplement-Vergleich, Zweierkomplementkegation, Logisch-ODER, Logisch-UND, Einerkomplement, Einzelbit-Setzen/Zurücksetzen und Testen ausgeführt werden. Der ALU-Be-reich 78 kann ferner so programmiert werden, daß andere Funktionen oder Varianten dieser Funktionen ausgeführt werden. Die grundlegenden Bauteile der ALU 52 selbst können nur vier Operationen durchführen: Addition, Addition mit Übertrag, Logisch-ODER und Logisch-UND.There now follows a description of the arithmetic and logic unit and the control. The arithmetic and logic unit (ALU) 52 and the associated Registers define the range of the microprocessor unit, both arithmetic as well as performing logical operations. The ALU 52 with its associated registers as well as the RAm 3 and CROm 85 in the preferred embodiment are programmed to that on 8 bits the operations addition, incrementing, two's complement comparison, Two's complement cegation, logical OR, logical AND, one's complement, single bit setting / resetting and testing are carried out. The ALU area 78 can also be programmed in such a way that that other functions or variants of these functions are carried out. The basic Components of the ALU 52 themselves can only perform four operations: addition, addition with carry, logical OR and logical AND.

Das ALU-Untersystem 78 wird unter Bezugnahme auf die Fig. 21 bis 26 beschrieben. Das A-Register (Alle9) 54 speichert. einen der Operanden für ALU-Operationen. Das A-Register 54 enthält 8 Abtast- und Rastvorrichtungen 541 bis 54-8 mit mehreren Eingängen und einem Ausgang. Jede Abtast- und Rastvorrichtung wird durch ein Signal 1 eingerastet, das auf Leitung 190 empfangen wird.The ALU subsystem 78 will be described with reference to FIGS. 21-26 described. The A register (All9) 54 stores. one of the operands for ALU operations. The A register 54 contains 8 scanning and latching devices 541 to 54-8 with several Inputs and one output. Each scanning and locking device is triggered by a signal 1 latched, which is received on line 190.

Das A-Register 54 kann ferner Daten aus irgendeiner von drei Quellen empfangen. Die Daten können aus dem T-Register 59 auf Leitungen 61-1 bis 61-8 empfangen und von dem A-Register abgetastet werden, wenn ein geeignetes Steuersignal auf Leitung 63-5 empfangen wird (wie dieses Signal sowie andere Steuersignale erzeugt werden, wird nachfolgend beschrieben). Daten können aus dem Statusregister (ST-Re-g) 57 über Leitungen 58-1 bis 58-8 empfangen werden und abgetastet werden,wenn ein geeignetes Steuersignal auf Leitung 63-6 empfangen wird. Das A-Registerkann gelöscht werden, indem einer seiner Eingänge über Leitung 56 nach melasse 55 gelegt wird, wenn ein geeignetes Steuersignal auf Leitung 63-7 empfangen wird. Der Inhalt des A-Registers erscheint als Ausgangssignal in den Leitungen 67-1 bis 67-8.The A register 54 can also receive data from any of three sources receive. The data can be received from T register 59 on lines 61-1 through 61-8 and sampled from the A register when an appropriate control signal is on line 63-5 is received (how this signal and other control signals are generated, is described below). Data can be retrieved from the status register (ST-Re-g) 57 are received over lines 58-1 through 58-8 and sampled when appropriate Control signal on line 63-6 is received. The A register can be deleted by placing one of its inputs via line 56 to molasses 55, if a appropriate control signal is received on line 63-7. The content of the A register appears as an output on lines 67-1 through 67-8.

Das tatusreglster 57 speichert die Statusanzeigen, die aus einer arithmetischen oder logischen Operation resultieren, sowie die Statusanzeigen der Seiten- und Unte-rbrechungs-Freigabe-Flip-Flops.The tatusreglster 57 stores the status displays, which consist of an arithmetic or logical operation, as well as the status indicators of the page and interrupt-release flip-flops.

Das ST-Register enthält 6 Abtast- und Rastvorrichtungen 57-1 bis 57-6. Alle Vorrichtungen 57-1 bis 57-6 werden durch ein Signal 1 eingerastet, das auf Leitung 190 empfangen wird. Die Vorrichtungen 57-1 bis 57-4 empfangen Daten aus der Datensammelleitung über Leitungen 62-1 bis 62-4. Die Abtastfrequenz für die Vorrichtung 57-1 wird durch ein Signal bestimmt, das auf Leitung 63-1 empfangen wird, während die Abtastfrequenz für die Vorrichtungen 57-2 bis 57-4 durch das auf Leitung 63-2 empfangene Signal bestimmt wird. Die Vorrichtungen 57-5 und 57-6 empfangen Daten aus der Datensammelleitung über Leitungen 62-6 und 62-7 mit einer Abtastfrequenz, die durch ein auf Leitung 63-2 zu empfangendes Signal bestimmt wird. Jeder Abtast- und Rastvorrichtung 57-1 bis 57-6 ist ein besonderes Statusbit zugeordnet. Die Vorrichtung 57-1 enthält das Unterbrechung-Freigabe (IE)-Signal, dessen Status aus der ntenammelleitung empfangen wird. Der Q-Ausgang der Vorrichtung 57-1 liefert das Steuersignal über Leitung 372, um das Unterbrechung-Freigabe-Flip-Flop 83 anzusteuern. Die Vorrichtung 57-2 enthält das Seitensignal (P), dessen Status aus der Datensammelleitung empfangen wird. Der Ausgang Q der Vorrichtung 57-2 liefert auf Leitung 371 das Steuersignal zum Ansteuern des Seiten-Flip-Flops 6. Die Vorrichtung 57-3 enthält das Zwische-nübertrag-Kennzeichen (CI), dessen Status entweder aus Leitung 62-3 oder aus der ALU auf Leitung 378 empfangen werden kann. Die Vorrichtung 57-4 enthält das Null (Z)-Kennzeichen bzw. die Null-Fahne, dessen Status aus der Datensammelleitung auf Leitung 62-6 oder aus der ALU auf Leitung 376 erhalten werden kann. Die Vorrichtung 57-6 enthalt das Übertrag (C)-Kennzeiche-n, dessen Status aus der Datensammelleitung auf Leitung 62-7 oder aus der ALU auf Leitung 375 erhalten werden kann. Die Daten aus der ALU werden durch die Vorrichtungen 57-3 und 57-6 mit einer Frequenz abgetastet, die durch ein auf Leitung 63-8 empfangenes Steuersignal bestimmt wird. Die aus der ALU durch die Vorrichtungen 57-4 und 57-5 empfangenen Daten werden mit einer Freauenz abgetastet, die von einem auf Leitung 63-9 empfangenen Steuersignal bestimmt wird.The ST register contains 6 scanning and latching devices 57-1 to 57-6. All devices 57-1 to 57-6 are locked by a signal 1 that is on Line 190 is received. The devices 57-1 to 57-4 receive data from the data bus via lines 62-1 to 62-4. The sampling frequency for the Device 57-1 is determined by a signal received on line 63-1 while the sampling frequency for the devices 57-2 to 57-4 by the Line 63-2 received signal is determined. Devices 57-5 and 57-6 receive Data from the data bus via lines 62-6 and 62-7 at a sampling frequency, which is determined by a signal to be received on line 63-2. Each sampling and latching device 57-1 to 57-6 a special status bit assigned. The device 57-1 contains the interrupt enable (IE) signal, whose status is received from the trunk line. The Q output of the device 57-1 provides the control signal on line 372 to the interrupt enable flip-flop 83 to drive. The device 57-2 contains the page signal (P), its status is received from the data bus. The output Q of device 57-2 provides on line 371 the control signal for driving the page flip-flop 6. The device 57-3 contains the inter-carry identifier (CI), the status of which is either off Line 62-3 or from the ALU on line 378 can be received. The device 57-4 contains the zero (Z) flag or the zero flag, the status of which is derived from the Data bus can be obtained on line 62-6 or from the ALU on line 376 can. The device 57-6 contains the carry (C) flag-n, its status received from the data bus on line 62-7 or from the ALU on line 375 can be. The data from the ALU is passed through devices 57-3 and 57-6 is sampled at a frequency determined by a control signal received on line 63-8 is determined. Those received from the ALU by devices 57-4 and 57-5 Data is sampled at a rate that is received from one on line 63-9 Control signal is determined.

Das zeitweilige Register (T-Reg) 59 hält Daten fest, um die Durchführung von ALU-Operationen zu unterstützen. Das T-Register enthält Abtast- und Rastvorrichtungen 59-1 bis 59-8, die Daten arms der Datensammelleitung über Leitungen 62-1 bis 62-8 empfangen und Daten auf die Datensammelleitung über die Leitungen 66-1 bis 66-8 ausgeben. Das zeitweilige Register wird mit einer Frequenz 1 eingerastet, die auf Leitung 190 empfangen wird Die aus der Datensammelleitung empfangenen Daten werden ansprechend auf ein Steuersignal aus Leitung 63-4 abgetastet. Die Daten werden auf die Datensammelleitung ansprechend auf ein Steuersignal ausgegeben, das auf Leitung 63-3 empfangen wird. Bezüglich einer Darstellung der Schaltungsanordnung, die zur Realisierung einer der Vorrichtungen 59-1 bis 59-8 geeignet ist, wird auf Fig. 46 verwiesen.The temporary register (T-Reg) 59 holds data in order to execute to support ALU operations. The T register contains scanning and latching devices 59-1 to 59-8, the data arms of the data bus via lines 62-1 to 62-8 receive and place data on the data bus on lines 66-1 through 66-8 output. The temporary register is locked at a frequency of 1 which is set to Line 190 is received The data received from the data bus is being received is sampled in response to a control signal on line 63-4. The data will be on output the data bus in response to a control signal that is on line 63-3 is received. Regarding a representation of the circuit arrangement, which for Realization of one of the devices 59-1 to 59-8 is suitable, reference is made to FIG.

Es wird auf Fig. 22 Bezug genommen. Das B-Register' (B-Re-g) 53 ist ein zweiter Operand für die ALU und enthält Abtast- und Rastvorrichtungen 53-1 bis 53-8, die Daten aus der Datensammelleitung über Leitungen 71-1 bis 71-8 empfangen, nachdem sie durch Leitungstreiber 471 bis 478 gelaufen sind. Die Leitungstreiber schicken Daten aus der Datensammelleitung zu den Abtast-und Rastvorrichtungen mit einer Frequenz 1, die auf Leitung 382 empfangen wird. In gleicher Weise werden die Vorrichtungen mit der Frequenz 1 eingerastet, die auf Leitung 190 empfangen wird. Die von jeder der Vorrichtungen 53-1 bis 53-8 empfangenen Daten werden mit einer Frequenz abgetastet, die durch ein auf Leitung 63-12 empfangenes Steuersignal bestimmt wird. Eine peche von Logikgattern 74-1 bis 74-8 definiert einen multiplexer für den Empfang der Ausgangssignale Q und Q jeder der Abtast- und Rastvorrichtungen 53-1 bis 53-8. Der Multiplexer 74 gibt den B-Operand oder das Komplement des B-Operanden auf den Leitungen 75-1 bis 75-8 in die ALU ein, und zwar ansprechend auf geeignete Steuersignale. Zum Abgeben des Inhalts des B-Re-gisters spricht der Multiplexer an auf ein Signal in Leitung 63-10, und zum Abgeben des Komplements von B spricht der Multiplexer an auf ein Signal in Leitung 63-10, und schließlich spricht der Multiplexer zum Abgeben des Komplements von B auf ein Signal in Leitung 63-11 an.Reference is made to FIG. The B register '(B-Re-g) is 53 a second operand for the ALU and includes scanning and latching devices 53-1 through 53-8, which receive data from the data bus on lines 71-1 through 71-8, after going through line drivers 471-478. The line drivers send data from the data bus to the scanning and locking devices a frequency 1 received on line 382. In the same way, the Devices locked at frequency 1 received on line 190. The data received from each of the devices 53-1 through 53-8 is associated with a Frequency sampled as determined by a control signal received on line 63-12 will. A pitch of logic gates 74-1 through 74-8 defines a multiplexer for receiving the output signals Q and Q from each of the scanning and ratcheting devices 53-1 to 53-8. The multiplexer 74 gives the B operand or the complement of the B operand on lines 75-1 through 75-8 into the ALU in response to appropriate ones Control signals. The multiplexer speaks to deliver the content of the B register on in response to a signal on line 63-10, and speaks for delivering the complement of B the multiplexer responds to a signal on line 63-10 and finally speaks Multiplexer for delivering the complement of B in response to a signal on line 63-11.

Das Ausgangssignal des A-Registers wird von der ALU auf den Leitungen 67-1 bis 67-8 empfangen. Die Logikschaltungsanodnung innerhalb der Klammern 52 bildet den Kern der ALU. Für den Fachmann ist leicht verständlich, daß alle arithmetischen und logischen Operationen an den Operanden, die aus den Registern A und B empfangen werden, innerhalb der ALU 52 ansprechend auf drei Steuersignale ausgeführt werden können, die auf Leitung 63-14, 63-15 und 63-16 empfangen werden. Das Ausgangssignal der ALU erscheint als c3'-Bit-Wort auf den Leitungen 379-1 bis 379-8 (vom niedrigstwertigsten zum höchstuiertigsten Bit) Die Ausgangssignale in den Leitungen 379 werden in ein Nicht-ODER-Gatter 380 eingespeist, um ein Signal zu erzeugen, das dem Nullkennzeichen zugeordnet ist. Dieses Signal wird direkt in das Statusregister über Leitung 377 eingespeist. Der Ausgang des Nicht-ODER-Gatters 380 erscheint ferner als Signal, dessen Zweck nachstehend erläutert wird, in Leitung 450, nachdem das Signal durch eine Inverter-Gegentakttreiberkombination 356 gelaufen ist.The output of the A register is from the ALU on lines 67-1 through 67-8 received. The logic circuitry within brackets 52 forms the core of the ALU. For those skilled in the art it is easy to understand that all arithmetic and logical operations on the operands received from registers A and B. are executed within ALU 52 in response to three control signals received on lines 63-14, 63-15, and 63-16. The output signal the ALU appears as a c3 'bit word on lines 379-1 through 379-8 (least significant to the highest bit) The output signals in the cables 379 are fed into a NOR gate 380 to generate a signal that is assigned to the zero indicator. This signal is entered directly in the status register fed in via line 377. The output of NOR gate 380 also appears as a signal, the purpose of which will be explained below, on line 450 after the Signal has passed through an inverter push-pull driver combination 356.

Wie aus Fig. 23 hervorgeht, werden die Ausgangssignale der ALU auf den Leitungen 379-1 bis 379-8 den Invertern 384-1 bis 384-8 zugeführt und gelangen dann zu Leitungstreibern 383-1 bis 383-8.As shown in Fig. 23, the output signals of the ALU become the lines 379-1 to 379-8 are fed to the inverters 384-1 to 384-8 and arrive then to line drivers 383-1 through 383-8.

Oie Ausgangssignale der Leitungstreiber überführen die Daten über Leitungen 66-1 bis 66-8 zu der Datensammelleitung, ansprechend auf ein Steuersignal, das auf Leitung 63-13 empfangen wird.The output signals of the line drivers transfer the data Lines 66-1 through 66-8 to the data bus, in response to a control signal, received on line 63-13.

Wie nun die Steuersignale erzeugt werden, die die ALU in die Lage versetzen, die ihr zugewiesenen Operationen durchzuführen, wird unter Bezugnahme auf die Fig. 24 bis 27 beschrieben.How now the control signals are generated that the ALU is capable of put to perform the operations assigned to it, is referring to to Figs. 24-27.

Wie aus den Fig. 24 und 25 hervorgeht, wird der ALU-Steue-rung 77 aus der PLA-Steuerung 100 über die Leitungen 60-2 bis 60-11 eine Gruppe von PLA-Steuersignalen CALUOO,CALUO1, CALU03, CALU04, CALU05, CALU06, CALU09, CALUIO, CALU14 und CALU13 zugeführt. Drei Zeitsteuersignale TA, TB und W2 werden aus dem T-Zähler 125 über Leitungen 188, 186 bzw. 163 empfangen. Die Signale TA und TB werden jeweils an Inverter 397 und 398 angelegt, um das zugehörige Komplement zu erzeugen. Somit erscheint das Signal TA auf Leitung 480, TA erscheint auf Leitung 481, 02 auf Leitung 482, TB auf Leitung 483 und TB auf Leitung 484. Diese Zeitateuersignale sowie die PLA-Steuersignale- werden dann als Eingangssignals in verschiedene Logikgatter eingegeben, die die ALU-Steuersignale abgeben, die auf Leitungen 63-1 bis 63-16 erscheinen.As can be seen from FIGS. 24 and 25, the ALU controller 77 from the PLA controller 100 via lines 60-2 through 60-11 a group of PLA control signals CALUOO, CALUO1, CALU03, CALU04, CALU05, CALU06, CALU09, CALUIO, CALU14 and CALU13 fed. Three timing signals TA, TB and W2 are passed from the T counter 125 Lines 188, 186 and 163 received. The signals TA and TB are each sent to an inverter 397 and 398 are applied to generate the associated complement. Thus appears the signal TA on line 480, TA appears on line 481, 02 on line 482, TB on line 483 and TB on line 484. These timing signals and the PLA control signals are then entered as input signals into various logic gates that control the Issue ALU control signals appearing on lines 63-1 through 63-16.

Das Nicht-ODER-Gatter 425 weist drei Eingänge für den Empfang der Signale TA, w und TB auf. Das Ausgangssignal des Gatters 425 wird dann in eine Inverter-Gegentakttreiberkombination 491 eingegeben, deren Ausgangssignal das Steuersignal 63-12 (Bus#B) ist.The NOR gate 425 has three inputs for receiving the Signals TA, w and TB on. The output of gate 425 will then input to an inverter push-pull driver combination 491, the output of which the control signal is 63-12 (bus # B).

Das Nicht-ODER-Gatter 426 weist drei Eingänge auf, um die Signale TA, 02 und TB zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 426 läuft über eine Inverter-Gegentakttreiberkombination 492, um das Steuersignal 63-13 (ALU-BUS) zu erzeugen. Der Eingang des Inverters 427 empfängt das Steuersignal CALUO9. Das Ausgangssignal des Inverters 427 läuft über eine Inverte-r-Gegentakttre-iber-Kombination 490, um zwei Steuersignale auf den Leitungen 63-10 (B ALU) bzw. 63-11 (BALU) zu erzeugen. Das Nicht-ODER-Gatter 428 weist fünf Eingänge auf, um die Signale TA, r2, TB, CALUOS und CALU11 zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 428 läuft über eine Inverter-Gegentakttreiberkombination 493, deren Ausgangssignal das Steuersignal 63-8 ist (C#CI#ST). Das Nicht-ODER-Gatter 429 weist vier Eingänge auf, um die Signale TA, , TB und CALU11 zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 429 läuft über eine Inverter-Gegentakttreiberkombination 494, deren Ausgangssignal das Steuersignal 63-9 ist (Z#N#ST).The NOR gate 426 has three inputs to the signals Receive TA, 02 and TB. The output of NOR gate 426 is running via an inverter push-pull driver combination 492 to control signal 63-13 (ALU-BUS) to create. The input of the inverter 427 receives the control signal CALUO9. That The output of inverter 427 runs through an inverter-push-pull drive combination 490 to send two control signals on lines 63-10 (B ALU) and 63-11 (BALU) produce. The NOR gate 428 has five inputs to the signals TA, r2, TB, CALUOS and CALU11 to be received. The output of the NOR gate 428 runs through an inverter push-pull driver combination 493, whose output signal the control signal 63-8 is (C # CI # ST). The NOR gate 429 has four inputs to receive the signals TA,, TB and CALU11. The output of the NOR gate 429 runs through an inverter push-pull driver combination 494, whose output signal the control signal 63-9 is (Z # N # ST).

Das Nicht-ODER-Gatter 430 weist vier Eingänge auf, um die Signale TA, 2, TB und CALU01 zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 430 läuft über eine Inverter-Cegentakttreiberkombination 495,deren Ausgangssignal das Steuersignal 63-6 ist (ST#A).The NOR gate 430 has four inputs to the signals TA, 2, TB and CALU01 to be received. The output of NOR gate 430 runs via an inverter-ceg-clock driver combination 495, the output signal of which is the Control signal 63-6 is (ST # A).

Das Nicht-ODER-Gatter 431 weist drei Eingänge auf, um die Signale TA, 02 und TB zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 431 läuft über eine Inverter-Gegentakttreiberkombination 496, deren Ausgangssignal das Steuersignale 63-7 ist (0#A). Das Nicht-ODER-Gatter 432 weist vier Eingänge auf, um die Signals TA, , TB und CALU04 zu empfangen. Das Ausgangssignal des Nicht-ODER-Gatters 432 läuft über eine Inverter-Cegentakttreibe-rkombination 497, deren Ausgangssignal das Steuersignal 63-5 ist (T#A).The NOR gate 431 has three inputs to the signals Receive TA, 02 and TB. The output of NOR gate 431 is running via an inverter push-pull driver combination 496, the output signal of which is the control signals 63-7 is (0 # A). The NOR gate 432 has four inputs to the signals TA,, TB and CALU04 to be received. The output of NOR gate 432 runs over an inverter-Cegentakttreibe-rkombination 497, the output signal the control signal 63-5 is (T # A).

Das Nicht-ODER-Gatter 433 weist vier Eingänge auf, um die Signale TA, r , TB und CALU00 zu empfangen, wonach es über eine Inverter-Gegentakttreiberkombination 502 läuft. Das Ausgangssignal des Nicht-ODER-Gatters 433 läuft über eine Inverter-Gegentakttreiberkombination 498, deren Ausgangssignal das Steuersignal 63-1 ist (BUS ST0). Das Nicht-ODER-Gatter 434 weist fünf Eingänge af, um die Signale TA, , TB und CALU13 zu empfangen, und das ALsgangssignal des Nicht-ODER-Gatte-rs 434 läuft über eine Inverter-Gegentakttreiberkombination 499, deren Ausgangssignal in Steuerleitung 63-2 erscheint (B-us#ST1-6). 02, Das Nicht-ODER-Gatter 435 weist fünf Eingänge auf, um die Signale TA, r TB, CALU13 und das Ausgangssignal des Inverters in der Inverter-Ge-gentakttreiberkombination 502. Das Ausgangssignal des Nicht-ODER-Gatters 435 läuft über eine Inverter-Gegentakttreiberkombination 500, um ein Steuersignal auf Leitung 63-4 abzugeben (BUSL3T). Das Nicht-ODER-Gatter 436 weist fünf Eingänge auf, um die Signale TA, 2, TB, CALU03 nach Durchlaufen einer Inverter-Gegentakttreiberkombination 503 und CALU10 nach Durchlaufen einer Inverter-Gegentakt.treiberkombination 504 auf. Das Ausgangssignal des Nicht-ODER-Gatters 436 läuft über eine Inverter-Gegentakttreiberkombination 501, deren Ausgangssignaldas Steuersignal in Leitung 63-3 (T#BUS) ist.The NOR gate 433 has four inputs to the signals TA, r, TB and CALU00 are received, after which it is via an inverter push-pull driver combination 502 is running. The output of the NOR gate 433 runs through an inverter push-pull driver combination 498, the output of which is the control signal 63-1 (BUS ST0). The NOR gate 434 has five inputs af to the signals TA,, TB and CALU13 and the A output of NOR gate 434 passes through a Inverter push-pull driver combination 499, the output signal in control line 63-2 appears (B-us # ST1-6). 02, NOR gate 435 has five inputs, around the signals TA, r TB, CALU13 and the output signal of the inverter in the inverter counterclocked driver combination 502. The output of NOR gate 435 goes through an inverter push-pull driver combination 500 to provide a control signal on line 63-4 (BUSL3T). The NOT-OR gate 436 has five inputs to the signals TA, 2, TB, CALU03 after passing through one Inverter push-pull driver combination 503 and CALU10 after going through an inverter push-pull driver combination 504 on. The output of NOR gate 436 goes through an inverter push-pull driver combination 501, the output of which is the control signal on line 63-3 (T # BUS).

Das Ausgangssignal des Inverter-Gegentakttreibers 503 erscheint ferner in Leitung 441. Das Ausgangssignal des Inverter-Gegentakttreibers 404 erscheint in Leitung 442. Das Ausgangssignal des Inverters in der Inverter-Gsgentakttrelberkombination 503 erscheint in Legung 440, und das Ausgangssignal des Inverters in der Inverter-Gegentakttreiberkombination 504 erscheint in Leitung 443. Dis in diesen Leitungen erscheinenden Signale werden nachstehend unter Bezugnahme auf Fig. 26 erläutert.The output of the inverter push-pull driver 503 also appears on line 441. The output of the inverter push-pull driver 404 appears on line 442. The output of the inverter in the inverter-pulse generator combination 503 appears in laying 440, and the output of the inverter in the inverter push-pull driver combination 504 appears on line 443. Signals appearing on these lines will be explained below with reference to FIG.

Fig. 25 zeigt die Schaltungsanordnung, die zur Erzeugung der Steuersignale Für die Durchführung von spezifischen Logik- und Arithmetikoperationen verwendet werden. Insbesondere werden durch die drei Steuersignale die folgenden Operationen ausgeführt: ODER, UND, ADDIEREN W/C (Addition mit Übertrag) und ADDITION.Fig. 25 shows the circuit arrangement used to generate the control signals Used for performing specific logic and arithmetic operations will. Specifically, the three control signals perform the following operations executed: OR, AND, ADD W / C (addition with carry) and ADDITION.

Zwei PLA-Steuersignale, nämlich CALU05 und CALU06 werden von der Schaltungsanordnung auf Leitungen 60-6 bzw. 60-7 aus der PLA-Steuerung 100 empfangen. Diese Signale werden dann jeweils über einen Inverter 381 bzw. 418 geführt, um die folgenden Signale zu erzeugen: CALU05 auf Leitung 525, CALU05 auf Leitung 526, CALU06 auf Leitung 527 und CALU06 auf Leitung 528. Diese Signale werden dann in vier Nicht-ODER-Gatter 413 bis 416 eingespeist, die gemeinsam als e-ins-aus-vier-Dekode-r wirken. Die Ausgangssignale der Nicht-ODER-Gatter 413 bis 416 werden in zwei weitere Nicht-ODER-Gatter 410, 411 und einen Inverter 412 eingespeist.Two PLA control signals, namely CALU05 and CALU06, are generated by the circuit arrangement received on lines 60-6 or 60-7 from the PLA controller 100. These signals are then each over an inverter 381 and 418, respectively generate the following signals: CALU05 on line 525, CALU05 on line 526, CALU06 on line 527 and CALU06 on line 528. These signals are then in four NOT-OR gates 413 to 416 are fed in, which together as e-ins-aus-vier-decoder-r works. The outputs of NOR gates 413-416 are split into two more NOR gates 410, 411 and an inverter 412 are fed.

Das Ausgangssignal des Nicht-ODER-Gatters 410 wird über eine Inverter-Gegentakttreiberkombination 505 geführt, um das Signal Co auf Leitung 63-14 zu erzeugen. Das Ausgangssignal des Nicht-ODER-Gatters 411 wird in eine Inverter-Gegentakttreiberkombination 506 eingegeben, um das Signal CN1 auf Leitung 63-15 zu erzeugen.The output of NOR gate 410 is via an inverter push-pull driver combination 505 to produce the Co signal on line 63-14. The output signal of NOR gate 411 is converted into an inverter push-pull driver combination 506 is input to produce the CN1 signal on line 63-15.

Das Ausgangssignal des Inverters 412 wird an eine Inverter-Gegentakttreiberkombination 507 angelegt, um das Signal CN2 auf Leitung 63-16 zu erzeugen. Bei der bevorzugten Ausführungsform sind die Gatter 410-416 als programmierbare Logikreihenanordnung ausgebildet. Es wird nun als Beispiel beschrieben, wie die Steuersignale auf den Leitungen 63-14 bis 63-16 ausgewählt werden, um eine ODER-Operation in der ALU auszuführen. Um diese Operation auszuführen, muß das Nicht-ODER-Gatter 413 ein hochliegendes Ausgangssignal und müssen die übrigen Nicht-ODER-Gatter 414-416 niedrige Ausgangspegel aufweisen. Dies ist der Falle, wenn die Signale CALU05 und CALU06 beide hochliegen. Unter diesen Umständen liegt das Ausgangssignal des Nicht-ODER-Gatters 410 hoch, ebenso das Ausgangssignal des Nicht-ODER-Gatters 411, und das Ausgangssignal des Inverters 412 liegt auf niedrigem Pegel. Folglich liegen CO und CN1 hoch, während CN2 auf niedrigem Potential liegt.The output of inverter 412 is sent to an inverter push-pull driver combination 507 is applied to produce the CN2 signal on line 63-16. With the preferred Embodiment are the gates 410-416 as a programmable logic series arrangement educated. It will now be described as an example how the control signals on the Lines 63-14 through 63-16 are selected to perform an OR operation in the ALU. To perform this operation, NOR gate 413 must be high Output signal and the remaining NOR gates 414-416 must have low output levels exhibit. This is the case when the signals CALU05 and CALU06 are both high. Under these circumstances, the output of NOR gate 410 will be high, likewise the output of the NOR gate 411, and the output of the Inverter 412 is low. Hence, CO and CN1 are high while CN2 is low.

Diese Signale werden von der ALU empfangen, und es ist ersichtlich, daß die ODER-Funktion zwischen den Daten, die ursprünglich in den B-Operandenregistern und den A-Operandenregistern enthalten waren, ausgeführt wird. Die ALU 52 wirkt auf das Ausgangssignal des Rlultiplexers 74 ein, welches der Dateninhalt oder dessen Komplement des B-Registers ist.These signals are received by the ALU, and it can be seen that the OR function between the data originally in the B operand registers and the A operand registers. The ALU 52 works on the output signal of the multiplexer 74, which the data content or its Is the complement of the B register.

Der ALU-Steuerung 77 ist eine zusätzliche Schaltungsanordnung zur Erzeugung der Steuersignale für andere Elemente als diejenigen in dem ALU-Untersystem zugeordnet. Diese Schaltungsanordnung ist in den Fig. 26 und 27 gezeugt. Die Zeitsteuersignale für diese Schaltung erscheinen auf den Leitungen 480 und 484. Die ALU-Steuersignale für diese Schaltung erscheinen auf den Leitungen 440 bis 443. Zusätzlich wird ein Steuersignal S1 aus der PLA-Steuerung 100 über Leitung 60-1 empfangen. Ein Signal 1 wird ferner auf Leitung 190 geliefert.The ALU control 77 is an additional circuit arrangement for generation of control signals for elements other than those in the ALU subsystem. This circuit arrangement is shown in FIGS. The timing signals for this circuit appear on lines 480 and 484. The ALU control signals for this circuit appear on lines 440 to 443. Additionally, a Receive control signal S1 from PLA controller 100 over line 60-1. A signal 1 is also provided on line 190.

Das Seiten-Flip-Flop 6 ist eine Abtast- und Rastvorrichtung, an deren Ausgang g die Seite 0- und Seite 1-Steuersignale PO und P1 auf den Leitungen 7-1 bis 7-2 erscheinen. Die Abtast- und Rastvorrichtung 6 wirdfder Frequenz 1 eingerastet. Die Daten für die Vorrichtung 6 gehen von der Abtast- und Rastvorrichtung 57-2 über Leitung 81 aus. Das Signal wird dann über einen Iverter 396 und dann zu dem Dateneingang der Abtast- und Rastvorrichtung 6 geführt. Diese Daten werden mit einer Frequenz abgetastet, die von dem Ausgangssignal des Nicht-ODER-Gatters 390 bestimmt wird, dessen Eingangssignale -IA, 01 und TB sind.The page flip-flop 6 is a scanning and latching device to which Output g the side 0 and side 1 control signals PO and P1 on lines 7-1 until 7-2 appear. The scanning and locking device 6 is locked at frequency 1. The data for device 6 is transferred from scanning and latching device 57-2 Line 81 off. The signal then goes through an inverter 396 and then to the data input the scanning and locking device 6 out. These data are with a frequency sampled, which is determined by the output of NOR gate 390, whose input signals are -IA, 01 and TB.

Zwei Signale, nämlich 02 CA#BUS auf Leitung 89-1 und BUS CA auf Leitung 89-2 werden in dem CROM (Konditionsdekoder-ROm) 85 verwendet, wie nachstehend erläutert wird Diese Signale werden folgendermaßen erzeugt: Ein Nicht-ODER-Gatter 391 erhält vier Eingangssignale TA, , TB und 51. Das Ausgangssignal des Nicht-ODER-Gatters 391 erscheint auf Leitung 89-2 und ist das Steuersignal BUS-?CA.Two signals, namely 02 CA # BUS on line 89-1 and BUS CA on line 89-2 are used in the CROM (Condition Decoder ROm) 85 as explained below These signals are generated as follows: A NOR gate 391 is received four inputs TA,, TB and 51. The output of the NOR gate 391 appears on line 89-2 and is the control signal BUS-? CA.

Ein Nicht-ODER-Gatter 392 erhält fünf Eingangssignale TA, , TB, das Signal CLAU03 auf Leitung 440 und das Signal CALU10 auf Leitung 442. Das Ausgangssignal des Nicht-ODER-Gatters 392 läuft über eine Inverter-Gegentakttreiberkombination 395, um auf Leitung 89-1 das Steuersignal CA#BUS zu erzeugen.A NOR gate 392 receives five inputs TA,, TB, das Signal CLAU03 on line 440 and the signal CALU10 on line 442. The output signal of NOR gate 392 runs through an inverter push-pull driver combination 395 to generate the control signal CA # BUS on line 89-1.

Ein Zeitsteuersignal TD wird auf Leitung 508 erzeugt, und ein gesteuertes Zeitsteuersignal wird auf Leitung 509 erzeugt. Diese zwei Signale werden in einer Zeitfensterende-Vorhersagesinrichtung verwendet, die unter Bezugnahme auf Fig. 27 anschließend beschrieben wird Das Signal TD in Leitung 508 wird erzeugt, indem die Zeitsteuersignaie TA und TB durch ein Nicht-ODER-Gatter 393 geleitet werden, dessen Ausgangssignal das Signal TD ist. Das Signal in Leitung 509 wird dadurch erzeugt, daß die Signale TA, TB, CLAU03 auf Leitung 441 und CLAU10 auf Leitung 443 über ein Nicht-ODER-Gatter 394 geführt werden, dessen Ausgangssignal auf Leitung 509 erscheint und aus dem Logikausdruck CALU03#CALU10#X" besteht.A timing signal TD is generated on line 508, and a controlled one Timing signal is generated on line 509. These two signals are in one Time window end predictor used, the referring to 27 will be described below. Signal TD on line 508 is generated, by passing the timing signals TA and TB through a NOR gate 393, whose output signal is the signal TD. The signal on line 509 is thereby generates signals TA, TB, CLAU03 on line 441 and CLAU10 on line 443 through a NOR gate 394, the output of which is on line 509 appears and consists of the logic expression CALU03 # CALU10 # X ".

Es folgt nun eine Beschreibung der Zeitfensterende-Vorhersageeinrichtung. Wie bereits erwähnt wurde, besteht die getaktete Logik für die mikroprozessoreinheit aus vier Zeitfenstern, nämlich TD (Fig. 3j), X1 (Fig. 3k), X2 (Fig. 31) und X3 (Fig. 3m). Diese Zeitfenster werden von zwei Zeitsteuersignalen TA (Fig. 3f) und TB (Fig. 39) dekodiert. Die vier Zeitfenster werden eindeutig dekodiert ausgehend von TA und TB durch Verwendung der Inverter und Nicht-ODER-Gatter. Beispielsweise erscheinen in Fig. 24 die Zeitsteuersignale TA und TB jeweils auf Leitung 188 bzw. 186.A description will now be given of the time slot end predictor. As already mentioned, the clocked logic exists for the microprocessor unit from four time windows, namely TD (Fig. 3j), X1 (Fig. 3k), X2 (Fig. 31) and X3 (Fig. 3m). These time windows are controlled by two timing signals TA (Fig. 3f) and TB (Fig. 39) decoded. The four time windows are uniquely decoded on the basis of TA and TB by using the inverters and NOR gates. For example appear in Fig. 24 the timing signals TA and TB on lines 188 and 186, respectively.

Diese SIgnale werden dann durch Inverter 397, 398 geleitet, um zwei Signale TA und TB zu erzeugen. Jedes dieser vier Zeitsteuersignale TA, TA, TB und TB wird dann in Nicht-ODER-Gatter eingegeben, um eines der vier Zeitfenster zu erzeugen. Beispielsweise können die Nicht-ODER-Gatter, die zur Erzeugung des gewünschten Zeitfensters verwendet werden, irgendeines der Nicht-ODER-Gatter 425 bis 436 sein. Es ist anzumerken, daß in anderen Bereichen der mikroprozessoreinheit gleiche Mittel zum lokalen Dekodieren desselben Zeitfensters durch Verwendung von Invertern und Nicht-ODER-Gattern vorliegen. Zusätzlich empfangen'einige Nicht-ODER-Gatter auch Steuersignale als Eingangssignale. Beispielsweise empfängt das Nicht-ODER-Gatter 428 die Steuersignale CALU05 und CALU11. Das Nicht-ODER-Gatter 435 empfängt ein Steuersignal CALU13 Eine Untersuchung von Fig. 3 zeigt, daß die Signale TA (Fig. 3f) und TB (Fig. 39) ihren Logikpegel ändern, wenn das Signal 1 (Fig. 3c) ansteigt. mit anderen Worten, TA und TB werden von dem Takt 1 umgeschaltet. Ferner werden die dekodierten Zeitfenster TD, X1, X2 und X3 durch den Takt abgetastet. Ferner ist zu beachten, daß die Signale 1 und 2 (Fig. 3d) nicht-überlappende Signale sind.These signals are then passed through inverters 397, 398 to two Generate signals TA and TB. Each of these four timing signals TA, TA, TB and TB is then input into NOR gates to generate one of the four time slots. For example, the NOR gates used to generate the desired time window can be any of NOR gates 425-436. It should be noted that in other areas of the microprocessor unit the same means for local decoding of the same time window by using inverters and NOR gates. In addition, some NOR gates also receive control signals as input signals. For example, NOR gate 428 receives control signals CALU05 and CALU11. The NOR gate 435 receives a control signal CALU13 One Examination of Fig. 3 shows that the signals TA (Fig. 3f) and TB (Fig. 39) are their Change logic level when signal 1 (Fig. 3c) rises. in other words, TA and TB are switched from clock 1. Furthermore, the decoded time windows TD, X1, X2 and X3 are scanned by the clock. It should also be noted that the signals 1 and 2 (Fig. 3d) are non-overlapping signals.

Fig. 27 zeigt eins Schaltung, die das Ende eines dekodierten Zeitfensters vorhersagt und dieses mit dem Taktsignal 1 abwählt, wodurch die Deselektion des Zeitfenste-rs beschleunigt wird und sichergestellt wird, daß ein Zeitfenster nicht falsch dekodiert wird.Fig. 27 shows a circuit which indicates the end of a decoded time window predicts and deselects this with the clock signal 1, whereby the deselection of the Time window is accelerated and it is ensured that a time window is not is incorrectly decoded.

Fig. 27 zeigt die Schaltungsanordnung, die zur Erzeugung eines Uatenregister-Steuersignals CDROO auf Leitung 106-1 verwendet wird. Der Verwendungszweck dieses Signals wird nachstehend unter Bezugnahme auf das Datenregister 94 erläutert. Die zwei Signale TD und CALU03 CALU10 X2, die von der Schaltung in Fig. 26 erzeugt werden, erscheinen jeweils auf Leitungen 508 bzw. 509. Ein Steuersignal CSPOO-PLA wird von der PLA-Steuerung 100 auf Leitung 60-12 empfangen. Zusätzlich wird ein Taktsignal auf Leitung 190 empfangen, und ein Signal W2 wird auf Leitung 163 empfangen. Das Signal in Leitung 508 wird an einem Knotenpunkt A empfangen. Das Signal in Leitung 60-12 wird an der Steuerelektrode einer Anreicherungstyp-Feldeffektvorrichtung 513 empfangen, deren einer Bereich mit dem Knotenpunkt A und deren anderer Bereich mit masse verbunden ist.27 shows the circuit arrangement which is used to generate a data register control signal CDROO is used on line 106-1. The purpose of this signal is explained below with reference to data register 94. The two signals TD and CALU03 CALU10 X2 generated by the circuit in Fig. 26 appear in each case on lines 508 and 509. A control signal CSPOO-PLA is received from the PLA controller 100 received on line 60-12. In addition, a clock signal is on line 190 and a signal W2 is received on line 163. The signal on the line 508 is received at node A. The signal on line 60-12 is sent to the Control electrode of an enhancement type field effect device 513 received, the one area connected to node A and the other area connected to ground is.

An dem Knotenpunkt A ist ferner der erste Eingang des Nicht-ODER-Gatters 520 angeschlossen. Die Schaltungsanordnung, die die Zeitfenstere-nde-Vorhersage-einrichtung enthält, ist an den Knotenpunkt A angekoppelt. Sie besteht aus drei Anreicherungstyp-Feldeffektvorrichtungen 514 bis 516, die folgendermaßen gestaltet sind: die Vorrichtungen 514 und 515 liegen in Reihe zwischen dem Knotenpunkt A und Klasse. An der Vorrichtung 516 ist der eine Bereich mit dem Knotenpunkt A und der andere Bereich mit der Steuerelektrode d Vorrichtung 515 verbunden. Die Steuerelektrode der Vorrichtung 514 empfängt ein Signal 1 auf Leitung 190 , und die Steuerelektrode der Vorrichtung 516 empfängt ein Signal 2 auf Leitung 510. Das Signal 2 wird dadurch erhalten, daß das Signal 02 auf Leitung 163 über einen Inverter 512 geschickt wird.The first input of the NOR gate is also at the node A 520 connected. The circuitry that controls the time slot prediction device is coupled to node A. It consists of three enhancement type field effect devices 514 to 516, which are designed as follows: the devices 514 and 515 lie in series between node A and class. On the device 516 is the one Area with node A and the other area with control electrode d contraption 515 connected. The control electrode of the device 514 receives a signal 1 Line 190, and the control electrode of device 516 receives signal 2 on line 510. Signal 2 is obtained by having signal 02 on line 163 is sent via an inverter 512.

Eine zweite Zeitfensterende-Vorhersageschaltung erscheint am Knotenpunkt B und enthält drei Anreiherungstyp-Feldeffektvorrichtungen 517 bis 519. Die Vorrichtungen 517 und 518 liegen in Reihe zwischen dem Knotenpunkt B und Masse. An der Vorrichtung 519 ist der eine Bereich mit dem Knotenpunkt Bund der andere bereich mit der Steuerelektrode der Vorrichtung 518 verbunden.A second time slot end prediction circuit appears at the node B and includes three sequential type field effect devices 517 to 519. The devices 517 and 518 are in series between node B and ground. At the device 519 is one area with the junction point Bund, the other area with the control electrode of device 518 connected.

Die Steuerelektrode der Vorrichtung 517 empfängt das Signal 1 auf Leitung 190, und die Steuerelektrode der Vorrichtung 519 empfängt das Signal 2 auf Leitung 510. Das Signal 2 wird dadurch erhalten, daß das Signal r in Leitung 163 über einen Inverter 512 geleitet wird.The control electrode of the device 517 receives the signal 1 Line 190, and the control electrode of device 519 receives signal 2 Line 510. Signal 2 is obtained by having signal r on line 163 is passed through an inverter 512.

Die Signale an den Knotenpunkte A und B sind die Eingangssignale für das Nicht-ODER-Gatter 520. Das Ausgangssignal des Nicht-ODER-Gatters 520 läuft über eine Inverter-Gegentakttreiberkombinatìon 521, deren Ausgangssignal ein Datenregister-Steuersignal CDROO ist, das in Leitung 106-1 erscheint.The signals at nodes A and B are the input signals for the NOR gate 520. The output of the NOR gate 520 overflows an inverter push-pull driver combination 521, the output of which is a data register control signal CDROO that appears on line 106-1.

Das Steuersignal CDROO wird während der Zeitfenster TD und X2 wirksam. Wie erwähnt werden die Zeitfenster TD und X2 erzeugt, indem die Signale TA und TB über Inverter und Nicht-ODER-Gatter geführt werden. Eine Zeitverzögerung tritt auf, wenn ein Signal einen Inverter oder ein Nicht-ODER-Gatter durchläuft. Bei der bevorzugten Ausführungsform des rnikroprozessorplättchens hat es sich gezeigt, daß diese Zeitverzögerungen so bedeutend sein können, daß das Steuersignal CDROO beim Auftreten von X1 und X3 ein zweites mal eingeschaltet wird, weil die Knotenpunkte A und B nicht schnell genug auf eine logische Eins aufgeladen sind. Um diese Zeitverzogerung zu kompensieren, wird die Zeitfenstere-nde-Vorhersageeinrichtung verwendet. Die Arbeitsweise dieser Schaltung wird unter Bezugnahme auf den Knotenpunkt 8 beschrieben, wobei vorausgesetzt ist, daß dieselbe Erläuterung auch für die Schaltung am Knotenpunkt A zutrifft.The control signal CDROO becomes effective during the time windows TD and X2. As mentioned, the time windows TD and X2 are generated by the signals TA and TB via inverters and NOT-OR gates. A time delay occurs when a signal passes through an inverter or a NOR gate. With the preferred Embodiment of the microprocessor chip it has been shown that these time delays can be so significant that the control signal CDROO when X1 and X3 is switched on a second time because nodes A and B are not fast charged enough to a logical one. To compensate for this time delay, becomes the time slot predictor used. the The operation of this circuit is described with reference to node 8, assuming that the same explanation also applies to the circuit at the node A applies.

Das Signal CDROO wird während W2 abgetastet, wie bei Betrachtung des Nicht-ODER-Gatters 543 in Fig. 29 ersichtlich wird. Die in Fig. 29 gezeigte Schaltung wird in einzelnen später erläutert.The signal CDROO is sampled during W2, as when looking at the The NOR gate 543 in FIG. 29 can be seen. The circuit shown in FIG will be explained in detail later.

An dieser Stelle ist es ausreichend festzuhalten, daß das Zeitfenster X2 in Leitung 509 verursacht wird, auf hohes Potential zu gehen, wenn 1 ansteigt. Gleichzeitig verursacht 1, daß die Vorrichtung 517 leitend wird. Die Vorrichtung 518 ist nicht leitend, und daher ist der Knotenpunkt B vollständig auf Logikpotential 1. Während 2 wird die Vorrichtung 519 leitend, und folglich überführt sie die Ladung vom Knotenpunkt B zur Steuerelektrode der Vorrichtung 518. Beim nächsten Zyklus 1 sind beide Vorrichtungen 517 und 518 leitend und legen die Ladung am Knotenpunkt 8 auf Massepotential. Dadurch wird gewährleistet, daß selbst dann, wenn eine Verzögerung bei der Erzeugung des Signals X2 entsteht, jegliche dùrch die Verzögerung verursachte Ladung am Ende des Zeitfenster abgezogen wird, wodurch eine falsche Dekodierung im Zeitfenster X3 verhindert wird.At this point it is sufficient to note that the time window X2 on line 509 is caused to go high when 1 rises. Simultaneously, 1 causes device 517 to become conductive. The device 518 is not conductive and therefore node B is completely at logic potential 1. During 2, device 519 becomes conductive and consequently transfers charge from node B to device control electrode 518. On next cycle 1 both devices 517 and 518 are conductive and place the charge at the node 8 to ground potential. This ensures that even if there is a delay in the generation of the signal X2, whatever caused the delay Charge is withdrawn at the end of the time window, causing incorrect decoding is prevented in time window X3.

Es folgt nun eine Beschreibung des Konditionsdekoder-ROm. Dieser Konditionsdekoder-RO 28 wird dazu verwendet, das Konditionsfeld eines Befehle zu dekodieren und enthält einen CROm 85, der im wesentlichen ein 3-zu-8-Dekoder ist, sowie ein CRO-Adresse-nregister (CAR) 86. Dieses Adressenregister ist aus drei Abtast- und Rastvorrichtungen 86-1 bis 86-3 gebildet. Diese Vorrichtungen werden mit einer Frequenz eingerastet, die aus dem Taktgeber 125 empfangen wird. Die drei niedrigstwertigsten Bits eines Be-fehlswortes werden aus der Datensammelleitung 20 über Leitungen 87-1 bis 87-3 empfangen und in die Dateneingänge der Abtast- und Rastvorrichtungen 86 eingegeben. Die Eingangsdaten werden mit einer Freauenz abgetastet, die durch das auf Leitung 89-2 empfangene Signal bestimmt wird. Die Ausgänge Q und Q der Abtast- und Rastvorrichtungen werden über die Leitungen 88-1 bis 88-6 mit dem CROM 85 verbunden. Das Ausgangssignal des CROM erscheint auf Leitungen 90-1 bis 90-8 und läuft über invertierende Leitungstreiber 530 bis 537 mit einer Frequenz, die von dem Signal auf Leitung 89-1 bestimmt wird. Die Ausgangssignale der Leitungs treiber werden über die Leitungen 91-1 bis 91-8 auf die Datensammelleitung 20 gegeben. Die Arbeitsweise des Konditionsdekoder-ROhl wird anschließend unter Bezugnahme auf die Bithandhabung erläutert.A description of the condition decoder ROm now follows. This condition decoder RO 28 is used to decode and contain the condition field of an instruction a CROm 85, which is essentially a 3 to 8 decoder, and a CRO address register (CAR) 86. This address register is made up of three scanning and latching devices 86-1 formed to 86-3. These devices are locked at a frequency equal to from the clock 125 is received. The three least significant bits of a command word are received from data bus 20 via lines 87-1 through 87-3 and input to the data inputs of the scanning and latching devices 86. The input data are sampled at a rate equal to that received on line 89-2 signal is determined. The outputs Q and Q of the scanning and latching devices are over lines 88-1 through 88-6 connected to CROM 85. The output signal of the CROM appears on lines 90-1 through 90-8 and runs through inverting line drivers 530 to 537 at a frequency determined by the signal on line 89-1. The output signals of the line drivers are provided on lines 91-1 through 91-8 given to the data bus 20. How the condition decoder ROhl works will be explained below with reference to bit handling.

Es folgt nun einem Beschreibung des Bithandhabungsschemas. Bei der bevorzugten Ausführungsform des mikroproze-ssorplättchens erfolgt die Bithandhabung direkt und einfach durch die Bauelemente. Dadurch werden die Anforderungen an den Programmspeicher reduziert und wird das Leistungsvermögen des Prozessors verbessert, Das Bithandhabungsschema steht im Zusammenhang mit drei Baugruppeneigenschaften bzw. hardware-Eigenschaften des mikroprozessorplättchens. Die erste hardware-Eigenschaft ist die grundlegende ODER-Funktion, die logische UND-Funktion und die logischen Komplementfunktionen der ALU 52. Die zweite grundlegende Eigenschaft sind die Fähigkeit des "Aufzweigung-ALU-Ergebnis-gleich-Null" und die Fähigkeit "Aufzweigung-ALU-Ergebnis-gleich-Null" der PLA-Steuereinhe-it 100. Die dritte Eigenschaft ist die CRorn-Struktur, die in Fig. 28 gezeigt ist.A description of the bit handling scheme now follows. In the In the preferred embodiment of the microprocessor plate, bit handling takes place directly and easily through the components. This will meet the requirements for the Program memory is reduced and the performance of the processor is improved, The bit handling scheme is related to three assembly properties or hardware properties of the microprocessor chip. The first hardware property is the basic OR function, the logical AND function, and the logical Complement functions of ALU 52. The second fundamental property is ability of the "branch-ALU-result-equal-zero" and the ability "branch-ALU-result-equal-zero" the PLA control unit 100. The third property is the CRorn structure, which is included in Fig. 28 is shown.

Die Bauelemente zur Bithandhabung arbeiten folgendermaßen: die drei niedrigstwertigsten Bits eines gegebenen Operationskode, der einer Bitbehandlung zugeordnet ist, wird als Bitzahl oder Bitmaskenfeld verwendet. Dieses Feld wählt also eine von 8 Bitmasken aus, die durch den CROM 85 auf die Datensammelleitung 20 gegeben werden soll. Der Inhalt des Bit-maskenfeldes zusammen mit der resultierenden Bitmaske ist in Tabelle 1 wiedergegeben. Wie aus Tabelle 1 ersichtlich ist, erzeugt der CHROM 85 eine Bitmaske in Form von binären Stellen, die das Komplement von 2 ist, wobei i die Zahl im Dezimalsystem ist, die durch die drei niedrigstwertigsten Bits eines gegebenen Operationskode dargestellt wird.The bit handling components work like this: the three least significant bits of a given opcode, that of a bit treatment is used as a bit number or bit mask field. This field chooses i.e. one of 8 bit masks that are sent through the CROM 85 to the data bus 20 should be given. The content of the bit mask field together with the resulting Bit mask is shown in Table 1. As can be seen from Table 1, generated the CHROME 85 has a bit mask in the form of binary digits that is the complement of 2 is, where i is the number in the decimal system that goes through the three least significant bits of a given opcode is represented.

Als Beispiel soll die Situation betrachtet werden, wo die drei niedrigstwertigsten Bits eines gegebenen Operationskode 101 sind.As an example, consider the situation where the three least significant Bits of a given opcode 101.

Im Zehnersystem ergibt Binär-lOl = 5. Also ist i gleich 5 und gleich 32. Die Umsetzung der Zahl 32 in Binärform ergibt 00100000. Das Komplement dieser Zahl ergibt 11011111, d.h. die dem Bit-maskenfeld 101 zugeordnete Bitmaske. Die so erzeugte Bitmaske wird in das B-Register 53 eingeladen und als normaler 8-Bit-Operand in der ALU 52 bearbeitet. Eine Anzahl von Funktionen kann nun unter Verwendung der Bitmaske im Zusammenhang mit den aus dem RAM eingeladenen Operanden durchgeführt werden.In the decimal system, binary lOl = 5. So i is equal to 5 and the same 32. The conversion of the number 32 in binary form results in 00100000. The complement of this The number results in 11011111, i.e. the bit mask assigned to the bit mask field 101. the The bit mask generated in this way is loaded into the B register 53 and as a normal 8-bit operand processed in the ALU 52. A number of functions can now be performed using the Bit mask carried out in connection with the operands loaded from the RAM will.

Nachstehend werden einige Beispiele von Bitbishandlungsoperationen angeführt.Below are some examples of bit handling operations cited.

Jegliches Bit in irgendeinem Register des RAm 3 wird auf Null zurückgesetzt, indem die geeignete Bitmaske in das A-Register 54 eingegeben wird, das gewählte RAm-Sammelregister in das B-Register 53 eingeladen wird, die ALU-Operation einer logischen UND ausgeführt wird und das Ergebnis wieder in dem RAm 3 gespeichert wird.Any bit in any register of RAm 3 is reset to zero, by entering the appropriate bit mask into the A register 54, the one selected RAm collection register is loaded into B register 53, the ALU operation of a logical AND is carried out and the result is stored again in RAm 3.

Jegliches Bit in irgendeinem Register des RAIYI 3 wird auf "Eins" gesetzt, indem das Logikkomplement der geeigneten Bitmaske in das A-Register 54 eingeladen wird, das ausgewählte RAM-Sammelregister in das B-Register 53 eingeladen wird, die ALU-Operation logisch "ODER" ausgeführt wird und das Ergebnis wieder im RAM 3 gespeichert wird Die Bits in irgendeinem Register des RAm 3 werden hinsichtlich "Null" getestet, indem das gewählte RAS-Sammelregister in das A-Register 54 eingeladen wird, das Logikkomplement der geeigneten Bitmaske als B-Operand 53 eingeladen wird, die logische ALU-Operation UND durchgeführt wird und aufgezweigt wird zu dem ALU-Ergebnis gleich Null.Any bit in any register of the RAIYI 3 is set to "one" is set by placing the logic complement of the appropriate bit mask in the A register 54 is loaded, the selected RAM collection register is loaded into the B register 53 is executed, the ALU operation is logically "OR" and the result is back in RAM 3 is stored. The bits in any register of RAm 3 are stored in respect of "Zero" tested by loading the selected RAS collection register into the A register 54 the logic complement of the appropriate bit mask is loaded as B operand 53, the logical ALU AND operation is performed and a branch is made to the ALU result equals zero.

Die Bits in irgeindeinem Register des RAm 3 werden hinsichtlich Eis getestet, indem das ausgewählte RAm-Sammelregiste-r in das A-Register 53 eingeladen wird, das Logikkomple-ment der geeigneten Bitmaske als D-Operand 53 eingeladen wird, die logische ALU-Operation UND ausgeführt wird und aufgezweigt wird zu dem ALU-Ergebnis ungleich Null.The bits in any register of the RAm 3 are in terms of ice tested by loading the selected RAm collection register-r into the A register 53 the logic complement of the appropriate bit mask is loaded as D operand 53, the logical ALU AND operation is performed and branched to the ALU result not equal to zero.

Operationen, die den vorstehend unter Bezugnahme auf das A-Reg-ister 53 beschriebenen entsprechen, können auch in gleicher Weise an individuellen Bits in dem T-Register 59 und in dem ST-Register 57 durchgeführt werden.Operations similar to those described above with reference to the A-Reg-ister 53 can also correspond to individual bits in the same way in the T register 59 and in the ST register 57.

Es folgt. nun eine Beschreibung der Daten-Hilfsspeicher-Ein/Ausgabe.It follows. now a description of the data auxiliary memory input / output.

Fig. 29 zeigt die Schaltungsanordnung, die bei der Überführung von Daten aus der Datensammelleitung 20 in den Datenhilfsspeicher 104 und aus dem Datenhilfsspeicher auf die Datensammelleitung verwendet wird. Die Figur zeigt. in Logikform die einem Datenbit DO zugeordnete Schaltungsanordnung. Diese Schaltungsanordnung wiederholt sich für jedes Datenbit DO bis 07. Der Datenhilfsspeicher führt das Bezugszeichen 104-1, und die Datensammelleitung das Bezugszeichen 20-1. Zwei Taktsignale 02 auf Leitung 163 und 1 auf Leitung 190 steuern den zeitlichen Ablauf der Ein/Ausgabeoperation.Fig. 29 shows the circuit arrangement used in the transfer of Data from the data bus 20 into the auxiliary data memory 104 and from the auxiliary data memory is used on the data bus. The figure shows. in logic the one Circuit arrangement assigned to data bit DO. This circuit arrangement is repeated for each data bit DO to 07. The auxiliary data memory bears the reference number 104-1, and the data bus reference number 20-1. Two clock signals 02 Lines 163 and 1 on line 190 control the timing of the I / O operation.

Vier Steuersignale CDROO bis CDR03 auf Leitungen 106-1 bis 106-4 liefern jeweils die Steuersignale an das Daten-Ein/Ausgabe-Unte-rsystem. Diese Signale werden von der Sammelleitungssteue rung 99 abgeleitet, die später beschrieben wird. Daten werden auf der Datensammelleitung von der Abtast- und Rastvorrichtung 94-1 über Leitung 95-1 empfangen. Die Abtast- und Rastvorrichtung wird mit einer Frequenz 1 über Leitung 190 gerastet, und die Daten werden mit einer Frequenz abgetastet, die durch das Ausgangssignal eines Nicht-ODER-Gatters 541 bestimmt wird,desse-n Eingangsgrößen aus j2 und CDR01 gebildet sind. Die Ausgangssignale der Abtast- und Rastvorrichtung laufen durch einen Gegentakt.t.reiber 546 und erscheinen auf Leitung 97-1 . Das in dieser Leitung erscheinende Signal läuft dann über einen vorgeladenen Datenleitungstreiber 545 zurück zu der Datensammelleitung über Leitung 96-1 mit einer Frequenz, die vom Ausgangssignal des Nicht-ODER-Gatters 543 bestimmt wird, dessen Eingangssignale 2 und CDROO sind. Der vorgeladene Datenleit.ungstreiber 545 ist in Fig. 469 gezeigt und wird später im einzelnen beschrieben. Alternativ wird das Signal auf Leitung 97-1 einem Eingang des Nicht-ODER-Gatters 546 zugeführt, wobei das Signal CDR02 das andere Eingangssignal dieses Gatters ist. Das Ausgangssignal des Nicht-ODER-Gatters 546 wird dann in einen Gegentakttreiber 547 eingegeben. Das andere Eingangssignal des Gegentakttreibers 547 wird folgendermaßen erhalten: Das Nicht-ODER-Gatter 542 erhält zwei Eingangssignale, das Signal vom Knotenpunkt A der Abtast- und Rastvorrichtung 94-1 und das Steuersignal CDR02. Die Lage des Knotenpunktes A in der Schaltungsanordnung mit der Abtast- und Rastvorrichtung 94-1 geht aus Fig. 46i hervor.Provide four control signals CDROO through CDR03 on lines 106-1 through 106-4 the control signals to the data input / output subsystem. These signals are derived from the bus controller 99 which will be described later. data are transferred to the data bus from the scanning and latching device 94-1 Line 95-1 received. The scanning and locking device is at a frequency 1 latched over line 190, and the data is sampled at a frequency which is determined by the output of a NOR gate 541, desse-n Input variables are formed from j2 and CDR01. The output signals of the scanning and Latches run through a push-pull driver 546 and appear on line 97-1. The signal appearing in this line then runs through a precharged one Data line driver 545 back to the data collector Line 96-1 at a frequency determined by the output of NOR gate 543 whose input signals are 2 and CDROO. The preloaded data line driver 545 is shown in Fig. 469 and will be described in detail later. Alternatively the signal on line 97-1 is applied to an input of NOR gate 546, the signal CDR02 being the other input to this gate. The output signal of the NOR gate 546 is then input to a push-pull driver 547. That Another input to push-pull driver 547 is obtained as follows: Das NOR gate 542 receives two inputs, the signal from node A the scanning and latching device 94-1 and the control signal CDR02. The location of the junction A in the circuit arrangement with the scanning and locking device 94-1 goes from Fig. 46i emerges.

Das Nicht-ODER-Gatter 555 ist aus drei Feldeffektvorrichtungen 552-554 gebildet. Dieses Nicht-ODER-Gatter erzeugt ein höheres Spitzenausgangssignal, weil die Verarmungstyp-Feldeffektvorrichtung 552 an einem Bereich mit der Versorgungsspannung Vgg verbunden ist, die höher ist als die den anderen Nicht-ODER-Gattern zugeführte Spannung. Bei der bevorzugten Ausführungsform beträgt Vgg ungefähr 12 Volt. Die Vorrichtung 552 wird vom Ausgangssignal des Nicht-ODER-Gatte-rs 542 angesteuert. Die Vorrichtung 553, die eines der Eingangssignale für das Nicht-ODER-Gatter 555 erzeugt, wird vom Signal CDRO2 angesteuert, und die Vorrichtung 554, die das andere Eingangssignal für das Nicht-ODER-Gatter 555 erzeugt, wird vom Ausgang Q der Abtast- und Rastvorrichtung 94-1 angesteuert. Das Ausgangssignal des Nicht-ODER-Gatters 555 erscheint auf Leitung 556 und bildet das andere Eingangssignal des Gegentakttreibers 547.The NOR gate 555 is made up of three field effect devices 552-554 educated. This NOR gate produces a higher peak output because the depletion type field effect device 552 at an area with the supply voltage Vgg, which is higher than that applied to the other NOR gates Tension. In the preferred embodiment, Vgg is approximately 12 volts. the Device 552 is driven by the output signal of NOR gate 542. The device 553, which is one of the input signals for the NOR gate 555 generated, is controlled by the signal CDRO2, and the device 554, which the other Input signal for the NOR gate 555 is generated, the output Q of the sampling and latching device 94-1 controlled. The output of the NOR gate 555 appears on line 556 and forms the other input to the push-pull driver 547.

Das Ausgangssignal des Gegentakttreibers erscheint auf Leitung 105-1 und bildet das Signal für den Datenhilfsspeicher 104-1.The output of the push-pull driver appears on line 105-1 and forms the signal for the auxiliary data memory 104-1.

Ein am Datenhilfsspeicher erscheinendes Signal kann auf folgende Weise auf die Datensammelleitung gegeben werden. Ein externes Signal, das an den Datensammelleitung-Hilfsspsicher 104-1 angelegt wird, erscheint auf Leitung 105-1 und bildet ein Eingangssignal für einen TTL-kompatiblen-Eingabepuffer 548. Das Ausgangssignal des Puffers läuft über eins Inverter-Gegentakttreiberkombination 549 und dann zu einem vorgeladenen Datenleit.ungstreiber 550, der mit einer Frequenz getaktet wird, die vom Ausgangssignal des Nicht.-ODER-Gatters 551 bestimmt wird. Der vorgeladene Datenleitungstreiber 550 ist in Fig. 469 gezeigt und wird im einzelnen später erläutert. Dieses Nicht-ODER-Gatter erhält zwei Eingangssignale 2 und CDRD3. Das Ausgangssignal des Sammelleitungstreibers 550 wird über Leitung 98-1 auf die Datensammelleitung 20-1 gegeben.A signal appearing on the auxiliary data memory can be carried out in the following manner can be given to the data bus. An external signal sent to the data bus auxiliary circuit 104-1 appears on line 105-1 and forms an input signal for a TTL compatible input buffer 548. The output of the buffer overflows one inverter push-pull driver combination 549 and then to a precharged data line driver 550, which is clocked at a frequency determined by the output of the NOT.-OR gate 551 is determined. The precharged data line driver 550 is shown in FIG. 469 and will be explained in detail later. This NOR gate receives two input signals 2 and CDRD3. The output of the bus driver 550 is over line 98-1 placed on data bus 20-1.

Es folgt nun die Beschreibung der vorgeladenen Date-nle-itungs.-treiber. Wie erwähnt werden alle Sammelleitung- oder Leitungstreiber in Verbindung mit vorgeladenen Datenleitungen verwendet.The description of the preloaded data routing drivers now follows. As mentioned, all bus or line drivers are used in conjunction with pre-charged Data lines used.

Es kann zwar irgendein dem Fachmann bekannter Leitungstreiber verwendet werden, bei der bevorzugten Ausführungsform wird jedoch der in Fig. 469 gezeigte Leitungst.reiber verwendet. Der Aufbau und die Arbeitsweise dieses Leitungstreibers erfolgt unter Bezugnanme auf Leitungstreiber 550, wobei jedoch dieselbe Erläuterung auch auf die übrigen Leitungstreiber zutrifft.Any line driver known to those skilled in the art can be used however, in the preferred embodiment, that shown in FIG Line driver used. The structure and mode of operation of this line driver is made with reference to line driver 550, but with the same explanation also applies to the other line drivers.

wie aus Fig. 469 hervorgeht, enthält der Leitungstreiber 550 drei Feldeffektvorrichtungen 900-902. Zwei Anreicherungstyp-Felde-ffektvorrichtungen 901 und 902 sind in Reihe mit der Senke der Vorrichtung 901 geschaltet, die mit einer vorgeladenen, d.h. auf Vorpotential gelegten Datenleitung verbunden ist, die mit BUS bezeichnet ist. Die Quelle der Vorrichtung 902 ist mit masss verbunden.As is apparent from Fig. 469, the line driver 550 includes three Field Effect Devices 900-902. Two enhancement type field effect devices 901 and 902 are connected in series with the drain of the device 901, which with is connected to a precharged, i.e. placed at bias potential, data line which is denoted by BUS. The source of device 902 is connected to masss.

Die Steuerelektrode der Vorrichtung 902 bildet einen Eingang für Datensignale am Punkt. D. Bei einem Leitungstreiber 550 werden die Datensignale vom Ausgang einer Inverter-Gegentakttreiberkombination 549 empfangen. Die Steuerelektrode der Vorrichtung 901 bildet einen Eingang für Zeitsteuer/Steuersignale am Punkt 5. Für Leitungstreiber 550 ist das Zeitsteuer/Steuersignal das Ausgangssignal des Nicht-ODER-Gatters 551, welches das Signal 2ECDRO3 ist. Eine Verarmungstyp-Fe-ldeffe-ktvorrichtung 900 weist eine Senke auf, die mit einer Spannungsquelle Vcc verbunden ist, während die Quelle an eine Reihenschaltung aus den Vorrichtungen 901 und 902 angekoppelt ist. Die Steuerelektrode der Vorrichtung 900 ist mit der Quelle der Vorrichtung 900 verbunden.The control electrode of the device 902 forms an input for data signals at the point. D. In a line driver 550, the data signals from the output of a Inverter push-pull driver combination 549 received. The control electrode of the device 901 forms an input for timing / control signals at point 5. For line drivers 550 the timing / control signal is the output of NOR gate 551, which is the signal 2ECDRO3. A depletion type Fe-Effect device 900 has a sink that is connected to a voltage source Vcc while the source at a series circuit of devices 901 and 902 is coupled is. The control electrode of the device 900 is with the source of the device 900 connected.

Für den Leitungstreiber 550 ist die Datenleitung 20-1 bedingungslos auf Logikpegel 1 aufgeladen. Der Leitungst.reiber braucht also nur bedingt die Leitung während der Datenübertragung zu entladen. Dieser Vorgang wird durch die zwei Asihenvorrichtungen 901 und 902 ausgeführt. Die Vorrichtung 901 gibt den Vorgang frei, und Vorrichtung 902 bestimmt, ob die Leitung 20-1 entladen werden muß. Vorrichtung 900 verhindert, daß die vorgeladene Leitung 20-1 ihre Ladung aufgrund einer Ladungsneuverteilung während eines Zeitintervalls, wo die Leitung aufgeladen bleiben soll, verliert.For the line driver 550, the data line 20-1 is unconditional charged to logic level 1. The line driver therefore only needs the line to a limited extent discharged during data transfer. This process is carried out by the two series devices 901 and 902 executed. Device 901 enables the process, and device 902 determines whether line 20-1 needs to be discharged. Device 900 prevents that the precharged line 20-1 its charge due to a charge redistribution loses during a time interval where the line is supposed to remain charged.

Der Leitungstreiber 550 fügt in diesem Fall Effektivladung an der Datenleitung 20-1 hinzu.The line driver 550 in this case adds effective charge to the Data line 20-1 added.

Es folgt nun eine Beschreibung der Sammelleitungasteuerung Die Sammelleitungssteusrung steuert die bidirektionalen Datensammelleitungspuffer und die Freigabe des internen ROM auf die Datensammelleitung. Die Sammelleitungssteuerung wird unter Bezugnahme auf die Fig. 30-33 beschrieben.The following is a description of the bus control The bus control controls the bidirectional data bus buffers and the release of the internal ROM on the data bus. The bus control is referenced to Figs. 30-33.

Drei Steuersignale CBCOO, CBCO1 und CBC02 werden der Sammelleitungssteuerung aus der PLA-Steuerung 100 jeweils über Leitungen 102-1 bis 102-3 zugeführt. Diese Signale werden dann an Inverter-Gegentakttreiberkombinationen 560-562 abgegeben, um sechs Steuersignale CBCOO, CBCOO, CBCO1, CBCO1, CBC02, CBC02 auf Leitungen 563-568 zu erzeugen. Diese Signale, die auf den Leitungen 563 -568 erscheinen, bilden die Eingangssignale für eine Reihe Nicht-ODER-Gatter 569-574, deren Ausgangssignale interne Samme-lleitungssteuersignale sind. Die Eingangsgrößen des Nicht-ODER-Gatters 569 sind die Signale CBC02, CBC01, CBCOO. Das Ausgangssignal des Nicht-ODER-Gatters 569 ist das interne Sammelleitungssteuersignal CEXTOO.Three control signals CBCOO, CBCO1 and CBC02 are used to control the bus supplied from the PLA controller 100 via lines 102-1 to 102-3. These Signals are then sent to inverter push-pull driver combinations 560-562, by six control signals CBCOO, CBCOO, CBCO1, CBCO1, CBC02, CBC02 on lines 563-568 to create. These signals appearing on lines 563-568 form the Input signals to a number of NOR gates 569-574, whose output signals are internal bus control signals. The input variables of the NOT-OR gate 569 are the signals CBC02, CBC01, CBCOO. The output of the NOR gate 569 is the internal bus control signal CEXTOO.

Die Eingangssignale des Nicht-ODER-Gatters 570 sind CBC02, CBC01 und CBCOO, zur Erzeugung des internen Sammelleitungssteuersignals CEXT03. Die Eingangssignale des Nicht-ODER-Gatters 571 sind CdC02, CBC01 und CBCOO zur Erzeugung des internen Sammelleitungssteuersignais CEXTO1. Die Eingangssignale des Nicht-ODER-Gatters 572 sind CBCOO, CBCO1 und CBC02 zur Erzeugung des internen Sammelleitungssteuersignals CEXTOS. Die Eingangssignale des Nicht-ODER-Gatters 57 sind CBCOO, CBCO1 und CBC02, zur Erzeugung eines internen Sammelleitungssteuersignals CSPOO. Die Eingangssignale des Nicht-ODER-Gatters 574 sind CBCOO, CBCO1 und CBC02 zur Erzeugung eines internen Sammelleitungssteuersignals NULL. Die Eingangssignale des Nicht-ODER-Gatters 581 sind CEXT05, CSPOO und NULL, zur Bildung des Ausgangssignals CBUS04-D auf Leitung 590, d.h. das Ausgangssignal der Inverter-Gegentakttreiberkombination 582. Bei der bevorzugten Ausführungsform sind die Gatter 569-574 und 579-581 als programmierbare Logikreihenanordnung ausgebildet.The inputs to NOR gate 570 are CBC02, CBC01 and CBCOO, for generating the internal bus control signal CEXT03. The inputs to NOR gate 571 are CdC02, CBC01 and CBCOO for generation of the internal bus control signal CEXTO1. The input signals of the NOR gate 572 are CBCOO, CBCO1 and CBC02 for generating the internal bus control signal CEXTOS. The inputs of the NOR gate 57 are CBCOO, CBCO1 and CBC02, for generating an internal bus control signal CSPOO. The input signals of the NOR gate 574 are CBCOO, CBCO1 and CBC02 for generating an internal one Bus control signal ZERO. The inputs to NOR gate 581 are CEXT05, CSPOO and ZERO, to form the output signal CBUS04-D on the line 590, i.e. the output signal of the inverter push-pull driver combination 582 In the preferred embodiment, gates 569-574 and 579-581 are programmable Logic series arrangement formed.

Der Verwendungszweck dieses Signals wird unter Bezugnahme auf Fig. 35 später beschrieben.The purpose of this signal is explained with reference to Fig. 35 described later.

Vier Signale werden auf Leitungen 587-589 und 602 geführt. Das Signal auf Leitung 602 wird IOWR-D genannt und stellt das Ausgangssignal des Nicht-ODER-Gatters 570 dar. Das Signal auf Leitung 587 wird CSPOO genannt und stellt das Ausgangssignal des Nicht-ODER-Gatte-rs 573 dar. Das Signal auf Leitung 588 wird CBUSO7-D genannt und ist das Ausgangssignal des Inverters 579, dessen Eingangssignal das Steuersignal CEXTO1 ist. Das Signal in Leitung 589 wird CBUS0S-D genannt und ist das Ausgangssignal des Nicht-ODER-Gatt.ers 580, dessen Eingangssignale CEXTOO, CEXT01 und CEXTOS sint Der Verwendungszweck dieser vier Signale wird später unter Bezugnahme auf Fig. 32 erläutert. Das Steuersignal CEXTOO wird über eine Inverter-Gegentakttreiber-kombination 575 geführt, um auf Leitung 583 das Signal NMENRD-PLA zu erzeugen. Das Steuersigna-l CEXT03 läuft über eine Inverter-Gegentakttreiberkombination 576,(die dieselben Elemente enthält wie 575) und erscheint als Signal NIOWR-PLA in Leitung 584. CEXTO1 läuft über eine Kombination 577 und erscheint als Signal NIORD-PLA auf Leitung 585. Das Signal CEXTOS läuft über eine Kombination 578 und ergibt das Ausgangssignal FJINTA-PLA in Leitung 586. Der Verwendungszweck der in den Leitungen 583-586 erscheinenden Signale wird später unter Bezugnahme auf Fig. 31 erläutert.Four signals are carried on lines 587-589 and 602. The signal on line 602 is named IOWR-D and provides the output of the NOR gate 570. The signal on line 587 is called CSPOO and is the output signal of NOR gate 573. The signal on line 588 is called CBUSO7-D and is the output of inverter 579, whose input is the control signal Is CEXTO1. The signal on line 589 is called CBUS0S-D and is the output signal of the NOT-OR gate 580, the input signals of which are CEXTOO, CEXT01 and CEXTOS The purpose of using these four signals will be explained later with reference to FIG. 32 explained. The control signal CEXTOO is sent via an inverter push-pull driver combination 575 to generate the NMENRD-PLA signal on line 583. The control signal CEXT03 runs through an inverter push-pull driver combination 576, (which has the same elements contains like 575) and appears as signal NIOWR-PLA in line 584. CEXTO1 is running via a combination 577 and appears as the NIORD-PLA signal on line 585. The Signal CEXTOS runs through a combination 578 and results in the output signal FJINTA-PLA on line 586. The intended use of the items appearing on lines 583-586 Signals will be explained later with reference to FIG.

Es wird auf Fig. 31 Bezug genommen. Die von der Schaltungsanordnung in Fig. 30 erzeugten Signals erscheinen auf Leitungen 583 bis 586. Das Signal NtEMRD-PLA in Leitung 583 wird in eine Flip-Flop-Schaltung 591 eingegeben, dessen Ausgangssignal NMENRD ist, das über Leitung 121-1 an einem Ausgangshilfsspeicher erscheint.Reference is made to FIG. 31. The one from the circuit arrangement signals generated in Figure 30 appear on lines 583 through 586. The signal NtEMRD-PLA on line 583 is input to a flip-flop circuit 591, the output of which NMENRD which appears on line 121-1 on an output auxiliary memory.

Die Flip-Flop-Schaltung 591 enthält ein RS-Flip-Flop 589, das mit einer Frequenz ;42 getaktet wird, Das Setzeignal für das RS-Flip-Flop ist das Ausgangssignal des Nicht-ODER-Gatte-rs 587, dessen Eingangssignal das Signal in Leitung 583 und das Q-Ausgangssignal der Abtastvorrichtung 599 ist. Das Rücksetzeignal für das Flip-Flop 589 ist das Ausgangssignal des Inverters 588, dessen Eingangssignal das Q-Ausgangssignal der Abtastvorrichtung 600 ist. Die Ausgänge Q und Q des Flip-Flops 589 werden an einen invertierenden TTL-kompatiblen-Ausgangspuffer 590 angelegt, um auf Leitung 121-1 das Signal NNENRD zu erzeugen. Die Eingangsdaten für die Abtastvorrichtung 599 sind das Ausgangssignal des Nicht-ODER-Gatters 596, dessen Eingangssignale die Signale TA und TB sind. Diese zwei Signale werden erzeugt, indem die Zeitsteuersignale TA und TB über Inverter 670 und 671 geleitet werden. Die Eingangsdaten der Abtastvorrichtung 600 sind das Ausgangssignal des Nicht-ODER-Gatters 597, dessen Eingangssignal die Signale TA und TB sind. Die Abtastvorrichtungen 599 und 600 werden mit der Freauenz 2 abgetastet, d.h.The flip-flop circuit 591 includes an RS flip-flop 589 with a frequency; 42 is clocked, the set signal for the RS flip-flop is the output signal of NOR gate 587, whose input signal is the signal on line 583 and is the Q output of the scanner 599. The reset signal for the flip-flop 589 is the output of inverter 588, whose input is the Q output the scanning device 600 is. The Q and Q outputs of flip-flop 589 are on an inverting TTL compatible output buffer 590 applied to line 121-1 to generate the signal NNENRD. The input data for the scanner 599 are the output of NOR gate 596, the inputs of which are the Signals TA and TB are. These two signals are generated by the timing signals TA and TB are routed through inverters 670 and 671. The input data of the scanner 600 are the output of NOR gate 597, the input of which is the Signals TA and TB are. Scanners 599 and 600 are being used with the Freauenz 2 sampled, i.e.

mit dem Ausgangssignal des Inverters 598, dessen Eingangssignal das Zeitsteuersignal r ist.with the output of the inverter 598, the input of which is the Timing signal r is.

Das Signal NIOWR-PLA wird in die Flip-Flop-Schaltung 592, die dieselben Elemente aufweist wie Flip-Flop-Schaltungsanordnung 591, auf Leitung 584 eingegeben, um an einem Ausgangshilfsspeicher über Leitung 121-2 das Signal NIOWR zu erzeugen. Das Signal NIORD-PLA wird in die Flip-Flop-Schaltung 593, die dieselben Schaltungselemente wie Flip-Flop-Schaltung 591 aufweist, auf Leitung 585 eingegeben, um n einem Ausgangshilfsspeicher über 124-3 das Signal NIORD zu erzeugen. Das Signal NINTA-PLA wird in die Flip-Flop-Schaltung 594, die dieselben Schaltungselemente aufweist wie Flip-Flop-Schaltung 591, auf Leitung 586 eingegeben, um an einem usgangshilfsspeicher über Leitung 212-4 das Signal NINTA zu erzeugen. Das Signal S1-PAD wird in eine Flip-Flop-SChalt.ung 595, die dieselben Schaltungselemente aufweist wie Flip-Flop-Schaltung 591, auf Leitung 540 eingegeben, um an einem Ausgangshilfsspeicher über Leitung 212-5 das Signal NS1 zu erzeugen.The NIOWR-PLA signal goes into flip-flop 592 which is the same Has elements such as flip-flop circuit arrangement 591, input on line 584, to generate the NIOWR signal at an auxiliary output memory via line 121-2. The NIORD-PLA signal is fed into flip-flop 593, which is the same circuit element like flip-flop circuit 591, input on line 585, around To generate the NIORD signal in an auxiliary output memory via 124-3. The signal NINTA-PLA is converted into flip-flop 594 which is the same circuit elements has like flip-flop circuit 591, input on line 586 to an auxiliary output memory generate the signal NINTA via line 212-4. The signal S1-PAD is converted into a Flip-Flop-SChalt.ung 595, which has the same circuit elements as the flip-flop circuit 591, entered on line 540 to be sent to an auxiliary output memory on line 212-5 to generate the signal NS1.

Fig. 32 zeigt weitere Schaltungsanordnungen zur Erzeugung der Sammelleitungssteuersignale. Das in Fig. 30 gezeigte Signal NMEMRD-PLA erscheint auf Leitung 583, und das von der in Fig. 35 gezeigten Schaltung erzeugte Signal NIRHERE erscheint in Leitung 601. Diese zwei Signale werden von einem Nicht-ODER-Gatter 608 empfangen, dessen Ausgang an den Dateneingang der Abtast- und Rastvorrichtung 612 angelegt ist. Die Vorrichtung 612 wie die übrigen Abtast- und Rastvorrichtungen 613-617, tastet Daten mit einer Freouenz ab, die vom Ausgangssignal des Nicht-ODER-Gatters 610 bestimmt wird, dessen Eingangssignale TA, 02 und TB sind.32 shows further circuit arrangements for generating the bus control signals. Signal NMEMRD-PLA shown in FIG. 30 appears on line 583, and that of Signal NEARER generated by the circuit shown in Fig. 35 appears on line 601. These two signals are received by a NOR gate 608, its Output is applied to the data input of the scanning and latching device 612. the Device 612, like the rest of the scanning and latching devices 613-617, samples data with a frequency determined by the output of the NOR gate 610 whose input signals are TA, 02 and TB.

Diese Eingangssignale werden auf Leitungen 672 bis 677 erzeugt, indem die vier Zeitsteuersignale TA, TB, 1 und r auf den Leitungen 673 bis 676 herangezogen werden und TA und TB über Inverter 670 und 671 geleitet werden, um dia Signale TA und TB in den Leitungen 672 und 677 zu erzeugen. Die Abtast- und Rastvorrichtung 612 wird mit einer Frequenz gerastet, die von dem Signal am Ausgang eines Inverters 145 bestimmt wird, dessen Eingangssignal ein Ausgangssignal des Nicht-ODER-Gatters 610 ist. Die Ausgänge Q und Q der Vorrichtung 612 werden an eine Inverter-Ge-gentakttreiberkombination 619 angelegt, um das Steuersignal CBUSOO auf Leitung 205 zu erzeugen.These input signals are generated on lines 672 to 677 by the four timing signals TA, TB, 1 and r on lines 673 to 676 are used and TA and TB are routed through inverters 670 and 671 to produce the TA and produce TB on lines 672 and 677. The scanning and locking device 612 is locked at a frequency that is determined by the signal at the output of an inverter 145 is determined whose input signal is an output signal of the NOR gate 610 is. The Q and Q outputs of the device 612 are fed to an inverter counterclocked driver combination 619 is applied to generate the control signal CBUSOO on line 205.

Das Signal CBUS07-D der in Fig. 30 gezeigten Schaltung erscheint in Leitung 588 und wird an einen Inverter 609 angelegt, dessen Ausgangssignal in ein Nicht-ODER-Gatter 607 eingegeben wird Das Signal in Leitung 583 läuft durch den Inverter 605 zu einem lJND-Gatt.er 606. Gleichfalls wird das Signal in Leitung 601 an die UND-Gatter 606 angelegt. Der Ausgang dieses Gatters liefert das zusätzlicheEingangssignal für das Nicht-ODER-Gatter 607. Das Ausgangssignal des Nicht-ODER-Gatt.ers 607 liefert die Eingangsdaten für eine Abtast- und Rastvorrichtung 613, die mit derselben Freauenz wie die Vorrichtung 612 gerastet wird Das Q-Ausgangs-Signal der Vorrichtung 613 wird in Nicht-ODER-Gatter 621 eingegeben, dessen weitere Eingangssignale TA und TB sind, die von den Leitungen 672 und 677 erhalten werde. Das Ausgangssignal des Nicht-OD£R-Gatte-rs 621 läuft über eine Inverter-Gegentakttreiberkombination 623. Der Ausgang dieser Kombination liefert oas Samme-lleitungssteuersignal CDRO3 auf Leitung 106-4.The signal CBUS07-D of the circuit shown in FIG. 30 appears in FIG Line 588 and is applied to an inverter 609, the output of which is in a Not-OR gate 607 is entered Signal on line 583 runs through inverter 605 to an IND gate 606. Likewise, the signal on line 601 applied to AND gates 606. The output of this gate delivers the additional input to NOR gate 607. The output of the NOR gate 607 provides the input data for a scanning and latching device 613, which is latched with the same frequency as device 612. The Q output signal of device 613 is input to NOR gate 621, its further input signals TA and TB are obtained from lines 672 and 677. The output signal of the non-OD £ R gate 621 runs via an inverter push-pull driver combination 623. The output of this combination supplies the bus control signal CDRO3 on line 106-4.

Das Signal CSPO1 aus Fig. 41 erscheint auf Leitung 102-4 und tildet das Eingangssignal für die Abtast- und Rastvorrichtung 614. Diese. Vorrichtung wird mit der Frequenz »1 gerastet, die aus Leitung 674 erhalten wird. Der Ausgang der Vorrichtung 614 liefert ein Eingangssignal an ein ODER-Gatter 620. Die weiteren Eingangssignale des ODER-Gatters sind ein Signal in Leitung 205 und das Signal TB auf Leitung 677. Das Signal IOWR-D aus Fig. 30 erscheint auf Leitung 602 und wird in eine Abtast- und Rastvorrichtung 615 eingegeben. Diese Vorrichtung wird in derselben Weise wie die Vorrichtung 614 mit der Frequenz 1 gerastet. Der C-Ausgang der Vorrichtung 615 liefert ein Eingangssignal an ein Nicnt-LND-Gatter 622. Das andere Eingangssignal dieses Gatters ist das Ausgangssignal des ODER-Gatters 620. Das Ausgangssignal des Nicht-LND-Gatters 622 wird über eine Inverter-Gegentakttreiberkombination 24 geleitet, dessen Ausgang das Sammelleitungssteuersignal CDR02 auf Leitung 106-3 liefert.Signal CSPO1 of Figure 41 appears on line 102-4 and forms the input to the scanning and latching device 614. This. Device will latched at the frequency »1 obtained from line 674. The outcome of the Device 614 provides an input to an OR gate 620. The others Inputs to the OR gate are a signal on line 205 and the signal TB on line 677. Signal IOWR-D of Figure 30 appears on line 602 and will entered into a scanning and latching device 615. This device is in the same The way device 614 is locked at frequency 1. The C output of the device 615 provides one input to a Nicnt LND gate 622. The other input this gate is the output of the OR gate 620. The output of the Non-LND gate 622 is routed through an inverter push-pull driver combination 24, the output of which provides the bus control signal CDR02 on line 106-3.

Das Signal CSPOO aus Fig. 30 erscheint auf Leitung 587 und bildet cas Eingangssignal der Abtast- und Rastvorrichtung 617, die in cerselben Weise gerastet wird wie die Vorrichtungen 612 und 613.Signal CSPOO of Figure 30 appears on line 587 and forms The input signal to the scanning and latching device 617, which latches in the same way becomes like devices 612 and 613.

Die Ausgänge Q und Q der Vorrichtung 617 werden an eine Inverter- Gegentakttreiberkombination 618 angelegt, um das Steuersignal CSP00-PLA auf Leitung 60-12 zur Verwendung bei der in Fig. 27 gezeigten Schaltung zu erzeugen.The outputs Q and Q of the device 617 are fed to an inverter Push-pull driver combination 618 is applied to the control signal CSP00-PLA on line 60-12 for use with of the circuit shown in FIG.

Das Signal CBllS05-D aus Fig. 30 erscheint in Leitung 589 als Dateneingangssignal für die Abtast- und Rastvorrichtung 616.Signal CB11S05-D of FIG. 30 appears on line 589 as a data input signal for the scanning and locking device 616.

Diese Vorrichtung wird auf dieselbe Weise gerastet wie die Vorrichtungen 614 und 615. Der Ausgang der Vorrichtung 616 liefert ein Signal auf Leitung 604. In gleicher Weise erzeugt der Ausgang der Vorrichtung 614 ein Signal in Leitung 605.This device is locked in the same way as the devices 614 and 615. The output of device 616 provides a signal on line 604. Similarly, the output of device 614 produces a signal on line 605

Das Signal CSPO1 in Leitung 102-4 ergibt ein Signal in Leitung 603. Die in den Leitungen 603 bis 605 erscheinenden Signale werden nachstehend unter Bezugnahme auf Fig. 33 erläutert.Signal CSPO1 on line 102-4 results in a signal on line 603. The signals appearing on lines 603 through 605 are discussed below Explained with reference to FIG. 33.

Fig. 33 zeigt weitere Schaltungsanordnungen, die zur Erzeugung eines besonderen Sammelleitungssteuersignals verwendet werden.33 shows further circuit arrangements which are used to generate a special bus control signal can be used.

Die Signale aus Fig. 32 erscheinen auf den Leitungen 603 bis 605.The signals from FIG. 32 appear on lines 603-605.

Ferner erscheinen folgende zuvor erwähnten Zeitsteuersignale: TA in Leitung 672, TB in Leitung 676, 1 in Leitung 675 und 02 in Leitung 675. In diesem Falle wird das Signal W2 mittels Inverters 625 invertiert, dessen Versorgung aus der Spannungsouelle Vgg erfolgt, zur Erzeugung eines Signals 2 in Leitung 746. Das Nicht-ODER-Gatter 627 empfängt aus den erwähnten Leitungen die folgenden Signale: Tß, TA und m7Co. Der Ausgang des Nicht-ODER-Gatters 627 ist mit der nachstehend beschriebenen zusätzlichen Schaltungsanordnung 631 verbunden. Die Schaltung 631 enthält zwei Anreicherungstyp-Feldeffektvorrichtungen 637 und 638 in Reihe zwischen Klasse und dem Ausgang des Nicht-ODER-Gatters 627. Die Steuerelektrode der Vorrichtung 638 empfängt das Signal 1 aus Leitung 674. Die Steuerelektrode der Vorrichtung 637 ist mit einem Bereich der Vorrichtung 636 verbunden. Der andere Bereich der Vorrichtung 636 ist mit dem Ausgang des Nicht-ODER-Gatters 627 verbunden. Die Steuerelektrode der Vorrichtung 636 empfängt das Signal 2 aus Leitung 746. Das Nicht-ODER-Gatter 628 empfängt aus den erwähnten Leitungen die folgenden Signale: TB, TA, CBUS05 und CSPO1-PLA. Der Ausgang des Nicht-ODER-Gatters 628 ist mit der nachstehend beschriebenen zusätzlichen Schaltung 632 verbunden.In addition, the following timing signals previously mentioned appear: TA in Line 672, TB in line 676, 1 in line 675 and 02 in line 675. In this one If the signal W2 is inverted by means of inverter 625, its supply is off the voltage source Vgg takes place to generate a signal 2 in line 746. The NOR gate 627 receives the following signals from the mentioned lines: Tß, TA and m7Co. The output of NOR gate 627 is as shown below additional circuit arrangement 631 described. The circuit 631 includes two enhancement type field effect devices 637 and 638 in series between Class and the output of the NOR gate 627. The control electrode of the device 638 receives signal 1 on line 674. The control electrode of device 637 is connected to a portion of the device 636. The other area of the device 636 is connected to the output of the NOR gate 627. The control electrode of device 636 receives signal 2 on line 746. The NOR gate 628 receives the following signals from the mentioned lines: TB, TA, CBUS05 and CSPO1-PLA. The output of NOR gate 628 is additional with that described below Circuit 632 connected.

Diese Schaltung 632 enthält zwei Anreiche-rungstyp-Feldeffe-ktvorrichtungen 635 und 637 in Reihe zwischen masse und dem Ausgang des Nicht-ODER-Gatters 628. Die Steuerelektrode der Vorrichtung 635 empfängt das Signal 1 aus Leitung 674. Die Steuerelektrode der Vorrichtung 634 ist mit einem Bereich der Vorrichtung 633 verbunden. Der andere Bereich der Vorrichtung 633 ist mit dem ugang des Nicht-ODER-Gatters 628 verbunden. Die Steuemlektrode der Vorrichtung 633 empfängt das Signal 2 aus Leitung 746.This circuit 632 includes two enrichment-type field effect devices 635 and 637 in series between ground and the output of the NOR gate 628. The control electrode of device 635 receives signal 1 on line 674. The Control electrode of device 634 is connected to a region of device 633. The other area of device 633 is with the entry of the NOR gate 628 connected. The control electrode of the device 633 receives the signal 2 from Line 746.

Die Schaltungen 631 und 632 bilden jeweils eine Zeitfensterende-Vorhersageeinrichtung, deren Arbeitsweise zuvor unter Bezugnahme auf Fig. 27 beschrieben wurde.The circuits 631 and 632 each constitute a time slot end predictor, the operation of which has been previously described with reference to FIG.

Die Ausgangssignale der Nicht-ODER-Gatter 627 und 628 werden in Nicht-ODER-Gatter 629 eingegeben, dessen Ausgangssignal über Eine Inverter-Gegentakttreiberkombinntion 630 läuft, um als Ausgangssignal das Steuersignal CDR07 auf Leitung 106-2 zu erzeugen.The outputs of NOR gates 627 and 628 go into NOR gates 629, the output signal of which is via an inverter push-pull driver combination 630 runs to produce the output signal CDR07 on line 106-2.

Es folgt nun eine Beschreibung der Testschaltung. Fig. 34 zeigt die Schaltungsanordnung, die zum Empfangen und Synchronisieren des Signals NTEST verwendet wird. Ein externes Signal NTEST wird auf Leitung 122-1 empfangen und läuft durch einen TTL-kompatiblen Eingangspuffer 643 und dann durch einem Inverter-Gegentakttreiberkombination 642, zur Bildung eines Eingangssignals für die Abtast- Rast- und Übertragungsvorrichtung 641. Die Zeitsteuersignale für die Abtast- Rast und Übertragungsvorrichtung werden folgendermaßen gebildet: Ein Signal w aus dem Taktgeber 125 auf Leitung 163 wird über einen Inverter 639 geführt, dessen Ausgangssignal dazu verwendet wird, die Abtastfrequenz für die Daten in Vorrichtung 641 zu bestimmen. Das Ausgangssignal des Inverters 639 wird in eine Inverter-Gegentakttreiberkombination 640 gemeinsam mit dem ursprünglichen Signal r eingegeben. Der Ausgang des Treibers 640 bildet das Einrastsignal für die Vorrichtung 641.A description of the test circuit now follows. Fig. 34 shows the Circuitry used to receive and synchronize the NTEST signal will. An external signal NTEST is received on line 122-1 and passes through a TTL compatible input buffer 643 and then through an inverter push-pull driver combination 642, for forming an input signal for the scanning, latching and transmission device 641. The timing signals for the scanning, latching and transferring device are formed as follows: A signal w from the clock 125 on line 163 is passed through an inverter 639, the output of which is used to convert the Determine the sampling frequency for the data in device 641. The output signal of inverter 639 is combined into an inverter push-pull driver combination 640 entered with the original signal r. The output of the driver 640 forms the latch signal for device 641.

Das Transfersignal wird durch das Signal 1 aus Taktgeber 125 auf Leitung 190 gebildet. Der Ausgang der Vorrichtung 641 liefert das Signal NTESTR auf Leitung 644.The transfer signal is based on signal 1 from clock 125 management 190 formed. The output of device 641 provides the NTESTR signal on line 644.

Von der in Fig. 35 gezeigten Schaltung werden weitere Testsignale und Signale für die Verwendung in langsameren externen Vorrichtungen geliefert. Das Signal NSTEP erscheint auf Leitung 128 und läuft über einen TTL-kompatiblen Eingangspuffer 645 und eine Inverter-Gegentakttreiberkombination 647. Das Signal NSTEP wird dazu verwendet, den Mikroprozessor durch die internen Maschinenzustände schrittweise weiterzuschalten. Die Bedingung NSTEP = 0 verhindert, daß der mikroprozessor zu seinem nächsten maschinenzustand übergeht. In gleicher Weise erscheint das Signal READY (Bereit) auf Leitung 127 und läuft durch einen TTL-kompatiblen Eingangspuffer 646 und dann durch eine Inverter-Ge-gentakttreibe-rkombination 648. Wie zuvor erläutert wird das Signal READY dazu verwendet, den Mikroprozessor mit langsameren externen Speicher-oder Ein/Ausgabevorrichtunge-n zu synchronisieren. Das Signal CBUS04-D aus Fig. 30 wird auf Leitung 590 als Eingangssignal dem ODER-Gatter 655 zugeführt. Das Signal NmEmRD-PLA in Fig. 30 erscheint auf Leitung 583 als Eingangseignal für Nicht-ODER-Gatter 654. Das Signal AROMEN erscheint in Leitung 101 und läuft durch einen TTL-kompatiblen Eingangspuffer 650 und dann über eine Inverter-Gegentakttreiberkombination 651 zur Bildung eines Eingangssignals für Nicht-ODER-Gatter 654 und Nicht-ODER-Gatter 653.Further test signals are obtained from the circuit shown in FIG and provide signals for use in slower external devices. The NSTEP signal appears on line 128 and travels over a TTL compatible Input buffer 645 and an inverter push-pull driver combination 647. The signal NSTEP is used to guide the microprocessor through the internal machine states to advance step by step. The condition NSTEP = 0 prevents the microprocessor goes to its next machine state. The signal appears in the same way READY on line 127 and passes through a TTL compatible input buffer 646 and then through an inverter counterclockwise driver combination 648. As previously explained the READY signal is used to connect the microprocessor to slower external Synchronize storage or input / output devices. The signal CBUS04-D of FIG. 30, line 590 is input to OR gate 655. Signal NmEmRD-PLA in Figure 30 appears on line 583 as an input for NOR gate 654. The AROMEN signal appears on line 101 and passes a TTL compatible input buffer 650 and then via an inverter push-pull driver combination 651 to form an input signal for NOR gate 654 and NOR gate 653.

Das Signal IROMEN wird dazu verwendet, den internen ROM zu sperren, wodurch ein externer Speicher an dem O-IK (1 024)-Adressenbereich substituiert werden kann. Das Adressenbit A10 und All aus dem Speicher-Adressenregister erscheint als Eingangssignal für Nicht-ODER-Gatter 649, dessen Ausgangssignal über Inverter 652 läuft und dann zu Nicht-ODER-Gattern 653 und 654 gelangt.The IROMEN signal is used to lock the internal ROM, thereby substituting an external memory at the O-IK (1 024) address range can. The address bits A10 and All from the memory address register appear as Input signal for NOR gate 649, whose output signal via inverter 652 runs and then goes to NOR gates 653 and 654.

Das Ausgangssignal des Nicht-ODER-Gatters 653 läuft über eine Inve-rte-r-Gegentakttre-iberkombination 659, dessen Ausgangssignal das Signal IRHERE ist, das in Leitung 601 erscheint und zuvor unter Bezugnahme auf Fig. 32 erläutert wurde.The output of the NOR gate 653 runs through an inverter-r-push-pull drive combination 659, the output of which is the signal IRHERE appearing on line 601 and previously explained with reference to FIG.

Der Ausgang des Nicht-ODER-Gatters 654 bildet ein Eingangssignal für ODER-Gatter 655. Das weitere Eingangssignal des ODER-Gat.t.ers 655 wird vom Ausgang einer Inverter-Gegentakttreiberkombination 648 geliefert. Der Ausgang des ODER-Gatters 655 liefert ein Eingangssignal für ein UND-Gatter 656, dessen weiteres Eingangssignal vom ausgang einer Invsrter-Gegentakttreiberkombination 647 geliefert wird Der Ausgang des UND-Gat.tsrs 656 liefert ein Eingangs-Signal für Nicht-ODER-Gatter 657. Das andere Eingangssignal des Nicht-ODER-Gatters 657 ist das Signal RESETR, das in Leitung 662 erscheint. Der Ausgang des Nicht-ODER-Gatters 657 liefert das Signal READY auf Leitung 181. Das Signal in Leitung 181 wird ferner über eine Inverter-Gegentakttreiberkombination 658 geleitet, um das Signal RDY in Leitung 661 zu erzeugen, das durch eine Anreicherungstyp-Feldeffektvorrichtung 660 mit einer Frenuenz abgeleitet wird, die durch das Signal in Leitung 672 bestimmt wird, welches die Steuerung der Steuerelektrode der Vorrichtung 660 bewirkt.The output of NOR gate 654 provides an input for OR gate 655. The further input signal of the OR gate 655 is taken from the output an inverter push-pull driver combination 648 is provided. The output of the OR gate 655 supplies an input signal for an AND gate 656, its further input signal The output of AND gate 656 provides an input signal for NOR gate 657. The The other input to NOR gate 657 is RESETR, which is on line 662 appears. The output of the NOR gate 657 provides the READY signal Line 181. The signal on line 181 is also via an inverter push-pull driver combination 658 to generate the RDY signal on line 661 which is passed through an enhancement type field effect device 660 is derived with a frequency determined by the signal in line 672 which controls the control electrode of the device 660.

Es folgt nun eine Beschreibung der PLA-Steuerung. Der Steuerabschnitt ist derjenige Teil des Rlikroprozessorplättchens, der die internen Befehle, externen Schnittstsllenbefehle und nächster-Zustand-Rückkopplungsinformation für den S-Zähler erzeugt. Fig. 36 zeigt die Blöcke 37 bis 43, die die Steuerung bilden.A description of the PLA controller follows. The tax section is that part of the microprocessor chip that carries the internal and external commands Interface commands and next state feedback information for the S counter generated. 36 shows the blocks 37 to 43 which make up the control.

Der Kern der Steuerung besteht aus einer Reihe von programmierohren Logikreihenanordnungen (PLA), die unter Verwendung von Nicht-ODER-Nicht-ODER-Logik ausgebildet sind. Bei der Erläuterung der programmierbaren Logikreihenanordnungen wird Bezug auf ÜND-OR-Funktionen genommen, obwohl bei der bevorzugten Ausführungsform diese Funktionen unter Verwendung von Nicht-ODER-Nicht-ODER-Logik ausgeführt werden.The core of the control consists of a series of programming tubes Logic Series Arrays (PLA) that use NOT-OR-NOT-OR logic are trained. In explaining the programmable logic series arrangements reference is made to UND-OR functions, although in the preferred embodiment these functions are performed using NOT-OR-NOT-OR logic.

An dieser Stelle ist anzumerken, daß maskenprogrammierbare Logikreihenanordnungen bei der bevorzugten Ausführungsform verwendet werden.It should be noted at this point that mask-programmable logic arrays can be used in the preferred embodiment.

Die Haupt-PLA ist aus den Abschnitten 800-805 zusammengesetzt, die in Fig. 37 bis 42 gezeigt sind. Die Abschnitte 802 und 803 bilden den UND-Abschnitt der PLA, während die Abschnitte 800, 801, 804 und 805 den ODER-Abschnit.t. der PLA bilden. Die Kreuzungspunkte innerhalb der verschiedenen PLA-Abschnitte zeigen Transist.orverbindungspunkte, die im einzelnen später beschrieben werden. Es wird auf Fig. 39 und Q Bezug genommen. Daten aus der Datensammelleitung 20 treten in den UND-PLA-Abschnit.t über Leitungen 115-1 bis 115-8 ein. Die Signale in diesen Leitungen werden in Eingangsdatenregister 112-1 bis 112-8 eingegeben. Ein Abtast-Eingangsdatenregister ist als Register 112-8 gezeigt.The main PLA is made up of sections 800-805, the 37 to 42 are shown. Sections 802 and 803 form the AND section the PLA, while sections 800, 801, 804 and 805 represent the OR section. the PLA form. The crossing points within the various PLA sections show transistor connection points, which will be described in detail later. Reference is made to FIGS. 39 and Q. FIG. Data from the data bus 20 enter the AND-PLA-Abschnit.t via lines 115-1 through 115-8. The signals on these lines are stored in input data registers 112-1 to 112-8 entered. A scan input data register is available as register 112-8 shown.

Dieses Befehls-Dekodierregister enthält eine Abtast- und Rastvorrichtung 683, die an ihrem Eingang Daten aus der Datensammelleitung 20-8 über Leitung 115-8 empfängt. Diese Vorrichtung wird mit einer Frequenz ;41 gerastet, und die Daten werden mit einer Frequenz abgetastet, die von dem lokal dekodierten Ausgangssignal des Nicht-ODER-Gatter 685 bestimmt wird, dessen Eingangssignale S1, 02, TA und TB sind. Die Signale TA und TB werden von den Ausgängen der Inverter 686 und 687 empfangen. Die Ausgangssignale Q und 4 der Vorrichtung 683 laufen über doppelte Gegentakttreiber 684 zur Erzeugung von Eingm gssignalen für den UND-PLA-Te-il 802 auf den Leitungen die mit D7 und D7 bezeichnet sind. Die Eingangsdatenregister 112-2, 112-4 und 112-6 sind in derselben Weise aufgebaut wie das Element 112-8. Die Register 112-1, 3, 5 und 7 sind so aufgebaut und arbeiten in derselben Weise wie die zuvor beschriebenen Eingangsdatenregister. Für diese Register wird jedoch das Abtastsignal lokal vom Ausgang des Nicht-ODER-Gatters 688 dekodiert, dessen Eingangssignale in derselben Weise abgeleitet werden wie beim Nicht-ODER-Gatter 685. Es ist ersichtlich, daß die Eingangssignal TA und TB für das Nicht-ODER-Gatter 688 durch Verwendung von Invertern 690 und 691 lokal dekodiert werden. Zwei zusätzliche Eingangssignale Z und Z werden von dem Z-Puffer 694 abgeleitet, der dieselbe Schaltungsanordnung aufweist wie die Eingangsdatenregister. Das Eingangssignal für den Z-Puffer wird auf folgende Weise erhalten: Eine Abtast- und Rastvorrichtung 693 ist vorgesehen, um ein Signal aus der ALU-Steuerung auf Leitung 450 zu empfangen.This instruction decode register contains a scanning and latching device 683, the data from the data collector line 20-8 via line 115-8 receives. This device is locked at a frequency; 41, and the data are sampled at a frequency that is determined by the locally decoded output signal of NOR gate 685 is determined whose inputs S1, 02, TA and TB are. Signals TA and TB are received at the outputs of inverters 686 and 687. The output signals Q and 4 of device 683 pass through double push-pull drivers 684 for generating input signals for the AND PLA part 802 on the lines which are labeled D7 and D7. The input data registers 112-2, 112-4 and 112-6 are constructed in the same way as element 112-8. The registers 112-1, 3, 5 and 7 are so constructed and operate in the same manner as those previously described Input data register. For these registers, however, the sampling signal is local from the Output of NOR gate 688 decoded, its inputs in the same Can be derived in a manner similar to the NOR gate 685. It can be seen that the inputs TA and TB to NOR gate 688 by using Inverters 690 and 691 can be decoded locally. Two additional input signals Z and Z are derived from Z buffer 694 which has the same circuitry like the input data register. The input signal for the Z-buffer is as follows How to get: A scanning and latching device 693 is provided to a Receive signal from ALU control on line 450.

Die Vorrichtung 693 rastet mit der Frequenz 1 und tastet das Eingangssignal mit einer Frequenz ab, die vom Ausgang des Nicht-ODER-Gatters 692 bestimmt wird. Die Eingangssignale dieses Gatters sind TA, TB, W2 und RDY. Der Ausgang der Vorrichtung 693 liefert das Eingangssignal für den Z-Puffer 694.Device 693 locks at frequency 1 and samples the input signal at a frequency determined by the output of NOR gate 692. The inputs to this gate are TA, TB, W2 and RDY. The output of the device 693 provides the input signal for the Z-buffer 694.

Drei zusätzliche Signale S1, 52 und 53, die auf den Leitungen 695-1 bis 695-3 erscheinen, werden von dem S-Zähler 113 erzeugt.Three additional signals S1, 52 and 53 appearing on lines 695-1 through 695-3 appear are generated by the S counter 113.

Es wird später erläutert, wie diese Signale von dem S-Zähler erzeugt werden. Alle zuvor erwähnten Signale liefern Eingangsgrößen für den UND-Abschnitt der PLA. Die Ausgänge des UND-Abschnittes sind mit alphanumerischen Kombinationen auf der linken und rechten Seite von Fig. 39 und 40 bezeichnet. Diese Notationen sind die Befehissignale, die von dem UND-Abschnitt erzeugt werden.It will be explained later how these signals are generated by the S counter will. All of the signals mentioned above provide input quantities for the AND section the PLA. The outputs of the AND section are with alphanumeric combinations on the left and right of Figs. These notations are the command signals generated by the AND section.

Für die Überführung der zur Erläuterung verwendeten Notationen in ihre Befehlsterm-rnerkwörter wird auf Tabelle II verwiesen. Die Bedeutung des Befehls MNEMONIC wird anschließend unter Bezugnahme auf die Erläuterung des Be-fehissatzes erklärt. An dieser Stelle ist die ADDITION-Notation in Fig. 39 zu betrachten, um an einem Beispiel zu sehen, wie der UND-Abschnitt der PLA arbeitet. Diese Notation stellt das Ausgangssignal eines Nicht-ODER-Gatters dar, dessen Eingangssignale die folgenden sind: , D6, D5, D4 und 75.For the conversion of the notations used for explanation into Their command term passwords are referenced in Table II. The meaning of the command MNEMONIC will then be referred to with reference to the explanation of the instruction set explained. At this point, consider the ADDITION notation in Fig. 39 in order to to see an example of how the AND section of the PLA works. This notation represents the output signal of a NOR gate whose input signals the the following are:, D6, D5, D4 and 75.

Wie nachstehend erläutert wird, ist der Qperationskode für den Befehl ADD (ADDITION) 1010XXXX (worin X unbeachtlich ist). Die vier hhchstwertigsten Bits eines Befshlswortes bilden die Eingangsgrößen des UND-Abschnittes. Daher gilt D7 = 1, 06 = 0, D5 = 1 und D4 = 0. Die Eingangsgröße für das Nicht-ODER-Gatter, das von der PLA-Anordnung gebildet wird, ist also D7 = 0, D6 = 5, D5 = 0 und D4 = O. Da diese Operation während des Maschinenzustandes S1 = 1 ausgeführt werden muß, ist ferner 7 = O. Das Ausgangssignal des Nicht-ODER-Gatters ist also 1 und ADD = 1, während alle Befehlsterme gleich 0 sind. Diese Befshlsterme werden durch die ODER-Abschnitte der PLA geführt, um Befehlssignale an den verschiedenen Steuerleitungen zu bilden. Um den Siliciumbestand zu schonen, ist der ODER-Abschnitt in zwei Abschnitte'aufgsspalten, wovon der erste Teile 800 und 801 und der zweite die Teile 804 und 805 enthält. Was die Teile 800 und 801 anbetrifft, so werden die RAm-Steuersignale- und ALU-Steuersignale erzeugt. Innerhalb der ODER-Abschnitte 804 und 805 werden die Sammelleitungssteuerungs-und Stapelsteuersignale- erzeugt. Wie also in Fig. 41 für den Additionsworgang ersichtlich ist, wird keine der Sammelleitungssteuerungs- oder Stapelleitungen verwendet, während an den übrigen Teilen der ODER-Abschnitte 800 und 801 CRANOO logisch 0, CRAM01 logisch 0, ALU-Steuerleitungen CALU04, CALU05, CALU06 und CALU11 logisch 0 sind, während die übrigen ALU-Leitungen logisch 1 führen.As will be explained below, is the operation code for the instruction ADD (ADDITION) 1010XXXX (where X is irrelevant). The four most significant bits of a command word form the input variables of the AND section. Therefore D7 applies = 1, 06 = 0, D5 = 1 and D4 = 0. The input variable for the NOR gate that is formed by the PLA arrangement, so D7 = 0, D6 = 5, D5 = 0 and D4 = O. Since this operation must be carried out during the machine status S1 = 1, is also 7 = O. The output signal of the NOR gate is therefore 1 and ADD = 1, while all command terms are 0. These command terms are defined by the OR sections of the PLA carried command signals to the various control lines to build. To conserve silicon stocks, is the OR section split into two sections, of which the first part 800 and 801 and the second contains parts 804 and 805. As for parts 800 and 801, the RAm control signals and ALU control signals are generated. Within the OR sections 804 and 805 the bus control and batch control signals are generated. Thus, as can be seen in FIG. 41 for the addition process, none of the bus control or staple lines are used while on the remaining parts of the OR sections 800 and 801 CRANOO logical 0, CRAM01 logical 0, ALU control lines CALU04, CALU05, CALU06 and CALU11 are logical 0, while the remaining ALU lines are logical 1.

Diese Steuerleitungen liefern die Signale für. die verschiedenen Teile des RAm und der ALU, wie zuvor beschrieben, um die ADD-Operation auszuführen, in Kombination mit den Zeitsteuersignalen, die von dem Taktgeber und von dem T-Zähler 125 erzeugt werden.These control lines provide the signals for. the different parts of the RAm and ALU as previously described to perform the ADD operation in Combination with the timing signals received from the clock and from the T-counter 125 can be generated.

Es wird auf Fig. 43 Bezug genommen, in der ein zusätzliches PLA-Feld mit einem UND-Abschnitt 807 und zwei ûDER-Abschnitten 806 und 808 gezeigt sind, wobei diese Abschnitte auf beiden Seiten des UND-Abschnittes liegen. Diese PLA wird als Unter-PLA bezeichnet und ist in logischer Hinsicht dem S-Zähler 113 zugeordnet.Referring to Figure 43, an additional PLA field are shown with an AND section 807 and two ûDER sections 806 and 808, these sections being on either side of the AND section. This PLA will referred to as sub-PLA and is logically associated with S-counter 113.

Die Unter-PLA arbeitet in derselben Weise wie vorstehend bei der größeren PLA beschrieben und empfängt als Eingangssignale die Ausgangssignale des S-Zählers 113 auf Leitungen 117-1 bis 117-10 sowie masse-Eingangsaignale SPSINT1-SPINT3. Diese Leitungen sind mit masse 709 verbunden. Weitere Eingangesignale werden dem UND-Abschnitt der PLA 807 auf folgende Weise zugeführt: ein Dekoder 809 empfängt Ausgangssignale aus dem UND-PLA-Abschnitt 802 bber Leitungen A bis J. Diese Signale werden in vier Signale CY1, CY2, CY3 und SPOP dekodiert. Diese Signale werden dann in Inverter 705 -708 eingegeben, um den folgenden Signalsatz zu ergeben: SPOP, SPOP, CY1, CY1, CY3, CY3, CY2, CY2, welche die zusätzlichen Eingangssignale des UND-Abschnittes 807 sind. Die Ausgangssignale des UND-Abschnittes werden auf den Leitungen K bis CC abgegeben. Der erste ODER-Abschnitt 806 zieht diese Ausgangssignale heran und erzeugt fünf Signale auf Leitungen 696-1 bis 696-5 nach Durchlaufen von Inverter-Gegentakttreiberkombinationen 700 bis 705. Diese Signale sind die folgenden: SPSPLA, RECINT, 55, 54 INSTR und SO INSTR Diese Signale bilden zusätzliche Eingangsgrößen für die ODER-Teile 804 und 805. Die Rückkopplung aus der PLA-Steuerung wird durch die Signale gebildet, die von dem ODER-Abschnitt 808 erzeugt werden. Diese Signale erscheinen auf Leitung 118-1 bis 118-4 und treten in dem S-Zähler als Signale CNSO1 bis CNS04 ein. Die von dem S-Zähler dem UND-Abschnitt. 803 zugeführten Signale erscheinen auf Leitungen 695-1 bis 695-3 und am S-Zähler 113. Es wird nachstehend im einzelnen beschrieben, wie der S-Zähler die Maschinenzustandssignale erzeugt und wie er die Rückkopplung auf den Leitungen 118 behandelt.The sub-PLA operates in the same way as the larger one above PLA describes and receives the output signals of the S counter as input signals 113 on lines 117-1 to 117-10 as well as ground input signals SPSINT1-SPINT3. These Lines are connected to ground 709. Further input signals are added to the AND section is fed to the PLA 807 in the following manner: a decoder 809 receives output signals from AND PLA section 802 via lines A through J. These signals are divided into four Signals CY1, CY2, CY3 and SPOP decoded. These signals are then used in inverters 705 -708 to give the following set of signals: SPOP, SPOP, CY1, CY1, CY3, CY3, CY2, CY2, which are the additional input signals of the AND section 807 are. The output signals of the AND section are on lines K to CC submitted. The first OR section 806 uses these output signals and generated five signals on lines 696-1 through 696-5 after traversing of inverter push-pull driver combinations 700 to 705. These signals are the following: SPSPLA, RECINT, 55, 54 INSTR and SO INSTR These signals form additional input variables for OR parts 804 and 805. The feedback from the PLA control is through the signals generated by the OR section 808 are formed. These signals appear on lines 118-1 through 118-4 and appear in the S counter as signals CNSO1 to CNS04. The ones from the S counter to the AND section. Signals fed to 803 appear on lines 695-1 through 695-3 and at S counter 113. It will be explained in more detail below describes how the S counter generates the machine status signals and how it generates the Feedback on lines 118 is dealt with.

Es folgt nun die Beschreibung des S-Zählers Fig. 44 zeigt den Teil des S-Zählers, der die Rückkopplungssignale aus der Unter-PLA-Steuerung auf Leitungen 118-1 bis 118-4 empfängt. Diese Signale werden über eine Logikschaltung innerhalb des S-Zählers geführt, um RSaschinenzust.andssignale auf Leitungen 117-1 bis 117-4 zu erzeugen. Wie diese Signale erzeugt werden, wird anschließend beschrieben.The description of the S counter now follows. Fig. 44 shows the part the S-counter, which sends the feedback signals from the sub-PLA control to lines 118-1 through 118-4 receives. These signals are sent via a logic circuit within of the S counter to Rmachine status signals on lines 117-1 through 117-4 to create. How these signals are generated is described below.

Die Signale NCNSO1 bis NCN204 auf Leitungen 118-1 bis 118-4 werden jeweils den Nicht-ODER-Gattern 710 bis 713 als Eingangssignale zugeführt. Die anderen Eingangssignale dieser Nicht-ODER-Gatter enthalten das Signal RESETR in Leitung 662. Das Ausgangssignal des Nicht-ODER-Gatters 710 wird über einen Inverter 726 geführt, um das Signal S1-PAD in Leitung 540 zu erzeugen. Vier Abtast- und Rastvorrichtungen 714 bis 717 empfangen jeweils ein Ausgangssignal aus einem der Nicht-ODER-Gatter 710 bis 713. Die Daten werden von diesen Vorrichtungen mit einer Frequenz abgetastet, die durch das lokal dekodierte Ausgangssignal des Nicht-ODER-Gatters 729 bestimmt wird, dessen Eingangssignale RDY sowie r , TB und TA sind, wobei das TA-Signal lokal erzeugt wird, indem ein Signal TA über Inverter 730 geleitet wird. Die Abtast- und Rastvorrichtungen werden mit der Frequenz r gerastet, nachdem dieses Signal über eine Inverter-Cegentakttreiberkombination 728 gelaufen ist.The signals NCNSO1 through NCN204 on lines 118-1 through 118-4 will be are supplied to the NOR gates 710 to 713 as input signals, respectively. The others Inputs to these NOR gates contain the RESETR signal on line 662. The output of NOR gate 710 is passed through inverter 726 to generate the S1-PAD signal on line 540. Four scanning and locking devices 714 through 717 each receive an output from one of the NOR gates 710 to 713. The data is sampled by these devices at a frequency which is determined by the locally decoded output signal of the NOR gate 729 whose input signals are RDY and r, TB and TA, the TA signal being local is generated by passing a signal TA through inverter 730. The scanning and Locking devices are with the Frequency r latched after this Signal has passed through an inverter-ceg-clock driver combination 728.

Die Ausgangssignale Q und Q der Vorrichtung 714 werden über einen invertierenden Gegentakttreiber 727 geleitet, dessen Ausgangssignal das Signal S1 auf Leitung 695-1 ist. Das Ausgangssignal Q der Vorrichtungen 714 bis 717 bilden jeweils die Eingangssignale für Abtastvorrichtungen 718 bis 721. Diese Vorrichtungen tasten die Daten mit der Frequenz 1 ab. Die Ausgänge Q und Q der Vorrichtungen 718 bis 721 sind jeweils mit einem Gegentakttreiber 722 bis 725 verbunden, um in der nachstehend beschriebenen Weise die Maschinenzustandssignale zu erzeugen. Das Ausgangssignal des Treibers 722 ist das Signal S4 und erscheint in Leitung 117-4.The output signals Q and Q of the device 714 are via a inverting push-pull driver 727, whose output signal is the signal S1 is on line 695-1. Form the output Q of devices 714-717 the inputs to scanners 718 through 721, respectively. These devices scan the data at frequency 1. The Q and Q outputs of devices 718 to 721 are each connected to a push-pull driver 722 to 725 in order to produce the to generate the machine status signals as described below. The output signal of driver 722 is signal S4 and appears on line 117-4.

Das Ausgangssignal des Treibers 723 ist das Signal S3 und erscheint in Leitung 117-3. Das Ausgangssignal des Treiber 724 ist das Signal S2 und erscheint in Leitung 117-2. Das Ausgangssignal des Treibers 725 ist das Signal S1 und erscheint in Leitung 117-1.The output of driver 723 is signal S3 and appears on line 117-3. The output of driver 724 is signal S2 and appears on line 117-2. The output of driver 725 is signal S1 and appears on line 117-1.

Ferner erscheint das Signal S2 auch in Leitung 695-2, und das Signal S3 erscheint in Leitung 695-3, während S1 in Leitung 595-1 erscheint.Further, the signal S2 also appears on line 695-2, and the signal S3 appears on line 695-3 while S1 appears on line 595-1.

Fig. 45 zeigt den übrigen Schaltungsteil des S-Zählers. Die übrige Schaltung besteht g-runds».itzlich aus den folgenden Elementen: zwei Abtast- Rast- und Trsnsfervorrichtungen 735, 736. Die Vorrichtung 735 tastet die Daten mit einer Frequenz ab, die vom Ausgang des Inverters 748 bestimmt wird, dessen Eingangssignal 2 ist. In dieser Vorrichtung werden die Daten mit der Frequenz g2 eingerastet, nachdem sie durch eine Inverter-Gegentakttreiberkombination 748 gelaufen sind. Die Daten werden mit der Frequenz 1 überführt. In der Vorrichtung 736 werden die Daten mit einer Freouenz abgetastet, die von dem lokal dekodierten Ausgangssignal eines Nicht-0OER-Gatters 752 bestimmt wird, dessen Eingangssignale TA, TB und 02 2 sind, wobei TA lokal dekodiert wird, indem TA über einen Inverter 750 geleitet wird. Die Rastfreouenz der Vorrichtung 736 wird vom Ausgang eines Inverter 751 bestimmt, der das Ausgangssignal des Nicht-ODER-Gatters 752 invertiert. Die Vorrichtung 736 überführt die Daten mit der Frequenz 1. Drei Abtast- und Rastvorrichtungen 737 bis 739 sind weiter vorgesehen. Die Vorrichtung 737 rastet die Daten mit einer Freauenz ein, die von dem lokal dekodierten Ausgangssignal des Nicht-ODER-Gatters 753 bestimmt wird, dessen Eingangssignale das Signal RDY und die signale »2, TA, TB und das Ausgangssignal des Inverters 749 sind, dessen Eingangssignal NINTA-PLA ist, welches Signal auf Leitung 586 empfangen wird. Die übrigen Vorrichtungen 738 und 739 tasten Daten mit einer Freauenz ab, die von dem lokal dekodierten Ausgangseignal des Nicht-ODER-Gatters 755 bestimmt wird, dessen Eingangssignale RDY, TA, TB und r sind. Alle Vorrichtungen 737 bis 739 rasten die Daten mit der Frequenz 02 ein, die dadurch abgeleitet wird, daß das Signal W2 aus der Zeitsteuersammelleitung, Leitung 163, entnommen wird und über eine Invsrter-Gegentaktbreiberkombination 754 geführt wird. Es sind drei Abtastvorrichtungen 740-742 vorgesehen. Alle diese Vorrichtungen tasten die Daten mit der Frequenz 1 ab, die der Zeitsteuersammelleitung auf Leitung 163 entnommen wird.45 shows the remaining circuit part of the S counter. The rest Circuit basically consists of the following elements: two scanning, latching and transfer devices 735, 736. Device 735 samples the data with a Frequency determined by the output of inverter 748, its input signal 2 is. In this device, the data is locked at the frequency g2 after they went through an inverter push-pull driver combination 748. The data are transferred with frequency 1. In the device 736 the data are with a frequency sampled from the locally decoded output of a non-0OER gate 752 is determined whose inputs are TA, TB and 02 2, where TA is locally decoded by passing TA through an inverter 750. The rest frequency of the device 736 is determined by the output of an inverter 751, which is the output signal of NOT-OR gate 752 inverted. The device 736 transfers the data with the Frequency 1. Three scanning and locking devices 737-739 are also provided. The device 737 locks the data in place with a frequency that is different from that of the locally decoded Output of the NOR gate 753 is determined whose inputs the signal RDY and the signals »2, TA, TB and the output signal of the inverter 749 whose input is NINTA-PLA, which signal on line 586 is received will. The remaining devices 738 and 739 sample data at a rate that determined by the locally decoded output of NOR gate 755 whose input signals are RDY, TA, TB and r. All devices 737 bis 739 locks in the data with the frequency 02, which is derived from the fact that the Signal W2 is taken from the timing bus, line 163, and over an investor-push-pull driver combination 754 is maintained. There are three scanners 740-742 provided. All of these devices key the data at frequency 1 which is taken from the time control bus on line 163.

Das Signal TEF/F erscheint in Leitung 402 und läuft durch eine Inverter-Gegentakttreiberkombination 732 zur Erzeugung eines Eingangssignales für Nicht-ODER-Gatter 747. Ein externes Signal NINT erscheint in Leitung 122-2, läuft durch TTL-Eingangspuffer 730 und dann über eine Inverter-Gegentakttreiberkombination 733, um als Dateneingangssignal an der Abtast- Rast- und- Transfervorrichtung 737 zu erscheinen. Wie erwähnt wird das Signal NINT dazu verwendet, die normale Arbeitsweise des mikroprozessors zu unterbrechen. Das Q-Ausgangssignal der Schaltung 735 bildet das Datensingangssignal der Vorrichtung 737. Das 4-Ausgangssignal der Vorrichtung 737 ist das zweite Eingangssignal des Nicht-ODER-Gatters 747. Das Ausgangssignal des Nicht-ODER-Gatters 747 ist das Datensingangssignal der Vorrichtung 740. Die Ausgänge Q und Q der Vorrichtung 740 sind mit einer doppelten Gegentakttreiberkombination 743 verbunden, um das Signal INTR in Leitung 117-9 und das Signal NINTR auf Leitung 117-10 zu erzeugen.The TEF / F signal appears on line 402 and goes through an inverter push-pull driver combination 732 for generating an input signal for NOR gate 747. An external Signal NINT appears on line 122-2, passes through TTL input buffer 730 and then via an inverter push-pull driver combination 733 to as a data input signal the scanning, latching and transferring device 737 to appear. As mentioned, that is Signal NINT is used to interrupt normal operation of the microprocessor. The Q output of circuit 735 forms the data input of the device 737. The 4 output of device 737 is the second input of the NOR gate 747. The output of NOR gate 747 is the data input of device 740. Outputs Q and Q of device 740 are double Push-pull driver combination 743 connected to signal INTR on line 117-9 and the signal Generate NINTR on line 117-10.

Das Signal NTESTR ist das Dateneingangssignal der Vorrichtung 738.Signal NTESTR is the data input to device 738.

Der Ausgang der Vorrichtung 738 liefert die Eingangsdaten der Vorrichtung 741. Die Ausgänge Q und Q der Vorrichtung 741 sind mit der doppelten Gegentakttreibarkombination 744 verbunden, um das Signal NTEST in Leitung 117-6 und das Signal TEST in Leitung 117-8 zu erzeugen.The output of device 738 provides the input data to the device 741. The Q and Q outputs of device 741 are with the double push-pull drive combination 744 to the NTEST signal on line 117-6 and the TEST signal on line 117-8 to generate.

Ein externes Signal NRESET erscheint in Leitung 122-1, läuft durch TTL-Eingangspuffe-r 731 und dann zu einer Inverter-Gegentakttreiberkombination 734. Das Signal NRESET zwingt den Rlikroprozessor in einen zurückgesetzten Zustand. Das Ausgangssignal der Kombination 734 ist das Dateneingangssignal der Abtast- Transfer-und Rastvorrichtung 736. Das Q-Ausgangssignal der Vorrichtung 736 läuft über eine Inverter-Gegentakttreiberkombination 746, dessen Ausgangssignal das Signal RESETR in Leitung 662 ist. In gleicher Weise liefert der Ausgang der Vorrichtung 736 die Eingangsdaten für die Vorrichtung 739. Das Q-Ausgangssignal der Vorrichtung 739 ist das Dateneingangssignal der Vorrichtung 742.An external signal NRESET appears on line 122-1, passes through TTL input buffer 731 and then to an inverter push-pull driver combination 734. The NRESET signal forces the microprocessor into a reset state. That The output of the combination 734 is the data input of the scan, transfer and Latch 736. The Q output of device 736 runs through an inverter push-pull driver combination 746, the output of which is the RESETR signal on line 662. In the same way the output of device 736 provides the input data for device 739. The Q output of device 739 is the data input of the device 742

Die Ausgänge Q und Q der Vorrichtung 742 werden an einen invertierenden Gegentakttreiber 745 angekoppelt, um das Signal S5 in Leitung 117-5 zu erzeugen.The Q and Q outputs of device 742 are fed to an inverting Push-pull driver 745 coupled to produce signal S5 on line 117-5.

Es wird nun unter Bezugnahme auf Fig. 46a bis 46n auf Einzelheiten der Logikblöcke, nämlich Logikgatter, Inverter usw. eingegangen, die in dem System verwendet werden. Es ist anzumerken, daß alle mit einem Sternchen (*) bezeichneten Vorrichtungen Verarmungstyp-Feldeffektvorrichtungen darstellen und die ohne mit Sternchen versehenen Vorrichtungen Anreicherungstyp-Feleffektvorrichtungen sind.Details will now be given with reference to Figures 46a through 46n of the logic blocks, namely logic gates, inverters, etc. entered into the system be used. Note that they are all marked with an asterisk (*) Devices represent depletion-type field effect devices and those without with Devices marked with an asterisk are enhancement-type field effect devices.

Das gesamte vorstehend beschriebene System ist als einzelnes rnos/LsI-Plättchen (stark integrierte Metalloxid-Halbleiterschaltung) ausgebildet, das in Fig. 14 stark vergrößert gezeigt ist und in dem alle wesentlichen Teile mit denselben Uezugszeichen wie im Blockdiagramm von Fig. 1 bezeichnet sind. Es wird ein n-Kanal-Siliciumsperrschichtverfahren verwendet, mit Ionenimplantation für Verarmungstyp-Bereiche Das Plättchen bzw. der Chip enthält 8 Verbundelemente und ist in einem herkömmlichen DIP-Gehäuse nit 40 Anschlüssen untergebracht. Es ist zu beachten, daß der Rom, der RAS und die Steuer-PLA den wesentlichen Teil der Oberfläche des Plättchens belegen. Die Größe des Plättchens beträgt etwa 5,08 mm (200 mil) auf einer Seite.The entire system described above is as a single rnos / LsI platelet (highly integrated metal oxide semiconductor circuit), which in FIG. 14 is strongly formed is shown enlarged and in which all essential parts with the same Reference characters are as indicated in the block diagram of FIG. It becomes an n-channel silicon barrier process used, with ion implantation for depletion type areas The platelet or the Chip contains 8 composite elements and is in a conventional DIP package nit 40 Connections housed. It should be noted that the Rom, the RAS and the Tax PLA cover most of the surface of the platelet. The size of the platelet is approximately 5.08 mm (200 mils) on a side.

Es wird nun noch auf die Chip-Testfunktionen eingegangen. Die Schaltungsanordnung für den Testbetrieb des mikroprozessors urde im einzelnen beschrieben. Der Testbetrieb wird gewöhnlich bei der Herstellung genutzt, entweder bevor die chips oder Iättchan in einem 40-poligen Gehäuse versiegelt werden oder nachher. Die Plättchen werden in Gruppen zu 145 auf einer Siliciumscheibe mit einem Durchmesser von 76,2 mm (3 Zoll) hergestellt. Viele Scheiben können gleichzeitig verarbeitet werden.The chip test functions will now be discussed. The circuit arrangement for the test operation of the microprocessor was described in detail. The test operation Usually used during manufacture, either before the chips or Iättchan be sealed in a 40-pin housing or afterwards. The platelets are in groups of 145 on a silicon wafer with a diameter of 76.2 mm (3rd Inches). Many slices can be processed at the same time.

Nachdem alle Verarbeitungsschritte vollständig abgeschlossen sind, wird die Scheibe geritzt und in einzelne Plättchen zerbrochen, wie sie in Fig. 48 gezeigt sind. Die Ergiebigkeit dieses Verfahrens für einwandfreie Vorrichtungen liegt stets beträchtlich unter 100%. Es müssen Tests durchgeführt werden, um herauszufinden, welche Scheiben gut sind, welche Plättchen auf einer Scheibe einwandfrei sind und welche endgültig verpackten Vorrichtungen einwandfrei sind, da bei jedem Verfahrensschritt Beschädigungen auftreten können. Diese Tests können sehr zeitraubend und kostspielig sein, denn um absolut sicher zu s ein, daß jeder der ungefähr 18.000 Transistoren und die zugehörigen Verbindungen einwandfrei sind, müssen alle Programme des Illikroprozessors ausgeführt werden. Aus diesem Grunde wurde der Testmodus eingebaut, um die Überprüfung des internen ROM zu erleichtern. Das Verfahren besteht darin, daß direkt alle 1.024 Befehlewörter in dem Rom geprüft werden, dann einige Tausend extern zugeführte Befehle durchgeführt werden, die ausreichen, um die übrige Schaltung zu überprüfen.After all processing steps have been completed, the disk is scored and broken into individual plates, as shown in Fig. 48 are shown. The productivity of this process for flawless devices is always well below 100%. Tests need to be done to find out which discs are good, which platelets on a disc are flawless and which finally packaged devices are flawless, as in every process step Damage can occur. These tests can be very time consuming and costly be because to be absolutely sure that each of the approximately 18,000 transistors and the associated connections are correct, all programs in the illicroprocessor must are executed. For this reason, the test mode was built in to facilitate the verification of the internal ROM to facilitate. The procedure is that directly all 1,024 Command words in the ROM are checked, then several thousand externally supplied commands sufficient to check the rest of the circuit.

Es folgt nun eine Erläuterung des Befehlssatzes. Die 8-Bit-Befehlswörter, die in dem ROM 2 enthalten sind und auf die Datensammelleitung 20 ausgelesen werden, besitzen das in den Fig. 47a-1 gezeigte Format, bei dem jede Zeile in einem Block ein Wort mit 8 Bits D0 bis 07 darstellt, wovon D7 das höchstwertigste Bit SB ist. Das Wort kann so aufgefaßt werden, daß es bestimmte Felder und Unterfelder aufweist, die für die verschiedenen Funktionen unterschiedlich sind, wie in Fig. 47 gezeigt. Der Befehlssatz weist 12 grundlegende Formate auf, die in Fig. 47 gezeigt sind. Die Formate a, b, c und d werden bei Aufzweigungs- und Rufbefehlen verwendet. Die Formate es f, g und h werden im Zusammenhang mit Sofortbewegung- und Ein/Ausgabe-befehlen verwendet.An explanation of the instruction set now follows. The 8-bit command words, which are contained in the ROM 2 and read out onto the data bus 20, are in the format shown in Figures 47a-1 with each line in a block represents a word with 8 bits D0 to 07, of which D7 is the most significant bit SB. The word can be understood to have certain fields and subfields, which are different for the various functions, as shown in FIG. 47. The instruction set has 12 basic formats shown in FIG. Formats a, b, c, and d are used with branch and call commands. the Formats es f, g and h are used in conjunction with instant move and I / O commands used.

Die Formate i und j werden für ALU-Befehle verwendet. Die Formate j, k und 1 werden für KEIN BETRIEB-Befehle verwendet. Ferner wird das Format j dazu verwendet, Befehle und Steuerbefehle zurückzuführen.The formats i and j are used for ALU instructions. The formats j, k and 1 are used for NO OPERATE commands. Furthermore, the format j is added used to trace commands and control commands.

Eine detaillierte Beschreibung eines Befehlasatzes ist in Tabelle III gegeben. Weitere Befshlssätze werden möglich, indem die PLA-Steuerung neu programmiert wird. Der in Tabelle III gezeigte Befehlssatz ist zweckmäßig für maschinensteuerung.A detailed description of a command set is given in the table III given. Further command sets are made possible by reprogramming the PLA control will. The instruction set shown in Table III is useful for machine control.

TABELLE I BIT-MASKEN- BIT-MASKE FELD (AUSGANG DES CROM) 2i 000 11111110 20 001 11111101 2¹ 010 11111011 2² 011 11110111 100 11101111 101 11011111 25 110 10111111 26 111 01111111 27 TABELLE II ILLUSTRATION BEFEHLSMERKWORT ILLUSTRATION BEFEHLSMERKWORT NOTATION NOTATION MT S1. MOVr, T IP3 S3. INPT, a MR S1. MOVT, r IP2 S2. INPT, a OT2 S2. OUTa, r CP S1, CPL OT S1.OUTa,r RF S1.RFI IN3 53.INPr,a CR S1.CLR IN2 S2. INPr, a N23 53.NOP2 MI2 S2. MVIr, r N22 S2. NOP2 CJZ3 Z.S3.LCJr,i,a SP S1. STP CJ2 S2. LCJr, i, a SI S1. STI CJ S1. LCJr, i, a SS S1. RSS IJ22 Z. S2. IJZr, a MV2 S2. MVIT, i IJ S1. IJZr, a SV S1.SVS JS72 Z.S2.JXXS N12 S2.NOP1 JS S1. JXXS N1 51.NOP1 JTZ2 Z. S2. JXXT NG S1. NEG JT S1.JXXT RS S1.RFS CA2 S2. CALa CL S1. CLP JP2 S2. JMPa CI S1. CLI SB S1.STBb CB S1. CLBb CM S1. CMPr, T OR S1. IORr, T AND S1.ANDr,T ADD S1.ADDr,T TABELLE III BEFEHLSSATZ EX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT P-CODE KENNZEICHEN FIGUR 47 SPRUNG ZU ADRESSE a OX # JBP a a = al . a2 # MA KEINES (a) UNTERPROGRAMM ABRUFEN; RUCK- ADRESSE IN STAPEL GEBEN 1X ' CAL a a = al. a2 # MA;MA #2 # STACK KEINES (a) SPRUNG ZU ADRESSE a WENN BIT 0 VON T = 1 20 JT0 a WENN T0 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 1 VON T = 1 21 JT1 a WENN T1 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 2 VON T = 1 2 JT2 a WENN T2 = 1, MA11-8 , a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 3 VON T = 1 3 JT3 a WENN T3 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 4 VON T = 1 4 JT4 a WENN T4 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 5 VON T = 1 JT5 a WENN T5 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 6 VON T = 1 6 JT6 a WENN T6 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN BIT 7 VON T = 1 27 JT7 a WENN T7 = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN UNTERBR.- FREIG.-FLIP-FLOP = 1 4 JT4 a WENN IE = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN SEITEN-t FLIP-FLOP = 1 29 JPF 8 WENN P = 1, MA11-8 . a2 # MA KEINES (b) TABELLE III BEFEHLSSATZ (FORTSETZUNG) HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT OP-CODE KENNZEICHEN SPRUNG ZU ADRESSE a WENN ÜBER- TRAG-ZWISCHENKENNZ. = 1 2A JCl a WENN CI = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN NULL- KENNZ. = 1 2B JZ a WENN Z = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN NICHT- NULL-KENNZ. = 1 2C ' JNZ a WENN NZ = 1, MA11 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN NEGATIV- KENNZ. = 1 2D JN WENN N = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN ÜBER- TRAG-KENNZ. = 1 2E JC a WENN C = 1, MA11-8 . a2 # MA KEINES (b) SPRUNG ZU ADRESSE a WENN NICHT- ÜBERTRAG-KENNZ. = 1 2A JCl a WENN NC = 1, MA11-8 . a2 # MA KEINES (b) ERHÖHE r UND SPRUNG ZU ADRESSE a WENN Z = 1. MA #1#MA 1 IJZ R#1 # R; Z. (MA11-8,n2) + Z Z, N, C, Cl (c) 3X r, a MA#1 # MA T MIT R (R) LADEN: VERGL. T MIT I; SPRUNG ZU NICHT-NULL LOG. EIN ZU ADRESSE A. MA#2 # MA; R (R) # T; Z,N,C,Cl (d) LCJ T-I; Z. (MA11-8.A2) + Z. 4X r, i, a MA#1 # MA MVI BEWEGE SOFORTWERT ZU r (r) 6X r, i i # r (r) R (R) MIT DATEN DER VON A ADRES- INP SIERTEN EINGANGSVORRICHT. LADEN r, a INP (A) # R (R) DURCH a ADRESSIERTE AUSGABEVORR. OUT AUS R (R) LADEN 1 7X a, r R (R) # OUT (A) KEINES (f) SOFORTWERT ZU T BEWEGEN MVI I # T F6 T, i Z, N (g) TABELLE III BEFEHLSSATZ (FORTSETZUNG) HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT OP-CODE KENNZEICHEN T MIT DATEN AUS VON A ADRESSIER- INP TER EINGANGSVORR. LADEN FE T, A INP (A) # T Z, N (h) BEWEGE R (R) ZU T MOV R (R) # T 8X T, R Z, N (i) BEWEGE T ZU R (R) MOV T # R (R) KEINES (i) 9X R, T ADD. T ZU R (R), RESULTATE ADD ZU R (R) AX R, T T#R (R) # R (R) Z, N, C, Cl (i) LOGISCHE UND T MIT R (R) AND ERGEBNISSE ZU R (R) BX R, T T . R (R) # R (R) Z, N (i) LOGISCHE INKLUSIV- ODER T MIT IOR R (R) -ERGEBNISSE ZU R (R) CX R, T T + R (R) # R (R) Z, N (i) CMP VERGL. T MIT R (R) DX R, T T - R (R) Z, N, C, Cl (i) LÖSCHE BIT NULL IN T, SETZE E0 CLB 0 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 1 IN T, SETZE E1 CLB 1 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 2 IN T, SETZE E2 CLB 2 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 3 IN T, SETZE E3 CLB 3 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 4 IN T, SETZE E4 CLB 4 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 5 IN T, SETZE E5 CLB 5 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 6 IN T, SETZE E6 CLB 6 ANDERE BITS AUF "1" KEINES (j) LÖSCHE BIT 7 IN T, SETZE E7 CLB 7 ANDERE BITS AUF "1" KEINES (j) TABELLE III BEFEHLSSATZ (FORTSERTZUNG) HEX MNEMONIC BESCHREIBUNG UND SEQUENZ BETROFFENE FORMAT OP-CODE KENNZEICHEN SETZE BIT NULL IN T, LÖSCHE E8 STB 0 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 1 IN T, LÖSCHE E9 STB 1 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 2 IN T, LÖSCHE EA STB 2 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 3 IN T, LÖSCHE EB STB 3 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 4 IN T, LÖSCHE EC STB 4 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 5 IN T, LÖSCHE ED STB 5 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 6 IN T, LÖSCHE EE STB 6 ANDERE BITS AUF "0" KEINES (j) SETZE BIT 7 IN T, LÖSCHE EF STB 7 ANDERE BITS AUF "0" KEINES (j) KOMPLEMENT T (EINERKOMPLEMENT) FD CPL T # T Z, N (j) NEGIERE T (ZWEIERKOMPLEMENT) F3 NEG -T # T Z, N, C, Cl (j) LÖSCHE T FB CLR O # T Z, N (j) ZURÜCK AUS UNTERPROGRAMM; RÜCK- ADRESSE AUS STAPEL AUSWERFEN F2 RFS STACK # MA KEINES (j) ZURÜCK AUS UNTERBRECHUNG; RÜCK- ADRESSE AUS STAPEL AUSWERFEN F2 RFI STACK # MA KEINES (j) LÖSCHE UNTERBR.-FREIGABE- FLIP-FLOP F0 CLI O # IE KEINES (j) TABELLE III BEFEHLSSATZ (FORTSETZUNG) HEX MNEMONIC BESCHREIBUNGUND SEQUENZ BETROFFENE FORMAT CP-CODE KENNZEICHEN F8 STI UNTERBRECHUNGS-FREIGABE-FLIP FLOP 1#IE KEINES (j) F1 CLP LÖSCHE SEITEN-FLIP-FLOP O#P KEINES (j) F9 STP SETZE SEITEN-FLIP-FLOP 1#P KEINES (j) F5 SVS STATUS-REGISTER AUFBEWAHREN ST-T KEINES (j) F7 RSS STATUS-REGISTER WIEDERHERSTELLEN T#ST Z,N,C,Cl (j) F4 NOP1 KEINE OPERATION MA#2#MA KEINES (k) FA NOP2 KEINE OPERATION MA#3#MA KEINES (l) FF NOP3 KEINE OPERATION MA#1#MA KEINES (j) TABLE I. BIT MASK BIT MASK FIELD (OUTPUT OF THE CROM) 2i 000 11111110 20 001 11111101 21 010 11111011 22 011 11110111 100 11101111 101 11011111 25 110 10111111 26 111 01 111 111 27 TABLE II ILLUSTRATION COMMAND ILLUSTRATION COMMAND NOTATION NOTATION MT S1. MOVr, T IP3 S3. INPT, loc MR S1. MOVT, r IP2 S2. INPT, loc OT2 S2. OUTa, r CP S1, CPL OT S1.OUTa, r RF S1.RFI IN3 53.INPr, a CR S1.CLR IN2 S2. INPr, a N23 53.NOP2 MI2 S2. MVIr, r N22 S2. NOP2 CJZ3 Z.S3.LCJr, i, a SP S1. STP CJ2 S2. LCJr, i, a SI S1. STI CJ S1. LCJr, i, a SS S1. RSS IJ22 line S2. IJZr, a MV2 S2. MVIT, i IJ S1. IJZr, a SV S1.SVS JS72 Z.S2.JXXS N12 S2.NOP1 JS S1. JXXS N1 51.NOP1 JTZ2 Z. S2. JXXT NG S1. NEG JT S1.JXXT RS S1.RFS CA2 S2. CALa CL S1. CLP JP2 S2. JMPa CI S1. CLI SB S1.STBb CB S1. CLBb CM S1. CMPr, T OR S1. IORr, T AND S1.ANDr, T ADD S1.ADDr, T TABLE III COMMAND SET EX MNEMONIC DESCRIPTION AND SEQUENCE AFFECTED FORMAT P-CODE IDENTIFICATION FIGURE 47 JUMP TO ADDRESS a OX # JBP aa = al. a2 # MA NONE (a) RETRIEVE SUBROUTINE; SHOCK- GIVE ADDRESS IN STACK 1X 'CAL aa = al. a2 # MA; MA # 2 # STACK NONE (a) JUMP TO ADDRESS a IF BIT 0 FROM T = 1 20 JT0 a IF T0 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 1 FROM T = 1 21 JT1 a IF T1 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 2 FROM T = 1 2 JT2 a IF T2 = 1, MA11-8, a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 3 FROM T = 1 3 JT3 a IF T3 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 4 FROM T = 1 4 JT4 a IF T4 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 5 FROM T = 1 JT5 a IF T5 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 6 FROM T = 1 6 JT6 a IF T6 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF BIT 7 FROM T = 1 27 JT7 a IF T7 = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF INTERRUPTED - ENABLE FLIP FLOP = 1 4 JT4 a IF IE = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF PAGE-t FLIP-FLOP = 1 29 JPF 8 IF P = 1, MA11-8. a2 # MA NONE (b) TABLE III COMMAND SET (CONTINUED) HEX MNEMONIC DESCRIPTION AND SEQUENCE AFFECTED FORMAT OP CODE IDENTIFICATION JUMP TO ADDRESS a IF OVER- INTERMEDIATE CARRYING LABEL. = 1 2A JCl a IF CI = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF ZERO- MARK. = 1 2B JZ a IF Z = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF NOT- ZERO CODE = 1 2C 'JNZ a IF NZ = 1, MA11. a2 # MA NONE (b) JUMP TO ADDRESS a IF NEGATIVE- MARK. = 1 2D YN IF N = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF OVER- CARRYING IDENTIFICATION = 1 2E JC a IF C = 1, MA11-8. a2 # MA NONE (b) JUMP TO ADDRESS a IF NOT- TRANSFER MARK. = 1 2A JCl a IF NC = 1, MA11-8. a2 # MA NONE (b) INCREASE AND JUMP TO ADDRESS a IF Z = 1st MA # 1 # MA 1 IJZ R # 1 # R; Z. (MA11-8, n2) + ZZ, N, C, Cl (c) 3X r, a MA # 1 # MA LOAD T WITH R (R): COMP. T WITH I; JUMP TO NON-ZERO LOG. A TO ADDRESS A. MA # 2 # MA; R (R) # T; Z, N, C, Cl (d) LCJ TI; Z. (MA11-8.A2) + Z. 4X r, i, a MA # 1 # MA MVI MOVE IMMEDIATE VALUE TO r (r) 6X r, ii # r (r) R (R) WITH DATA OF THE ADDRES FROM A INP SATED INPUT DEVICE. LOAD r, a INP (A) # R (R) BY a ADDRESSED OUTPUT PRESET. OUT OUT R (R) CHARGE 1 7X a, r R (R) # OUT (A) NONE (f) IMMEDIATELY MOVE VALUE TO T MVI I # T F6 T, i Z, N (g) TABLE III COMMAND SET (CONTINUED) HEX MNEMONIC DESCRIPTION AND SEQUENCE AFFECTED FORMAT OP CODE IDENTIFICATION T WITH DATA FROM A ADDRESSING INP TER INPUT PREV. LOAD FE T, A INP (A) # TZ, N (h) MOVE R (R) TO T MOV R (R) # T 8X T, RZ, N (i) MOVE T TO R (R) MOV T # R (R) NONE (i) 9X R, T ADD. T TO R (R), RESULTS ADD TO R (R) AX R, TT # R (R) # R (R) Z, N, C, Cl (i) LOGICAL AND T WITH R (R) AND RESULTS FOR R (R) BX R, TT. R (R) # R (R) Z, N (i) LOGICAL INCLUSIVE OR T WITH IOR R (R) RESULTS FOR R (R) CX R, TT + R (R) # R (R) Z, N (i) CMP COMPAR. T WITH R (R) DX R, TT - R (R) Z, N, C, Cl (i) CLEAR BIT ZERO IN T, SET E0 CLB 0 OTHER BITS ON "1" NONE (j) DELETE BIT 1 IN T, SET E1 CLB 1 OTHER BITS ON "1" NONE (j) DELETE BIT 2 IN T, SET E2 CLB 2 OTHER BITS ON "1" NONE (j) DELETE BIT 3 IN T, SET E3 CLB 3 OTHER BITS ON "1" NONE (j) CLEAR BIT 4 IN T, SET E4 CLB 4 OTHER BITS ON "1" NONE (j) CLEAR BIT 5 IN T, SET E5 CLB 5 OTHER BITS ON "1" NONE (j) DELETE BIT 6 IN T, SET E6 CLB 6 OTHER BITS ON "1" NONE (j) DELETE BIT 7 IN T, SET E7 CLB 7 OTHER BITS ON "1" NONE (j) TABLE III COMMAND SET (CONTINUED) HEX MNEMONIC DESCRIPTION AND SEQUENCE AFFECTED FORMAT OP CODE IDENTIFICATION SET BIT ZERO IN T, DELETE E8 STB 0 OTHER BITS ON "0" NONE (j) SET BIT 1 IN T, DELETE E9 STB 1 OTHER BITS ON "0" NONE (j) SET BIT 2 IN T, DELETE EA STB 2 OTHER BITS ON "0" NONE (j) SET BIT 3 IN T, DELETE EB STB 3 OTHER BITS ON "0" NONE (j) SET BIT 4 IN T, DELETE EC STB 4 OTHER BITS ON "0" NONE (j) SET BIT 5 IN T, DELETE ED STB 5 OTHER BITS ON "0" NONE (j) SET BIT 6 IN T, DELETE EE STB 6 OTHER BITS ON "0" NONE (j) SET BIT 7 IN T, DELETE EF STB 7 OTHER BITS ON "0" NONE (j) COMPLEMENT T (SINGLE COMPLEMENT) FD CPL T # TZ, N (j) NEGIERE T (TWO COMPLEMENT) F3 NEG -T # TZ, N, C, Cl (j) DELETE T FB CLR O # TZ, N (j) BACK FROM SUBROUTINE; RETURN EJECT ADDRESS FROM STACK F2 RFS STACK # MA NONE (j) BACK FROM INTERRUPTION; RETURN EJECT ADDRESS FROM STACK F2 RFI STACK # MA NONE (j) DELETE INTERRUPT ENABLE- FLIP-FLOP F0 CLI O # IE NONE (j) TABLE III COMMAND SET (CONTINUED) HEX MNEMONIC DESCRIPTION AND SEQUENCE AFFECTED FORMAT CP CODE IDENTIFICATION F8 STI INTERRUPT-RELEASE FLIP FLOP 1 # IE NONE (j) F1 CLP CLEAR PAGE FLIP-FLOP O # P NONE (j) F9 STP SET SIDE FLIP-FLOP 1 # P NONE (j) F5 SAVE SVS STATUS REGISTER ST-T NONE (j) F7 RESTORE RSS STATUS REGISTER T # ST Z, N, C, Cl (j) F4 NOP1 NO OPERATION MA # 2 # MA NONE (k) FA NOP2 NO OPERATION MA # 3 # MA NONE (l) FF NOP3 NO OPERATION MA # 1 # MA NONE (j)

Claims (13)

Lokal dekodiertes Zeitsteuersystem für digitalen Prdzessor PATENTANSPRÜCHE 1. Distributiu-Zeitsteuersystem in einem System mit wenigstens einem Schaltungselement, das durch ein Befehlssignal und ein maschinenzyklus-Zeitsteuersignal gesteuert wird, gekennzeichnet durch eine Zeitsteuereinrichtung (125, 191, 174, 176) zur Erzeugung von wenigstens zwei Zeitsteuersignalen (TA, TB) wenigstens eine Dekodiereinrichtung, die in der Nähe des Schaltungselementes angeordnet ist, zum Kombinieren der Zeitsteuersignale zu einem gewünschten Maschinenzyklus-Signal für die Steuerung des Schaltungselementes, und eine Sammelleitungsainrichtung zum Führen der Zeitsteuersignale (TA, Ta) von der Zeitsteuereinrichtung. zu der Dekodiereinrichtung.Locally decoded timing system for digital processors. PATENT CLAIMS 1. Distribution timing system in a system with at least one circuit element, which is controlled by a command signal and a machine cycle timing signal, characterized by a timing device (125, 191, 174, 176) for generating at least one decoder of at least two timing signals (TA, TB), which is arranged in the vicinity of the circuit element for combining the timing signals to a desired machine cycle signal for controlling the circuit element, and bus means for carrying the timing signals (TA, Ta) from the timing device. to the decoder. 2. Distributiv-Zeitsteuersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Dekodiereinrichtung Logikgatter enthält.2. Distributive time control system according to claim 1, characterized in that that the decoder contains logic gates. 3. Distributiv-Zeitsteuersystem nach Anspruch 2, dadurch gakennzeichnet, daß wenigstens eines der Logikgatter ein Inverter ist.3. Distributive time control system according to claim 2, characterized in that that at least one of the logic gates is an inverter. 4. Distributiv-Zeitsteuersystem nach Anspruch 2, dadurch gekennzeichnet, daß wenigstens eines der Logikgatter ein Nicht-ODER-Gatter ist.4. Distributive time control system according to claim 2, characterized in that that at least one of the logic gates is a NOR gate. 5. Distributiv-Zeitsteuersystem nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Dekodiereinrichtung ferner eine Einrichtung zum Kombinieren des Befehlssignals mit den Zeitsteuersignalen enthält, zum Auswählen besonderer Intervalle des gewünschten Saschinenzyklus-Signals.5. Distributive time control system according to one of claims 1 to 4, characterized in that the decoding device further comprises a device for Combining the command signal with the timing signals for selection special intervals of the desired machine cycle signal. 6. Lokal dekodiertes Zeitsteuersystem auf einem Halbleiterplättchen mit einer Mehrzahl von Vorrichtungen, die durch Befehlssignale und Maschinentyklus-Signale gesteuert werden, gekennzeichnet durch eine Zeitsteuereinrichtung auf dem Plättchen zur Erzeugung von wenigstens zwei Zeitsteuersignalen, eine mehrzahl von Dekodiereinrichtungen auf dem Plättchen, von denen eine in der Nähe einer der Vorrichtungen angeordnet ist, zum Kombinieren der Zeitsteuersignale zu einem gewünschten Saschinenzyklus-Signal zur Steuerung der Vorrichtung, und eine Sammelleitungseinrichtung zum Führen der Zeitsteuersignale von der Zeitsteuereinrichtung zu jeder der Dekodiereinrichtungen.6. Locally decoded timing system on a semiconductor die with a plurality of devices that are triggered by command signals and machine cycle signals are controlled, characterized by a timing device on the wafer for generating at least two timing signals, a plurality of decoding devices on the platelet, one of which is placed near one of the devices is to combine the timing signals into a desired machine cycle signal for controlling the device, and a collecting line device for guiding the Timing signals from the timing device to each of the decoders. 7. Lokal dekodiertes Zeitsteuersystem nach Anspruch 6, dadurch gekennzeichnet, daß die mehrzahl von Dekodiereinrichtungen eine mehrzahl von ersten, zweiten, dritten und vierten Dekodiereinrichtungen enthält.7. Locally decoded time control system according to claim 6, characterized in that that the plurality of decoders a plurality of first, second, third and fourth decoding means. 8. Lokal dekodiertes Zeitsteuersystem nach Anspruch 7, dadurch gekennzeichnet, daß die ersten, zweiten, dritten und vierten Dekodiereinrichtungen jeweils erste, zweite, dritte und vierte Maschinenzyklus-Signale erzeugen, die nicht-überlappend sind.8. Locally decoded time control system according to claim 7, characterized in that that the first, second, third and fourth decoding devices each have first, generate second, third and fourth machine cycle signals that are non-overlapping are. 9. Lokal dekodiertes Zeitst.euersystem nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß die Dekodiereinrichtung ferner eine Einrichtung zum Kombinieren wenigstens eines der F3efehlssignale mit den Zeitsteuersignalen enthält, zum Auswählen von besonderen Intervallen eines Waschinenzyklus-Signals.9. Locally decoded Zeitst.euersystem according to one of claims 6 to 8, characterized in that the decoding device also one Means for combining at least one of the command signals with the timing signals for selecting particular intervals of a wash cycle signal. 10. Lokal dekodiertes Zeitsteuersystem in einem Datenverarbeitungs system, das auf einem einzelnen Halbleiterplättchen angeordnet ist und eine mehrzahl von Schaltungsvorrichtungen enthält, die von Befehlssignalen und Maschinenzyklus-Signalen gesteuert werden, gekennzeichnet durch eine Zeitsteuereinrichtung auf dem Plättchen zur Erzeugung von wenigstens zwei Zeitsteuersignalen, eine mehrzahl von ersten, zweiten, dritten und vierten Dekodiereinrichtungen, von denen eine auf dem Plättchen in der Nähe einer der Schaltungsworrichtungen angeordnet ist,zum Kombinieren der Zeitsteuersignale zu einem gewünschten maschinenzyklus-Signal für die Steuerung der Schaltungsvorrichtung, und eine Sammelleitungseinrichtung zur Führung der Zeitsteuersignale von der Zeitsteuereinrichtung zu jeder der Dekodiereinrichtungen.10. Locally decoded timing system in a data processing system system that is arranged on a single semiconductor die and a plurality of circuit devices, those of command signals and machine cycle signals are controlled, characterized by a timing device on the wafer for generating at least two timing signals, a plurality of first, second, third and fourth decoders, one of which is on the wafer is arranged in the vicinity of one of the circuit devices for combining the Time control signals for a desired machine cycle signal for the controller the circuit device, and a bus device for carrying the timing signals from the timing device to each of the decoders. 11. Lokal dekodiertes Zeitsteuersystem nach Anspruch 10, dadurch gekennzeichnet, daß die ersten, zweiten, dritten und vierten Dekodiereinrichtungen jeweils erste, zweite, dritte und vierte maschinenzyklus-Signale erzeugen, die nic-tmuberlappend sind.11. Locally decoded time control system according to claim 10, characterized in that that the first, second, third and fourth decoding devices each have first, generate second, third and fourth machine cycle signals that do not overlap are. 12. Lokal dekodiertes Zeitsteuersystem nach Anspruch 10 oder 11, dadurch gekennzeichnet, daß die Dekodiereinrichtung ein Nicht-ODER-Gatter mit Eingängen zum Empfangen der Zeitsteuersignale und einem Ausgang für ein Saschinenzyklus-Zeitsteuersignal enthält.12. Locally decoded timing system according to claim 10 or 11, characterized characterized in that the decoder has a NOR gate with inputs for receiving the timing signals and an output for a machine cycle timing signal contains. 13. Lokal dekodiertes Zeitsteuersystem nach Anspruch 12, dadurch gekennzeichnet, daß ein mit einem Eingang des Nicht.-ODER-Gatters verbundener Inverter zum Empfangen eines der Zeitsteuersignale vorgesehen ist.13. Locally decoded time control system according to claim 12, characterized in that that an inverter connected to one input of the NOT.-OR gate for receiving one of the timing signals is provided.
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