DE2826192C2 - Circuit arrangement with a semiconductor component with a MOS capacitance - Google Patents

Circuit arrangement with a semiconductor component with a MOS capacitance

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Description

Die Erfindung betrifft eine Schaltungsanordnung entsprechend dem Oberbegriff des Patentanspruchs I.The invention relates to a circuit arrangement according to the preamble of claim I.

Eine solche Schallungsanordnung gehört zum Stand der Technik, siehe die DE-OS 27 35 529.Such a sound arrangement belongs to the state of the art, see DE-OS 27 35 529.

In der genannten DE-OS ist ausgeführt, daß die MOS-Kapazität in dem Halbleiterbauelement lediglich durch drei in Serie geschaltete Spcrrsehichi-Kapa/iiäien belastet wird. Ein Teil der diese Sperrschicht-Kapazitäten bildenden Zonen kann mit Kontaktelektrode^ verschen werden, an die dann solche Spannungen angelegt werden können, daß die diese Sperrschicht-Kapazitäten bildenden Übergänge sicher gesperrt werden.In the aforementioned DE-OS it is stated that the MOS capacitance loaded in the semiconductor component only by three series-connected Spcrrsehichi Kapa / iiäien will. Part of this junction capacitance forming zones can give away with contact electrode ^ to which such voltages can then be applied that these junction capacitances form Transitions are safely locked.

Aus Tietze/Schenk: Halbleiterschaltungstechnik 2. Auflage Berlin 1971. Seiten 102—105 und 356—357 ist es bekannt eine Emitierfolgeschaltung als Impedanzwandler zu verwenden.From Tietze / Schenk: Semiconductor circuit technology 2nd edition Berlin 1971. Pages 102-105 and 356-357 is it is known to use an emitting sequence circuit as an impedance converter.

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung der eingang» genannten Art so auszugestalten, daß die genannten, die MOS-Kapazität belastenden Sperrschicht-Kapazitäten weiter verringert, bzw. teilweise völlig unwirksam gemacht werden, ip Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß die Sperrschicht-Kapazität zwischen der hochdotiertem Zone und der weiteren Zone dem Emitter-Basis-Übergang eines Emhterfolger-Transistors parallel geschaltet ist.The invention is based on the object of developing a circuit arrangement of the type mentioned at the beginning to be designed so that the aforementioned junction capacitances that burden the MOS capacitance are further reduced, or partially made completely ineffective, ip This object is achieved according to the invention by that the junction capacitance between the highly doped zone and the further zone is the emitter-base junction an emhterfolder transistor is connected in parallel.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Unteransprüchen.Further refinements of the invention emerge from the subclaims.

Die mit der Erfindung erzielten Vorteile bestehen insbesondere darin, daß die größte der die MOS-Kapazität belastenden Sperrschicht-Kapazitäten, nämlich die Kapazität zwischen der hochdotierten Zone und der weiteren Zone völlig unwirksam gemacht wird, da der Emitter und die Basis des Emitterfolger-Transistors, dem diese Kapazität parallel geschaltet ist, stets die gleiche Wechselspannung führen.The advantages achieved by the invention are in particular that the largest of the MOS capacitance stressful junction capacitances, namely the capacitance between the highly doped zone and the other Zone is made completely ineffective, as the emitter and the base of the emitter-follower transistor to which this Capacitance is connected in parallel, always carry the same AC voltage.

Besonders vorteilhaft erweist sich die Schaltungsanordnung nach der Erfindung in ihrer Verwendung in einem durchstimmbaren Oszillator gemäß Anspruch 3; dabei werden alle störenden Einflüsse von Sperrschicht-Kapazitäten auf die MOS-Kapazität des Phasenschie-}o bers eliminiert.The circuit arrangement according to the invention proves to be particularly advantageous in its use in a tunable oscillator according to claim 3; thereby all disruptive influences from junction capacities eliminated on the MOS capacitance of the phase shifter.

Ausführungsbeispiele der Erfindung werden im folgenden im Vergleich zum Stand der Technik und im Zusammenhang mit den Zeichnungen näher beschrieben. Es zeigtEmbodiments of the invention are in the following in comparison to the prior art and in Described in more detail in relation to the drawings. It shows

J5 Fig. 1 den Aufbau eines Halbleiterbauelementes mit einer MOS-Kapazilät nach dem Stand der Technik;J5 Fig. 1 shows the structure of a semiconductor component a state-of-the-art MOS capacitance;

F i g. 2 das Ersatzschaltbild des Halbleiterbauelementes nach Fig. 1:F i g. 2 the equivalent circuit diagram of the semiconductor component according to FIG. 1:

F i g. 3 die Schaltungsanordnung pach der Erfindung; F i g. 4 eine die Schaltungsanordnung nach der Erfindung enthaltende Oszillatorschaltung.F i g. 3 shows the circuit arrangement according to the invention; F i g. 4 shows an oscillator circuit containing the circuit arrangement according to the invention.

In Fig. I ist ein Halbleiterbauelement nach der DE-OS 27 35 529 dargestellt. Der hier betrachtete, die MOS-Kapazität enthaltende Teil besteht aus einem in Dickenrichtung nicht maßstäblich dargestellten, P-leitcnden Halbleitersubstrat 1, z. B. aus Silicium, auf das eine N-Ieitcndc, epitaktische Halbleiterschicht 2 aufgebracht ist. In diese Halbleitcrschicht 2 bzw. in einer in dieser Halbleilcrschicht 2 abgegrenzten Insel ist eine an V) die Oberfläche des Halbleiterkörper grenzende N ' -leitende Zone 3 cindiffundiert. Diese Zone 3 ist mit einer Kontaktelektrode 4 versehen. Die Oberfläche des Halbleiterkörper ist mit einer isolierenden Schicht 5, z. B. einer SiO2-Schicht bedeckt. Auf diese Schicht 5 ist v, eine Metallelektrode 6 aufgebracht, die zusammen mit der Zone 3 und der Isolierschicht 5 die MOS-Kapazilät 7 bildet.In Fig. I a semiconductor component according to DE-OS 27 35 529 is shown. The part considered here, containing the MOS capacitance, consists of a P-conductive semiconductor substrate 1, not to scale in the direction of thickness, e.g. B. made of silicon, on which an N-conductivity, epitaxial semiconductor layer 2 is applied. An N '-conductive zone 3 bordering on V) the surface of the semiconductor body is indiffused into this semiconductor layer 2 or in an island delimited in this semiconductor layer 2. This zone 3 is provided with a contact electrode 4. The surface of the semiconductor body is covered with an insulating layer 5, for. B. covered a SiO 2 layer. On this layer 5, a metal electrode 6 is v, is applied which together with the region 3 and the insulation layer 5, the MOS Kapazilät. 7

Um die parasitäre, die MOS-Kapazilät 7 belastende Kapazität zwischen der Zone 3 und dem Halbleitersubbo stral 1 herabzusetzen, ist in der Halbleiterschicht 2 eine weitere. /. B. eindiffundierte und die Zone 3 begrenzende P-Ieitende Zone 10 angebracht. Diese weitere Zone 10 ist ebenfalls mit einer Kontaktelektrode 11 verschen. Durch diese P-Icitcnde weitere Zone 10 bilden sich zwisehen der N · -leitenden Zone 3 und der Halbleitcrschicht 2 zwei PN-Übergänge 13 und 14 und damit entsprechende Spcrrschichl-Kapa/.ilätcn, die, wie das in F i g. 2 dargestellte Ersatzschaltbild zeigt, mit der MOS-About the parasitic capacitance between zone 3 and the semiconductor subbo, which loads the MOS capacitance 7 Stral 1 decrease, is in the semiconductor layer 2 a Further. /. B. diffused and zone 3 delimiting P-conductive zone 10 attached. This further zone 10 is also given away with a contact electrode 11. This P-Icitcende further zone 10 is formed between the N · -conductive zone 3 and the semiconductor layer 2 two PN junctions 13 and 14 and thus corresponding ones Spcrrschichl-Kapa / .ilätcn, which, like the one in F i g. 2 shows equivalent circuit diagram, with the MOS

Kapazität 7 und der Sperrschicht-Kapazität 8 zwischen der Halbleitersehicht 2 und dem Halbleitersubstrat 1 in Serie geschaltet sind. Die Substrat-Kapazität, die die MOS-Kapazität 7 belastet, besteht also aus drei in Serie geschalteten Sperrschicht-Kapazitäten 8, 12 und 14, ist also wesentlich kleiner als die Substrat-Sperrschicht-Kapazität 8 alleine.Capacitance 7 and the junction capacitance 8 between the semiconductor layer 2 and the semiconductor substrate 1 are connected in series. The substrate capacity that the MOS capacitance 7 loaded, thus consists of three junction capacitors 8, 12 and 14 connected in series thus much smaller than the substrate barrier layer capacitance 8 alone.

Auch die Halbleiterschichs 2 ist mit einer Kontaktelektrode 12 versehen, so daß es möglich ist, an die weitere Zone 10 und die Halbleitersehicht 2 über die Kontaktelektrode solche Spannungen anzulegen, daß die die Sperrschicht-Kapazitäten 8 und 14 bildenden PN-Übergänge sicher gesperrt werden.The semiconductor layer 2 is also provided with a contact electrode 12 provided so that it is possible to the further zone 10 and the semiconductor layer 2 via the Contact electrode to apply such voltages that the barrier layer capacitances 8 and 14 form PN transitions are safely blocked.

Es sind nun zahlreiche Anwendungsfälle eines solchen Halbleiterbauelements mit einer MOS-KapazUät denkbar, insbesondere in integrierten Schaltungen, bei denen die Funktion der Schaltung durch die zwar schon herabgesetzten, .iber immer noch vorhandenen und die MOS-Kapazität 7 belastenden parasitären Sperrschicht-Kapazitäten 13,14 und 8 nachteilig beeinflußt wird.Numerous applications of such a semiconductor component with a MOS capacitance are now conceivable, especially in integrated circuits, in which the function of the circuit due to the already reduced, .about parasitic junction capacitances which are still present and which burden the MOS capacitance 7 13, 14 and 8 is adversely affected.

Von diesen parasitären Kapazitäten= ist die Sperrschicht-Kapazität 13 zwischen der N+ -leitenden Zone 3 und der P-leitenden weiteren Zone 10 die spezifisch größte.Of these parasitic capacitances = is the junction capacitance 13 between the N + -conducting zone 3 and the P -conducting further zone 10 specifically greatest.

Wird nun das Halbleiterbauelement in einer Schaltungsanordnung gemäß F i g. 3 betrieben, so kann diese störende Sperrschicht-Kapazität 13 völlig unwirksam gemacht werden. Sie ist dazu dem Emitter-Basis-Übergang eines Emitterfolger-Transistors Tparallel geschaltet, dessen Basis-Emitter-Spannung L/«/;den die Sperrschicht-Kapazität 13 bildenden PN-Übergang sperrt.If the semiconductor component is now used in a circuit arrangement according to FIG. 3 operated, this interfering junction capacitance 13 can be made completely ineffective. For this purpose, it is connected in parallel to the emitter-base junction of an emitter-follower transistor T, whose base-emitter voltage L / «/ ; blocks the PN junction forming the junction capacitance 13.

Da an der Basis und an dem Emitter des Emitterfolger-Transistors praktisch gleichphasige und betragsgleiche Wechselspannungen liegen, ist in dieser Schaltung die Sperrschicht-Kapazität 13 völlig unwirksam.Since the base and the emitter of the emitter-follower transistor are practically in-phase and have the same amount AC voltages lie, the junction capacitance 13 is completely ineffective in this circuit.

Weiter liegt die Serienschaltung der Sperrschicht-Kapazitäten 14 und 8 am Emitter des Emitterfolger-Transistors und damit an einem Schaltungspunkt mit sehr niedrigem Innenwiderstand und bildet demnach nur eine kleine Ze:< konstante. Da weiter der Verbindungspunkt zwischen den Sperrschicht-Kapazitäten 8 und 14 über den Anschluß 12 an die höchste vorkommende Spannung, nämlich die Betriebsspannung Ur, der Schaltung gelegt ist, weist die Gesamtkapazität den kleinstmöglichen Wert auf. Die zwischen den Anschlüssen 6 und 9 zur Verfügung stehende MOS· Kapazität ist also von den Auswirkungen parasitärer Kapazitäten weitgehend unbelastet.Furthermore, the series connection of the junction capacitors 14 and 8 is connected to the emitter of the emitter-follower transistor and thus to a circuit point with a very low internal resistance and therefore forms only a small Ze : < constant. Since the connection point between the junction capacitors 8 and 14 is connected via the terminal 12 to the highest voltage occurring, namely the operating voltage Ur, of the circuit, the total capacitance has the lowest possible value. The MOS capacitance available between the connections 6 and 9 is therefore largely unencumbered by the effects of parasitic capacitances.

Fig.4 zeigt einen insbesondere für integrierte Schaltungen geeigneten, innerhalb bestimmter Grenzen durchstimmbaren Oszillator, der aus einem durch die Transistoren Tl und T2 gebildeten Differenzverstärker, einem durch eine Steuerspannung Uref einstellbaren, durch die Transistoren Γ3 und T4 gebildeten Stromverteiler, sowie einem durch Widerstände R 1 und R 2 und eine MOS-Kapazität 7 gebildeten Phasenschieber besteht. Zwischen dem Phasenschieber und einem Eingang des Differenzverstärkers Tl, T2 liegt ein Rückkopplungszweig, der in Serie einen Ifmitterfolger-Transistor TS, einen Schwingquarz Q und einen zur Frequenzfeineinstellung dienenden Kondensator Centhält. 4 shows an oscillator which is particularly suitable for integrated circuits and can be tuned within certain limits, which consists of a differential amplifier formed by the transistors T1 and T2, a current distributor that is adjustable by a control voltage Uref and formed by the transistors φ3 and T4, and a current distributor consisting of resistors R. 1 and R 2 and a MOS capacitance 7 formed phase shifter. Between the phase shifter and an input of the differential amplifier T1, T2 there is a feedback branch which contains in series a transmitter follower transistor TS, an oscillating crystal Q and a capacitor Cent used for fine frequency adjustment.

Der Betrieb eines solchen, in integrierter Bauweise hergestellten Oszillators wird normalerweise empfindlich dadurch gestör·., daß die MOS-Kapazitäi 7 durch die parasitären Kapazitäten 13,14 und 8 belastet ist.The operation of such an integrated oscillator usually becomes delicate because the MOS capacitance 7 through the parasitic capacitances 13, 14 and 8 is loaded.

Diese Belastung wird iber verkleinert und teilweise völlig unwirksam gemach», dadurch, daß die parasitäreThis burden is reduced and partially made completely ineffective by the fact that the parasitic

Sperrschicht-Kapazität 13 in der anhand der F i g. 3 erläuterten Weise dem Emitterfolger-Transistor T5 parallel geschaltet und die Verbindung zwischen den Sperrschicht-Kapazitäten 14 und 8 an die höchste vorkommende Spannung, d. h. die Betriebsspannung Ub. gelegt wird.Junction capacitance 13 in the FIG. 3 connected in parallel to the emitter follower transistor T5 and the connection between the junction capacitors 14 and 8 to the highest occurring voltage, ie the operating voltage Ub. is placed.

Durch diese Beschallung der die MOS-Kapazitäi 7 belastenden Sperrschicht-Kapazitäten 13,14 und 8 ist es möglich, ihre Auswirkungen auf das gewünschte Signal nahezu völlig zu eliminieren.This is because of this sounding of the junction capacitances 13, 14 and 8 which load the MOS capacitance 7 possible to almost completely eliminate their effects on the desired signal.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims (3)

Patentansprüche:Patent claims: 1. Schaltungsanordnung mit einem Halbleiterbauelement mit einem Halbleitersubstrat (1) vom ersten Leitungstyp und einer darauf liegenden Halbleiterschicht (2) vom zweiten Leitungslyp, die mit einer isolierenden Schicht (5) bedeckt ist, und bei dem zwischen einer leitenden Schicht (6) auf der isolierenden Schicht und einer hochdotierten, an die Oberfläche der Halbleiterschicht (2) grenzenden Zone (3) vom zweiten Leitungstyp in der Halbleiterschicht eine MOS-Kapazität (7) gebildet ist. wobei in der Halbleiterschicht (2) vom zweiten Leitungstyp unter der hochdotierten Zone (3) vom zweiten Leitungstyp eine diese Zone begrenzende weitere Zone (10) vom ersten Leitungstyp vorhanden ist. wodurch zwischen der hochdotierten Zone (3) und der weiteren Zone (10) eine Sperrschichtkapazität (13) gebildet wird, und bei uu· an die Halbleiterschicht (2) eine den PN-Übergang zwischen der Hslbleiterschicht (2) und dem Halbleitersubstrat (1) sperrende Spannung angelegt ist, dadurch gekennzeichnet, daß die Sperrschicht-Kapazität (13) zwischen der hochdotierten Zone (3) und der weiteren Zone (10) dem Emitter-Basis-Übergang eines Emitterfolger-Transistors (T) parallel geschaltet ist.1. Circuit arrangement with a semiconductor component with a semiconductor substrate (1) of the first conductivity type and a semiconductor layer (2) of the second conductive type lying thereon, which is covered with an insulating layer (5), and in which between a conductive layer (6) on the insulating layer and a highly doped zone (3) of the second conductivity type adjoining the surface of the semiconductor layer (2), a MOS capacitance (7) is formed in the semiconductor layer. wherein in the semiconductor layer (2) of the second conductivity type under the highly doped zone (3) of the second conductivity type there is a further zone (10) of the first conductivity type delimiting this zone. whereby a barrier layer capacitance (13) is formed between the highly doped zone (3) and the further zone (10), and in the case of the semiconductor layer (2) a PN junction between the semiconductor layer (2) and the semiconductor substrate (1) blocking voltage is applied, characterized in that the junction capacitance (13) between the highly doped zone (3) and the further zone (10) is connected in parallel to the emitter-base junction of an emitter-follower transistor (T). 2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, dab die an die Halbleiterschicht (2) angelegte sperrende Spannung die höchste in der ?.chaltungsanordnung auftretende Spannung ist.2. Circuit arrangement according to claim 1, characterized in that the blocking voltage applied to the semiconductor layer (2) is the highest in the ? .circuit arrangement is occurring voltage. 3. Verwendung einer Schaltungsanordnung nach Anspruch 1 oder 2, in einem duFchstimmbarcn Oszillator, bestehend aus einem Diwcrcnzvcrstärker (Ti, T2), einen in einem Zweig des Differenzverstärkers liegenden, von einer Steuerspannung gesteuerten Stromverteiler (T3, 74), einem die MOS-Kapazität (7) enthaltenden Phasenschieber (R 1, RI, 7) und einem zwischen dem Phasenschieber und einem Eingang des Differenzverstärkers liegenden Rückkopplungsweg, der einen Schwingquarz (Q) und eirn:n Emitterfolger-Transistor (T5) enthält, bei dem die Sperrschicht-Kapazität (13) zwischen der hochdotierten Zone (3) und der weiteren Zone (10) der Emitter-Basisstrecke des Emitterfolgcr-Transistors (TS) parallel geschaltet und der Verbindungspunkt zwischen weiteren Sperrschicht-Kapazitäten (14, 8), die zwischen der weiteren Zone (10) und der Halbleiterschicht (2) bzw. der Halbleiterschicht (2) und dem Halbleitersubstrat (1) gebildet sind, mit der Betriebsspannung (Un) der Schallung verbunden ist.3. Use of a circuit arrangement according to claim 1 or 2, in a duFchstimmbarcn oscillator, consisting of a diwcrcnzvcrimpeter (Ti, T2), a current distributor (T3, 74) located in a branch of the differential amplifier and controlled by a control voltage, a MOS capacitance (7) containing phase shifter (R 1, RI, 7) and a feedback path lying between the phase shifter and an input of the differential amplifier, which contains an oscillating crystal (Q) and an emitter follower transistor (T5) , in which the junction capacitance (13) connected in parallel between the highly doped zone (3) and the further zone (10) of the emitter-base path of the emitter-follower transistor (TS) and the connection point between further junction capacitors (14, 8), which between the further zone ( 10) and the semiconductor layer (2) or the semiconductor layer (2) and the semiconductor substrate (1) are formed, to which the operating voltage (Un) of the sound system is connected.
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DE2735529A1 (en) * 1977-08-06 1979-02-15 Philips Patentverwaltung Semiconductor element with MOS capacitance - has two semiconductor layers of opposite conductivity and two opposite highly doped zones in second layer

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