DE2813511C2 - Semiconductor memory cell in V-MOS technology - Google Patents
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Description
Die Erfindung betrifft eine Halbleiterspeicherzelle aus einem in V-MOS-Technik hergestellten Auswahltransistor und einem, an den Auswahltransistor angeschlossenen Speicherkondensator, die gemeinsam in einem V-förmigen, von einer als Ansteuerleitung dienenden Metallschicht mit darunter liegender Isolierschicht abgedeckten Graben aus Halbleitersubstrat angeordnet ist.The invention relates to a semiconductor memory cell made from a selection transistor manufactured using V-MOS technology and a storage capacitor connected to the selection transistor, which are collectively in a V-shaped metal layer serving as a control line with an insulating layer underneath covered trench made of semiconductor substrate is arranged.
In hochintegrierten MOS-Bausteinen müssen die einzelnen Bauelemente, wie Transistoren, Widerstände und Kapazitäten mit möglichst kleinem Flächenbedarf angeordnet werden. Dieses Platzproblem ist besonders bei Speicherbausteinen, bei der Auslegung der Größe der Speicherzelle selbst, von Bedeutung. In highly integrated MOS modules, the individual components, such as transistors, have to have resistors and capacities can be arranged with the smallest possible space requirement. This space problem is particularly important in the case of memory chips when designing the size of the memory cell itself.
Zur Lösung dieses Problems ist es bekannt, sogenannte V-MOS-Halbleiterspeicherzellen vorzusehen. So wird in der amerikanischen Patentschrift 4003036 eine Halbleiterspeicherzelle mit einem, in V-MOS-Technik hergestellten Auswahltransistor und einem, an den Auswahltransistor angeschlossenen Speicherkondensator, die gemeinsam in einem V-förmigen,To solve this problem, it is known to provide so-called V-MOS semiconductor memory cells. So is in the American patent specification 4003036 a semiconductor memory cell with a selection transistor manufactured in V-MOS technology and a, storage capacitor connected to the selection transistor, which together in a V-shaped,
von einer als Ansteuerleitung dienenden Metallschicht mit darunter liegender Isolierschicht abgedeckten Graben aus Halbleitersubstrat angeordnet sind, beschrieben. Als Speicherkondensator wird dabei die Sperrschichtkapazität einer sogenannten verdeckten Schicht (Buried-Layer) verwendet.covered by a metal layer serving as a control line with an insulating layer underneath Trench made of semiconductor substrate are arranged, described. As a storage capacitor the junction capacitance of a so-called buried layer is used.
Aus den IEEE Journal of Solid-State-Circuits, SC 11, No. 1, Febr. 1976, Seiten 58 bis 63 ist eine Oberflächeneintransistorzelle bekannt, bei der die speichernde Kapazität ein Varaktor mit Oxyd- und Verarmungskapazität ist. Der Varaktor wird durch Veränderung des Oberflächenpotentials an der SiIicium-Oxyd-Siliciumschicht durch Verminderung der sogenannten Flachbandspannung erzeugt. Dies geschieht durch Implantation von Ionen in das P-Ieitende Halbleitersubstrat.From the IEEE Journal of Solid State Circuits, SC 11, No. 1, Feb. 1976, pages 58 to 63 is a surface single transistor cell known, in which the storing capacity is a varactor with oxide and depletion capacity is. The varactor is created by changing the surface potential on the silicon-oxide-silicon layer generated by reducing the so-called flat belt tension. This is done by implanting ions into the P-conductive end Semiconductor substrate.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, einen Halbleiterspeicher mit Eintransistorspeicherzelle anzugeben, der in V-MOS-Technik in einfacher und kostengünstiger Weise realisiert werden kann.The object on which the invention is based is to provide a semiconductor memory with a single transistor memory cell specify, which can be implemented in V-MOS technology in a simple and inexpensive manner can.
Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß der Speicherkondensator aus einem an der Flanke des Grabens anliegenden Varaktor besteht, der in einem mit Störstellen der einen Art stark dotierten Halbleitersubstrat angeordnet ist und daß der Auswahkransistor in einem mit Störstellen der einen Art schwach dotierten Halbleitersubstrat angeordnet ist.This object is achieved according to the invention in that the storage capacitor from one to the On the flank of the trench, there is a varactor which is heavily doped with impurities of one type Semiconductor substrate is arranged and that the selection transistor in one with impurities of the one Kind of lightly doped semiconductor substrate is arranged.
Bei einer vorteilhaften Ausführungsform der Erfindung ist der Varaktor an der Spitze des Grabens angeordnet und am Flankenbeginn des Grabens im Bereich des mit Störstellen in der einen Art schwach dotierten Halbleitersubstrates ist eine als weitere Ansteuerleitungfür die Speicherzelle dienende, mit Störstellen der zweiten Art hoch dotierten Halbleiterschicht angeordnet.In an advantageous embodiment of the invention, the varactor is at the top of the trench arranged and weak at the start of the flank of the trench in the area of the one type with imperfections doped semiconductor substrate is used as a further control line for The semiconductor layer which serves the memory cell and is highly doped with impurities of the second type arranged.
Bei einer weiteren Ausführungsform der Erfindung ist der Varaktor am Flankenbeginn des Grabens angeordnet, und im Bereich der Spitze des Grabens ist in Form einer verdeckten Schicht eine als weitere Ansteuerleitung für die Speicherzelle dienende, mit Störstellen der zweiten Art hoch dotierte Halbleiterschicht angeordnet.In a further embodiment of the invention, the varactor is arranged at the beginning of the flank of the trench, and in the area of the tip of the trench there is a further control line in the form of a hidden layer Semiconductor layer which is used for the memory cell and is highly doped with impurities of the second type arranged.
Unter einer mit Störstellen der einen Art dotierten Schicht wird eine Schicht verstanden, in der z. B. Akzeptoren angeordnet sind, die also P-dotiert sind. Entsprechend wird unter einer mit Störstellen der anderen Art dotierten Schicht eine Schicht verstanden, in der Donatoren angeordnet sind, die also N-dotiert ist. Selbstverständlich kann die Zuordnung zwischen Störstellender einen Art und der Dotierung auch umgekehrt sein. Durch die erfindungsgemäße Kombination einer Oberflächenladeverschiebungstechnik mit der V-MOS-Technik sind folgende wesentliche Vorteile erzielbar:A layer doped with impurities of one type is understood to mean a layer in which, for. B. Acceptors are arranged, which are therefore P-doped. Correspondingly, under one with imperfections the other Type doped layer understood a layer in which donors are arranged, which is therefore N-doped. Of course, the association between impurities of one type and the doping can also be reversed be. The inventive combination of a surface charge displacement technique with The following essential advantages can be achieved with V-MOS technology:
Die speichernde Kapazität ist wie bei der Oberflächen-Eintransistorzelle ein Varaktor mit Oxyd- und Verarmungskapazität, mit bezogen auf die Sperrschichtkapazität eines »Buried-Layers« relativ hoher Kapazität.The storage capacity is the same as that of the surface single transistor cell a varactor with oxide and depletion capacitance, based on the junction capacitance a "buried layer" of relatively high capacity.
Die Wortleitung übernimmt die Funktion der Ansteuerelektrode des V-MOS-Auswahltransistors und die Funktion der Gate-Elektrode des Speichervaraktors. The word line takes over the function of the control electrode of the V-MOS selection transistor and the function of the gate electrode of the memory character.
Ordnet man den Varaktor an der Spitze des Grabens in der Tiefe der V-Ätzung an, so entfällt der bisher notwendige »Buried-Layer«. Zur Erzeugung desIf the varactor is arranged at the top of the trench in the depth of the V-etching, it has been omitted up to now necessary "buried layer". To generate the
im Bereich des mit Störstellen der einen Art schwach dotierten Halbleitersubstrates kann anstelle der Epitaxie eine ganzQächige Oberflächendiffusion verwendet werden. Als Bitleitungen wirken die an der Oberfläche verlaufenden Diffusionsbahnen, die aus einer mit Störstellen der zweiten Art hoch dotierten Halbleiterschicht bestehen.in the area of the semiconductor substrate weakly doped with impurities of one type, instead of epitaxy an all-over surface diffusion can be used. Those on the surface act as bit lines extending diffusion paths consisting of a semiconductor layer highly doped with impurities of the second type exist.
Ordnet man den Varaktor am Flankenbegma des V-förmigen Grabens an, so übernimmt ein dann notwendig werdender »Buried-Layer« die Funktion der Bitleitung. Die oberflächlichen Diffusionen zur Erzeugung von mit Störstellen der zweiten Art hoch dotierten Halbleiterschichten können jetzt durch eine ganzflächige unkritische Diffusion zur Erzeugung von mit Störstellen der einen Art hoch dotierten Halbleiterschichten ersetzt werden. Dadurch ergibt sich ein erheblicher Platzvorteil im Zellenfeld. Erzeugt man den tiefliegenden »Buried-Layer« dur^h Implantation, kann auf Epitaxieschritte verzichtet werden.If one arranges the varactor at the flank begma of the V-shaped trench, a buried layer that then becomes necessary takes over the function of Bit line. The superficial diffusions for the production of highly doped with impurities of the second type Semiconductor layers can now be used to generate non-critical diffusion over the whole area be replaced with impurities of the one type highly doped semiconductor layers. This results in a considerable space advantage in the cell field. If the deep buried layer is created by implantation, epitaxy steps can be dispensed with.
Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden beispielsweise näher beschrieben. Es zeigtEmbodiments of the invention are illustrated in the drawings and will be described below for example described in more detail. It shows
Fig. 1 eine Prinzipdarstellung einer Eintransistorspeicherzelle in MOS-Technik,1 shows a basic illustration of a single-transistor memory cell in MOS technology,
Fig. 2 einen Querschnitt durch eine Eintransistorspeicherzelle in der bekannten n-Kanal-Silicium-Gate-Technik, 2 shows a cross section through a single transistor memory cell in the well-known n-channel silicon gate technology,
Fig. 3 einen Querschnitt durch eine Eintransistorspeicherzelle in V-MOS-Technik mit tiefliegendem Varaktor,3 shows a cross section through a single-transistor memory cell in V-MOS technology with a low-lying Varactor,
Fig. 4 einen Querschnitt durch eine Eintransistorspeicherzelle in V-MOS-Technik mit obenliegendem Varaktor und durchgetrenntem »Buried-Layer«, und4 shows a cross section through a single-transistor memory cell in V-MOS technology with the top Varactor and severed »buried layer«, and
Fig. 5 einen Querschnitt durch eine Eintransistorspeicherzelle in V-MOS-Technik mit obenliegendem Varaktor.5 shows a cross section through a single transistor memory cell in V-MOS technology with varactor on top.
Die bekannte Eintransistorspeicherzelle in MOS-Technik der Fig. 1 besteht aus einem Auswahltransistor AT und einem Speicherkondensator CS. Die Speicherzelle ist zwischen einer Wortleitung WL und einer Bitleitung BL angeordnet. Dabei ist die Steuerelektrode des Auswahltransistors AT mit der Wortleitung WL verbunden, während die gesteuerte Strecke des Auswahltransistors A T zwischen der Bitleitung BL und dem Speicherkondensator CS liegt. Der andere Anschluß des Steuerkondensators CS ist an eine feste Spannung VDD angeschlossen. Im Speicherkondensator CS wird jeweils die eine Information kennzeichnende Ladung gespeichert. Die Ladung kann über den Auswahl transistor AT auf die Bitleitung BL übertragen werden. Dies geschieht dann, wenn die Wortleitung WL entsprechend angesteuert wird. Mit CB ist die Bitleitungskapazität bezeichnet.The known single transistor memory cell in MOS technology of FIG. 1 consists of a selection transistor AT and a storage capacitor CS. The memory cell is arranged between a word line WL and a bit line BL . The control electrode of the selection transistor AT is connected to the word line WL , while the controlled path of the selection transistor AT lies between the bit line BL and the storage capacitor CS . The other terminal of the control capacitor CS is connected to a fixed voltage VDD . The charge characterizing information is stored in the storage capacitor CS. The charge can be transferred to the bit line BL via the selection transistor AT. This happens when the word line WL is driven accordingly. The bit line capacitance is denoted by CB.
Aus Fig. 2 ergibt sich die Realisierung einer Eintransistorspeicherzelle nach der bekannten n-Kanal-Silicium-Gate-Technik. Dabei liegen der Speicherkondensator CS und der Auswahltransistor AT nebeneinander auf einem Silicium-Halbleitersubstrat SU. In das Halbleitersubstrat SU sind dabei die zwei gesteuerten Elektroden SEI und SEI hineindiffundiert. Zwischen den gesteuerten Elektroden SEI und SEI, diese teilweise überlappend, liegt isoliert zum Halbleitersubstrat SU die Steuerelektrode G. Die eine gesteuerte Elektrode SEI liegt an der Bitleitung BL. Die andere gesteuerte Elektrode SET. ist mit dem Speicherkondensator CS verbunden. Diese wird gebildet mit Hilfe einer Leiterbahn SK, die isoliert über dem Halbleitersubstrat SU liegt. Wird an die LeiterFIG. 2 shows the implementation of a single-transistor memory cell according to the known n-channel silicon gate technology. The storage capacitor CS and the selection transistor AT lie next to one another on a silicon semiconductor substrate SU. The two controlled electrodes SEI and SEI are diffused into the semiconductor substrate SU. The control electrode G is located between the controlled electrodes SEI and SEI, partially overlapping them, insulated from the semiconductor substrate SU . The one controlled electrode SEI is located on the bit line BL. The other controlled electrode SET. is connected to the storage capacitor CS . This is formed with the aid of a conductor track SK, which is insulated over the semiconductor substrate SU . Will go to the ladder
bahn SK eine entsprechende Spannung angelegt, dann bildet sich an der Oberfläche des Halbleitersubstrates SU eine Inversionsschicht JV, die mit der gesteuerten Elektrode SE2 des Auswahltransistors A T verbunden ist. Die zur Realisierung des Speicherkondensators CS und des Auswahltransistors A T notwendigen Isolierschichten IS können aus Siliciumoxyd bestehen. Die Steuerelektrode G jedes Auswahl transistors ATkann in Polysilicium ausgeführt sein. Auf jeden Fall ergibt sich aus der Fig. 2, daß der Speicherkondensator CS und der Auswahltransistor AT der Eintransistorspeicherzelle nebeneinander auf dem Halbleitersubstrat SU liegen und somit zur Realisierung für die Speicherzellen ein verhältnismäßig großer Platzbedarf notwendig ist. Dieser Platzbedarf kann erheblich vermindert werden, wenn die Auswahltransistoren in V-MOS-Technik, wie sie in der amerikanischen Patentschrift 4003 036 beschrieben wird, realisiert werden. If a corresponding voltage is applied to the track SK , an inversion layer JV is then formed on the surface of the semiconductor substrate SU and is connected to the controlled electrode SE2 of the selection transistor AT . The insulating layers IS necessary for realizing the storage capacitor CS and the selection transistor AT can consist of silicon oxide. The control electrode G of each selection transistor AT can be made of polysilicon. In any case, it can be seen from FIG. 2 that the storage capacitor CS and the selection transistor AT of the single-transistor memory cell lie next to one another on the semiconductor substrate SU and thus a relatively large space requirement is necessary for the realization of the memory cells. This space requirement can be considerably reduced if the selection transistors are implemented using V-MOS technology, as is described in American patent specification 4003 036.
Bei den in den Fig. 3 bis 5 beschriebenen V-MOS-Zellen wird als Speicherkondensator ein Varaktor VK verwendet. Die Herstellung und Funktionsweise eines derartigen Varaktors wird im einzelnen im IEEE Journal of Solid-State-Circuits, Febr. 1976, Seiten 58 bis 63 beschrieben. Die Herstellung der in der Fig. 3 beschriebenen V-MOS-Zelle mit tiefliegendem Varaktor kann dabei in der folgenden Weise geschehen: Auf ein Siliciumhalbleitersubstrat SU, das hoch P-dotiert ist (p +), wird eine Epitaxieschicht E angeordnet. Die Epitaxieschicht E ist schwach P-dotiert (p — ). Bei der dargestellten Anordnung des Varaktors VK in der Tiefe ist es möglich, die Epitaxieschicht E durch eine ganzflächige Oberflächen-Diffusionsschicht, die schwach P-dotiert ist (p —), zu ersetzen. Dadurch wird die Herstellung wesentlich erleichtert.In the V-MOS cells described in FIGS. 3 to 5, a varactor VK is used as a storage capacitor. The production and functioning of such a varactor is described in detail in the IEEE Journal of Solid State Circuits, Feb. 1976, pages 58 to 63. The V-MOS cell described in FIG. 3 with a deep varactor can be produced in the following way: An epitaxial layer E is arranged on a silicon semiconductor substrate SU which is highly P-doped (p +). The epitaxial layer E is weakly P-doped (p -). With the depicted arrangement of the varactor VK in depth, it is possible to replace the epitaxial layer E with a surface diffusion layer over the entire area that is weakly P-doped (p -). This makes production much easier.
An der Oberfläche der Epitaxieschicht E bzw. der ganzflächigen Diffusionsschicht wird eine weitere Schicht BL, die hoch η-dotiert ist (n + ), eindiffundiert. Diese Schicht BL dient als Bitleitung. Anschließend wird diese Schicht, die Epitaxieschicht und das Substrat SU durch einen V-förmigen Graben GR unterteilt. Dieser Graben kann in bekannter Weise durch Ätzung in Graben- oder Pyramidentechnik ausgeführt sein. Zur Erzeugung des Varaktors muß die Grabenbzw. Pyramidenätzung in zwei Stufen erfolgen: Zuerst wird nur bis zur Grenzfläche zwischen p— und p + Gebiet geätzt und der so entstandene Teilgraben an seinen Flanken mittels Bor-Implantation oberflächlich p-dotiert. A further layer BL, which is highly η-doped (n +), is diffused into the surface of the epitaxial layer E or the diffusion layer over the entire area. This layer BL serves as a bit line. This layer, the epitaxial layer and the substrate SU are then divided by a V-shaped trench GR . This trench can be implemented in a known manner by etching using the trench or pyramid technique. To generate the varactor, the trench or Pyramid etching takes place in two stages: First, etching is only carried out up to the interface between the p- and p + area and the resulting partial trench is superficially p-doped on its flanks by means of boron implantation.
Anschließend wird der Graben bzw. die Pyramide bis zur Spitze geätzt und der gesamte Graben an seinen Flanken mittels Phosphor-Implantation oberflächlich η-dotiert. Die erste Implantation mit Bor ist dabei so eingestellt, daß sie durch die zweite Implantation mit Phosphor vollständig im Bereich des Auswahltransistors (p — -Gebiet) kompensiert wird, so daß nach beiden Ätz- und Implantationsschritten nur die Flachbandspannung im Varaktorbereich (p +-Gebiet) durch Erhöhung der Oberf lächentermdichte reduziert ist.Then the trench or the pyramid is etched to the top and the entire trench at its Flanks η-doped on the surface by means of phosphorus implantation. The first implantation with boron is like this adjusted so that they are completely in the region of the selection transistor by the second implantation with phosphorus (p - region) is compensated, so that after both etching and implantation steps only the ribbon voltage reduced in the varactor area (p + area) by increasing the surface term density is.
Der V-förmige Graten GR wird anschließend mit einer Isolierschicht /5, die z. B. aus Siliciumdioxyd bestehen kann, ausgekleidet. Auf diese Isolierschicht IS wird eine Leiterbahn WL aus Silicium oder Aluminium aufgebracht, die als Wortleitung WL der Speicherzelle dient. Die Wortleitung WL ist damit gleichzeitig die Steuerelektrode des V-MOS-Auswahltransistors und die Gate-Elektrode des Speichervaraktors,The V-shaped ridge GR is then covered with an insulating layer / 5, which z. B. may consist of silicon dioxide, lined. A conductor track WL made of silicon or aluminum, which serves as a word line WL of the memory cell, is applied to this insulating layer IS. The word line WL is thus at the same time the control electrode of the V-MOS selection transistor and the gate electrode of the memory actuator,
dessen entstehende Oxyd- und Verarmungskapazität KA schematisch dargestellt ist.the resulting oxide and depletion capacity KA is shown schematically.
Die Funktion einer derartigen V-MOS-Zelle ist analog zu der im IEEE Journal of Solid-State-Circuits beschriebenen Zelle. ίThe function of such a V-MOS cell is analogous to the cell described in the IEEE Journal of Solid-State-Circuits. ί
Ordnet man wie in den Fig. 4 und 5 den Varaktor am Flankenbeginn des Grabens GR an, so ist es notwendig, in der Tiefe des Grabens eine verdeckte Schicht (sogenannter »Buried-Layer«) vorzusehen (Bitleitung BL). Die Herstellung einer derartigen, in H) der Fig. 4 dargestellten V-MOS-Zelle, mit obenliegendem Varaktor, geschieht in ähnlicher Weise wie die Zelle der Fig. 3. So wird in ein Silicium-Halbleitersubstrat SeV, das in diesem Fail schwach p-doüeri ist (p—), eine zweite Schicht BL, die hoch η-dotiert ι > (π+) ist, eindiffundiert. Auf dieser Schicht BL und dem Substrat SU wird eine Epitaxieschicht aus schwach p-dotiertem (p —) Halbleitersubstrat angeordnet. An diese Epitaxieschicht E schließt sich eine durch ganzflächige Diffusion erzeugte, stark pdotierte (p + ) Halbleitersubstratschicht an. In bekannter Weise wird dann durch Ätzung, die nur als Grabenätzung ausgeführt werden kann, der V-förmige Graben Gi? erzeugt. Er wird ebenfalls in zwei Stufen erzeugt: Zuerst wird nur bis zur Grenzfläche zwischen p+ und ρ—Gebiet geätzt und der so entstandene Teilgraben an seinen Flanken mittels Phosphor-Implantation oberflächlich η-dotiert, wodurch der Varaktor entsteht. Anschließend wird der Graben bis zur Spitze weitergeätzt. Erzeugt man die stark n+-dotierte Schicht BL, die als Bitleitung dient, durch Tiefimplantation, ist es in vorteilhafter Weise möglich, auf den Epitaxieschritt bei der Erzeugung der Substratschicht E zu verzichten.If the varactor is arranged at the beginning of the flank of the trench GR , as in FIGS. 4 and 5, it is necessary to provide a buried layer (bit line BL) in the depth of the trench. The manufacture of such a V-MOS cell, shown in H) of FIG. 4, with a varactor on top, takes place in a similar manner to the cell of FIG -doüeri is (p-), a second layer BL, which is highly η-doped ι> (π +), diffused. An epitaxial layer made of weakly p-doped (p-) semiconductor substrate is arranged on this layer BL and the substrate SU. This epitaxial layer E is followed by a heavily p-doped (p +) semiconductor substrate layer produced by diffusion over the entire area. In a known manner, the V-shaped trench Gi? generated. It is also produced in two stages: first, etching is only carried out up to the interface between the p + and ρ region and the resulting partial trench is η-doped on its flanks by means of phosphorus implantation, which creates the varactor. The trench is then further etched to the tip. If the heavily n + -doped layer BL, which serves as a bit line, is produced by deep implantation, it is advantageously possible to dispense with the epitaxial step when producing the substrate layer E.
Die Herstellung der in der Fig. 5 dargestellten V-MOS-Zelle mit obenliegendem Varaktor erfolgt in analoger Weise zu der Zelle in der Fig. 4. Da hier jedoch die verdeckte Schicht (Buried-Layer) (Bitleitung BL) nicht zerteilt wird, kann bei der Ätzung des Grabens GR sowohl die Graben- als auch die Pyramidentechnik angewendei werden. Auch hier kann bei Tiefimplantation der verdeckten Schicht BL der Epitaxieschritt bei der Herstellung entfallen und durch Diffusion ersetzt werden.The preparation which is not divided in the Fig. 5 illustrated V-MOS cell with overhead varactor is carried out in an analogous manner to the cell in Fig. 4. Since here, however, the hidden layer (buried layer) (bit line BL), can when etching the trench GR, both the trench and the pyramid technique are used. Here, too, when the concealed layer BL is deeply implanted, the epitaxial step during production can be dispensed with and replaced by diffusion.
Die in den Fig. 3 und 5 dargestellten Speicherzellen sind in n-Kanal-Technik dargestellt. Sie können jedoch auch in p-Kanal-Technik mit entsprechend anderen Dotierungen hergestellt werden.The memory cells shown in FIGS. 3 and 5 are shown in n-channel technology. However, you can can also be produced in p-channel technology with correspondingly different dopings.
Für die Dotierungskonzentration der einzelnen Schichten können folgende Werte Gültigkeit haben:The following values can apply to the doping concentration of the individual layers:
ρ positiv ungefähr 2 X 10'6
ρ negativ ungefähr 3 X 1015
η positiv ungefähr 1020 ρ positive about 2 X 10 ' 6
ρ negative about 3 X 10 15
η positive about 10 20
Störatome pro cm3
Störatome pro cm3
Störatome pro cm3 Impurity atoms per cm 3
Impurity atoms per cm 3
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Hierzu 2 Blatt ZeichnungenFor this purpose 2 sheets of drawings
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2813511A DE2813511C2 (en) | 1978-03-29 | 1978-03-29 | Semiconductor memory cell in V-MOS technology |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2813511A DE2813511C2 (en) | 1978-03-29 | 1978-03-29 | Semiconductor memory cell in V-MOS technology |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE2813511B1 DE2813511B1 (en) | 1979-06-07 |
| DE2813511C2 true DE2813511C2 (en) | 1980-02-14 |
Family
ID=6035655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE2813511A Expired DE2813511C2 (en) | 1978-03-29 | 1978-03-29 | Semiconductor memory cell in V-MOS technology |
Country Status (1)
| Country | Link |
|---|---|
| DE (1) | DE2813511C2 (en) |
-
1978
- 1978-03-29 DE DE2813511A patent/DE2813511C2/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE2813511B1 (en) | 1979-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8339 | Ceased/non-payment of the annual fee |