DE2808639A1

DE2808639A1 - Teletype character transmission rate changing circuit - has addition loop connected at input to multiplexer and at output to programmed control memories

Info

Publication number: DE2808639A1
Application number: DE19782808639
Authority: DE
Inventors: Herbert Steiner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-09-30
Filing date: 1978-02-28
Publication date: 1979-09-06

Abstract

The generator sends teleprinter characters at different speeds and includes an addition loop containing a random access memory with the same number of storage sections as there are characters to be converted. The addition loop is coupled by its input to a monitor containing a multiplex coupled to all transmission lines on which characters needing converting appear. The output of the loop is coupled via selection logic to programmable read only memories. The outputs of these memories are connected to a demultiplexer which controles the shift registers assigned to each transmission line.

Description

Schaltungsanordnung zur Aufnahme und Abgabe von Zeichen,Circuit arrangement for receiving and issuing characters,

insbesondere Fernschreibzeichen, mit unterschiedlichen Übertragungsgeschwindigkeiten bzw. Frequenzen (Zusatz zu DEAnm. P 28 03 244.2) Das Patent .......... (DE-Anm. P 28 03 244.2 - entspricht VPA 78 P 2304) bezieht sich auf eine Schaltungsanordnung zur Aufnahme von mit einer x, mit x>1, voneinander verschiedenen Übertragungsgeschwindigkeiten bzw. Frequenzen auftretenden, jeweils n Zeichenelemente, mit n'2 umfassenden Zeichen, insbesondere Fernschreibzeichen, und zur Abgabe der aufgenommenen Zeichen mit jeweils einer der übrigen (x-1) Übertragungsgeschwindigkeiten bzw. Frequenzen, unter Verwendung einer Schaltungsanordnung, bei der ein die auf einer ankommenden Übertragungsleitung auftretenden Zeichenelemente aufnehmender Speicher vorgesehen ist, in welchem die betreffenden Zeichenelemente mit einer ersten Folgefrequenz einschreibbar sind, die der Folgefrequenz entspricht, mit der diese Zeichenelementeauf der ankommenden Übertragungsleitung auftreten, und aus dem die einzelnen Zeichenelemente mit einer zweiten, von der ersten Folgefrequenz verschiedenen Folgefrequenz auslesbar sind. Dabei ist so vorgegangen, daß bei Übertragung von Zeichen - bei denen die einzelnen Zeichenelemente jeweils eine bestimmte bekannte Mindestdauer besitzen und bei denen das n-te Zeichenelemente mit demselben Binärwert (Stoppolarität) auftritt, der ohne Auftreten eines Zeichens auf der Übertragungsleitung vorhanden ist - der Speicher durch ein Schieberegister mit n-1 Registerstufen gebildet ist. Dieses Schieberegister ist mit einem Signaleingang am Ausgang eines Empfangs-Sperrgliedes und mit einem Takteingang an einem Taktausgang einer Steuerschaltung angeschlossen. Die Steuerschaltung ist eingangsseitig über eine den Beginn des Auftretens eines Zeichens ermittelnde und daraufhin ein Melde signal abgebende Überwachungsschaltung an der ankommenden Übertragungsleitung angeschlossen. Auf die Aufnahme eines solchen Meldesignals hin gibt die Stelerschaltung n-1 Taktimpulse mit der ersten Folgefrequenz ab. Das Empfangs-Sperrglied ist mit einem Eingang an der ankommenden Übertragungsleitung und mit einem weiteren Eingang an einem Steuerausgang der Steuerschaltung angeschlossen. Die Steuerschaltung gibt schließlich nach Abgabe der mit der ersten Folgefrequenz auftretenden n-1 Taktimpulse für die Dauer der unmittelbar anschließend erfolgenden Abgabe von n-1 weiteren Taktimpulsen mit der zweiten Folgefrequenz an ihren Steuerausgang ein das Empfangs-SperrLied sperrendes Sperrsignal mit dem dem Binärwert des n-ten Zeichenelementes des jeweiligen Zeichens entsprechenden Binärwert ab. Um nun mit einer von x, mit x>1, voneinander verschiedenen Übertragungsgeschwindigkeiten bzw. Frequenzen auftretende, jeweils n Zeichenelemente, mit n2, umfassende Zeichen, insbesondere Fernschreibzeichen aufnehmen und derart aufgenommene Zeichen mit jeweils einer der übrigen (x-1) Übertragungsgeschwindigkeiten bzw. Frequenzen abgeben zu können, ist im eingangs genannten Patent vorgeschlagen, daß die Steuerschaltung ein taktgesteuertes Register ent- hält, in das mit Ermittelung des Beginns eines umzusetzenden Zeichens ein bestimmtes Codewort eingeschrieben wird, daß das Register ausgangsseitig über eine Addiererschaltung mit seiner Eingangsseite verbunden ist, daß an der Ausgangsseite des Registers oder der Addiererschaltung x (x-1) Speicher jeweils mit ihrer Eingangsseite angeschlossen sind und daß diese Speicher für eine Ansteuerung jeweils selektiv auswählbar sind und jeweils an solchen bestimmten festgelegten Speicherplätzen ihrer durch die Codewörter des Registers bzw. der Addiererschaltung ansteuerbarer Speicherplätze Steuersignale gespeichert enthalten, daß mit der nach Ermittelung des Beginns eines Zeichens beginnenden Ansteuerung der betreffenden Speicherplätze die in diesen enthaltenen Steuersignale zur speicherausgangsseitigen Abgabe von mit einer solchen ersten bzw. mit einer solchen zweiten Folgefrequenz auftretenden Impulsen führen, die zu Abgabe der Taktimpulse für die Ansteuerung des Takteingangs eines für die Aufnahme und Abgabe der Zeichenelemente des jeweiligen Zeichens dienenden Schieberegisters ausgenutzt sind. Das erwahnte Register und die vorgesehene Addiererschaltung bilden gewissermaßen einen Additionsumlaufkreis, in welchem schrittweise eine solche Veränderung des zunächst in das Register eingeschriebenen bestimmten Codewortes vorgenommen wird, daß nacheinander sämtliche Speicherplätze des jeweils ausgewählten Speichers der x (x-1) Speicher angesteuert werden.especially telex characters with different transmission speeds or frequencies (addition to DE note P 28 03 244.2) The patent .......... (DE note no. P 28 03 244.2 - corresponds to VPA 78 P 2304) relates to a circuit arrangement for recording transmission speeds that differ from one another with an x, with x> 1 or frequencies occurring, n character elements each, with n'2 characters, in particular telex characters, and for the delivery of the recorded characters with each one of the remaining (x-1) transmission speeds or frequencies, using a circuit arrangement in which the on an incoming transmission line occurring character elements receiving memory is provided in which the relevant character elements can be inscribed with a first repetition frequency, which corresponds to the repetition frequency with which these character elements on the incoming Transmission line occur, and from which the individual character elements with a second, from the first repetition frequency different repetition frequency are readable. The procedure is that when characters are transmitted - at each of which the individual drawing elements have a certain known minimum duration and in which the nth character element has the same binary value (stop polarity) occurs, which is present without appearance of a character on the transmission line - the memory is formed by a shift register with n-1 register stages. This shift register has a signal input at the output of a reception blocking element and connected with a clock input to a clock output of a control circuit. The control circuit is on the input side via a the beginning of the occurrence of a Character determining and then a reporting signal emitting monitoring circuit connected to the incoming transmission line. On the inclusion of such a The control circuit emits n-1 clock pulses with the first repetition frequency away. The reception blocking element has an input on the incoming transmission line and connected with a further input to a control output of the control circuit. The control circuit finally gives after delivery of the with the first repetition frequency occurring n-1 clock pulses for the duration of the immediately following Delivery of n-1 further clock pulses with the second repetition frequency to their control output a blocking signal blocking the reception blocking element with the binary value of the n-th Character element of the respective character from the corresponding binary value. To now with one of x, with x> 1, different transmission speeds from one another or frequencies occurring, n character elements each, with n2, encompassing characters, in particular record telex characters and characters recorded in this way with each deliver one of the remaining (x-1) transmission speeds or frequencies can, it is proposed in the patent mentioned that the control circuit a clock-controlled register holds, in that with the determination of the A certain code word is written in at the beginning of a character to be converted, that the register on the output side via an adder circuit with its input side that is connected to the output side of the register or the adder circuit x (x-1) memories are each connected with their input side and that these Memory for a control are each selectively selectable and each to such certain specified storage locations of their by the code words of the register or the adder circuit of controllable memory locations control signals are stored contain that with the control beginning after the beginning of a character has been determined the relevant memory locations the control signals contained in these to the memory output side Delivery of with such a first or with such a second repetition frequency Occurring pulses lead to the delivery of the clock pulses for the control of the clock input one for the reception and delivery of the drawing elements of the respective Character serving shift register are used. The mentioned register and the provided adder circuit to a certain extent form an addition circuit, in which gradual such a change of the initially inscribed in the register certain code word is made that one after the other all memory locations of the selected memory of the x (x-1) memories can be controlled.

Mit Hilfe der vorstehend angegebenen Schaltungsanordnung ist es möglich, Steuerimpulse für die Ansteuerung des für die Aufnahme und Abgabe der Zeichenelemente des jeweiligen Zeichens dienenden Schieberegisters und dessen zugehörigen Empfangs-Sperrgliedes bereitzustellen, ohne dabei Speicherbauelemente auswechseln zu müssen. Bei den jeweils aufzunehmenden und abzugebenden Zeichenelementen des jeweiligen Zeidiens handelt es sich jedoch um auf lediglich einer einzigen Übertra - gungsleitung auftretende Zeichenelemente. Sind Zeichenelemente von auf einer Mehrzahl von Übertragungsleitungen auftretenden Zeichen aufzunehmen und abzugeben - und zwar mittels gesonderter, den betreffenden Ubertragungsleitungen individuell zugehöriger Schieberegister - so sind der vorstehend angegebenen Schaltungsanordnung entsprechende Schaltungsanordnungen in der betreffenden Mehrzahl vorzusehen. Dies stellt indessen einen nicht unerheblichen schaltungstechnischen Aufwand dar.With the help of the circuit arrangement given above, it is possible Control impulses for the control of the reception and delivery of the drawing elements of the respective character serving shift register and its associated receive blocking element provide without having to replace memory components. With each drawing elements to be recorded and given off of the respective period however, it is only a matter of a single transmission management occurring drawing elements. Are character elements of on a plurality of transmission lines to record and submit any characters that appear - by means of a separate, the relevant transmission lines individually associated shift register - so are circuit arrangements corresponding to the circuit arrangement given above to be provided in the relevant majority. This, however, is a not inconsiderable one circuitry effort.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Schaltungsanordnung nach Patent .......... (DE-Anm. P 28 03 244.2) mit einem relativ geringen schaltungstechnischen Aufwand auf einer Mehrzahl von Übertragungsleitungen auftretende Zeichen bzw. deren Zeichenelemente mit einer von x, mit x>1, voneinander verschiedenen Übertragungsgeschwindigkeiten bzw. Frequenzen aufgenommen und mit jeweils einer der übrigen (x-1) Übertragungsgeschwindigkeiten bzw. Frequenzen wieder abgegeben werden können.The invention has for its object to show a way how with a circuit arrangement according to patent .......... (DE-registration P 28 03 244.2) with a relatively low circuit complexity on a plurality of transmission lines Occurring characters or their character elements with one of x, with x> 1, from each other different transmission speeds or frequencies recorded and with one of the remaining (x-1) transmission speeds or frequencies again can be submitted.

Gelöst wird die vorstehend aufgezeigte Aufgabe ausgehend von einer Schaltungsanordnung zur Aufnahme von mit einer von x, mit x>1, voneinander verschiedenen Ubertragungsgeschwindigkeiten bzw. Frequenzen auftretenden, jeweils n Zeichenelemente, mit nX2, umfassenden Zeichen, insbesondere Fernschreibzeichen, und zur Abgabe der aufgenommenen Zeichen mit jeweils einer der übrigen (x-1) Übertragungsgeschwindigkeiten bzw. Frequenzen, mit einer einen Additionsumlaufkreis umfassenden Steuerschaltung, deren Additionsumlaufkreis nach Ermittelung des Beginns eines umzusetzenden Zeichens schrittweise Codewörter mit einem sich ändernden Wert an eine Anzahl von x (x-1) Speichernabgibt, die für eine Ansteuerung jeweils selektiv auswählbar sind und die jeweils an solchen bestimmten festgelegten Speicherplätzen ihrer durch die von dem Additionsumlaufkreis gelieferten Codewörter ansteuerbaren Speicherplätze Steuersignale gespeichert enthalten, daß mit der nach Ermittlung des Beginns eines Zeichens beginnenden Ansteuerung der betreffenden Speicherplätze die in diesen enthaltenen Steuersignale zur speicherausgangsseitigen Abgabe von mit einer solchen ersten bzw. mit einer solchen zweiten Folgefrequenz auftretenden Impulsen führen, die zur Abgabe von Steuerimpulsen für die Ansteuerung eines für die Aufnahme und Abgabe der Zeichenelemente des jeweiligen Zeichens dienenden Schieberegisters und dessen Empfangs-Sperrglied ausgenutzt sind, nach Patent ........The problem indicated above is achieved on the basis of one Circuit arrangement for receiving with one of x, with x> 1, different from one another Transmission speeds or frequencies occurring, each n character elements, with nX2, comprehensive characters, in particular telex characters, and for submitting the recorded characters each with one of the other (x-1) transmission speeds or frequencies, with a control circuit comprising an addition circulation circuit, their addition cycle after determining the beginning of a character to be converted stepwise code words with a changing value to a number of x (x-1) Stores which can each be selectively selected for control and which in each case at such specific specified storage locations of their by the Addition circuit supplied code words controllable memory locations contain control signals stored, that with the starting after determining the beginning of a character control of the relevant memory locations the control signals contained in these to the memory output side Delivery of with such a first or with such a second repetition frequency Occurring pulses lead to the delivery of control pulses for the control one for the reception and delivery of the sign elements of the respective sign Shift register and its reception blocking element are used, according to patent ........

(DE-Anm. P 28 03 244.2), erfindungsgemäß dadurch, daß der Additionsumlaufkreis einen adressiert ansteuerbaren Lese/ Schreib-Speicher enthält, der eine der Anzahl von umzusetzende Zeichen führenden Übertragungsleitungen entsprechende Anzahl von Speicherabschnitten aufweist, die selektiv mit einer Erfassung der einzelnen Ubertragungsleitungen hinsichtlich des Auftretens von umzusetzenden Zeichen wirksam steuerbar sind, daß der Additionsumlaufkreis eingangsseitig über eine einen Multiplexer enthaltende Überwachungsschaltung mit sämtlichen Übertragungsleitungen verbunden ist, auf denen umzusetzende Zeichen auftreten können, daß der Additionsumlaufkreis ausgangsseitig über eine Auswahl-Verknüpfungsschaltungsanordnung mit den x (x-1) Speichern verbunden ist, daß die x (x-1) Speicher ausgangsseitig mit einer adressiert ansteuerbaren Demultiplexeranordnung verbunden sind, über die der jeweils ausgewählte Speicher der x (x-1) Speicher entsprechend den in ihm gespeicherten Steuersignalen eine Ansteuerung der den einzelnen Übertragungsleitungen zugehörigen Schieberegister und deren Empfangs-Sperrglieder bewirkt, und daß ein Adressengenerator vorgesehen ist, der zyklisch aufeinanderfolgend jeweils während einer Dauer, die kürzer ist als die Dauer des kürzesten zu erwartenden bzw. abzugebenden Zeichenelementes sämtliche erforderlichen Adressen zur Ansteuerung des Multiplexers, der Demultiplexeranordnung und des Lese/Schreib-Speichers abgibt.(DE-Note P 28 03 244.2), according to the invention in that the addition circulation circuit contains an addressed controllable read / write memory, which one of the number corresponding number of transmission lines carrying characters to be converted Has memory sections that are selectively associated with a detection of the individual transmission lines with regard to the appearance of characters to be converted are effectively controllable that the addition circuit on the input side via a multiplexer containing Monitoring circuit is connected to all transmission lines on which characters to be converted can occur that the addition circuit on the output side connected to the x (x-1) memories via selection logic circuitry is that the x (x-1) memory on the output side with an addressable controllable Demultiplexer arrangement are connected, via which the respectively selected memory the x (x-1) memory is controlled according to the control signals stored in it the shift registers belonging to the individual transmission lines and their reception blocking elements causes, and that an address generator is provided, the cyclically successive in each case for a duration that is shorter than the duration of the shortest to be expected or the character element to be transmitted, all the addresses required for control of the multiplexer, the demultiplexer arrangement and the Read / write memory gives away.

Die Erfindung bringt den Vorteil mit sich, daß mit relativ geringem schaltungstechnischen Aufwand ausgekommen werden kann, um die zur Ansteuerung der Takte in gänge sämtlicher vorgesehener Schieberegister erforderlichen Taktimpulse bereitzustellen. Außerdem können auf relativ einfache Weise für den betreffenden Schieberegistern individuell zugehörige Empfangs-Sperrglieder erforderliche Steuersignale bereitgestellt werden.The invention has the advantage that with relatively little circuitry effort can be made to control the Clock pulses required in all shift registers provided provide. It can also be used in a relatively simple manner for the concerned Shift registers individually associated receive blocking elements required control signals to be provided.

Gemäß einer zweckmäßigen Ausgestaltung der Erfindung erfolgt die Auswahl jedes der x (x-1) Speicher durch Verknüpfung der von dem Adressengenerator abgegebenen Adressen mit einem gesonderten Auswahlkriterium, welches den für die jeweilige Änderung der Ubertragungsgeschwindigkeit bzw. Frequenz von Zeichen zu-benutzenw den Speicher bezeichnet. Hierdurch ergibt sich der Vorteil, daß gewissermaßen leitungsindividuell die Richtung der Änderung der Übertragungsgeschwindigkeit bzw Frequenz von Zeichen festgelegt werden kann. Dies bedeutet beispielsweise, daß auf einer ersten Übertragungsleitung mit einer ersten Ubertragungsgeschwindigkeit auftretende Zeichen mit dieser Übertragungsgea schwindigkeit aufgenommen und mit einer anderen zweiten Übertragungsgeschwindigkeit wieder abgegeben werden können und daß auf einer zweiten Übertragungsleitung mit einer noch anderen dritten Ubertragungsgeschwindigkeit auftretende Zeichen aufgenommen und mit einer noch anderen vierten Übertragungsgeschwindigkeit wieder abgegeben werden können.The selection is made according to an expedient embodiment of the invention each of the x (x-1) memories by combining those output by the address generator Addresses with a separate selection criterion, which is the one for the respective change the transmission speed or frequency of characters to-use the memory designated. This has the advantage that it is line-specific to a certain extent the direction of the change in the transmission speed or frequency of characters can be set. This means, for example, that on a first transmission line characters occurring at a first transmission speed with this transmission gea speed and with a different second transmission speed can be released again and that on a second transmission line with another third transmission speed occurring characters recorded and delivered again at yet another fourth transmission speed can be.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung bildet der für einen Übergang von einer bestimm- ten ersten Übertragungsgeschwindigkeit bzw. Frequenz auf eine bestimmte zweite Übertragungsgeschwindigkeit bzw.Forms according to a further advantageous embodiment of the invention for a transition from a certain th first transmission speed or frequency to a certain second transmission speed or

Frequenz jeweils vorgesehene Speicher zusammen mit dem für einen Übergang von der betreffenden bestimmten zweiten Übertragungsgeschwindigkeit bzw. Frequenz auf die bestimmte erste Übertragungsgeschwindigkeit bzw. Frequenz vorgesehenen Speicher einen aus zwei Teilspeichern bestehenden Gesamtspeicher, dessen beide Teilspeicher durch ein gesondertes Adressierungsbit individuell für eine Ansteuerung von dem Additionsumlaufkreis her wirksam schaltbar sind. Hierdurch ergibt sich der Vorteil eines besonderes geringen schaltungstechnischen Aufwands für die Realisierung des Speichers und der diesem zugehörigen Verknüpfungs schaltungen.Frequency provided memory together with that for a transition of the particular second transmission speed or frequency in question on the specific first transmission speed or frequency provided memory a total memory consisting of two partial memories, its two partial memories by a separate addressing bit individually for controlling the Addition circulation circuit are effectively switchable. This has the advantage a particularly low circuit complexity for the implementation of the Memory and its associated logic circuits.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung ist jedem der vorgesehenen Gesamtspeicher ein Adressierungsbit individuell von einer Verknüpfungsschaltungsanordnung zuführbar, in der für jede der von dem Adressengenerator abgegebenen Adressen individuell festlegbar ist, welcher der Teilspeicher für eine Ansteuerung von dem Additionsumlaufkreis auszuwählen ist. Hierdurch ergibt sich der Vorteil, daß die Teilspeicher der vorgesehenen Gesamtspeicher leitungsindividuell bereitgestellt werden können.According to yet another useful embodiment of the invention an addressing bit is individual from one of the intended total memories Combination circuitry can be supplied in the for each of the address generator given addresses can be individually determined which of the partial memories for a Control of the addition circulation circuit is to be selected. This results in the advantage that the partial memories of the total memory provided are line-specific can be provided.

Anhand einer Zeichnung wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert.With the aid of a drawing, the invention is illustrated below using an exemplary embodiment explained in more detail.

Die in der Zeichnung dargestellte Schaltungsanordnung dient wie die im Patent ......... (DE-Anm. P 28 03 244.2) beschriebene Schaltungsanordnung dazu, die Ubertragungsgeschwindigkeit bzw. Frequenz von jeweils n Zeichenelemente, mit n'2 umfassenden Zeichen weitgehend beliebig zu ändern. Im vorliegenden Fall sollen allerdings Zeichen erfaßt werden, die auf einer Mehrzahl von als an- kommende Übertragungsleitungen bezeichneten Übertragungs leitungen auftreten. In der Zeichnung ist indessen der Übersichtlichkeit halber lediglich eine derartige ankommende Übertragungsleitung mit einem Eingangsanschluß E angedeutet. Mit diesem Eingangsanschluß E ist ein dieser Übertragungsleitung individuell zugehöriges Schieberegister Reg verbunden. Das Schieberegister Reg, das insgesamt n-1 Registerstufen aufweist, ist dazu mit einem Zeicheneingang en am Ausgang eines ODER-Gliedes Sg angeschlossen, welches mit seinem einen Eingang an dem Eingangsanschluß E angeschlossen ist. Dieses ODER-Glied Sg ist mit einem weiteren Eingang an einem Steuerausgang Os1 einer Steuerschaltung St angeschlossen, auf die weiter unten noch näher eingegangen wird. Ein Takteingang et2 des Schieberegisters Reg ist an einem Taktausgang Ot1 der Steuerschaltung St angeschlossen. Mit seinem Schiebeausgang ist das Schieberegister Reg mit einem Ausgangsanschluß A verbunden, an dem die in der Übertragungsgeschwindigkeit bzw. Frequenz geänderten Zeichen bzw. Zeichenelemente auftreten, die zuvor dem Schieberegister Reg zugeführt worden sind.The circuit arrangement shown in the drawing serves as the circuit arrangement described in patent ......... (DE-registration P 28 03 244.2), the transmission speed or frequency of n character elements in each case, with n'2 characters can be changed as required. In the present case However, characters are detected that are based on a plurality of other than coming Transmission lines designated transmission lines occur. In the drawing is, however, only one such incoming transmission line for the sake of clarity indicated with an input connection E. With this input terminal E is one of these Transmission line individually associated shift register Reg connected. The shift register Reg, which has a total of n-1 register levels, has a character input for this purpose en connected to the output of an OR gate Sg, which with its one input is connected to the input terminal E. This OR gate Sg is with a another input connected to a control output Os1 of a control circuit St, which will be discussed in more detail below. A clock input et2 of the shift register Reg is connected to a clock output Ot1 of the control circuit St. With his Shift output, the shift register Reg is connected to an output terminal A, on which the characters or characters changed in the transmission speed or frequency Character elements occur which have previously been supplied to the shift register Reg.

Die gerade erwähnte Steuer schaltung St dient nun - darauf sei besonders hingewiesen - nicht nur für die Bereitstellung yon Steuerimpulsen und Taktimpulsen für das ODER-Glied Sg bzw.das Schieberegister Reg, sondern die Steuerschaltung St hat derartige Impulse für sämtliche vorgesehenen entsprechenden ODER-Glieder und Schieberegister bereitzustellen. Die Steuerschaltung St ist somit als zentraler Schaltungsteil zu betrachten, und zwar zusammen mit einer ihr vorgeordneten Überwachungsschaltung Rs.The just mentioned control circuit St is now used - it should be special pointed out - not only for the provision of control pulses and clock pulses for the OR gate Sg or the shift register Reg, but the control circuit St has such impulses for all provided corresponding OR elements and Provide shift register. The control circuit St is thus the central one To consider part of the circuit, together with a monitoring circuit upstream of it Rs.

Im folgenden sei der Aufbau dieses Schaltungsteiles näher betrachtet.The structure of this circuit part is considered in more detail below.

Die Steuerschaltung St weist wie die in dem oben genannten Patent beschriebene Schaltungsanordnung eine Weichen- schaltung W auf, die je nach ihrer Einstellung bzw. Ansteuerung an ihren Eingängen es und er gesperrt ist oder eine Verbindung ihrer Ausgänge a1 bis an entweder mit ihren Eingängen e11 bis e1n oder mit ihren Eingängen e21 bis e2n herzustellen gestattet. An den Eingängen e11 bis eln der Weichenschaltung W liegt auch im vorliegenden Fall ein bestimmtes festgelegtes Codewort, das durch ein Bit H am Eingang e11 und durch ein Bit L am Eingang eIn angedeutet ist.The control circuit St is like that in the above-mentioned patent circuit arrangement described a turnout circuit W on, which depending on their setting or control at their inputs it and he blocked or a connection of their outputs a1 to an either with their inputs e11 to e1n or with their inputs e21 to e2n. At the entrances e11 to eln of the switch circuit W also have a specific one in the present case defined code word, which is indicated by a bit H at the input e11 and a bit L on the Input is indicated.

Die Weichenschaltung W ist mit ihrem Eingang er an einem Ausgang der bereits erwähnten Überwachungsschaltung Rs angeschlossen, und innerhalb dieser Uberwachungsschaltung Rs am Ausgang 5 einer bistabilen Kippschaltung FF.The switch circuit W has its input at an output of the already mentioned monitoring circuit Rs connected, and within this monitoring circuit Rs at the output 5 of a bistable multivibrator FF.

Diese bistabile Kippschaltung FF ist mit einem Eingang J am Ausgang eines m-zu-1-Multiplexers Mul angeschlossen.This bistable multivibrator FF has an input J at the output an m-to-1 multiplexer Mul connected.

Mit ihrem Takteingang T ist die Kippschaltung FF an einem Taktausgang ay eines Taktimpulsgenerators Tg angeschlossen. Dieser Taktausgang ay liefert (Hilfs)-Taktimpulse mit derselben Frequenz, mit der an einem weiteren Ausgang ax des Taktimpulsgenerators Tg Taktimpulse auftreten. Die am Taktausgang ay auftretenden Taktimpulse sind den am Taktausgang ax auftretenden Taktimpulsen gegenüber jedoch phasenverschoben, beispielsweise um 1800.With its clock input T, the flip-flop FF is at a clock output ay of a clock pulse generator Tg connected. This clock output ay supplies (auxiliary) clock pulses at the same frequency as at a further output ax of the clock pulse generator Tg clock pulses occur. The clock pulses occurring at the clock output ay are the clock pulses occurring at the clock output ax, however, phase-shifted, for example around 1800.

Der zu der gerade erwähnten Überwachungsschaltung Rs gehörende Multiplexer Mul ist mit einer Anzahl m von Signaleingängen an den Eingängen e1 bis em der Überwachungsschaltung Rs angeschlossen. Jeder dieser Eingänge el bis em der Überwachungsschaltung Rs mag mit einer der in einer entsprechenden Anzahl vorgesehenen ankommenden Übertragungsleitungen verbunden sein, auf denen Zeichen auftreten können, deren Übertragungsgeschwindigkeit bzw.The multiplexer belonging to the monitoring circuit Rs just mentioned Mul has a number m of signal inputs at the inputs e1 to em of the monitoring circuit Rs connected. Each of these inputs el to em of the monitoring circuit Rs mag with one of the incoming transmission lines provided in a corresponding number be connected, on which characters may appear, their transmission speed respectively.

Frequenz zu ändern ist. Mit einem Adressierungseingang emu ist der Multiplexer Mul am Ausgang u eines Adressengenerators Ag angeschlossen. Dieser Adressengenerator Ag ist eingangsseitig am Taktausgang ax des Taktimpulsgenerators Tg angeschlossen. Durch die somit erfolgende Taktsteuerung des Adressengenerators Ag ist die Abgabe von Adressen mit der Taktimpulsabgabe synchronisiert. An einem weiteren Ausgang v gibt der Adressengenerator Ag mit jeder Adresse einen Leseimpuls und im Anschluß daran einen Schreibimpuls ab. Die Anzahl der in einem Adressenumlaufzyklus vom Adressengenerator Ag abgegebenen Adressen entspricht im übrigen der Anzahl der Signaleingänge des Multiplexers Mul. Mit der betreffenden Adressenabgabe ist somit sichergestellt, daß aufeinanderfolgend die Signaleingänge des Multiplexers Mul mit dessen Signalausgang verbunden werden.Frequency is to change. With an addressing input emu is the Multiplexer Mul connected to the output u of an address generator Ag. This address generator Ag is on the input side at the clock output ax of the clock pulse generator Tg connected. Due to the clock control of the address generator that takes place in this way Ag, the delivery of addresses is synchronized with the clock pulse delivery. On one Another output v is the address generator Ag with each address a read pulse and then a write pulse. The number of times in an address wraparound cycle The addresses given by the address generator Ag also correspond to the number of Signal inputs of the multiplexer Mul. With the relevant address delivery is thus ensures that successively the signal inputs of the multiplexer Mul with whose signal output can be connected.

An den Ausgängen a1 bis an der Weichenschaltung W ist ein Lese/Schreib-Speicher RAM mit seinen Signaleingängen angeschlossen. Dieser Lese/Schreib-Speicher RAM ist mit einem Adressierungseingang eal am Ausgang u des Adressengenerators Tg angeschlossen. Mit einem Steuereingang etl ist der Speicher RAM an den zuvor erwähnten Ausgang v des Adressengenerators Ag angeschlossen. Der Speicher RAM weist mehrere adressiert ansteuerbare Speicherabschnitte auf, deren Anzahl der Anzahl der Leitungen entspricht, auf denen Zeichen auftreten können, deren Übertragungsgeschwindigkeit bzw. Frequenz zu ändern ist. Die einzelnen Speicherabschnitte des Speichers RAM besitzen jeweils eine Kapazität zur Aufnahme des von der Weichenschaltung W jeweils zugeführten Codewortes; ein derartiges Codewort kann beispielsweise aus 12 Bits bestehen.At the outputs a1 to at the switch circuit W is a read / write memory RAM connected with its signal inputs. This read / write memory is RAM with an addressing input eal connected to the output u of the address generator Tg. With a control input etl, the memory RAM is connected to the aforementioned output v of the address generator Ag connected. The memory RAM has several addresses controllable memory sections, the number of which corresponds to the number of lines, on which characters can appear, their transmission speed or frequency is to be changed. The individual memory sections of the memory each have RAM a capacity for receiving the code word respectively supplied by the switch circuit W; Such a code word can consist of 12 bits, for example.

An der Ausgangsseite des Speichers RAM ist eine Addiererschaltung Add mit ihrer Eingangsseite angeschlossen.At the output side of the memory RAM there is an adder circuit Add connected with their input side.

Bei dieser Addiererschaltung Add mag es sich auch im vorliegenden Fall um eine 1-Addiererschaltung handeln.This adder circuit Add may also be the case here Case to be a 1-adder circuit.

Die Ausgänge der Addiererschaltung Add sind mit den bereits erwähnten Eingängen e21 bis e2n der Weichenschal- tung W über ein Hilfsregister Hreg verbunden, welches mit einem Takteingang et3 am Taktausgang ay des Taktimpulsgenerators Tg angeschlossen ist. Außerdem sind die Ausgänge der Addiererschaltung Add mit mehreren (x) jeweils als programmierbare Speicher ausgeführte Lesespeicher PROM1 bis PROMx über UND-Verknüpfungsglieder verbunden. Dabei ist der Speicher PROM1 eingangsseitig über die UND-Glieder Ug11 bis Ugln an den Ausgängen der Addiererschaltung Add angeschlossen, und der Speicher PROMk ist eingangsseitig über die UND-Glieder Ugxl bis Ugxn an den entsprechenden Ausgängen der Addiererschaltung Add angeschlossen. Die anderen Eingänge sämtlicher UND-Glieder Ugll bis Ug1n sind gemeinsam an einem Eingang Em1 der Steuerschaltung St angeschlossen; die anderen Eingänge sämtlicher UND-Verknüpfungsglieder Ugxl bis Ugxn sind gemeinsam an einem weiteren Eingang Emx der Steuerschaltung St angeschlossen. Die Speicher PROM1 bis PROMx sind ferner mit jeweils einem ihrer Adressierungseingänge gemeinsam an einem Eingang Ev der Steuerschaltung St angeschlossen. Bei diesen Speichern mag es sich jeweils um eine Vielzahl von Speicherplätzen, beispielsweise 8192 Speicherplätze, mit einer Kapazität von jeweils drei Bits aufweisende Festwertspeicher handeln. Dabei mögen jeweils entsprechende Bitstellen jedes der Speicherplätze der Speicher PROM1 bis PROMx mit einem von drei gesonderten Ausgängen des zugehörigen Speichers auf entsprechende Ansteuerung ihres Speicherplatzes wirksam verbunden sein. Der Speicher PROM1 weist dazu die Ausgänge atl, adel. und azl auf. Der andere, in der Zeichnung dargestellte Speicher PROMx weist die Ausgänge atx, aex und azx auf. Für die Ansteuerung. der vorstehend erwähnten 8192 Speicherplätze mit jeweils drei Bits werden von der Addiererschaltung Add her jeweils 12 Bits benötigt; das dreizehnte Bit wird über den Ausgang ev der Steuerschaltung St zugeführt. Auf die im Zusammenhang mit der Ansteuerung der vorgesehenen Speicher zusammenhängenden Vorgänge wird weiter unten noch näher eingegangen werden.The outputs of the adder circuit Add are similar to those already mentioned Inputs e21 to e2n of the turnout switch device W via an auxiliary register Hreg connected, which is connected to a clock input et3 at the clock output ay of the clock pulse generator Tg is connected. In addition, the outputs of the adder circuit are Add with multiple (x) Read memories PROM1 to PROMx designed as programmable memories connected via AND gates. The memory PROM1 is on the input side connected to the outputs of the adder circuit Add via the AND gates Ug11 to Ugln, and the memory PROMk is on the input side via the AND gates Ugxl to Ugxn connected to the corresponding outputs of the adder circuit Add. The others Inputs of all AND elements Ugll to Ug1n are common to one input Em1 connected to the control circuit St; the other inputs of all AND gates Ugxl to Ugxn are common to a further input Emx of the control circuit St connected. The memories PROM1 to PROMx are also each with one of their Addressing inputs are jointly connected to an input Ev of the control circuit St. These memories may be a plurality of memory locations, for example 8192 memory locations, each with a capacity of three bits Act. Corresponding bit positions in each of the memory locations may be Memory PROM1 to PROMx with one of three separate outputs of the associated Memory effectively connected to the corresponding control of their storage space be. For this purpose, the memory PROM1 has the outputs atl, adel. and azl on. The other, Memory PROMx shown in the drawing has the outputs atx, aex and azx on. For the control. of the 8192 memory locations mentioned above, each with three bits are required by the adder circuit Add, 12 bits each; the The thirteenth bit is fed to the control circuit St via the output ev. On the in connection with the control of the memory provided Operations will be discussed in more detail below.

An dieser Stelle sei jedoch bemerkt, daß mit der Ansteuerung der einzelnen Speicherplätze des jeweiligen Speichers an den zugehörigen Speicherausgängen dem jeweiligen Speicherzustand der einzelnen Speicherzellen entsprechende Pegel auftreten. Ferner sei darauf hingewiesen, daß, wie dies in der Zeichnung angedeutet ist, die Eingänge Em1 bis Emx der Steuerschaltung St an einzelnen Ausgängen eines Schalters Sw angeschlossen sein mögen, der je nach Schalterstellung ein Binärsignal H an den ausgewählten Eingang abgibt. Die jeweils nicht ausgewählten Eingänge führen dann ein Binärsignal L. Der Eingang Ev der Steuerschaltung St kann, wie dies ebenfalls in der Zeichnung angedeutet ist, über einen gesondert betätigbaren Schalter Sy entweder ein Binärsignal L oder ein Binärsignal H führen. Über die mit der Einstellung dieser Schalter und damit mit einer möglichen Steuerung der Speicher zusammenhängenden Vorgänge wird weiter unten noch eingegangen werden.At this point, however, it should be noted that with the control of the individual Storage locations of the respective memory at the associated memory outputs levels corresponding to the respective memory state of the individual memory cells occur. It should also be noted that, as indicated in the drawing, the Inputs Em1 to Emx of the control circuit St at individual outputs of a switch Sw may be connected, depending on the switch position, a binary signal H to the selected input. The inputs not selected in each case then lead a binary signal L. The input Ev of the control circuit St can, as well is indicated in the drawing, either via a separately actuatable switch Sy carry a binary signal L or a binary signal H. About the setting of this Switch and thus associated with a possible control of the memory Operations will be discussed further below.

Die hinsichtlich der Funktion der an ihnen auftretenden Steuersignale einander entsprechenden Ausgänge atl bis atx der Speicher PROM7 bis PROMx sind an gesonderten Eingängen eines ODER-Gliedes Og7 angeschlossen. Dieses ODER-Glied 0g1 ist mit seinem Ausgang an einem Signaleingang ed13 eines Demultiplexers Deml angeschlossen. Dieser Demultiplexer Dem1 ist mit einem Takteingang ed12 am Taktausgang ay des Taktimpulsgenerators Tg angeschlossen.With regard to the function of the control signals occurring on them Corresponding outputs atl to atx of the memories PROM7 to PROMx are on connected to separate inputs of an OR element Og7. This OR gate 0g1 has its output connected to a signal input ed13 of a demultiplexer Deml. This demultiplexer Dem1 has a clock input ed12 at the clock output ay of the clock pulse generator Tg connected.

Mit einem Adressierungseingang edll ist der Demultiplexer Deml an dem Ausgang u des Adressengenerators Ag angeschlossen. Der Demultiplexer Dem1 ist ein l-zu-m-Demultiplexer, der m Signalausgänge aufweist, die mit den Taktimpulsausgängen Otl bis Otm der Steuerschaltung St verbunden sind. Durch seine adressierte Ansteuerung leitet der Demultiplexer Dem1 das seinem Signaleingang jeweils zugeführte Signal bzw. Bit zu dem jeweils festge- legten bzw. adressierten Signalausgang seiner m Ausgänge hin.The demultiplexer Deml is on with an addressing input edll connected to the output u of the address generator Ag. The demultiplexer Dem1 is a 1-to-m demultiplexer, which has m signal outputs that correspond to the clock pulse outputs Otl to Otm of the control circuit St are connected. Through its addressed control the demultiplexer Dem1 conducts the signal supplied to its signal input or bit for the respectively determined placed or addressed signal output its m exits.

Die hinsichtlich der Funktion der an ihnen auftreten den Steuersignale einander entsprechenden Ausgänge ael bis aex der Speicher PROM1 bis PROMx sind mit gesonderten Eingangen eines ODER-Gliedes Og2 verbunden. Dieses ODER-Glied Og2 ist ausgangsseitig mit einem Signaleingang ed22 eines weiteren 1-zu-m-Demultiplesers Dem2 verbunden, der zusammen mit dem zuvor betrachteten Demultiplexer Dem1 eine Demultiplexeranordnung bildet, deren Demultiplexer jeweils gemeinsam in Betrieb sind.With regard to the function of the control signals that occur on them Corresponding outputs ael to aex of the memories PROM1 to PROMx are with separate inputs of an OR gate Og2 connected. This OR gate is Og2 On the output side with a signal input ed22 of another 1-to-m demultipreader Connected Dem2, which together with the demultiplexer Dem1 previously considered one Forms demultiplexer arrangement, the demultiplexer each jointly in operation are.

Mit einem Adressierungseingang ed21 ist der weitere Demultiplexer Dem2 am Ausgang u des Adressengenerators Ag angeschlossen. Mit seinen m Ausgängen ist der weitere Demultiplexer Dem2 mit den Steuerausgängen Osl bis Osm der Steuerschaltung St verbunden.The further demultiplexer is with an addressing input ed21 Dem2 connected to the output u of the address generator Ag. With its m outputs is the further demultiplexer Dem2 with the control outputs Osl to Osm of the control circuit St connected.

Die hinsichtlich der Punktion der an ihnen.auftretenden Steuersignale einander entsprechenden Ausgänge azl bis azx der Speicher PROM1 bis PROMx sind an gesonderten Eingängen eines ODER-Gliedes Og3 angeschlossen. Dieses ODER-Glied Og3 ist ausgangsseitig mit einem Eingang eines Exklusiv-ODER-Gliedes Exor verbunden. Das Exklusiv-ODER-Glied Exor ist mit einem weiteren Eingang an demjenigen Ausgang des Hilfsregisters Breg angeschlossen, mit dem der Eingang e21 der Beichenschaltung W verbunden ist. Das Exklusiv-ODER-Glied Exor ist mit seinem Ausgang zum einen mit dem Ausgang es der Weichenschaltung W verbunden und zum anderen mit einem Rückstelleingang R der zu der Uberwachungsschaltung Rs gehörenden Kippschaltung FF.The control signals occurring on them with regard to the puncture Corresponding outputs azl to azx of memories PROM1 to PROMx are on connected to separate inputs of an OR element Og3. This OR gate Og3 is connected on the output side to an input of an exclusive OR element Exor. The exclusive-OR gate Exor is with a further input at that output of the auxiliary register Breg, with which the input e21 of the beich circuit W is connected. The exclusive OR element Exor is with its output on the one hand connected to the output of the switch circuit W and on the other hand to a reset input R of the flip-flop circuit FF belonging to the monitoring circuit Rs.

Im folgenden wird die Arbeitsweise der in der Zeichnung dargestellten Schaltungsanordnung naher erläutert. Dazu sei zunächst angenommen, daß sich die betreffende Schaltungsanordnung im Ruhezustand befindet, in welchem an beiden Eingängen er und es der Weichenschaltung W jeweils ein Binärsignal L liegt. In diesem Zustand treten an den Ausgängen al bis an der Weichenschaltung W ebenfalls jeweils Binärsignale L auf. Dies hat zur Folge, daß der den Lese/Schreib-Speicher RAN, die Addiererschaltung Add, das Hilfsregister Hreg und die Weichenschaltung W umfassende Additionsumlaufkreis gewissermaßen unterbrochen ist und daß keiner der vorgesehenen Lesespeicher PROM1 bis PROMx zur Abgabe von Ausgangsimpulsen angesteuert bzw. adressiert wird. Es sei ferner angenommen, daß sämtliche Ausgänge der Speicher PROM1 bis PROMx jeweils ein Binärsignal L abgeben und daß sich die Uberwachungsschaltung Rs in ihrem Überwachungszustand befindet. In diesem Uberwachungszustand ist die Kippschaltung FF durch ein ihrem Eingang J zuzuführendes Signal einstellbar. Die Kippschaltung FF gibt in ihrem Überwachungszustand von ihrem Ausgang 5 ein Binärsignal L ab - womit an beiden Eingängen er und es der Weichenschaltung W jeweils ein Binärsignal L anliegt.The following is the operation of the shown in the drawing Circuit arrangement explained in more detail. In addition let us first assume that the circuit arrangement in question is in the idle state in which a binary signal L is present at both inputs he and the switch circuit W each. In this state, the outputs al to the switch circuit W also occur binary signals L in each case. As a result, the read / write memory RAN, the adder circuit Add, the auxiliary register Hreg and the switch circuit W comprehensive addition circulation cycle is interrupted, so to speak, and that none the intended read-only memories PROM1 to PROMx are controlled for the delivery of output pulses or is addressed. It is also assumed that all outputs of the memory PROM1 to PROMx each emit a binary signal L and that the monitoring circuit Rs is in their monitor state. In this monitoring state, the Flip-flop FF adjustable by a signal to be fed to its input J. the Flip-flop FF emits a binary signal from its output 5 in its monitoring state L from - with which he and it of the switch circuit W each have a binary signal at both inputs L is applied.

Ergänzend sei noch angenommen, daß auf lediglich einer der vorgesehenen ankommenden Übertragungsleitungen, und zwar auf der mit dem Eingangsanschluß E verbundenen ankommenden Übertragungsleitung, ein Zeichen auftritt, das hinsichtlich seiner Übertragungsgeschwindigkeit bzw. Frequenz zu ändern ist. In diesem Zusammenhang sei noch angemerkt, daß vorauszusetzen ist, daß die Zeichenelemente der auf den ankommenden Übertragungsleitungen auftreten den Zeichen und die Dauer der Zeichenelemente der jeweils wieder abzugebenden Zeichen jeweils einen bekannten Wert aufweisen müssen. Im Falle von 50-Bd-Zeichen besitzen die einzelnen Zeichenelemente der jeweiligen Zeichen eine Dauer von 20 ms. In diesem Zusammenhang sei ferner angemerkt, daß die Geschwindigkeit der Adressenabgabe von dem Adressengenerator Ag so schnell sein muß, daß innerhalb der Dauer des kürzesten auftretenden Zeichenelementes eines Zeichens der Adressengenerator Ag alle diejenigen Adressen abzugeben hat, durch die nacheinander sämtliche Signaleingänge des Multiplexers Mul mit dessen Signalausgang und sämtliche Signalausgänge der Demultiplexer mit deren Signaleingängen verbunden sind.In addition, it is assumed that only one of the intended incoming transmission lines, namely on the one connected to the input port E. incoming transmission line, a character occurs with regard to its transmission speed or frequency is to be changed. In this context it should also be noted that it must be assumed is that the character elements of the appear on the incoming transmission lines the characters and the duration of the character elements of the characters to be returned each must have a known value. In the case of 50-vol characters, own the individual character elements of the respective characters have a duration of 20 ms. In this It should also be noted that the speed of address delivery of to the Address generator Ag must be so fast that within the duration of the shortest occurring character element of a character the address generator Ag all those Has to deliver addresses through which all signal inputs of the multiplexer one after the other Mul with its signal output and all signal outputs of the demultiplexer with whose signal inputs are connected.

Während der betreffenden Zeitspanne werden dann auch sämtliche Speicherabschnitte des Lese/Schreib-Speichers RAM nacheinander adressiert angesteuert. Um dabei sicherzustellen, daß die Abtastung der Zeichenelemente der auf den ankommenden Übertragungsleitungen auftretenden Zeichen zumindest angenähert in der jeweiligen Zeichenelementmitte erfolgt, wird zweckmäßigerweise die Adressenabgabe von dem Adressengenerator Ag mit einer wesentiich höheren Geschwindigkeit erfolgen, so daß während der Dauer des kürzesten zu erwartenden Zeichenelementes der Adressengenerator Ag sämtliche Adressen mehrmals aufeinanderfolgend, beispielsweise 20 mal aufeinanderfolgend abgibt.During the relevant period of time, all of the memory sections of the read / write memory RAM addressed one after the other. To ensure that the scanning of the character elements of the incoming transmission lines appearing characters at least approximately in the respective character element center takes place, the address output is expediently from the address generator Ag take place at a significantly higher rate, so that during the duration of the shortest expected character element the address generator Ag all Addresses several times in succession, for example 20 times in succession.

Das am Eingangsanschluß E annahmegemäß auftretende Zeichen wird infolge des Auftretens eines Polaritätswechsels erkannt. Im Falle der Verarbeitung von Fernschreibzeichen ist dies durch den Übergang von der Stoppolarität auf die Startpolarität charakterisiert. Mit Abgabe derjenigen Adresse von dem Adressengenerator Ag, welche den mit dem Eingangsanschluß E verbundenen Signaleingang des Multiplexers Mul mit dessen Signalausgang verbindet, wird die Kippschaltung FF in ihre Einstellage gebracht, sofern sie nicht bereits in dieser Lage aufgrund einer vorhergehenden entsprechenden Ansteuerung sich befindet.The character appearing at the input terminal E is assumed as a result the occurrence of a polarity change detected. In the case of the processing of telex characters this is characterized by the transition from stop polarity to start polarity. With the delivery of that address from the address generator Ag, which the with the input connection E connects the signal input of the multiplexer Mul with its signal output, the flip-flop FF is brought into its setting position, unless it is already is in this position due to a previous corresponding control.

Dadurch sind nunmehr die Ausgänge al bis an der Weichenschaltung W mit deren Eingängen ell bis ein verbunden.As a result, the outputs are now al bis at the switch circuit W. connected to their inputs ell to a.

Während der Abgabe der gerade erwähnten Adresse von dem Adressengenerator Ag gibt dieser an den Steuereingang etl des Lese/Schreib-Speichers RAM zunächst einen Leseimpuls bzw. ein Lesesignal ab, wodurch bewirkt wird, daß der Inhalt des gerade adressierten Speicherabschnitts des Speichers RAM ausgelesen wird. Dieser Speicherinhalt sei zunächst durch eine lediglich aus Binärsignalen L bestehende Codefolge gegeben. Diese Codefolge gelangt dann über die Addiererschaltung Add zu dem Hilfsregister Hreg hin, von dem sie mit Auftreten des unmittelbar folgend auftretenden Hilfstaktimpulses am Takteingang et3 übernommen wird. Die in dem Hilfsregister Hreg befindliche Codefolge gelangt jedoch nicht über die Weichenschaltung W zur Signaleingangsseite des Speichers RAM hin, da die Weichenschaltung W hieffUr gesperrt ist bzw. bereits so durchgeschaltet ist, daß ihre Ausgänge a1 bis an mit ihren Eingängen ell bis eln verbunden sind. Mit dem anschließend auftretenden Schreibbefehl am Steuereingang etl des Speichers RAM wird die an den Eingängen e11 bis ender Weichenschaltung W anliegende Codefolge in den noch adressierten Speicherabschnitt des Speichers RAN eingeschrieben.While submitting the just mentioned address from the Address generator Ag first gives this to the control input etl of the read / write memory RAM a read pulse or a read signal, which causes the content of the just addressed memory section of the memory RAM is read out. This The memory content is initially assumed to be one consisting only of binary signals L. Code sequence given. This code sequence then arrives via the adder circuit Add to the auxiliary register Hreg, from which it will appear with the occurrence of the immediately following Auxiliary clock pulse at clock input et3 is accepted. The in the auxiliary register Hreg However, the code sequence located does not reach the signal input side via the switch circuit W. of the memory RAM, since the switch circuit W hieffUr is or is already blocked is switched through so that its outputs a1 to an with their inputs ell to are connected. With the subsequent write command at the control input etl of the memory RAM is the at the inputs e11 to the end switch circuit W pending code sequence in the still addressed memory section of the memory RAN enrolled.

Gibt der Adressengenerator Ag wieder die den gerade betrachteíten Speicherabschnitt des Speichers RAM bezeichnende Adresse ab, so wird mit dieser Adresenabgabe - wie im übrigen mit jeder anderen Adressenabgabe - dem Steuereingang etl des Speichers RAM ein einen Lesebefehl darstellender Leseimpuls zugeführt, auf dessen Auftreten hin die in dem betreffenden Speicherabschnitt des Speichers RAM gespeicherte Codefolge ausgelesen und über die Addiererschaltung Add abgegeben wird. Dadurch wird zum einen einer der ausgewählten Lesespeicher PROM7 bis PROMx adressiert angesteuert, und ferner gelangt diese im Wert vergrößerte Codefolge zu dem Hilfsregister Hreg hin, in welchem sie mit Auftreten des nächsten Hilfstaktimpulses am Takteingang et3 übernommen wird. In dieser Codefolge mag das dem Eingang e21 der Weichenschaltung W zuzuführende Bit ein H-Bit sein. Da vom Ausgang az des jeweils benutzten Lesespeichers der Lesespeicher PROM1 bis PROMx zu diesem Zeitpunkt der Adressierung noch ein L-Bit abgegeben wird, gibt das Exklusiv-ODER-Glied Exor ausgangsseitig ein H-Bit ab. Dadurch wird die Kippschaltung FF der Überwachungsschaltung Rs gewissermaßen für die gerade erfaßte ankommende Übertragungsleitung in ihre Ausgangslage zurückgesetzt. Bei dieser Übertragungslei tung handelt es sich um jene Leitung, welche über den entsprechend adressierten Multiplexer Mul den Eingang J der Kippschaltung FF ansteuert. Durch die betreffende Rückstellung der Kippschaltung FF wird dem (Rückstell)-Eingang er der Weichenschaltung W wieder ein Binärsignal L zugeführt. Dem (Einstell)-Eingang es der Weichenschaltung W wird jedoch vom Ausgang des Exklusiv-ODER-Gliedes Exor nunmehr ein Binärsignal H zugeführt. Dadurch sind jetzt die Ausgänge a1 bis an der Weichenschaltung W mit deren Eingängen e21 bis e2n verbunden. Nunmehr gelangt die in dem Hilfsregister Hreg noch befindliche Codefolge über die Weichenschaltung W zu dem Speicher RAM hin. Mit der anschließend erfolgenden Abgabe eines weiteren Schreibbefehls bzw. Schreibimpulses an den Steuereingang et1 des Speichers RAM wird diese Codefolge in den noch adressierten Speicherabschnitt dieses Speichers eingeschrieben.If the address generator Ag returns the currently viewed Memory section of the memory RAM, then with this Address submission - as with any other address submission - the control input etl of the memory RAM is supplied with a read pulse representing a read command the occurrence of which occurs in the relevant memory section of the memory RAM stored code sequence is read out and output via the adder circuit Add. On the one hand, this addresses one of the selected read-only memories PROM7 to PROMx driven, and further this code sequence increased in value arrives at the auxiliary register Hreg out, in which they with the occurrence of the next auxiliary clock pulse at the clock input et3 is taken over. In this code sequence likes the entrance e21 the switch circuit W to be supplied bit to be an H-bit. Since from the output az of each used read memory the read memories PROM1 to PROMx at this point in time Addressing or an L bit is output, the exclusive OR element outputs Exor an H bit. This makes the flip-flop FF of the monitoring circuit Rs to a certain extent are reset to their original position for the incoming transmission line that has just been detected. This transmission line is the line that has the appropriately addressed multiplexer Mul controls input J of flip-flop FF. By resetting the flip-flop FF in question, the (reset) input he fed a binary signal L to the switch circuit W again. The (setting) input However, it is the switch circuit W from the output of the exclusive-OR gate Exor now a binary signal H is supplied. As a result, the outputs a1 through to are now Switch circuit W connected to its inputs e21 to e2n. Now comes the Code sequence still present in the auxiliary register Hreg via the switch circuit W to the memory RAM. With the subsequent delivery of another Write command or write pulse to the control input et1 of the memory RAM this code sequence is written into the still addressed memory section of this memory.

Der zuletzt betrachtete Additionsumlaufvorgang wiederholt sich nun yklisch aufeinanderfolgend mit der jeweiligen Abgabe der betreffenden Adresse von dem Adressengenerator Ag.The last considered addition cycle process is now repeated cyclically successive with the respective submission of the relevant address from the address generator Ag.

Wie zuvor bereits erwähnt, werden die von dem betrachteten Additionsumlaufkreis jeweils abgegebenen Codewörter an den jeweils ausgewählten Lese speicher der vorgesehenen Lesespeicher PROM1 bis PROMx abgegeben. Die Auswahl des jeweiligen Lese speichers erfolgt durch eine entsprechende Aktivierung der diesem Lese speicher eingangsseitig zugehörigen UND-Glieder. Diese Aktivierung erfolgt durch Zuführung eines H-Bits über den in der Zeichnung aargestellten und in eine entsprechende Stellung gebrachten Schalter Sw zu den einen Eingängen der dem jeweiligen Lesespeicher eingangsseitig zugehörigen UND-Glieder.As already mentioned before, the are from the addition cycle under consideration each output code words to the respective selected read memory of the intended Read memories PROM1 to PROMx released. The selection of the respective read memory takes place through a corresponding activation of this read memory on the input side associated AND terms. This is activated by supplying an H bit via the in the drawing and brought into a corresponding position switch Sw to one of the inputs of the associated read memory on the input side AND terms.

Wie ebenfalls oben bereits angedeutet, werden die von dem betrachteten Additionsumlaufkreis jeweils abgegebenen Codewörter in dem jeweils ausgewählten Lese speicher entweder einem ersten Teilspeicher oder einem zweiten Teilspeicher zugeführt. Welcher der Teilspeicher des jeweiligen Lesespeichers adressiert angesteuert wird, hängt - unter Zugrundelegung der in der Zeichnung dargestellten Verhältnisse - von der Stellung des Schalters Sy ab. Die mit dieser Auswahl und Ansteuerung der Speicher PROM1 bis PROMx zusammenhängenden Vorgänge werden hier nicht weiter betrachtet, da sie bereits in dem oben genannten Patent ausführlich erläutert worden sind.As already indicated above, the are considered by the Addition circulation circuit in each case issued code words in the respectively selected Read memory either a first partial memory or a second partial memory fed. Which of the partial memories of the respective read-only memory is addressed and controlled depends - based on the relationships shown in the drawing - on the position of the switch Sy. Those with this selection and control of the Storage PROM1 to PROMx related processes are not considered here, since they have already been explained in detail in the above-mentioned patent.

Die von dem jeweils ausgewählten und adressiert angesteuerten Speicher der Speicher PROM1 bis PROMx an den Ausgängen atl, ael bis atx, aex abgegebenen Steuersignale werden über die adressiert angesteuerte Demultiplexeranordnung zur Abgabe von Taktimpulsen und Steuersignalen an jeweils einem der Taktausgänge Ot1 bis Otm bzw. an einem der Steuersignalausgänge Os1 bis Osm der Steuerschaltung St herangezogen. Die Abgabe derartiger Impulse erfolgt im vorliegend betrachteten Beispiel an den Ausgängen Ot1 und Os1 der Steuerschaltung St; das sind diejenigen Ausgänge der Steuerschaltung St, an denen das Schieberegister Reg und das diesem vorgeordnete ODER-Glied Sg angeschlossen sind.The memories controlled by the respectively selected and addressed the memories PROM1 to PROMx are delivered to the outputs atl, ael to atx, aex Control signals are addressed to the controlled demultiplexer arrangement Output of clock pulses and control signals to one of the clock outputs Ot1 to Otm or at one of the control signal outputs Os1 to Osm of the control circuit St used. Such impulses are emitted in the example considered here at the outputs Ot1 and Os1 of the control circuit St; these are those exits the control circuit St, on which the shift register Reg and the upstream OR gate Sg are connected.

Der jeweils ausgewählte Speicher der Speicher PROM1 bis PROMx gibt nach Abgabe der erforderlichen Anzahl von Impulsen bzw. Binärsignalen H von seinen Ausgängen atl, ael bzw. atx, aex noch ein gesondertes Signal, ein sogenanntes Zeichenendesignal, von seinem Ausgang azl bzw.The respectively selected memory of the memories PROM1 to PROMx is there after delivery of the required number of pulses or binary signals H of his Outputs atl, ael or atx, aex a separate signal so-called end-of-character signal, from its output azl resp.

azx ab. Dieses Zeichenendesignal, das als Binärsignal H auftreten mag, bewirkt zusammen mit dem annahmegemäß dann noch auftretenden Binärsignal H an dem mit dem Eingang e21 der Weichenschaltung W verbundenen Ausgang des Hilfsregisters Hreg mit der jeweiligen Abgabe eines Codewortes an die Weichenschaltung W, daß in diesem Fall das Exklusiv-ODER-Glied Exor wieder ein Binärsignal L abgibt. Dadurch hört für die betreffende, gewissermaßen überwachte ankommende Übertragungsleitung das zwangsweise Festhalten der zu der Überwachungsschaltung Rs gehörenden Kippschaltung FF auf. Die Weichenschaltung W führt an ihren beiden Eingängen er, es wieder jeweils ein Binärsignal L. Damit ist der Ausgangszustand der betreffenden Schaltungsanordnung wieder hergestellt. Unabhängig davon, ob im Anschluß daran auf der betrachteten ankommenden Übertragungsleitung wieder ein Zeichen auftritt oder nicht, wird mit Auftreten der dieser ankommenden Übertragungsleitung gewissermaßen zugehörigen Adresse vom Adressengenerator Ag das in dem zugehörigen Speicherabschnitt des Speichers RAM noch gespeicherte Codewort aus diesem Speicher RAM ausgelesen und über die Addiererschaltung Add dem Hilfsregister Hreg zugeführt, von welchem dieses Codewort dann nicht mehr über die Weichenschaltung W dem Speicher RAM zugeführt werden kann. Damit ist der betreffende Speicherabschnitt des Speichers RAM wieder gelöscht.azx. This end-of-character signal, which occurs as a binary signal H. like, together with the supposedly still occurring binary signal H at the output of the auxiliary register connected to the input e21 of the switch circuit W. Hreg with the respective delivery of a code word to the switch circuit W that in In this case, the exclusive-OR gate Exor emits a binary signal L again. Through this listens for the relevant, to a certain extent monitored, incoming transmission line the forced holding of the flip-flop circuit belonging to the monitoring circuit Rs FF on. The switch circuit W leads it to its two inputs, it again in each case a binary signal L. This is the initial state of the circuit arrangement in question restored. Regardless of whether it is subsequently viewed on the incoming transmission line again a character occurs or not, is with Occurrence of the address associated with this incoming transmission line from the address generator Ag that in the associated memory section of the memory RAM still stored code words are read out of this memory RAM and via the adder circuit Add supplied to the auxiliary register Hreg, from which this code word then no longer can be supplied to the memory RAM via the switch circuit W. So that is relevant memory section of the RAM memory is deleted again.

Im vorstehenden ist die Arbeitsweise der in der Zeichnung dargestellten Schaltungsanordnung für den Fall erläutert worden, daß auf lediglich einer der insgesamt in einer Mehrzahl (beispielsweise acht) vorgesehenen ankommenden Übertragungsleitungen Zeichen aufgetreten sind, die hinsichtlich ihrer Ubertragungsgeschwindigkeit bzw. Frequenz zu ändern sind. An dieser Arbeits- weise der Schaltungsanordnung ändert sich jedoch prinzipiell nichts dadurch, daß entsprechend umzusetzende Zeichen auf mehreren oder'sämtlichen der vorgesehenen ankommenden Übertragungsleitungen auftreten. Für jede der ankommenden Übertragungsleitungen erfolgt nämlich mit der entsprechenden Adressenabgabe von dem Adressengenerator Ag eine individuelle Ansteuerung des zugehörigen Speicherabschnitts in dem Speicher RAM sowie eine individuelle Ansteuerung des Exklusiv-ODER-Gliedes Exor sowie der zu der Überwachungsschaltung Rs gehörenden Kippschaltung FF und der zu der Steuer schaltung St gehörenden Weichenschaltung. Daneben erfolgt - wie oben bereits erläutert - eine adressierte Ansteuerung des Multiplexers und der Demultiplexeranordnung. Für jede derartige Ansteuerung ergibt sich eine gesonderte Einstellung der betreffenden Schaltungsanordnung, wie sie für die Umsetzung des auf der jeweiligen ankommenden Übertragungsleitung auftretenden Zeichens erforderlich ist.In the foregoing, the operation is that illustrated in the drawing Circuit arrangement has been explained in the event that on only one of the total in a plurality (e.g. eight) provided incoming transmission lines Characters have occurred that are related to their transmission speed or Frequency are to be changed. At this work way of the circuit arrangement In principle, however, nothing changes by the fact that characters to be converted accordingly on several or all of the designated incoming transmission lines appear. For each of the incoming transmission lines, the corresponding address output from the address generator Ag an individual control of the associated memory section in the memory RAM as well as an individual control of the exclusive-OR gate Exor as well as those belonging to the monitoring circuit Rs Flip-flop FF and the switch circuit belonging to the control circuit St. In addition - as already explained above - an addressed control of the Multiplexer and the demultiplexer arrangement. For each such activation results a separate setting of the circuit arrangement in question, as it is for the implementation of what occurs on the respective incoming transmission line Sign is required.

Abschließend sei noch bemerkt, daß in Abweichung von den in der Zeichnung dargestellten und oben erläuterten Verhältnissen so vorgegangen sein kann, daß die Auswahl des jeweiligen Speichers der Speicher PROM1 bis PROMx durch Verknüpfung der von dem Adressengenerator Ag abgegebenen Adressen mit einem gesonderten Auswahlkriterium vorgenommen werden kann, welches den für die jeweilige Änderung der Übertragungsgeschwindigkeit bzw. Frequenz von Zeichen zu benutzenden Speicher bezeichnet. Dies bedeutet beispielsweise, daß für die Änderung der Übertragungsgeschwindigkeit bzw. Frequenz der auf einer ersten ankommenden Übertragungsleitung auftretenden Zeichen beispielsweise der Speicher PROM1 ausgewählt wird und daß für die Änderung der Übertragungsgeschwindigkeit bzw.Finally it should be noted that, in deviation from those in the drawing illustrated and explained above conditions can have been so that the Selection of the respective memory of the memories PROM1 to PROMx by linking the addresses given by the address generator Ag with a separate selection criterion can be made, which is the one for the respective change of the transmission speed or frequency of characters denotes memory to be used. This means, for example, that for changing the transmission speed or frequency on a first incoming transmission line appearing characters for example the memory PROM1 is selected and that changing the transmission speed or

Frequenz der auf einer zweiten ankommenden Übertragungsleitung auftretenden Zeichen der Speicher PROMx ausge- wählt wird. Zu diesem Zweck können die dem jeweiligen Speicher der Speicher PROM1 bis PROMx eingangsseitig zugehörigen UND-Glieder, wie die UND-Glieder Ug11 bis Ugln, mit ihren miteinander verbundenen einen Eingängen am Ausgang e iner einer Vergleicher-Verknüpfungsschaltung angeschlossen sein, in der die vom Adressengenerator Ag abgegebenen Adressen mit einem gesonderten Auswahlkriterium verknüpft werden. Dieses Auswahlkriterium, welches den für die jeweilige Änderung der Übertragungsgeschwindigkeit bzw. Frequenz von Zeichen zu benutzenden Speicher bezeichnet, kann durch einstellbare Adressen gebildet sein, die gewissermaßen innerhalb des Adressenumlaufzyklus des Adressengenerators Ag festlegen, ob und wann dem jeweiligen Speicher der vorgesehenen Speicher PROM1 bis PROMx Codewörter von dem betrachteten Additionsumlaufkreis her zuzuführen sind.Frequency of occurrence on a second incoming transmission line Character of the memory PROMx is chosen. To this end you can those associated with the respective memory of the memories PROM1 to PROMx on the input side AND elements, such as the AND elements Ug11 to Ugln, with their interconnected one input connected to the output e of a comparator logic circuit be, in which the addresses given by the address generator Ag with a separate Selection criterion can be linked. This selection criterion, which is the for the respective change of the transmission speed or frequency of characters used memory, can be formed by adjustable addresses, which to a certain extent define within the address cycle of the address generator Ag, whether and when the respective memory of the memory provided PROM1 to PROMx code words are to be supplied from the addition circuit under consideration.

Auch die Auswahl des jeweiligen Teilspeichers der zu jedem der Speicher PROM1 bis PROMx gehörenden Teilspeicher kann gewissermaßen adressiert erfolgen. Zu diesem Zweck kann in Abweichung von den in der Zeichnung dargestellten und oben erläuterten Verhältnissen so vorgegangen sein, daß jeder der vorgesehenen Speicher PROM1 bis PROMx mit seinem Adressierungseingang gesondert am Ausgang einer Vergleicher-Verknüpfungsschaltungsanordnung angeschlossen ist, die die von Adressengenerator Ag abgegebenen Adressen mit individuell einstellbaren Adressen vergleicht. Dabei kann so vorgegangen sein, daß diese Verknüpfungsschaltung ein H-Bit lediglich dann abgibt, wenn es erwünscht ist, den einen Teilspeicher der zu dem jeweiligen Speicher PROM1 bis PROMx gehörenden beiden Teilspeicher auszuwählen, während bei Fehlen einer solchen Adressenübereinstimmung ein L-Bit abgegeben wird, durch das dann der andere Teilspeicher adressierbar ist. Auf diese Weise lassen sich für sämtliche vorgesehenen ankommenden Übertragungsleitungen adressiert die für die Umsetzvorgänge benötigten Speicher der vorgesehenen Lesespeicher individuell auswählen.Also the selection of the respective partial memory for each of the memories Partial memories belonging to PROM1 to PROMx can to a certain extent be addressed. For this purpose, deviating from those shown in the drawing and above explained conditions so that each of the intended memory PROM1 to PROMx with its addressing input separately at the output of a comparator logic circuit arrangement is connected, which the addresses given by the address generator Ag with individually compares adjustable addresses. It can be proceeded in such a way that this logic circuit only emits an H-bit when it is desired to use one of the partial memories of the select the two partial memories belonging to the respective memory PROM1 to PROMx, while in the absence of such an address match an L bit is output, through which the other partial memory can then be addressed. Leave that way addressed for all intended incoming transmission lines the for the relocation processes required memory of the intended read memory individually choose.

4 Patentansprüche 1 Figur L e e r s e i t e4 claims 1 figure L e r s e i t e

Claims

Circuit arrangement for receiving with one of x, with x> 1, mutually different transmission speeds or frequencies occurring, n character elements each, with n'2 characters, in particular Telex characters, and for the delivery of the recorded characters each with one of the remaining (x-i) transmission speeds or frequencies, with an addition circuit comprehensive control circuit whose addition circulation circuit after determining the beginning of a character to be converted step-by-step code words with a changing value to a number of x (x-1) memories, each of which is selective for control are selectable and each of such specific specified storage locations their controllable by the code words supplied by the addition circuit Storage locations contain control signals that are stored with the after determination the beginning of a character starting control of the relevant memory locations the control signals contained in these for the output of the memory output occurring with such a first or with such a second repetition frequency 9 pulses lead to the delivery of control pulses for the control of a for the reception and delivery of the character elements of the respective character serving shift register and one of this associated reception blocking element are used, according to patent .......... (DE note P 28 03 244,2) that the addition circuit (RAM, Add, Hreg, W) an addressable controllable Read / write memory (RAM) contains one of the number of characters to be converted leading transmission lines has a corresponding number of memory sections, which is selective with respect to a detection of the individual transmission lines the appearance of characters to be converted can be effectively controlled9 that the addition circuit (RAM, Add, Hreg, W) on the input side via a multiplexer (Mul) containing monitoring circuit (Rs) with all transmission lines is connected, on which characters to be converted can apply that the Additonsumlaufkreis (RAM, Add, Hreg, W) on the output side via a selection logic circuit arrangement (Ugil to Ugln; Ugxl to Ugxn) connected to the x (x-l) memories (PROM1 to PROMx) is that the x (x-l) memories (PROM1 to PROMx) are addressed with one on the output side controllable demultiplexer arrangement (Dem1, Dem2) are connected, via which the respective selected memories of the x (x-l) memories (PROM1 to PROMx) corresponding to the ones in it stored control signals a control of the individual transmission lines associated shift register (Reg) and receiving blocking elements (Sg) causes, and that an address generator (Ag) is provided, which is cyclically successive in each case a duration that is shorter than the duration of the shortest to be expected or submitted Character element, all addresses required to control the multiplexer (Mul), the demultiplexer arrangement (Dem1, Dem2) utxl of the read / write memory (RAM) gives away.

2. Circuit arrangement according to claim 1, d a d u r c h g e k e n n note that the selection of each of the x (x-1v memories (PROM1 to PROMx) by Linking of the addresses given by the address generator (Ag) with a separate one Selection criterion takes place, which is the one for the respective change of the transmission speed or frequency of characters to be used memory (PROM1; PROMx).

3. Circuit arrangement according to claim 1 or 2, d a -d u r c h g e I do not know that the for a transition from a certain first via transmission speed or frequency to a specific second transmission speed or frequency each Weil's designated memory together with the a transition from the particular second transmission speed in question or frequency to the determined first transmission speed or frequency provided memory a total memory consisting of two partial memories (PROM1; PROMx), whose two partial memories are defined by a separate addressing bit individually for a control of the addition circulation circuit (RAM, Add, Hreg, W) are effectively switchable.

4. Circuit arrangement according to claim 3, d a d u r c h g e k e n n indicates that each of the intended total memories (PROM1 to PROMx) Addressing bits can be supplied individually from a logic circuit arrangement is, in that for each of the addresses given by the address generator (Ag) individually It is possible to determine which of the partial memories is to be used for activation before the addition circulation circuit (RAM, Add, Hreg, W) is to be selected.