DE2805770C2

DE2805770C2 -

Info

Publication number: DE2805770C2
Application number: DE19782805770
Authority: DE
Inventors: Paul-Werner V. Dipl.- Ing. 8190 Wolfratshausen Basse; Dietbert Dipl.-Phys. 8021 Taufkirchen Essl
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1978-02-10
Filing date: 1978-02-10
Publication date: 1980-03-20
Also published as: DE2805770B1

Description

Die Erfindung betrifft eine Schaltungsanordnung zum Ansteuern von matrixförmig angeordneten, über Bit- und Wortleitungen verbundenen Speicherelementen in integrierten Halbleiterbausteinen, bei denen die Bit- und Wortleitungen über Bitanschluß und Wortanschlußleitungen mit einer gemeinsamen Dekodiereinrichtung für die Wort- und Bitauswahl in Verbindung stehen und bei denen die Bitanschlußleitungen über eine durch die Dekodiereinrichtung und eine Bitschalteransteuerleitung betätigbare Schaltereinrichtungen an einen Datenein- und -ausgang ankoppelbar sind.The invention relates to a circuit arrangement for controlling matrix-like arranged via bit and word lines connected memory elements in integrated semiconductor components, in which the bit and Word lines via bit connection and word connection lines with a common decoder for the word and bit selection are connected and in which the bit connection lines are connected via a through the Decoding device and a bit switch control line, actuatable switch devices to a data input and output can be coupled.

Die Kosten integrierter Halbleiterbausteine steigen erheblich mit der benötigten Siliziumfläche. Bei Speicherbausteinen besteht deshalb das Problem, den Flächenbedarf nicht nur der Speicherzelle, sondern z. B. auch des Adreßteils durch geeignete Schaltungen niedrig zu halten. Dies ist besonders wichtig bei Speicherbausteinen höchster Kapazität.The costs of integrated semiconductor components increase considerably with the required silicon area. at There is therefore the problem of memory modules, the space requirement not only of the memory cell, but z. B. also to keep the address part low by means of suitable circuits. This is especially important with Memory modules with the highest capacity.

Zur Auswahl eines Bits aus einer matrixförmigen Speicheranordnung ist es bekannt, getrennte Wort- und Bitdekoder anzuordnen.To select a bit from a matrix-type memory arrangement, it is known to use separate word and To arrange bit decoder.

Ein anderes Prinzip wird auf einem 4-Kilo-Speicherbaustein angewendet, der mit Adreßmultiplex arbeitet und nur einen Dekoder für die Wort- und Bitauswahl benötigt (Datenblatt der Firma Mostek, MK 4027 P/3, vom Januar 1976).Another principle is based on a 4-kilo memory chip used, which works with address multiplex and only one decoder for word and bit selection required (data sheet from Mostek, MK 4027 P / 3, from January 1976).

Bei diesem Speicherbaustein werden die von dem Wort- und Bitdekoder ausgehenden Leitungen mit den dekodierten Bitadressen zusätzlich über die Speichermatrix parallel zu den Wort- und Bitleitungen der Speichermatrix geführt Sie enden an den dem Leseverstärker nachgeschalteten Bitschaltern, die dieIn this memory module, the lines going out from the word and bit decoder are connected to the decoded bit addresses additionally via the memory matrix parallel to the word and bit lines of the Memory matrix led They end at the bit switches connected downstream of the sense amplifier, which control the

ίο Leseverstärker mit dem Datenaus- und -eingang verbinden. Nach der Wortauswahl betätigen die Signale auf diesen, die dekodierten Bitadressen aufnehmenden Steuerleitungen die Bitschalter.ίο sense amplifier with data input and output associate. After the word has been selected, the signals on these actuate the decoded bit addresses Control lines the bit switches.

Dadurch, daß diese Steuerleitungen sowohl parallel zu den Wort- als auch parallel zu den Bitleitungen geführt sind, vergrößern sie die Fläche der Speichermatrix in Wort- und in Bitrichtung. Außerdem ergeben sich dadurch eine Vielzahl von Überkreuzungspunkten mit den eigentlichen Wort- und Bitleitungen.Because these control lines are both parallel to the word and parallel to the bit lines are performed, they increase the area of the memory matrix in word and in bit direction. Also arise thereby a large number of crossover points with the actual word and bit lines.

Aufgabe der Erfindung ist es, für integrierte Halbleiterspeicherbausteine eine Adressierschaltung mit nur einem Dekoder für die Wort- und Bitauswahl und möglichst geringem Platzbedarf auf der Chipfläche bereitzustellen.The object of the invention is to provide an addressing circuit for integrated semiconductor memory components with only one decoder for word and bit selection and the smallest possible space requirement on the chip surface provide.

Diese Aufgabe wird gemäß der Erfindung dadurch gelöst, daß mindestens im Bereich d?.r Matrix die Wortanschlußleitungen bis zu den Verknüpfungspunkten mit den zugeordneten Wortleitungen parallel entlang den Bitleitungen oder die Bitanschlußleitungen bis zu den Verknüpfungspunkten mit den zugeordneten Bitleitungen parallel entlang den Wortleitungen geführt sind.This object is achieved according to the invention in that at least in the area of the matrix the Word connection lines up to the connection points with the associated word lines in parallel along the bit lines or the bit connection lines up to the connection points with the assigned Bit lines are led in parallel along the word lines.

Bei einer vorteilhaften Ausführungsform der Schaltungsanordnung sind sämtliche, im vorgesehenen Anschlußbereich der Bit- oder Wortanschlußleitungen an die Bit- oder Wortleitungen der Matrix liegende, jeweils einzeln durch eine identische Wort- und Bitadresse gekennzeichnete Speicherzellen in einer gemeinsamen Zusatzzeüe der Matrix angeordnet.In an advantageous embodiment of the circuit arrangement, all are provided in Connection area of the bit or word connection lines to the bit or word lines of the matrix, each individually identified by an identical word and bit address in a memory cell common additional line of the matrix arranged.

Dadurch, daß die Bitleitungen und die Wortanschlußleitungen oder die Wortleitungen und die Bitanschlußleitungen jeweils nur in einer Richtung über die Speichermatrix geführt sind, vergrößert sich je nach Verwendung der Herstelltechnologie der Platzbedarf der Speichermatrix höchstens in einer Richtung.In that the bit lines and the word connection lines or the word lines and the bit connection lines are only guided across the memory matrix in one direction, increases depending on Using the manufacturing technology, the space requirement of the memory matrix is at most in one direction.

Da bei integrierten Speicherbausteinen ein wesentlicher Teil des zur Verfügung stehenden Platzes durch die Kontaktstellen aufgebraucht wird, ist es gemäß der beschriebenen Weiterbildung der Erfindung von Vor-Since with integrated memory modules a significant part of the available space is due to the Contact points is used up, it is according to the described development of the invention of prior

w> teil, die an den Stellen der Wortanschluß- oder Bitanschlußleitungen liegenden Speicherzellen in eine besondere Zusatzzeüe der Matrix auszulagern. Die in dieser Zusatzzeüe angeordneten Speicherelemente sind über eine Zusatzlogik leicht zu adressieren, da sie jeweils einzeln die gleiche Wort- und Bitadresse aufweisen. w> part of relocating the memory cells located at the locations of the word connection or bit connection lines in a special additional row of the matrix. The memory elements arranged in this additional line can easily be addressed using additional logic, since they each have the same word and bit address.

Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden im folgenden beispielsweise näher beschrieben. Es zeigtEmbodiments of the invention are illustrated in the drawings and will be described below for example described in more detail. It shows

Fig. 1 eine Ausführungsform der Erfindung, bei der die Bitanschlußleitungen parallel zu den Wortleitungen geführt sind,Fig. 1 shows an embodiment of the invention in which the bit connection lines parallel to the word lines are led

F i g. 2 eine Ausführungsform der Erfindung, bei der die Wortanschlußleitungen parallel zu den BitleitungenF i g. 2 shows an embodiment of the invention in which the word connection lines in parallel with the bit lines

'^ geführt sind,'^ are led,

F i g. 3 eine Ausführungsform der Erfindung mit einer zusätzlichen, Speicherelemente aufnehmenden Matrixzeile undF i g. 3 shows an embodiment of the invention with an additional matrix line accommodating memory elements and

Fig.4 eine Ausführungsform der Erfindung mit symmetrischem Leseverfahren.4 shows an embodiment of the invention with symmetrical reading process.

Bei der in der F i g. 1 dargestellten Speichermatrix SM eines integrierten Speicherbausteim, sind die über Bitleitungen B und Wortleitungen W ansteuerbaren Speicherelemente SE matrixförmig angeordnet Die Auswahl eines Bits, d.h. einer Speicherzelle SE aus dieser matrixförmigen Speicheranordnung SM, erfolgt über einen gemeinsamen Dekoder WB, der die einlaufenden Wortadressen WA und Bitadressen BA in Ansteuerimpulse für die einzelnen Speicherelemente umsetzt Der Dekoder WB weist dabei Schalter S auf, über die von der Wortauswahl auf die Bitauswahl umgeschaltet werden kann. Die Wortauswahl erfolgt dabei über Wortleitungen W. Bei der Bitauswahl wird über eine Bitschalteransteuerleitung BSL ein Bitschalter BS betätigt, der über eine Bitanschlußleitung BL die ßitleitungen B der Speichermatrix SM an den Datenaus- und Dateneingang DA, DE legen. In der Verlängerung der Bitleitungen Bsind Leseverstärker L V, die nach dem Prinzip des unsymmetrischen Leseverfahrens die ausgelesenen Informationssignale verstärken. Verstärker V sind auch in den einzelnen Zuleitungen angeordnet.In the case of the FIG. Memory array 1 shown SM of an integrated Speicherbausteim are the W controllable via bit lines B and word lines memory elements SE arranged in matrix form The selection of the bits, that is a memory cell SE from this matrix-shaped memory arrangement SM, via a common decoder WB, the incoming word addresses WA and bit addresses BA converts into control pulses for the individual memory elements. The decoder WB has switches S , which can be used to switch from word selection to bit selection. The word selection takes place via word lines W. During bit selection, a bit switch BS is actuated via a bit switch control line BSL , which connects the bit lines B of the memory matrix SM to the data output and data input DA, DE via a bit connection line BL . In the extension of the bit lines B there are read amplifiers LV which amplify the information signals read out according to the principle of the asymmetrical reading process. Amplifiers V are also arranged in the individual feed lines.

Gemäß der Erfindung sind die Wortleitungen Wund die Bitanschlußleitungen BL paarweise in nur einer Koordinatenrichtung der Matrix SM parallel zueinander verlaufend angeordnet. Durch den Verlauf dieser Bitanschlußleitungen BL wird trotz gemeinsamer Dekoder WB die Speichermatrix M nur in der Wortrichtung vergrößert.According to the invention, the word lines and the bit connection lines BL are arranged in pairs, running parallel to one another in only one coordinate direction of the matrix SM. As a result of the run of these bit connection lines BL , the memory matrix M is only enlarged in the word direction, despite the common decoder WB.

Entsprechend der in der Fig. 2 dargestellten Ausführungsform der Erfindung ist es auch möglich, eine Wortanschlußleitung WL parallel zu den Bitleitungen B über die Speichermatrix SM zu führen. Die Bitschalter BS sind dabei neben den Leseverstärkern L Vangeordnet und werden nach der Wortauswahl über die Wortanschlußleitung WL und die Wortleitung W über die Bitai.schlußleitung BSL betätigt. Ähnlich der Ausführungsform vor F i g. 1 wird auch hier bei gemeinsamem Dekoder Wßdie Speichermatrix SM nur in der Bitrichtung B vergrößert.According to the embodiment of the invention shown in FIG. 2, it is also possible to run a word connection line WL parallel to the bit lines B via the memory matrix SM . The bit switches BS are arranged next to the sense amplifiers L V and are actuated after the word selection via the word connection line WL and the word line W via the bit connection line BSL . Similar to the embodiment before FIG. 1, the memory matrix SM is only enlarged in the bit direction B here, too, when the decoder W3 is shared.

Wie in der F i g. 3 dargestellt, kann es bei einem engen Wortleitungsraster platzsparend sein, die im vorgesehenen Anschlußbereich A der Bitanschlußleitungen BL an die Bitleitungen B angeordneten Speicherelemente in eine Zusatzzeile SZ auszulagern. Die Speicherelemente dieser Zusatzzeile SZ sind infolge ihrer Lage dadurch gekennzeichnet, daß ihre Wort- und Bitadresse jeweils gleich ist Die Auswahl dieser ausgelegerten Speicherzellen erfolgt dabei über eine Zusatzlogik LZ As in FIG. As shown in FIG. 3, with a narrow word line grid it can be space-saving to relocate the memory elements arranged in the provided connection area A of the bit connection lines BL to the bit lines B in an additional row SZ . The memory elements of this additional line SZ are characterized by their location in that their word and bit address are always the same. The selection of these disassembled memory cells is made via an additional logic LZ

ίο Die Zusatzlogik LZbesteht dabei im wesentlichen aus UND-Gliedern U, die die Bitschalteransteuerleitung BSL und die Wortleitung W miteinander verknüpfen. Die Ausgänge der UND-Glieder U sind über eine Ansteuerleitung AS miteinander verbunden. Über diese Ansteuerleitung AS wird der Bitschalter der Zusatzzeile BSZ betätigt Dieser Bitschalter BSZ verbindet in einer ersten Schalterstellung die Bitanschlußleitung der Zusatzzeile BSLZ und damit die Bitleitung der Zusatzzeile SZ mit dem Datenaus- und Dateneingang DA, DE In einer zweiten Schalterstellung sind die Ausgänge der Bitschalter ÄS der Speichermatrix SM an den Datenaus- und Daieneingang DA, DE gekoppelt.The additional logic LZ consists essentially of AND elements U, which link the bit switch control line BSL and the word line W with one another. The outputs of the AND elements U are connected to one another via a control line AS. The bit switch of the additional line BSZ is actuated via this control line AS . In a first switch position, this bit switch BSZ connects the bit connection line of the additional line BSLZ and thus the bit line of the additional line SZ with the data output and data input DA, DE In a second switch position, the outputs of the bit switch ÄS the memory matrix SM coupled to the data output and data input DA, DE.

Ebenso wie bei den Darstellungen der F i g. 1 bis 3 mit unsymmetrischem Leseverfahren, bei denen der Lcseverstärker L V einseitig an eine Bitleitung B angeschlossen ist, läßt sich die Erfindung auch gemäß der F i g. 4 bei symmetrischem Leseverfahren anwenden. Dabei sind die Leseverstärker L V zwischen zwei Speichermatrizen SM1 und SM2 angeordnet. Derartige symmetrische Leseverstärker liefern komplementäre Signale, von denen in der Schaltung gemäß der F i g. 4 jeweils nur eines aus der Speichermatrix SM1 oder SM 2 über die Bitanschlußleitungen BL herausgeführt ist. Sollen beide Signale ausgenützt werden, um z. B. ein komplementäres Lesen und Schreiben zu ermöglichen, so ist es in Ergänzung zu der Fig.4 notwendig, weitere Bitanschlußleitungen BL einzuführen, die zu den Zellenfeldhälften ZH noch nicht kontaktierter Bitleitungen BI führen.As with the representations of FIGS. 1 to 3 with an asymmetrical reading method, in which the signal amplifier LV is connected on one side to a bit line B , the invention can also be implemented according to FIGS. 4 use with symmetrical reading method. The sense amplifiers L V are arranged between two memory matrices SM 1 and SM2. Such symmetrical sense amplifiers supply complementary signals, of which in the circuit according to FIG. 4 only one is led out of the memory matrix SM 1 or SM 2 via the bit connection lines BL . Should both signals be used to e.g. B. to enable complementary reading and writing, in addition to FIG. 4, it is necessary to introduce further bit connection lines BL which lead to the cell field halves ZH of bit lines BI which have not yet been contacted.

Auch hier ist es wie bei den vorausgehend beschriebenen Ausführungsformen möglich, Zusatzzeilen mit Speicherelementen zu bilden.Here, too, as in the previously described embodiments, it is possible to add additional lines to form with storage elements.

Hierzu 3 Blatt ZeichnungenFor this purpose 3 sheets of drawings

Claims

Patent claims:

1. Circuit arrangement for controlling memory elements arranged in a matrix and connected via bit and word lines in integrated semiconductor components, in which the bit and word lines are connected via bit connection and word connection lines to an ingenious decoder for word and bit selection and in which the bit connection lines can be coupled to a data input and output via a switch device operable by the decoding device and a bit switch control line, characterized in that at least in the area of the matrix (SM) the word connection lines (WL) up to the connection points with the assigned word lines / IVJ parallel along the Bit lines (B) or the bit connection lines (BL) b \ s to the connection points with the associated bit lines (B) are routed in parallel along the word lines (W).

2. Circuit arrangement according to claim 1, characterized in that all in the intended connection area (A) of the bit or word connection lines (WL, BL) lying on the bit or word lines (B, W) of the matrix, each individually by an identical word and memory cells (SE) labeled with a bit address are arranged in a common additional row of the matrix (SM).

3. Circuit arrangement according to claim 2, characterized in that in each case a word line (W) and the associated bit switch control line (BSL) are linked via an AND element and that one which connects the outputs of all AND elements and actuates the bit switch (BS) of the additional line Control line (AS) is provided, the bit switch (BS) of the additional line in a first switch position connecting the bit connection line of the additional line and in a second switch position connecting the bit switch of the matrix (SM) to the data input and output (DE, DA) .