DE2743878A1

DE2743878A1 - TDM exchange with reduced complexity - uses two sectional memories on incoming and outgoing trunks to control time slotting of channels

Info

Publication number: DE2743878A1
Application number: DE19772743878
Authority: DE
Inventors: Dieter Dipl Ing Gawer; Eckhart Haensel; Lothar Schmid; Peter Dipl Ing Weidner
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1977-09-29
Filing date: 1977-09-29
Publication date: 1979-04-12

Abstract

The TDM storage and switching equipment is for telecommunications exchange applications. Digital signals are received in a time slot on the incoming trunks and stored in two equal capacity memories. Two section memories of greater capacity are connected to the outgoing trunks. The memories are interconnected to ensure accurate information transfer between various time slots in the time frame through a switch block. The incoming and outgoing line memories are alternately operated in read and write modes for the duration of half a frame.

Description

Zeitmultipl exkoppelanordnungTime multiplexing arrangement

Die Erfindung bezieht sich auf eine Zeitmultiplexkoppelanordnund zur Aufnahme von digitalen Signalen, die in Zeitfächern von Zeitkanälen mit zyklisch wiederholt im Pulsrahmen auftretenden Zeitfächern auf ankommenden Ubertragungsleitungen zugeführt werden, und zur Abgabe solcher aufgenommener digitaler Signale in Zeitfächern von Zeitkanälen mit zyklisch wiederholt im Pulsrahmen auftretenden Zeitfächern Uber abgehende Ubertragungsleitungen, wobei Jeder ankommenden Ubertragungsleitung ein gesonderter Speicher mit einer zur Aufnahme und Zwischenspeicherung der in einem Pulsrahmen maximal auftretenden Anzahl digitaler Signale entsprechenden Speicherkapazität zugehörig ist, wobei den abgehenden Übertragungsleitungen zur Aufnahme und Zwischenspeicherung von digitalen Signalen dienende Speicher zugehörig sind und wobei die den ankommenden Ubertragungsleitungen zugehörigen Speicher über eine Raumkoppeleinrichtung mit den den abgehenden Ubertragungsleitungen zugehörigen Speichern verbunden sind.The invention relates to a time division multiplex switching arrangement for Recording of digital signals in time slots of time channels with cyclic time slots occurring repeatedly in the pulse frame on incoming transmission lines are supplied, and for the delivery of such recorded digital signals in time slots of time channels with time slots Uber that occur cyclically in the pulse frame outgoing transmission lines, each incoming transmission line being a separate memory with one for receiving and temporarily storing the in one Pulse frame maximum number of digital signals occurring corresponding storage capacity is associated with the outgoing transmission lines for recording and caching of digital signals serving memory are associated and where the incoming Transmission lines associated memory via a space coupling device with the the outgoing transmission lines associated memories are connected.

Bei einer bekannten Zeitmultiplexkoppelanordnung entsprechend der vorstehend bezeichneten Art (US-PS 3790713) sind die den abgehenden Übertragungsleitungen Jeweils zugehörigen Speicher so bemessen, daß Jeder derartige Speicher eine solche Speicherkapazität besitzt, daß er die innerhalb eines Pulsrahmens maximal auftretende Anzahl digitaler Signale aufzunehmen und zwischenzuspeichern vermag. Damit ist jeder Übertragungsleitung ein als Vollspeicher zu bezeichnender Speicher zugeordnet. Dabei können Jedoch Schwierigkeiten auftreten, wenn das Einschreiben von Signalen in einen derartigen Voll speicher mit einer anderen Frequenz, und zwar auch mit einer nur geringfügig anderen Frequenz erfolgt als das Auslesen von Signalen aus dem betreffenden Vollspeicher. In diesem Fall kann es nämlich zu Informationsverfälschungen kommen, und zwar dadurch, daß in eine Speicherzelle eines derartigen Voll speichers ein erneutes Signal eingeschrieben wird, obwohl das zuvor in diese Speicherzelle eingeschriebene Signal noch nicht aus dieser Speicherzelle ausgelesen worden ist. Es sind daher bei einer Zeitmultiplexkoppelanordnung der betrachteten bekannten Art gesonderte Synchronisiermaßnahmen zu treffen, um eine Synchronisierung des Einschreibens von Signalen in die Voll speicher und des Auslesens von Signalen aus den Vollspeichern zu erreichen. Der dafür erforderliche schaltungstechnische Aufwand ist jedoch relativ hoch.In a known time division multiplex switching arrangement according to FIG above-mentioned type (US-PS 3790713) are the outgoing transmission lines Each associated memory is dimensioned so that each such memory is such Has storage capacity that it has the maximum occurring within a pulse frame Record number of digital signals and store them temporarily able. Each transmission line is thus a memory that can be referred to as a full memory assigned. However, difficulties can arise if the registered mail of signals in such a full memory with a different frequency, namely also takes place with only a slightly different frequency than the reading out of signals from the relevant full memory. In this case, information may be falsified come, namely that in a memory cell of such a full memory a new signal is written, although this was previously in this memory cell The written signal has not yet been read from this memory cell. There are therefore known in a time division multiplex switching arrangement of the considered Kind of taking separate synchronization measures in order to synchronize the registered mail of signals in the full memories and reading out signals from the full memories to reach. The circuitry effort required for this is, however, relative high.

Es ist ferner eine Schaltungsanordnung zur programmgesteuerten Vermittlung von Daten bekannt (DT-PS 2 508 323), die in getakteten Datennetzen bitgruppenweise innerhalb eines Zeitmultiplexrahmens verschachtelt übertragen werden, wobei die Stellung einer Bitgruppe im Zeitmultiplexrahmen einer Kanal zuordnung entspricht. Bei dieser bekannten Schaltungsanordnung wird bei Jedem Empfang von durchzuschaltenden Bitgruppen leitungsindividuell Jeweils eine Anforderung an das Vermittlungssystem gerichtet. Neben der Anforderung aus der Stellung der Bitgruppe innerhalb des Zeitmultiplexrahmens wird die Zubringerkanaladresse und in mindestens einer den Leitungen zugeordneten Codiereinrichtung die Zubringerleitungsadresse der Bitgruppe gebildet.It is also a circuit arrangement for program-controlled switching of data known (DT-PS 2 508 323), which are bit groups in clocked data networks are transmitted interleaved within a time division multiplex frame, the Position of a bit group in the time division multiplex frame corresponds to a channel assignment. In this known circuit arrangement, to be switched through for each reception of Line-specific bit groups One request to the switching system in each case directed. In addition to the request from the position of the bit group within the time division multiplex frame becomes the feeder channel address and assigned to the lines in at least one Encoder formed the feeder line address of the bit group.

Durch die Zubringeradresse (bestehend aus Kanaladresse und Leitungsadresse) wird eine jedem Zubringer fest zugeordnete Zubringerzelle in einem Verbindungsspeicher über eine Durchschalteablaufsteuerung angewählt. Die im Stadium des Verbindungsaufbaus empfangenen Bitgruppen enthaltenen Signalisierungszeichen, über die die gewUnschte Abnehmeradresse (bestehend aus einer Kanaladresse und einer Leitungsadresse) in die Zubringerzelle eingetragen wird. Bei einer durchgeschalteten Verbindung wird nach jeder empfangenen Bitgruppe über die Durchschalteablaufsteuerung die in der Zubringerzelle gespeicherte Abnehmeradresse gelesen.Through the feeder address (consisting of channel address and line address) becomes a tributary cell permanently assigned to each tributary in a connection memory selected via a switching process control. The one at the connection establishment stage received Signaling characters contained in bit groups, via which the desired recipient address (consisting of a channel address and a line address) into the feeder cell is entered. If the connection is switched through, every Bit group stored in the feeder cell via the switching sequence control Customer address read.

Die Bigruppen werden Jeweils über eine Decodierschaltung an die durch die Jeweilige Abnehmerleitungsadresse gekennzeichnete Abnehmerleitung übergeben und dort vor ihrer Aussendung in einem einen Zeitmultiplexrahmen fassenden Durchschaltespeicher an der durch die Abnehmerkanaladresse gekennzeichneten Stelle eingetragen. Der bei dieser bekannten Schaltungsanordnung erforderliche schaltungstechnische Aufwand ist jedoch ebenfalls insgesamt relativ hoch.The big groups are each sent via a decoding circuit to the hand over the respective customer line address marked customer line and there before it is sent in a through-connection memory containing a time-division multiplex frame entered at the place marked by the customer channel address. The at this known circuit arrangement required circuitry effort however, is also relatively high overall.

Der Erfindung liegt die Aufgabe zugrunde, einen Weg zu zeigen, wie bei einer Zeitmultiplexkoppelanordnung der eingangs genannten Art mit geringerem schaltungstechnischen Aufwand ausgekommen werden kann als bei den betrachteten bekannten Anordnungen, um in Zeitfächern auf ankommenden Ubertragungsleitungen auftretende digitale Signale in beliebigen Zeitfächern auf abgehenden Ubertragungsleitungen weiterleiten zu können.The invention has for its object to show a way how with a time division multiplex switching arrangement of the type mentioned with less circuitry expense can be managed than with the known known Arrangements in order to occur in time slots on incoming transmission lines digital signals in any time slots on outgoing transmission lines to be able to forward.

Gelöst wird die vorstehend aufgezeigte Aufgabe bei einer Zeitmultiplexkoppelanordnung der eingangs genannten Art erfindungsgemäß dadurch, daß Jeder einer ankommenden Ubertragungsleitung zugehörige Speicher in zwei gleich große Teilspeicher unterteilt ist, die abwechselnd Jeweils während einer der Dauer eines halben Pulsrahmens entsprechenden Dauer derart im Schreibbetrieb und im Lesebetrieb sind, daß Jeweils während der Durchführung eines Schreibbetriebs in dem einen Teilspeicher ein Lesebetrieb in dem anderen Teilspeicher durchgeführt wird, daß der einer abgehenden Übertragungsleitung zugehörige Speicher durch zwei Vollspeicher gebildet ist, die jeweils eine zur Aufnahme der in einem Pulsrahmen maximal auftretenden Anzahl von digitalen Si- gnalen entsprechende Speicherkapazität besitzen, und daß diese Voll speicher abwechselnd miteinander jeweils während der Dauer eines Pulsrahmens derart im Schreibbetrieb und im Lesebetrieb sind, daß jeweils während der Durchführung eines Schreibbetriebs in dem einen Voll speicher ein Lesebetrieb in dem anderen Vollspeicher durchgeführt wird. Hierdurch ergibt sich der Vorteil, daß die Einschreibvorgänge und die Auslesevorgänge ohne gegenseitige Störung bei den einzelnen Speichern durchgeführt werden können, ohne daß ein erheblicher schaltungstechnischer Aufwand erforderlich ist. Erreicht wird der störungsfreie Betrieb im wesentlichen durch die Aufteilung der den Übertragungsleitungen zugehörigen Speicher Jeweils in zwei Speicherbereiche, wobei die den ankommenden Ubertragungsleitungen zugehörigen Speicher in zwei gleich große Teilspeicher unterteilt sind und wobei die den abgehenden Ubertragungsleitungen zugehörigen Speicher jeweils durch zwei Vollspeicher gebildet sind. Dabei gestattet gerade die Verwendung von zwei Vollspeichern je abgehender Ubertragungsleitung, eine Zeitkanalumsetzung von jedem der auf den ankommenden Ubertragungsleitungen benutzbaren Zeitkanäle zu jedem der auf den abgehenden Ubertragungsleitungen benutzbaren Zeitkanäle innerhalb Jedes Pulsrahmens vorzunehmen.The object indicated above is achieved with a time division multiplex switching arrangement of the type mentioned according to the invention in that each one arriving Transmission line associated memory divided into two equal part memories is, which alternately in each case during a corresponding to the duration of half a pulse frame Duration are in write mode and in read mode that in each case during the Carrying out a write operation in the one partial memory, a read operation in the other partial memory is carried out that that of an outgoing transmission line associated memory is formed by two full memories, each one for recording the maximum number of digital si- gnalen have appropriate storage capacity, and that this full memory alternately each other during the duration of a pulse frame in this way in writing mode and are in the read mode that in each case while a write operation is being carried out in the one full memory, a read operation is carried out in the other full memory will. This has the advantage that the writing processes and the reading processes can be carried out on the individual storage tanks without mutual interference, without the need for a considerable outlay in terms of circuitry. Achieved Trouble-free operation is essentially achieved through the division of the transmission lines associated memory Each in two memory areas, with the incoming Transmission lines associated memory divided into two equal part memories are and the memory associated with the outgoing transmission lines are formed by two full memories. The use of two full memories per outgoing transmission line, a time channel conversion of each of the time channels usable on the incoming transmission lines to each of the time channels that can be used on the outgoing transmission lines within each Heart rate frame.

Gemäß einer zweckmäßigen Ausgestaltung der Erfindung wird im Zuge der Durchführung eines Lesebetriebs in einem Teilspeicher des einer ankommenden Ubertragungsleitung zugehörigen Speichers aus diesem Teilspeicher Jeweils eine Mehrzahl von eine Signalgruppe bildenden, in Zeitfächern ein und desselben Zeitkanals auf der betreffenden ankommenden Ubertragungsleitung aufgenommenen Signalen ausgelesen und gemeinsam über die Raumkoppeleinrichtung einem der einer abgehenden ubertragungsleitung zugehörigen Vollspeicher zugeführt. Hierdurch ergibt sich der Vorteil, daß auf relativ einfache Weise die Durchschaltefrequenz der Raumkoppeleinrichtung herabgesetzt werden kann, so daß für den Aufbau dieser Raumkoppeleinrichtung mit eine relativ geringe obere Grenzfrequenz besitzenden billigen Bauelementen ausgekommen werden kann.According to an advantageous embodiment of the invention, in the course the implementation of a read operation in a partial memory of the incoming one Transmission line associated memory from this partial memory in each case a plurality of a signal group forming one and the same time channel in time slots read out the relevant incoming transmission line recorded signals and jointly via the space coupling device to one of an outgoing transmission line associated full memory supplied. This has the advantage that on relatively the switching frequency of the space coupling device can be reduced in a simple manner can, so that with the construction of this space coupling device one Inexpensive components possessing relatively low upper limit frequency get by can be.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung sind in den Teilspeichern der den ankommenden Ubertragungsleitungen zugehörigen Speicher und in den den abgehenden Ubertragungsleitungen zugehörigen Voll speichern für die Aufnahme der jeweils von einem Signal sender über eine der ankommenden Ubertragungsleitungen zugeführten Signale bestimmte festgelegte Speicherplätze zuteilbar, in die die betreffenden Signale jeweils gezielt einschreibbar sind; bei der Durchführung von Lesebetriebsvorgängen werden die Speicherplätze der einzelnen Teilspeicher und Voll speicher Jeweils zyklisch aufeinanderfolgend ausgelesen. Durch diese Maßnahme des gezielten Einschreibens von Signalen in die einzelnen Speicherplätze und des zyklischen Auslesens der Signale aus den Speicherplätzen der vorgesehenen Speicher ergibt sich der Vorteil, daß auf relativ einfache Weise eine Zeitlagenumsetzung sowohl vor der Raumkoppeleinrichtung bezogen auf die ankommenden Ubertragungsleitungen als auch auf den abgehenden Ubertragungsleitungen bezogen auf die Raumkoppeleinrichtung ermöglicht ist.According to a further advantageous embodiment of the invention are in the partial memories of the memory associated with the incoming transmission lines and in the outgoing transmission lines associated full store for the Recording of each from a signal transmitter via one of the incoming transmission lines supplied signals can be allocated to certain specified memory locations in which the relevant Signals can each be specifically inscribed; when performing reading operations the storage locations of the individual partial and full memories are each cyclical read out consecutively. Through this measure of targeted enrollment of signals in the individual memory locations and the cyclical reading of the signals from the memory locations of the memory provided there is the advantage that on a relatively simple way of a time slot conversion both before the space switch based on the incoming transmission lines as well as on the outgoing transmission lines based on the room coupling device is enabled.

Gemäß einer weiteren zweckmäßigen Ausgestaltung der Erfindung sind Jedem Teilspeicher und jedem Voll speicher eine gesonderte Schreibschaltung und eine gesonderte Leseschaltung zugehörig. Hierdurch ergibt sich der Vorteil einer besonders einfachen Ansteuerung der Teilspeicher und der Voll speicher bei der Durchführung von Schreibvorgängen und von Lesevorgängen.According to a further advantageous embodiment of the invention are Each partial memory and each full memory a separate write circuit and a separate read circuit associated with it. This has the advantage of a particularly simple control of the partial memory and the full memory during implementation of writes and reads.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung sind die einem Teilspeicher eines Speichers zugehörige Schreibschaltung und die dem anderen Teilspeicher desselben Speichers zugehörige Leseschaltung mit Steuereingängen gemeinsam am Ausgang einer Steuerschaltung angeschlossen, die an die betreffenden Steuereingänge Signale zur Aktivierung der angeschlossenen Schreibschaltung und der angeschlossenen Leseschaltung abgibt; ferner sind die dem einen Teilspeicher zugehörige Leseschaltung und die dem anderen Teilspeicher desselben Speichers zugehörige Schreibschaltung mit Steuereingängen an einer weiteren, der genannten Steuerschaltung entsprechenden Steuerschaltung angeschlossen, die ebenfalls ausgangsseitig Steuersignale zur Aktivierung der an ihr angeschlossenen Schreibschaltung und Leseschaltung abzugeben vermag. Die beiden Steuerschaltungen geben dabei jeweils während der Dauer eines halben Pulsrahmens ausgangsseitig Steuersignale ab. Hierdurch ergibt sich der Vorteil einer besonders einfachen Steuerung der für die Teilspeicher der den ankommenden Ubertragungsleitungen zugehörigen Speicher vorgesehenen Leseschaltungen und Schreibschaltungen. Der dabei erforderliche schaltungstechnische Aufwand ist im übrigen relativ gering.According to yet another useful embodiment of the invention are the write circuit associated with a partial memory of a memory and the the other partial memory of the same memory associated read circuit with control inputs commonly connected to the output of a control circuit, which is connected to the relevant Control inputs Signals for activating the connected Write circuit and outputs the connected reading circuit; furthermore, they are one part of the memory associated read circuit and those associated with the other partial memory of the same memory Write circuit with control inputs on a further, said control circuit corresponding control circuit is connected, which also has control signals on the output side to activate the write circuit and read circuit connected to it able. The two control circuits each give one for the duration half the pulse frame on the output side from control signals. This has the advantage a particularly simple control for the partial memory of the incoming Read circuits and write circuits provided for transmission lines associated memory. The circuitry complexity required for this is, moreover, relatively low.

Gemäß einer noch weiteren zweckmäßigen Ausgestaltung der Erfindung sind die einem Voll speicher eines Speichers zugehörige Schreibschaltung und die dem anderen Vollspeicher desselben Speichers zugehörige Schreibschaltung mit Steuereingängen am Ausgang einer Steuerschaltung angeschlossen, die an die betreffenden Steuereingänge Signale zur Aktivierung der angeschlossenen Schreibschaltungen jeweils während der Dauer eines Pulsrahmens abgibt; die dem einen Voll speicher eines Speichers zugehörige Leseschaltung und die dem anderen Voll speicher desselben Speichers zugehörige Leseschaltung sind mit Steuereingängen an weiteren, gesonderten Steuerschaltungen angeschlossen, die ausgangsseitig Steuersignale zur Aktivierung der an sie angeschlossenen Leseschaltungen jeweils während der Dauer eines Pulsrahmens abzugeben vermögen. Hierdurch ergibt sich der Vorteil einer besonders einfachen Steuerung der für die den abgehenden Ubertragungsleitungen zugehörigen Voll speicher vorgesehenen Lese schaltungen und Schreibschaltungen. Für die Steuerung sämtlicher derartiger Schreibschaltungen und Leseschaltungen kommt man im übrigen mit lediglich den beiden an- gegebenen Steuerschaltungen aus, was insgesamt einen relativ geringen schaltungstechnischen Aufwand bedeutet.According to yet another useful embodiment of the invention are the write circuit associated with a full memory of a memory and the write circuit with control inputs belonging to the other full memory of the same memory at the output of a control circuit connected to the relevant control inputs Signals for activating the connected write circuits during the Emits duration of a pulse frame; those belonging to a full memory of a memory Read circuit and the other full memory of the same memory associated read circuit are connected with control inputs to further, separate control circuits, the output-side control signals for activating the reading circuits connected to them able to deliver during the duration of a pulse frame. This results in the advantage of a particularly simple control of the for the outgoing Transmission lines associated with full memory provided reading circuits and Write circuits. For controlling all such write circuits and Read circuits can be reached with only the two given Control circuits from what an overall relatively low circuitry Effort means.

Anhand einer Zeichnung wird die Erfindung nachstehend an einem Ausführungsbeispiel näher erläutert.With the aid of a drawing, the invention is illustrated below using an exemplary embodiment explained in more detail.

In der Zeichnung ist eine Zeitmultiplexkoppelanordnung dargestellt, die digitale Signale über diese Signale zuftihrende Leitungen - im folgenden als ankommende Übertragungsleitungen bezeichnet - aufnimmt und an bestimmte wegführende Leitungenim folgenden als abgehende Ubertragungsleitungen bezeichnet -abgibt. Bei den erwähnten digitalen Signalen mag es sich im vorliegenden Fall um Bitfolgen , auch als Envelopes bezeichnet, handeln, die beispielsweise jeweils sechs oder acht Datenbits, ein Synchronisierbit und ein Zustandsbit umfassen mögen. Das Zustandsbit dient zur Kennzeichnung eines Envelopes als Signalisierungszeichen beim Verbindungsaufbau oder als Nachrichtenzeichen bei einer durchgeschalteten Verbindung.In the drawing, a time division multiplex switching arrangement is shown, the digital signals via these signals supply lines - hereinafter referred to as incoming transmission lines called - receives and to certain outgoing Lines hereinafter referred to as outgoing transmission lines -delivery. at In the present case, the digital signals mentioned may be bit sequences, also known as envelopes, act, for example, six or eight each May include data bits, a sync bit and a status bit. The status bit serves to identify an envelope as a signaling character when establishing a connection or as a message character for a connected connection.

Mit Hilfe des Synchronisierbits wird jeweils eine Envelope-Synchronisierung vorgenommen. Die Verarbeitung der Zustandsbits und der Synchronisierbits wird hier nicht weiter betrachtet, da sie für das Verständnis der vorliegenden Erfindung nicht erforderlich erscheint. Im übrigen können die Zustandsbits und die Synchronisierbits des jeweiligen Envelopes in der Weise verarbeitet werden, wie dies im Zusammenhang mit der oben betrachteten bekannten Schaltungsanordnung (s.DT-PS 2508 323) erläutert worden ist.With the help of the synchronization bit, each envelope is synchronized performed. The processing of the status bits and the synchronization bits is carried out here not considered further as it is not necessary for an understanding of the present invention appears necessary. The status bits and the synchronization bits can also be used of the respective envelope are processed in the manner as this is related with the known circuit arrangement considered above (see DT-PS 2508 323) has been.

Die auf den ankommenden Ubertragungsleitungen und die auf den abgehenden Ubertragungsleitungen auftretenden digitalen Signale treten in Zeitfächern von Zeitkanälen auf, welche durch zyklisch wiederholt in Pulsrahmen auftretende Zeitfächer gebildet sind. Ein derartiger Pulsrahmen kann bei einer Dauer von beispielsweise IOms insgesamt achtzig Zeitfächer umfassen, in deren jedem ein Datensignal bzw. Envelope übertragen werden kann. Legt man ein Envelope mit insgesamt acht Bits bei einem derartigen Rahmenaufbau zugrunde, so bedeutet dies, daß über eine Ubertragungsleitung der ankommenden und der abgehenden Ubertragungsleitungen ein Datenbitstrom mit einer Bitrate von 64kBit/s geleitet werden kann.The ones on the incoming transmission lines and those on the outgoing ones Transmission lines occurring digital signals occur in time slots of time channels which are formed by time fans that occur cyclically in pulse frames are. Such a pulse frame can have a duration of, for example, IOms in total comprise eighty time slots, in each of which a data signal or envelope is transmitted will can. If you add an envelope with a total of eight bits such a frame structure is based, this means that over a transmission line the incoming and outgoing transmission lines a data bit stream with a Bit rate of 64kBit / s can be passed.

Bei der in der Zeichnung dargestellten Zeitmultiplexkoppelanordnung ist Jeder der in einer Vielzahl vorgesehenen ankommenden Ubertragungsleitungen - von denen in der Zeichnung allerdings lediglich eine ankommende Ubertragungsleitung Lan dargestellt ist - ein Speicher zugehörig, der eine solche Speicherkapazität besitzt, daß er die in einem Pulsrahmen maximal auftretende Anzahl digitaler Signale aufzunehmen und zwischenzuspeichern vermag. Der der jeweiligen ankommenden Ubertragungsleitung, wie der Ubertragungsleitung Lan, zugehörige Speicher ist im vorliegenden Fall in zwei gleich große Teilspeicher unterteilt. Diese beiden Teilspeicher sind für den der ankommenden Ubertragungsleitung Lan zugehörigen Speicher mit M7 bzw.In the time division multiplex switching arrangement shown in the drawing is each of the incoming transmission lines provided in a multitude - of those in the drawing, however, only one incoming transmission line Lan is shown - a memory associated with such a storage capacity possesses that it has the maximum number of digital signals occurring in a pulse frame able to record and buffer. Of the respective incoming transmission line, like the transmission line Lan, associated memory is in the present case divided into two equal part memories. These two partial memories are for the the incoming transmission line Lan associated memory with M7 or

M2 bezeichnet. Jeder dieser beiden Teilspeicher M1, M2 besitzt unter Zugrundelegung des zuvor angegebenen Zahlenbeispiels eine Speicherkapazität zur Speicherung von 32kBit.M2 designated. Each of these two partial memories M1, M2 has under Based on the numerical example given above, a storage capacity for Storage of 32kBit.

Jedem der Teilspeicher M1, M2 ist eine gesonderte Schreibschaltung S1 bzw. S2 zugehörig. Die beiden Schreibschaltungen S1, S2 weisen Jeweils eine Anzahl von Verknüpfungsschaltungen auf, die im vorliegenden Fall durch UND-Glieder GS11 bis GSIn für die Schreibschaltung S1 und durch UND-Glieder GS21 bis GS2n für die Schreibschaltung S2 angedeutet sind. Jede der Schreibschaltungen S1, S2 weist hier zumindest eine der Anzahl der in einem halben Pulsrahmen auf der ankommenden Ubertragungsleitung Lan auftretenden digitalen Signale entsprechende Anzahl von Verknüpfungsgliedern GS11 bis GSln bzw. GS21 bis GS2n auf, über die eine entsprechende Anzahl von Speicherabschnitten der Teilspeicher M1 bzw. M2 ansteuerbar ist. Jeder Speicherabschnitt der Teilspeicher M1, M2 besitzt dann eine Kapazität zur Aufnahme der zu einem digitalen Signal gehörenden Bits.Each of the partial memories M1, M2 is a separate write circuit S1 or S2 associated. The two write circuits S1, S2 each have a number of logic circuits, which in the present case by AND gates GS11 to GSIn for the write circuit S1 and through AND gates GS21 to GS2n for the Write circuit S2 are indicated. Each of the write circuits S1, S2 has here at least one of the number in half a pulse frame on the incoming transmission line Lan occurring digital signals corresponding number of logic elements GS11 to GSln or GS21 to GS2n over which a corresponding number of memory sections the partial memory M1 or M2 can be controlled. Each storage section of the partial storage M1, M2 then has one Capacity to accommodate the to a digital Bits belonging to the signal.

Die zu den erwähnten Schreibschaltungen S1, S2 gehörenden Verknüpfungsglieder GS11 bis GSIn bzw. GS21 bis GS2n sind mit ihren einen Eingängen (Signal eingänge) gemeinsam an der ankommenden Ubertragungsleitung Lan angeschlossen. Mit ihren anderen Eingängen sind die Verknüpfungsglieder GS11 bis GSIn der Schreibschaltung S1 an dieser zugehörigen Steuereingängen angeschlossen, welche über ein Steuerkabel Skl an selektiv ansteuerbaren Ausgängen einer Steuerschaltung Stsl angeschlossen sind, auf die weiter unten noch eingegangen werden wird. Die der Schreibschaltung S2 zugehörigen Verknüpfungsglieder GS21 bis GS2n sind mit ihren anderen Eingängen an entsprechenden Steuereingängen der Schreibschaltung S2 angeschlossen, wobei diese Steuereingänge der Schreibschaltung S2 über ein Steuerkabel Sk2 mit entsprechenden Steuerausgängen einer weiteren Steuerschaltung Sts2 verbunden sind, auf die ebenfalls weiter unten noch eingegangen werden wird. Die Ausgänge der den beiden Schreibschaltungen S1, S2 zugehörigen Verknüpfungsglieder sind mit bestimmten festgelegten Speicherabschnitten der zugehörigen Teilspeicher M1 bzw. M2 verbunden. Durch selektives Aktivieren der einzelnen Verknüpfungsglieder der Schreibschaltungen S1, S2 ist es somit möglich, die auf der ankommenden Ubertragungsleitung Lan auftretenden digitalen Signale in bestimmte, festgelegte Speicherabschnitte der Teilspeicher M1, M2 einzuschreiben.The logic elements belonging to the mentioned write circuits S1, S2 GS11 to GSIn or GS21 to GS2n have one of their inputs (signal inputs) jointly connected to the incoming transmission line Lan. With her others The logic elements GS11 to GSIn of the write circuit S1 are inputs connected to these associated control inputs, which via a control cable Skl are connected to selectively controllable outputs of a control circuit Stsl, which will be discussed further below. The associated with the write circuit S2 Logic elements GS21 to GS2n are with their other inputs at the corresponding Control inputs of the write circuit S2 connected, these control inputs the write circuit S2 via a control cable Sk2 with corresponding control outputs another control circuit Sts2 are connected to the also below yet to be received. The outputs of the two write circuits S1, S2 associated logic elements are with certain fixed memory sections the associated partial memory M1 or M2 connected. By selectively activating the individual logic elements of the write circuits S1, S2, it is thus possible the digital signals occurring on the incoming transmission line Lan in to write specific, fixed memory sections of the partial memories M1, M2.

Den beiden Teilspeichern MI, M2 ist jeweils eine eigene Leseschaltung L1 bzw. L2 zugehörig. Die Leseschaltung L7 umfaßt im vorliegenden Fall durch UND-Glieder gebildete Verknüpfungsglieder GL11 bis GLln, und die Leseschaltung L2 umfaßt im vorliegenden Fall ebenfalls durch UND-Glieder gebildete Verknüpfungsglieder GL21 bis GL2n. Die Anzahl dieser Verknüpfungsglieder entspricht der Anzahl der Speicherabschnitte des Je- weils zugehörigen Teilspeichers M1 bzw. M2. Die gerade erwähnten Verknüpfungsglieder sind mit ihren einen Eingängen an den Speicherabschnitten ihres jeweils zugehörigen Teilspeichers MI bzw. M2 individuell angeschlossen. Mit ihren anderen Eingängen sind die betreffenden Verknüpfungsglieder an Steuereingängen der zugehörigen leseschaltung L1 bzw. L2 angeschlossen. Die Steuereingänge der Leseschaltung L2 sind über das Steuerkabel Skl an den Steuerausgängen der bereits erwähnten Steuerschaltung Stsl angeschlossen. Die Steuereingänge der Leseschaltung L1 sind über das Steuerkabel Sk2 an den Steuerausgängen der bereits erwähnten Steuerschaltung Sts2 angeschlossen. Die Ausgänge der Verknüpfungsglieder der beiden Leseschaltungen L1, L2 sind gemeinsam an einem Eingang ek einer Raumkoppeleinrichtung Rks angeschlossen, die insgesamt eine der Anzahl der ankommenden Ubertragungsleitungen entsprechende Anzahl von Eingängen el bis ex aufweisen mag. Die betreffende Raumkoppeleinrichtung Rks ist eine zumindest einstufige Raumkoppeleinrichtung, die Verbindungen zwischen den erwähnten Eingängen el bis ex und jeweils einem ihrer Ausgänge al bis ax auf entsprechende Einstellung der zu ihr gehörenden Koppelelemente vorzunehmen erlaubt. Die Einstellung der Koppelelemente erfolgt mittels eines Einstellers Est, dem hierfür entsprechende Steuerinformationen zur Verfügung stehen. Der Einsteller Est erhält derartige Steuerinformationen in hier nicht dargestellter Weise im Zuge des jeweiligen Verbindungsaufbaus zugeführt. Dies kann dabei prinzipiell in der gleichen Weise erfolgen, wie dies in der eingangs genannten DT-PS 2 508 323 erläutert ist. Demgemäß kann der Einsteller Est einen Verbindungsspeicher aufweisen, in welchem die Adressen der bei der jeweiligen Signalübertragung anzusteuernden Signalempfängerin gesonderten Speicherzellen gespeichert sind, die dem jeweiligen Signalsender fest zugeordnet sind. Dies bedeutet, daß in diesem Fall mit jeder Durchschaltung durch die Raumkoppeleinrichtung Rks an deren zugehörigen Einsteller Est eine entsprechende Anforderung gerichtet wird, wozu dem betreffenden Einsteller Est eine Angabe über die Jeweilige Ubertragungsleitung und über den Jeweiligen Zeitkanal geliefert wird, in welchem eine Signalaufnahme erfolgt ist, aufgrund derer nunmehr die Raumkoppeleinrichtung Rks durchzuschalten ist. Anhand der betreffenden Steuerinformation wird auf eine solche Anforderung hin dann jeweils der betreffende Eingang der Raumkoppeleinrichtung Rks mit dem für die Signalweiterleitung in Frage kommenden Ausgang dieser Raumkoppeleinrichtung verbunden. Zusätzlich kann die betreffende Einstellinformation noch eine Angabe über den für die Jeweilige Signalweiterleitung zu benutzenden Zeitkanal aufweisen. Es ist aber auch möglich, ohne eine solche zusätzliche Angabe auszukommen, wenn für die Ubertragung der digitalen Signale auf den ankommenden Ubertragungsleitungen und auf den abgehenden Übertragungsleitungen stets dieselben Zeitkanäle zu benutzen sind. Hierauf wird weiter unten noch eingegangen werden.The two partial memories MI, M2 each have their own read circuit L1 or L2 associated. The reading circuit L7 comprises in the present case by AND gates formed logic elements GL11 to GLln, and the reading circuit L2 includes im In the present case, logic elements GL21 also formed by AND elements up to GL2n. The number of these logic elements corresponds to the number of memory sections of each because the associated partial memory M1 or M2. Straight mentioned logic elements are with their one inputs to the memory sections their respective associated partial memory MI or M2 individually connected. With its other inputs are the relevant logic elements at control inputs connected to the associated reading circuit L1 or L2. The control inputs of the reading circuit L2 are connected to the control outputs of the control circuit already mentioned via the control cable Skl Stsl connected. The control inputs of the reading circuit L1 are via the control cable Sk2 connected to the control outputs of the control circuit Sts2 already mentioned. The outputs of the logic elements of the two reading circuits L1, L2 are common connected to an input ek a room coupling device Rks, the total a number of inputs corresponding to the number of incoming transmission lines el to ex may have. The relevant space coupling device Rks is at least one single-stage space coupling device, the connections between the inputs mentioned el to ex and one of its outputs al to ax in each case to the appropriate setting of the coupling elements belonging to it. The setting of the coupling elements takes place by means of an adjuster Est, the corresponding control information for this be available. The adjuster Est receives such control information in In a manner not shown here, supplied in the course of the respective connection establishment. In principle, this can be done in the same way as in the introduction mentioned DT-PS 2 508 323 is explained. Accordingly, the adjuster Est can one Have connection memory in which the addresses of the respective signal transmission signal receivers to be controlled are stored in separate memory cells which are permanently assigned to the respective signal transmitter. This means that in this case with each connection through the space coupling device Rks to their associated Adjuster Est a corresponding request is directed, including the relevant Adjuster Est an indication via the relevant transmission line and is supplied via the relevant time channel in which a signal recording has taken place, on the basis of which the space coupling device Rks is now to be switched through is. The relevant control information is used to respond to such a request then in each case the relevant input of the space coupling device Rks with the for the signal forwarding in question output of this space switching device tied together. In addition, the relevant setting information can also contain an indication about the time channel to be used for the respective signal forwarding. However, it is also possible to do without such additional information if for the transmission of the digital signals on the incoming transmission lines and to always use the same time channels on the outgoing transmission lines are. This will be discussed further below.

Die Ausgänge al bis ak der Raumkoppeleinrichtung Rks sind einzeln abgehenden Ubertragungsleitungen zugehörig. So ist beispielsweise der Ausgang ak der Raumkoppeleinrichtung Rks der abgehenden Ubertragungsleitung Lab zugehörig. An diesem Ausgang ak der Raumkoppeleinrichtung Rks sind im vorliegenden Fall zwei Schreibschaltungen S3, S4 mit ihren einen Eingängen (Signaleingänge) gemeinsam angeschlossen. Die beiden Schreibschaltungen S3, S4 mögen in entsprechender Weise aufgebaut sein wie die oben bereits betrachteten Schreibschaltungen S1, S2, allerdings mit der Maßgabe, daß die sie bildenden Verknüpfungsglieder in doppelter Anzahl vorgesehen sind wie bei den erwähnten Schreibschaltungen S1, S2. Demgemäß weist die Schreibschaltung 53 durch UND-Glieder gebildete Verknüpfungsglieder Ges31 bis GS3z auf, und die Schreibschaltung S4 weist ebenfalls durch UND-Glieder gebildete VerknüpfungsLiederG34Ibis GS4z aiDieseVrknüpfungsglieder der beiden Schreibschaltungen S3, S4 sind mit ihren einen Eingängen direkt am Ausgang ak der Raumkoppeleinrichtung Rks angeschlossen. Mit ihren anderen Eingängen sind die Verknüpfungsglieder GS31 bis GS3z an einzelnen Steuereingängen der Schreibschaltung S3 angeschlossen.The outputs al to ak of the room coupling device Rks are individual outgoing transmission lines associated. For example, the output is ak the space switching device Rks belonging to the outgoing transmission line Lab. At this output ak of the space coupling device Rks there are two in the present case Write circuits S3, S4 with their one inputs (signal inputs) connected together. The two write circuits S3, S4 may be constructed in a corresponding manner like the write circuits S1, S2 already considered above, but with the Provided that the linking elements forming them are provided in duplicate are as with the mentioned write circuits S1, S2. Accordingly, the write circuit 53 logic elements Ges31 to GS3z formed by AND elements, and the write circuit S4 also has logic elements G34I to GS4z ai formed by AND elements of the two write circuits S3, S4 have one of their inputs directly at the output ak connected to the room coupling device Rks. With her others Entrances are the logic elements GS31 to GS3z at individual control inputs of the write circuit S3 connected.

Diese Steuereingänge sind über ein Steuerkabel SK5 an Ausgängen einer Haltesatzanordnung angeschlossen, die einen Umlaufspeicher Usp mit nachgeschaltetem Decoder Dec umfaßt. Der Umlaufspeicher Usp mag im vorliegenden Fall eine Umlaufspeicherzeit entsprechend der Dauer von zwei Pulsrahmen besitzen. Die einzelnen Leitungen des Steuerkabels Sk5 mögen dabei an solchen Ausgängen des Decoders Dec angeschlossen sein, die Jeweils während der Dauer eines Pulsrahmens Steuersignale bzw.These control inputs are connected to the outputs of a control cable SK5 Holding set arrangement connected, which has a circulating storage Usp with downstream Decoder includes dec. In the present case, the circulating storage Usp may have a circulating storage time corresponding to the duration of two pulse frames. The individual lines of the Control cables Sk5 may be connected to such outputs of the decoder Dec be, the control signals resp.

Steuerimpulse führen. Die anderen Eingänge der zu der Schreibschaltung S4 gehörenden Verknüpfungsglieder GS41 bis GS4z sind an Steuereingängen dieser Schreibschaltung S4 angeschlossen.Lead control impulses. The other inputs to the write circuit Logic elements GS41 to GS4z belonging to S4 are at the control inputs of this write circuit S4 connected.

Diese Steuereingänge sind über ein Steuerkabel Sk6 an der zuvor erwähnten Haltesatzanordnung angeschlossen, und zwar an denJenigen Ausgängen des zu dieser Haltesatzanordnung gehörenden Decoders Dec, an denen während der Dauer eines vollständigen Pulsrahmens Steuersignale bzw. Steuerimpulse auftreten.These control inputs are via a control cable Sk6 on the aforementioned Holding set arrangement connected, namely at theJenigen outputs of the to this Holding set arrangement belonging to the decoder Dec, to which during the duration of a complete Pulse frame control signals or control pulses occur.

Die Anordnung sei dabei so getroffen, daß entweder nur die Leitungen des Steuerkabels Sk5 oder die Leitungen des Steuerkabels Sk6 entsprechende Steuerimpulse bzw. Steuersignale führen. Dadurch ist dann sichergestellt, daß während der Dauer eines Pulsrahmens Jeweils nur eine der Schreibschaltungen S3, S4 in Betrieb ist. Durch die Eintragung von die einzelnen Ausgänge des Decoders Dec und damit die einzelnen Leitungen der Steuerkabel Sk5, Sk6 bezeichnenden Adressen in die jeweils zu benutzenden Speicherplätze des Umlaufspeichers Usp ist somit ein adressiertes Ansteuern der zu den Schreibschaltungen S3, S4 gehörenden Verknüpfungsglieder möglich. Dem Umlaufspeicher Usp sind hierfür entsprechende Steuerinformationen im Zuge des Jeweiligen Verbindungsaufbaus zuzuführen. Hierauf wird Jedoch nicht weiter eingegangen, da derartige Maßnahmen - also die Abgabe von Haltesatzinformationen an eine Haltesatzanordnung -für sich bekannt sind.The arrangement is such that either only the lines of the control cable Sk5 or the lines of the control cable Sk6 corresponding control pulses or lead control signals. This then ensures that during the duration of a pulse frame only one of the write circuits S3, S4 is in operation. By entering the individual outputs of the decoder Dec and thus the individual Lines of the control cables Sk5, Sk6 in the addresses to be used in each case Storage locations of the circular memory Usp is thus an addressed control of the logic elements belonging to the write circuits S3, S4 are possible. The circulating storage Usp is the corresponding control information for this in the course of the respective connection establishment to feed. However, this will not be discussed further, since such measures - So the delivery of holding set information to a holding set arrangement -for itself are known.

Die Verknüpfungsglieder GS31 bis GS3z der Schreibschaltung S3 sind ausgangsseitig mit einer ihrer Anzahl entsprechenden Anzahl von Speicherabschnitten eines Teilspeichers M3 verbunden, der eine solche Speicherkapazität besitzt, daß er sämtliche, innerhalb eines Pulsrahmens maximal auftretenden digitalen Signale - das sind im vorliegenden Fall achtzig Bitgruppen - aufzunehmen und zwischenzuspeichern vermag. Der Teilspeicher M3 besitzt somit die doppelte Speicherkapazität wie Jeder der Teilspeicher M1, M2.The logic elements GS31 to GS3z of the write circuit S3 are on the output side with a number of memory sections corresponding to their number a partial memory M3 connected, which has such a storage capacity that he all, maximally occurring digital signals within a pulse frame - in the present case, eighty bit groups - to be recorded and buffered able. The partial memory M3 thus has twice the storage capacity as each the partial memory M1, M2.

Die Ausgänge der Verknüpfungsglieder GS41 bis GS4z der Schreibschaltung S4 sind ausgangsseitig mit in einer ihrer Anzahl entsprechenden Anzahl vorgesehenen Speicherabschnitten eines Teilspeichers M4 verbunden, der dieselbe Speicherkapazität besitzt wie der Teilspeicher M3. Jeder Speicherabschnitt der beiden Teilspeicher M3, M4, die den der abgehenden Ubertragungs leitung Lab zugehörigen Speicher bilden, besitzt eine Speicherkapazität zur Aufnahme der ein digitales Signal bildenden Bits.The outputs of the logic elements GS41 to GS4z of the write circuit S4 are provided on the output side in a number corresponding to their number Storage sections of a partial memory M4 connected, the same storage capacity like the partial memory M3. Each memory section of the two partial memories M3, M4, which form the memory associated with the outgoing transmission line Lab, has a storage capacity for receiving the bits forming a digital signal.

Mit den einzelnen Speicherabschnitten der beiden Teilspeicher M3, M4 ist Jeweils eine Leseschaltung L3 bzw. L4 eingangsseitig verbunden. Diese LeseschalrngenL3, L4 mögen in entsprechender Weise aufgebaut sein wie die oben bereits betrachteten Leseschaltungen L1, L2, allerdings mit der Maßgabe, daß sie hier doppelt so viele Verknüpfungsglieder aufweisen wie die Leseschaltungen L1, L2 - da die Teilspeicher M3, M4, denen die Leseschaltungen L3, L4 zugehörig sind, Jeweils eine doppelt so hohe Speicherkapazität besitzen wie Jeder der Teilspeicher M1, M2, denen die oben bereits betrachteten Leseschaltungen JI, L2 zugehörig sind. Im vorliegenden Fall weist die Leseschaltung L3 demgemäß durch UND-Glieder gebildete Verknüpfungsglieder GL31 bis GL3z auf, und die Leseschaltung L4 weist durch UND-Glieder gebildete Verknüpfungsglieder GL41 bis GL4z auf. Die Verknüpfungsglieder GL31 bis GL3z sind mit ihren einen Eingängen an den Speicherabschnitten des zugehörigen Teilspeichers M3 angeschlossen. Mit ihren anderen Eingängen sind die Verknüpfungsglieder GL31 bis GL3z an Steuereingängen der Leseschaltung L3 angeschlossen. Diese Steuereingänge der Leseschaltung L3 sind über ein Steuerkabel Sk3 an den Steuerausgängen einer Steuerschaltung Sts3 angeschlossen, die aus einer entsprechenden Anzahl von durch UND-Glieder gebildeten Verknüpfungsgliedem Gt31 bis Gt3z besteht. Die Verknüpfungsglieder GL41 bis GL4z der Leseschaltung L4 sind mit ihren einen Eingängen an den Speicherabschnitten des Teilspeichers M4 angeschlossen.With the individual memory sections of the two partial memories M3, M4 is a read circuit L3 or L4 connected on the input side. This reading switch L3, L4 may be structured in the same way as those already considered above Read circuits L1, L2, but with the proviso that there are twice as many here Logic elements have like the reading circuits L1, L2 - since the partial memory M3, M4, to which the reading circuits L3, L4 are associated, each one twice as much have high storage capacity as each of the partial memories M1, M2, which the above already considered reading circuits JI, L2 are associated. In the present case the reading circuit L3 accordingly has logic elements formed by AND elements GL31 to GL3z, and the reading circuit L4 has logic elements formed by AND elements GL41 to GL4z. The logic elements GL31 to GL3z are one of their inputs at the memory sections of the associated partial memory M3 connected. With their other inputs, the logic elements GL31 to GL3z are at control inputs connected to the reading circuit L3. These control inputs of the reading circuit L3 are connected to the control outputs of a control circuit Sts3 via a control cable Sk3, from a corresponding number of logic elements formed by AND elements Gt31 to Gt3z exists. The logic elements GL41 to GL4z of the reading circuit L4 are connected with their one inputs to the memory sections of the partial memory M4.

Mit ihren anderen Eingängen sind die Verknüpfungsglieder GL41 bis GL4z an Steuereingängen der Leseschaltung L4 angeschlossen.The logic elements GL41 to are with their other inputs GL4z connected to the control inputs of the reading circuit L4.

Diese Steuereingänge der Leseschaltung L4 sind über ein Steuerkabel Sk4 an den Steuerausgängen einer Steuerschaltung Sts4 angeschlossen, die aus einer entsprechenden Anzahl von durch UND-Gliedern gebildeten Verknüpfungsgliedern Gt41 bis Gt4z besteht. Die Ausgänge sämtlicher Verknüpfungsglieder der beiden Leseschaltungen L3, L4 sind gemeinsam mit der abgehenden Ubertragungsleitung Lab verbunden.These control inputs of the reading circuit L4 are via a control cable Sk4 connected to the control outputs of a control circuit Sts4, which consists of a corresponding number of logic elements Gt41 formed by AND elements until Gt4z exists. The outputs of all logic elements of the two reading circuits L3, L4 are jointly connected to the outgoing transmission line Lab.

Wie bereits angedeutet, weisen die beiden Steuerschaltungen Sts3 und Sts4 jeweils eine Anzahl von Verknüpfungsgliedern Gt31 bis Gt3z bzw. Gt41 bis Gt4z auf, die der Anzahl der zu der jeweiligen Leseschaltung L3 bzw. L4 gehörenden Verknüpfungsglieder entspricht. Die zu der jeweiligen Steuerschaltung Sts3 bzw. Sts4 gehörenden Verknüpfungsglieder sind mit ihren einen Eingängen an den zu den beiden Steuerkabeln Skl, Sk2 gehörenden Steuerleitungen angeschlossen. Dadurch ist sichergestellt, daß innerhalb jedes Pulsrahmens nacheinander die zu den beiden Steuerschaltungen Sts3 und Sts4 gehörenden Verknüpfungsglieder an ihrem jeweils einen Eingang ein entspreherdes Steuersignal zugeführt erhalten.As already indicated, the two control circuits Sts3 and Sts4 each have a number of logic elements Gt31 to Gt3z or Gt41 to Gt4z the number of logic elements belonging to the respective reading circuit L3 or L4 is equivalent to. The logic elements belonging to the respective control circuit Sts3 or Sts4 are with their one inputs on the two control cables Skl, Sk2 belonging Control lines connected. This ensures that within each pulse frame one after the other the logic elements belonging to the two control circuits Sts3 and Sts4 a corresponding control signal is supplied to one of its inputs.

Mit ihren anderen Eingängen sind die zu der jeweiligen Steuerschaltung Sts3 bzw. Sts4 gehörenden Verknüpfungsglieder Gt31 bis Gt3z bzw. Gt41 bis Gt4z gemeinsam an einem Ausgang Q bzw.The other inputs are those for the respective control circuit Sts3 or Sts4 belonging logic elements Gt31 to Gt3z or Gt41 to Gt4z together at an output Q resp.

einer bistabilen Kippschaltung FF2 angeschlossen. Diese Kippschaltung FF2 ist mit einem Takteingang T am Ausgang 5 einer weiteren bistabilen Kippschaltung FF1 angeschlossen.connected to a bistable flip-flop FF2. This toggle switch FF2 is with a clock input T at the output 5 of a further bistable multivibrator FF1 connected.

Diese weitere bistabile Kippschaltung FF1 steuert von ihren Ausgängen Q und 5 die oben bereits erwähnten Steuerschaltungen Stsl bzw. Sts2. Die Steuerschaltung Stsl besteht dabei aus einer Anzahl von durch UND-Glieder gebildeten Verknüpfungsgliedern Gt?l bis Gtln, und die Steuerschaltung Sts2 besteht aus ebenfalls durch UND-Glieder gebildeten Verknüpfungsgliedern Gt21 bis Gt2n. Die zu der Steuerschaltung Sts gehörenden Verknüpfungsglieder Gtli bis Gtln sind dabei mit ihren einen Eingängen gemeinsam an dem Ausgang Q der Kippschaltung FF1 angeschlossen. Die zu der Steuerschaltung Sts2 gehörenden Verknüpfungsglieder Gt21 bis Gt2n sind mit ihren entsprechenden einen Eingängen gemeinsam an dem Ausgang 8 der Kippschaltung FF1 angeschlossen. Die beiden Steuerschaltungen Sts1, Sts2 weisen im übrigen jeweils eine Anzahl von Verknüpfungsgliedern auf, die der Anzahl der in den Leseschaltungen L1, L2 bzw. in den Schreibschaltungen S1, S2 jeweils enthaltenen Verknüpfungsglieder entsprechen mag. Diese Anzahl der Verknüpfungsglieder ist damit hier halb so groß wie die Anzahl der zu den Steuerschaltungen Sts3, Sts4 Jeweils gehörenden Verknüpfungsglieder.This further bistable flip-flop FF1 controls from its outputs Q and 5 the control circuits Stsl and Sts2 already mentioned above. The control circuit Stsl consists of a number of logic elements formed by AND elements Gt? L to Gtln, and the control circuit Sts2 also consists of AND gates formed logic elements Gt21 to Gt2n. The belonging to the control circuit Sts Linking elements Gtli to Gtln are common to one of their inputs connected to the output Q of the flip-flop FF1. The to the control circuit Sts2 belonging logic elements Gt21 to Gt2n are with their corresponding one input is commonly connected to the output 8 of the flip-flop FF1. The two control circuits Sts1, Sts2 each have a number of Gating elements which correspond to the number of the reading circuits L1, L2 or logic elements contained in each case in the write circuits S1, S2 correspond like. This number of link elements is half as large as the number here the logic elements belonging to the control circuits Sts3, Sts4.

Die zu den beiden Steuerschaltungen Stsl, Sts2 gehörenden Verknüpfungsglieder sind mit ihren anderen, noch nicht betrachteten Eingängen an einer entsprechenden Anzahl von Ausgängen eines Zählers Z angeschlossen, der zusammen mit einem ihn steuernden Taktgenerator Tg einen Steuersignalgenerator darstellt. Der Zähler Z mag dabei so ausgelegt sein, daß er Jeweils nur an einem seiner Ausgänge ein Ausgangssignal abgibt. Das am letzten Ausgang des Zählers Z (das ist in der Zeichnung der unten liegend dargestellte Zählerausgang) auftretende Ausgangssignal wird einem Takteingang T der bereits erwähnten bistabilen Kippschaltung FF1 zugeführt. Bei dieser Kippschaltung FF1 mag es sich wie bei der Kippschaltung FF2 im vorliegenden Fall um eine Kippschaltung handeln, die auf die Rückflanke eines ihrem Takteingang T zugeführten Signals eine Zustandsumschaltung ausführt. Durch diese Anordnung ist erreicht, daß jeweils nur eine der beiden Steuerschaltungen Stsl und Sts2 und auch nur eine der beiden Steuerschaltungen Sts3 und Sts4 ausgangsseitig Steuersignale abgibt. Unter Zugrundelegung des oben angegebenen Zahlenbeispiels bedeutet dies, daß die beiden Steuerschaltungen Stsl, Sts2 abwechselnd miteinander Jeweils während einer Dauer von 5ms in einem IOms dauernden Pulsrahmen vierzig Steuersignale ausgangsseitig abgeben und daß die beiden Steuerschaltungen Sts3, Sts4 abwechselnd miteinander jeweils während der Dauer eines Pulsrahmens achtzig Steuersignale ausgangsseitig abgeben.The logic elements belonging to the two control circuits Stsl, Sts2 are with their other, not yet considered entrances at a corresponding one Number of outputs of a counter Z connected, which together with one controlling it Clock generator Tg represents a control signal generator. The counter Z may like this be designed so that it only emits an output signal at one of its outputs. The one at the last output of the counter Z (this is the one below in the drawing counter output shown) is sent to a clock input T. supplied to the aforementioned bistable flip-flop FF1. At this Toggle switch Like the flip-flop FF2 in the present case, FF1 may be a flip-flop act on the trailing edge of a signal fed to its clock input T. Status switch is carried out. This arrangement ensures that only one of the two control circuits Stsl and Sts2 and also only one of the two control circuits Sts3 and Sts4 emit control signals on the output side. Based on the above given numerical example, this means that the two control circuits Stsl, Sts2 alternating with each other, each lasting for a duration of 5ms in one IOms Pulse frames emit forty control signals on the output side and that the two control circuits Sts3, Sts4 alternate with each other for the duration of a pulse frame eighty Issue control signals on the output side.

Angesichts des vorstehend erläuterten Schaltungsaufbaus ergibt sich somit, daß die Teilspeicher des einer ankommenden Ubertragungsleitung, wie der Ubertragungsleitung Lan, zugehörigen Speichers abwechselnd miteinander jeweils während einer der Dauer eines halben Pulsrahmens entsprechenden Dauer im Schreibbetrieb und im Lesebetrieb sind. Dabei wird während der Durchführung eines Schreibbetriebs in dem einen Teilspeicher, wie in dem Teilspeicher M1, ein Lesebetrieb in dem anderen Teilspeicher, wie in dem Teilspeicher M2 desselben Speichers durchgeführt. In entsprechender Weise werden die Voll speicher des einer abgehenden Ubertragungsleitung, wie der Ubertragungsleitung Lab, zugehörigen Speichers betrieben, allerdings mit der Maßgabe, daß ein Lesebetrieb und ein Schreibbetrieb in diesen Voll speichern jeweils während der Dauer eines vollen Pulsrahmens durchgeführt wird. Dabei wird während der Durchführung eines Schreibbetriebs in dem einen Vollspeicher, wie in dem Vollspeicher M3, ein Lesebetrieb in dem anderen Vollspeicher, wie in dem Vollspeicher M4 desselben Speichers durchgeführt. Somit können in jedem der Vollspeicher M3, M4 die in einem Pulsrahmen in den Teilspeichern M1, M2 zwi- schengespeicherten digitalen Signale eingeschrieben werden, und zwar an beliebigen Speicherplätzen dieser Vollspeicher M3, M4. Während die Durchführung von Schreibvorgängen in den einzelnen Teilspeichern des einer ankommenden Übertragungs leitung zugehörigen Speichers und auch die Durchführung von Schreibvorgängen in den Voll speichern des einer abgehenden Ubertragungsleitung zugehörigen Speichers gewissermaßen gezielt erfolgen - die jeweils ankommenden digitalen Signale werden in ganz bestimmte, nicht notwendigerweise unmittelbar aufeinanderfolgende Speicherplätze eingeschrieben - erfolgt die Durchfühning eines Lesebetriebs bzw. von Lesevorgängen in den einzelnen Speichern zyklisch aufeinanderfolgend.In view of the circuit structure explained above, it follows thus that the partial memory of an incoming transmission line, such as the transmission line Lan, associated memory alternately with each other for one of the duration half a pulse frame corresponding duration in write mode and in read mode are. In this case, while a write operation is being carried out in one of the partial memories, as in the sub-memory M1, a read operation in the other sub-memory, as in FIG carried out the partial memory M2 of the same memory. Be in a corresponding manner the full memory of an outgoing transmission line, such as the transmission line Lab, associated memory operated, but with the proviso that a read operation and a write operation in this full store each for the duration of one the full heart rate range. This is done while performing a Write operation in the one full memory, as in the full memory M3, a read operation in the other full memory, as carried out in the full memory M4 of the same memory. Thus, in each of the full memories M3, M4 can be in a pulse frame in the partial memories M1, M2 between stored digital signals at any memory location of this full memory M3, M4. While the implementation of write operations in the individual partial memories of the incoming one Transmission line associated memory and also the implementation of write operations in the full store of the memory associated with an outgoing transmission line to a certain extent take place in a targeted manner - the respective incoming digital signals are in very specific, not necessarily immediately consecutive memory locations registered - a reading operation or reading processes is carried out cyclically successively in the individual memories.

Beim Auslesen der in den Teilspeichern (M1, M2) des der jeweiligen ankommenden Ubertragungsleitung zugehörigen Speichers kann nun so vorgegangen sein, daß Jeweils eine Mehrzahl von zu einer Signalgruppe zusammengefaßten digitalen Signalen, die in Zeitfächern ein und desselben Zeitkanals auf der zugehörigen ankommenden Ubertragungsleitung aufgenommen worden sind, aus dem jeweiligen Teilspeicher (M7 bzw.When reading out the in the partial memories (M1, M2) of the respective The memory associated with the incoming transmission line can now be proceeded as follows: that in each case a plurality of digital signals combined to form a signal group, those in time slots of one and the same time channel on the associated incoming Transmission line have been received from the respective partial memory (M7 respectively.

M2), d.h. unmittelbar aufeinanderfolgend ausgelesen werden.M2), i.e. read out immediately one after the other.

So können beispielsweise zwei der in Zeitfächern ein und desselben Zeitkanals auf einer ankommenden Ubertragungsleitung aufgenommenen digitalen Signale eine solche Signalgruppe bilden. Dadurch ergeben sich für die Raumkoppeleinrichtung Rks längere Durchschalteintervalle. Dies ist insbesondere dann von Nutzen, wenn generell derartige Lesevorgänge durchgeführt werden, also Jeweils eine Mehrzahl von digitalen Signalen, die in Zeitfächern ein und desselben Zeitkanals auf einer ankommenden Ubertragungsleitung aufgenommen worden sind, unter Bildung einer Signalgruppe aus dem Jeweiligen Speicherbereich des der betreffenden ankommenden Ubertragungsleitung zugehörigen Teilspeichers ausgelesen werden. Voraussetzung für ein einwandfreies FunktioSeren ist aber, daß die während der Dauer eines halben Pulsrahmens in einem der Teilspeicher (M1, M2) des der betreffenden ankommenden Übertragungsleitung (Lan) zugehörigen Speichers eingeschriebenen digitalen Signale in einer Anzahl vorliegen, die gleich dem Produkt aus der Anzahl der eine Signalgruppe bildenden digitalen Signale und der Anzahl der über die Raumkoppeleinrichtung zu übertragenden Signalgruppen ist. Um die vorstehend geschilderten Verhältnisse zu veranschaulichen, seien nunmehr einige Zahlenbeispiele unter Bezugnahme auf die oben bereits gegebenen Zahlenwerte betrachtet.For example, two of the time slots can be one and the same Time channel recorded on an incoming transmission line digital signals form such a signal group. This results in the room coupling device Rks longer switching intervals. This is particularly useful when such reading processes are generally carried out, that is to say a plurality in each case of digital signals in time slots of one and the same time channel on a incoming transmission line have been added, forming a signal group from the respective memory area of the relevant incoming transmission line associated partial memory are read out. Prerequisite for a flawless Functional is, however, that the duration of half a pulse frame in one the partial memory (M1, M2) that of the relevant incoming transmission line (Lan) associated memory, written digital signals are present in a number, which are equal to the product of the number of digital signals forming a signal group Signals and the number of signal groups to be transmitted via the room coupling device is. In order to illustrate the relationships described above, let us now some numerical examples with reference to the numerical values already given above considered.

Unter Zugrundelegung eines Pulsrahmens mit insgesamt achtzig Zeitfächern und einer Pulsrahmendauer von IOms steht bei einer Ubertragung von acht Bits pro Zeitfach folgende Ubertragungskapazität zur Verfügung: a) Die innerhalb eines Pulsrahmens vorhandenen achtzig Zeitfächer können einem Zeitkanal zugehörig sein, über den somit ein Bitstrom mit einer Bitrate von insgesamt 64kBit/s übertragen werden kann.Based on a heart rate frame with a total of eighty time slots and a pulse frame duration of IOms stands for a transmission of eight bits per Time times the following transmission capacity is available: a) The one within a pulse frame existing eighty time slots can be associated with a time channel via which a bit stream with a total bit rate of 64kBit / s can be transmitted.

b) Die in einem Pulsrahmen enthaltenen Zeitfächer sind fünf Zeitkanälen zugehörig, deren jeder pro Pulsrahmen sechzehn Zeitfächer umfaßt und einen Bitstrom mit einer Bitrate von 12,8kBit/s zu übertragen vermag.b) The time slots contained in a pulse frame are five time channels associated, each of which comprises sixteen time slots per pulse frame and a bit stream is able to transmit at a bit rate of 12.8 kBit / s.

c) Die zumindest einem der unter b) genannten Zeitkanäle pro Pulsrahmen zugehörigen sechzehn Zeitfächer sind vier Unterzeitkanälen mit jeweils vier Zeitfächern zugeteilt. Damit kann über jeden dieser Unterzeitkanäle ein Bitstrom mit einer Bitrate von 3,2kBit/s übertragen werden.c) The at least one of the time channels mentioned under b) per pulse frame associated sixteen time slots are four sub-time channels with four time slots each allocated. This means that a bit stream with a bit rate can be used over each of these sub-time channels of 3.2kBit / s can be transmitted.

d) Die zumindest einem der unter b) genannten Zeitkanäle pro Pulsrahmen zugehörigen sechzehn Zeitfächer können insgesamt sechzehn Unterzeitkanälen mit jeweils einem Zeitfach pro Pulsrahmen zugeordnet sein. In diesem Fall kann über jeden derartigen Unterzeitkanal ein Bitstrom mit einer Bitrate von 800Bit/S übertragen werden.d) The at least one of the time channels mentioned under b) per pulse frame associated sixteen time slots can have a total of sixteen sub-time channels each be assigned to a time slot per pulse frame. In this case, about any such Sub-time channel a bit stream with a bit rate of 800Bit / S can be transmitted.

Allgemein ausgedrückt sind also die in einem Pulsrahmen auftretenden n(=80) Zeitfächer insgesamt x Zeitkanälen mit jeweils k Zeitfächern pro Pulsrahmen zugeordnet, wobei x.k = n ist. Wenn k=2 ist, kann zumindest einer der x Zeitkanäle in eine Anzahl y von Unterzeitkanälen mit Jeweils 1 Zeitfächern pro Pulsrahmen unterteilt werden, wobei y.l=k gilt.In general terms, therefore, are those occurring in a pulse frame n (= 80) Time slots a total of x time channels, each with k time slots per pulse frame, where x.k = n. If k = 2, at least one of the x time slots can be in a number y are subdivided by sub-time channels with 1 time slots per pulse frame, where y.l = k applies.

Im Vorstehenden ist davon ausgegangen worden, daß die auf den Übertragungsleitungen auftretenden bzw. übertragenen digitalen Signale in serieller Form auftreten und daß die eine Signalgruppe bildenden digitalen Signale ebenfalls seriell über die Raumkoppeleinrichtung Rks der Zeitmultiplexkoppelanordnung übertragen werden. Es ist aber auch möglich, die Raumkoppeleinrichtung Rks für eine parallele Si gnalübertragung der über sie Jeweils zu übertragenden Signale auszulegen. Zu diesem Zweck könnten die in den Leseschaltungen L1, L2 vorgesehenen Verknüpfungsschaltungen, die jeweils einem Teilspeicher der eingangsseitig vorgesehenen Teilspeicher M1, M2 zugehörig sind, in einer der Anzahl der ein digitales Signal bildenden Bits entsprechenden Anzahl vorgesehen sein und durch parallele Freigabe an ihren Ausgängen die zu den betreffenden digitalen Signalen gehörenden Bits jeweils parallel abgeben.In the foregoing it has been assumed that those on the transmission lines occurring or transmitted digital signals occur in serial form and that the digital signals forming a signal group also serially via the Space switching device Rks of the time division multiplex switching arrangement are transmitted. It but it is also possible to use the space coupling device Rks for a parallel signal transmission of the signals to be transmitted via them. To that end, could the logic circuits provided in the reading circuits L1, L2, each associated with a partial memory of the partial memory M1, M2 provided on the input side are in a number corresponding to the number of bits constituting a digital signal Number be provided and by parallel release at their outputs to the respective digital signals belonging to the bits in parallel.

In diesem Fall würden außerdem die zum Auslesen der eine Signalgruppe bildenden digitalen Signale aus den Teilspeichern M1 bzw. M2 vorgesehenen Verknüpfungsschaltungen gleichzeitig aktiviert bzw. freigegeben werden, um die Bits dieser digitalen Signale parallel über eine entsprechende Anzahl von Leitungen der Raumkoppeleinrichtung Rks zuzuführen und über diese durchzuschalten. Die den Schreibschaltungen der einer abgehenden Ubertragungsleitung zugehörigen Teilspeicher (M3, M4) zugehörigen Verknüpfungsschaltungen wären dann in entsprechender Vielzahl vorgesehen und freizugeben, wie dies bezüglich der Verknüpfungsschaltungen der Leseschaltungen angegeben worden ist, die für die eir.er ankommenden Ubertragungsleitung zugehörigen Teilspeicher vorgesehen sind. Bei dieser parallelen Ubertragung der die digitalen Signale bildenden Bits über die Raumkoppeleinrichtung Rks wäre dann von den von den Steuerschaltungen Stsl, Sts2, Sts3, Sts4 abgegebenen Steuersignalen jeweils nur ein Steuersignal zum Auslesen der Bits der in Frage kommenden digitalen Signale aus den einer ankommenden Ubertragungsleitung zugehörigen Teilspeichern und zum Einschreiben der betreffenden Bits in einen der einer abgehenden Ubertragungsleitung zugehörigen Vollspeicher erforderlich.In this case, there would also be those for reading out the one signal group forming digital signals from the partial memories M1 and M2 provided logic circuits activated or released simultaneously to the bits of these digital signals in parallel via a corresponding number of lines of the room coupling device Rks to be supplied and to be switched through via this. The write circuits of the one outgoing transmission line associated partial memory (M3, M4) associated logic circuits would then be provided and released in a corresponding number, as with regard to this of the logic circuits of the reading circuits has been specified for the eir.er incoming transmission line associated partial memory are provided. With this parallel transmission of the bits forming the digital signals via the Space coupling device Rks would then be from the control circuits Stsl, Sts2, Sts3, Sts4 output control signals only one control signal for the Reading out the bits of the digital signals in question from the incoming one Transmission line associated sub-memories and for writing the relevant Bits in one of the full memory associated with an outgoing transmission line necessary.

6 Patentansprüche 1 Figur L e e r s e i t e6 claims 1 figure L e r s e i t e

Claims

Time division multiplex switching arrangement for receiving digital Signals that are in time slots of time channels with cyclically repeated in pulse frames occurring time slots are fed to incoming transmission lines, and for the delivery of such recorded digital signals in time slots of time channels with cyclically repeated times in pulse frames over outgoing transmission lines, each incoming transmission line having a separate memory with one for Recording and intermediate storage of the maximum number occurring in a pulse frame digital signals corresponding storage capacity is associated with the outgoing Transmission lines for receiving and temporarily storing digital signals serving memory are associated and where the incoming transmission lines associated memory via a space coupling device with the outgoing transmission lines associated storage units are connected, that each of an incoming transmission line (Lan) associated memory in two equally large partial memory (M1, M2) is divided, which alternate each during a duration corresponding to the duration of half a pulse frame in this way in the write mode and are in the read mode that in each case while a write operation is being carried out in one part of the memory (e.g. M1) a read operation in the other part of the memory (M2) is carried out that the associated one of the outgoing transmission line (Lab) Memory is formed by two full memories (M3, M4), each one for recording corresponding to the maximum number of digital signals occurring in a pulse frame Have storage capacity, and that these full memories (M3, M4) alternate with one another in each case during the duration of a pulse frame in this way in the write mode and in the read mode are that in each case during the implementation of a write operation in the one full memory (e.g. M3) a read operation is carried out in the other full memory (M4).

2. Time division multiplex switching arrangement according to claim 1, d a d u r ch g e k e nn nz e i c h n e t that in the course of carrying out a reading operation in the a partial memory (M1) belonging to an incoming transmission line (Lan) Memory (M1, M2) from this partial memory (M1) each have a plurality of a signal group forming, in time slots of one and the same time channel on the relevant incoming Transmission line (Lan) recorded signals read out and shared via the Room coupling device (Rks) one of the outgoing transmission lines (Lab) associated full memory (M3, M4) is supplied.

3. Time division multiplex switching arrangement according to claim 1 or 2, d a d u r c h g e k e n n n z e i c h n e t that in the incoming transmission lines (Lan) associated partial memories (M1, M2) and in the outgoing transmission lines (Lab) associated full memories (M3, M4) for recording the signals from a signal transmitter certain signals emitted via one of the incoming transmission lines (Lan) Specified memory locations can be allocated into which the relevant signals are selectively inscribable, and that when performing reading operations the memory locations of the individual partial memories (M1, M2) and full memories (M3, M4) are read out cyclically in succession.

4. Time division multiplex switching arrangement according to one of claims 1 to 3, it is noted that each partial memory (M1, M2) and each Full memory (M3, M4) a separate write circuit (S1, S2 or S3, S4) and a separate reading circuit (L1, L2 or L3, L4) are associated.

5. Time division multiplex switching arrangement according to claim 4, d a -d u r c h g e k e n n n n z e i c h n e t that the one partial memory (M1 or M2) of a memory (M1, M2) associated Write circuit (S1; S2) and that of the other Partial memory (M2 or M1) of the same memory (M1, M2) associated reading circuit (L1; L2) with control inputs jointly connected to the output of a control circuit (Stsl) are the signals to the relevant control inputs to activate the connected Write circuit (S1) and the connected read circuit (L2) outputs, and that the reading circuit (L1) belonging to one partial memory (M1) and that of the other Partial memory (M2) of the same memory (M1, M2) associated write circuit (S2) with control inputs on a further, the named one control circuit (Stsl) corresponding control circuit (Sts2) are connected, which is also on the output side Control signals for activating the write circuit and read circuit connected to them able to deliver.

6. Time division multiplex switching arrangement according to claim 4 or 5, d a d u r c h e k e n n n n n e i c h n e t that the two full memories (M3, M43 one Memory (M3, M4) associated write circuits (S3, S4) with control inputs on Output of a control circuit (Usp, Dec) are connected to the relevant Control inputs Signals for activating the connected write circuits able to deliver during the duration of a pulse frame, and that the two full memories (M3, M4) of a memory (M3, M4) associated read circuits (L3, L4) with control inputs are connected to further, separate control circuits (Sts3, Sts4) which on the output side control signals for activation of reading circuits connected to them Able to deliver during the duration of a pulse frame.