DE2724646A1 - Semiconductor memory unit with matrix array - has switching transistors, address buffers and pulse generators - Google Patents
Semiconductor memory unit with matrix array - has switching transistors, address buffers and pulse generatorsInfo
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Abstract
Description
HalbleiterspeicheranordnungSemiconductor memory device
Die Erfindung bezieht sich auf eine Halbleiterspeicheranordnung und insbesondere auf schnelle Schaltungsanordnungen für einen N-Kanal-MOS-Speicher mit Speicherzellen, die mit einem Transistor arbeiten.The invention relates to a semiconductor memory device and especially on fast circuit arrangements for an N-channel MOS memory with Memory cells that work with a transistor.
Bei der Herstellung digitaler Anordnungen, insbesondere Kleinrechner, werden in großem Umfang MOS-Direktzugriffspeicher (RAM) verwendet. Die Fähigkeiten und die Kostenvorteilesolcher Speicheranordnungen haben in den letzten Jahren ständig zugenommen. Die Kosten pro Speicherbit nehmen bei MOS-Direktzugriffspeichern in der gleichen Weise ab, wie die Anzahl der Bits oder Speicherzellen pro Baueinheit zunimmt. In der Industrie sind immer größere Direktzugriffspeicher Standardbaueinheiten geworden, beispielsweise 256-Bit-Speicher, 512-Bit-Speicher, 1024-Bit-Speicher und schließlich 4096-Bit-Speicher. Ein Direktzugriffspeicher mit 4096 Bit ist beispielsweise in der US-PS 3 940 747 beschrieben. Derzeit beginnen die Hersteller von Halbleiterbauelementen mit der Produktion von Direktzugriffspeichern mit 16 384 Bits, also sogenannten 16 K-RAM ; dazu sei auf die Zeitschrift "Electronics" vom 19.Februar 1976,Seiten 116 bis 121 und vom 13.Mai 1976, Seiten 81 bis 86 verwiesen.In the production of digital arrangements, especially small computers, MOS random access memories (RAM) are widely used. The abilities and the cost advantages of such memory arrangements have continued to grow in recent years increased. The cost per memory bit increases with MOS random access memories in the same way as the number of bits or memory cells per unit increases. Increasingly large random access memories are standard building blocks in the industry become, for example, 256-bit memory, 512-bit memory, 1024-bit memory and finally 4096-bit memory. For example, a 4096 bit random access memory is in the U.S. Patent 3,940,747. Manufacturers are currently starting of semiconductor components with the production of random access memories with 16 384 bits, so called 16 K-RAM; see the magazine "Electronics" of February 19, 1976, pages 116 to 121 and of May 13, 1976, pages 81 to 86.
Wenn die Anzahl der Bits in einem Halbleiterchip zunimmt, nimmt die Zellengröße ab, und zwangsläufig wird auch die Größe des Speicherkondensators in jeder Zelle kleiner.As the number of bits in a semiconductor chip increases, so does the Cell size, and inevitably the size of the storage capacitor is in each cell smaller.
Auch die Anzahl der Zellen an einer Stellenleitung in der Zellenmatrix nimmt zu, so daß die Kapazität dieser Leitung ansteigt. Diese Faktoren setzen die Größe des an einer Stellenleitung vorhandenen Datensignals herab. Ein voller digitaler Pegel, d.h. der Unterschied zwischen dem Signalwert ~1" und dem Signalwert "O" kann in einer dieser Baueinheiten beispielsweise 10 oder 12 Volt betragen. Die Spannungsdifferenz zwischen einem Signalwert "1" und einem Signalwert "O" für die an eine Stellenleitung in der Speichermatrix aus der ausgewählten Zelle mit einem Transistor gekoppelten Daten kann jedoch nur ein oder zwei Zehntel eines Volts betragen. Zum Lesen dieser Signale mit niedrigem Pegel sind verschiedene Schaltungen vorgeschlagen worden.Also the number of cells on a point line in the cell matrix increases so that the capacity of this line increases. These factors set the Decreases the size of the data signal present on a point line. A full digital one Level, i.e. the difference between the signal value ~ 1 "and the signal value" O " in one of these structural units, for example, be 10 or 12 volts. The voltage difference between a signal value "1" and a signal value "O" for the to a point line in the memory matrix from the selected cell coupled to a transistor However, data can only be one or two tenths of a volt. To read this Various circuits have been proposed for low level signals.
Beispiele für Leseverstärker zeigen die US-PS 3 940 747, die oben erwähnten Aufsätze in der Zeitschrift "Electronics", die US-PS 3 838 404, die Zeitschrift "Electronics" vom 13.September 1973, Band 46, Nr.19, Seiten 116 bis 121 und die Zeitschrift "IEEE Journal of Solid State Circuits" vom Oktober 1972, Seite 336.Examples of sense amplifiers are shown in U.S. Patent 3,940,747, supra articles mentioned in the journal "Electronics", U.S. Patent 3,838,404, the journal "Electronics" of September 13, 1973, Volume 46, No. 19, pages 116 to 121 and the IEEE Journal of Solid State Circuits, October 1972, page 336.
Bei der Anwendung auf Speichervorrichtungen, die eine hohe Packungsdichte, eine hohe Betriebsgeschwindigkeit und eine niedrige Verlustleistung erfordern, wie es bei dem 16 K-Direktzugriffspeicher erforderlich ist, sind die oben vorgeschlagenen Leseverstärker mit Nachteilen verbunden.When applied to storage devices that have a high packing density, require high operating speed and low power dissipation, such as as required in the 16K random access memory are those proposed above Sense amplifier associated with disadvantages.
Manche haben eine hohe Verlustleistung und übermässig lange Ladezeiten für die Stellenleitungen. Andere erfordern einen hohen Momentanstrom und eine kritische Taktsteuerung.Some have a high power loss and excessively long charging times for the managerial staff. Others require a high instantaneous current and a critical one Clock control.
Bei einem Ausführungsbeispiel der Erfindung wird eine Schaltung angegeben, bei der viele unerwünschte Eigenschaften bisher bekannter Leseverstärker vermieden werden; bei dieser Schaltung werden die Lasttransistoren in einem bistabilen Leseverstärker über Nachführkondensatoren (Bootstrap - Kondensatoren ) und Paralleltransistoren gesteuert. Bei dieser Schaltung wird eine eigene Taktsignalquelle mit einem Zwischenspannungswert zur Steuerung der Gate-Elektroden der Paralleltransistoren benötigt; diese eigene Taktsignalquelle wird bei einer weiteren Ausführungsform der Erfindung nicht mehr benötigt.In one embodiment of the invention, a circuit is specified, in which many undesirable properties of previously known sense amplifiers are avoided will; In this circuit, the load transistors are in a bistable sense amplifier via tracking capacitors (bootstrap capacitors) and parallel transistors controlled. This circuit has its own clock signal source with an intermediate voltage value needed to control the gate electrodes of the parallel transistors; this own Clock signal source is no longer in a further embodiment of the invention needed.
In bekannten dynamischen Direktzugriffsspeichern werden die Ausgangsdaten gewöhnlich von einer Seite einer Spaltenleitung abgenommen,und die Dateneingabe erfolgt auf der gleichen Seite, auch wenn die adressierte Zelle auf der anderen Seite liegt. Bei Baueinheiten mit großer Packungsdichte wie bei einem 16 K-RAM ist die Kapazität der Spaltenleitungen oder der Leseleitungen hoch, was zu einer Verzögerung auf Grund der Zeitperiode führt, die die Leitungen für die Aufladung oder die Entladung auf die vollen logischen Pegel benötigen. Es ist daher vorzuziehen, die logischen Pegel auf den Spaltenleitungen auf jeder Seite der Leseverstärker zu lesen und mit Hilfe von Zwischenausgangspuffern Ausgangssignale mit hohem Pegel zu erzeugen.The output data usually taken from one side of a column line, and data input takes place on the same side, even if the addressed cell is on the other Side lies. For units with a high packing density, as is the case with a 16 K RAM the capacitance of the column lines or the read lines becomes high, resulting in a delay due to the period of time the lines take for charging or discharging to the full logic level. It is therefore preferable to use the logical ones Read levels on the column lines on each side of the sense amplifier and with Using intermediate output buffers to generate output signals with a high level.
Unter der Arbeitsgeschwindigkeit eines Speichers wird allgemein seine Lesezeit und seine Schreibzeit verstanden.The operating speed of a store is generally its Understand reading time and its writing time.
Die Lesezeit ist das Zeitintervall, das für einen Zugriff auf Daten aus dem Speicher erforderlich ist, und die Schreibzeit ist das Zeitintervall, das zum Schreiben von Daten in den Speicher benötigt wird. Die Geschwindigkeit, mit der diese Vorgänge durchgeführt werden können, ist kritisch, da der Trend bei digitalen Anordnungen, in denen diese Speicher benutzt werden, in den letzten 10 Jahren dahin gehen, daß ständig höhere Betriebsgeschwindigkeiten erforderlich wurden. In der Halbleiterindustrie sind daher große Anstrengungen unternommen worden, Speicher mit höheren Arbeitsgeschwindigkeiten zu entwickeln.The read time is the time interval for accessing data from memory is required, and the write time is the time interval that is needed to write data to memory. The speed with The ability of these operations to be performed is critical as the trend is in digital Arrangements in which these memories are used have passed in the last 10 years go that ever higher operating speeds have been required. In the In semiconductor industries, great efforts have therefore been made to memory to develop at higher working speeds.
Die Lesezeit eines Halbleiter-Chips wird von mehreren Faktoren beeinflußt. Ein Faktor war die Zeitverzögerung zwischen der Stabilisierung der Leseverstärker innerhalb des Speicher-Chips und der Durchschaltung des Ausgangssignals des Leseverstärkers zur Datenausgangsleitung des Chips. Diese Zeitverzögerung wurde absichtlich eingeführt, damit gewährleistet wurde, daß sich die Leseverstärker stabilisiert hatten, ehe ihr Ausgangssignal durchgeschaltet wurde. Die kapazitive Last an den Leseverstärkern wird während eines Lesevorgangs sorgfältig ausgeglichen, und dieser Ausgleich würde gestört und zu Lesef-Whlern führen, wenn die Leseverstärker vor ihrer Stabilisierung durchgeschaltet würden.The read time of a semiconductor chip is influenced by several factors. One factor was the time lag between the sense amplifiers stabilizing within the memory chip and the switching through of the output signal of the sense amplifier to the data output line of the chip. This time delay was introduced on purpose, this ensured that the sense amplifiers had stabilized before their output signal has been switched through. The capacitive load on the sense amplifiers is carefully balanced during a read, and that balance would disturbed and lead to Lesef selectors if the sense amplifiers are before their stabilization would be switched through.
Diese Zeitverzögerung wurde typischerweise in einem RC-Lesetaktgenerator verwirklicht, in dem zwei Transistoren A und B-und ein Kondensator für ein Arbeiten als RC-Zeitsteuerglied benutzt wurden. Der Transistor A war mit seiner Source-Elektrode an eine Spannungsquelle Vdd und mit seiner Drain-Elektrode an einen Schaltungspunkt N angeschlossen.This time delay was typically implemented in an RC read clock generator realized in which two transistors A and B and a capacitor for one working were used as an RC timing control element. The transistor A was with its source electrode to a voltage source Vdd and with its drain electrode to a circuit point N connected.
Der Transistor B war mit seiner Source-Elektrode an den Schaltungspunkt N und mit seiner Drain-Elektrode an Masse angeschlossen. Der Kondenstor war ebenfalls zwischen den Schaltungspunkt N und Masse eingefügt.The transistor B was with its source electrode at the node N and with its drain electrode to ground connected. The condensation gate was also inserted between node N and ground.
Vor einem Lesevorgang wurde der Transistor A durchgeschaltet, und der Kondensator wurde auf diese Weise geladen. Während eines Lesevorgangs wurde der transistor B durchgeschaltet, so daß der Kondensator entladen wurde. Die Entladezeit war so ausgelegt, daß sie länger als die für die Stabilisierung der Leseverstärker. erforderliche Zeitdauer war; das Durchschalten der Leseverstärker erfolgte dann, wenn die Entladung beendet war.Before a read operation, transistor A was turned on, and the capacitor was charged in this way. Was during a read the transistor B turned on, so that the capacitor was discharged. The discharge time was designed to last longer than that used to stabilize the sense amplifier. required length of time was; the sense amplifiers were then switched through, when the discharge was finished.
Eine Schwierigkeit bei diesem RC-Lesetaktverstärker bestand darin, daß die RC-Zeitkonstante stets beträchtlich größer als die Stabilisierungszeit der Leseverstärker gemacht werden mußte, und nicht gleich dieser Lesezeit gemacht werden konnte. Dies war deshalb der Fall, weil die Zeitsteuerparameter des RC-Glieds und die Leseverstärker auf Grund des unterschiedlichen Aufbaus der beiden Schaltungen unmöglich exakt aneinander angepaßt werden konnten. Leseverstärker sind grutdsätzlich eine Differenzspannungs-Abtastvorrichtung und kein einfaches RC-Entladeglied.One difficulty with this RC read clock amplifier was that the RC time constant is always considerably greater than the stabilization time of the Sense amplifiers had to be made, and not made equal to this read time could. This was because the timing parameters of the RC element and the sense amplifiers due to the different structure of the two circuits could not possibly be matched exactly to one another. Sense amplifiers are fundamental a differential voltage sensing device and not a simple RC discharger.
Dieser Unterschied im Schaltungsaufbau hatte auch zur Folge, daß sich die Zeitsteuerparameter der zwei Schaltungen unterschiedlich in Bezug auf Temperaturänderungen verhielten.This difference in circuit design also had the consequence that the timing parameters of the two circuits are different with respect to temperature changes behaved.
Das Ergebnis war, daß die Lesezeit des Speicher-Chips unerwünscht lang war.The result was that the read time of the memory chip was undesirable was long.
Typischerweise empfängt ein Halbleiter-Direktzugriffspeicher eine aus mehreren Bits bestehende Adresse von einer externen Schaltung, wobei diese Adresse die Auswahl einer oder mehrerer bestimmter Zellen innerhalb des Direktzugriffspeichers zum Schreiben oder zum Lesen von Daten bewirkt. Die Adresse wird von anderen Teilen des Systems getrennt vom Direktzugriffspeicher erzeugt. Ein Erfordernis der Schaltung des Direktzugriffspeichers besteht also darin, daß die Zeitsteuerung und die Spannungswerte (oder die Digitalwerte) der Adressensignale, auf die der Speicher reagieren muß, mit dem Rest des Systems kompatibel sein müssen.Typically, a semiconductor random access memory receives one Multi-bit address from an external circuit, this address being the selection of one or more specific cells within the random access memory for writing or reading data. The address will from other parts of the system separately from the random access memory. A requirement the circuit of the random access memory is that the timing and the voltage values (or the digital values) of the address signals to which the Memory must respond, must be compatible with the rest of the system.
Häufig sind die Spannungswerte der Eingangsadresse eines Speichers niedrige Spannungswerte bipolarer Schaltungen, beispielsweise Spannungswerte von TTL-Schaltungen, und keine hohen Spannungswerte wie in MOS-Schaltungen; die Eingangadressensignale mit niedriges Spannungswert ergeben Schwierigkeiten beim Aufbau des Adresseneingabepuffers. Dies ist deshalb der Fall, weil solche Signale Verknüpfungsschaltungen mit MOS-Bauelementen nicht vollständig durchschalten; diese Signale sind also schwierig zu lesen. Das Lesen solcher Signale muß jedoch genau und schnell durchgeführt werden, damit das Speichersystem zuverlässig und schnell sein kann.The voltage values are often the input address of a memory low voltage values of bipolar circuits, for example voltage values of TTL circuits, and no high voltage values as in MOS circuits; the input address signals with a low voltage level, there are difficulties in setting up the address input buffer. This is the case because such signals are logic circuits with MOS components do not switch through completely; so these signals are difficult to read. That However, reading such signals must be performed accurately and quickly in order for the Storage system can be reliable and fast.
Es sind Adresseneingabepuffer entwickelt worden, die mit Adressensignalenmit niedrigen Spannungswerten arbeiten.Address input buffers have been developed which are provided with address signals work at low voltages.
Ein Beispiel eines Adressenpuffers ist in der Patentanmeldung P 26 47 892.2 dargestellt; diese Pufferschaltung ergibt zwar Geschwindigkeitsverbesserungen und niedrige Verlustleistungs- und Rauschwerte, doch besteht weiterhin ein Bedarf nach einer Verbesserung dieser Faktoren mit der Zunahme der Packungsdichte von Speicherschaltungen.An example of an address buffer is in patent application P 26 47 892.2 shown; this buffer circuit does result in speed improvements and low power dissipation and noise levels, but a need remains after improving these factors with the increase in the packing density of memory circuits.
In Halbleiterspeichersystemen werden Grundtaktspannungen an Speicherbauelemente wie Direktzugriffspeicher angelegt, und die Bauelemente erzeugen dann intern verschiedene zusätzliche Taktsignale und weitere Steuerspannungen in Abhängigkeit von dem Grundtakt. Der Direktzugriffspeicher muß schnell auf den Grundtakt reagieren, damit die Geschwindigkeit oder Zugriffszeit des Speichersystemsschnell ist. Bei derzeit eingesetzten 4 K-oder 16 K-Bit-Direktzugriffsspeichern,w#e sie in Electronics vom 19.Februar 1976, Seiten 116 bis 121 und vom 13.Mai 1976, Seiten 81 bis 86 beschrieben sind, ist das Grundtaktsignal ein Zeilenadressen-Abtastsignal (RAS-Signal). Das Itç-Signal bewirkt die Eingabe der Zeilenadresse in multiplexierter Form, und es wirkt auch als Grundtaktsignal für das System. Die Geshwindigkeit, mit der der Speicher-Chip di#e Vorderflanke (den Übergang von einem positiven Wert auf Masse) des t-Signals feststellen kann, bildet eine Grenze der Geschwindigkeit oder der Zugriffszeit des Speichers. Der für die Zeitsteuerung des Bauelements kritische Abschnitt des RAS-Signals ist die Vorderflanke oder die zu negativen Werten übergehende Seite, und es steuert üblicherweise einen Eingangstransistor an, der als Negator wirkt; der Ausgang dieses Negators muß sich schnell auf einen vollen logischen Pegel aufladen, damit eine Anzahl weiterer Schaltungen in der Vorrichtung ausgelöst werden. Die Kapazität des Eingangstransistors verzögert jedoch das Aufladen dieses Ausgangsschaltungspunkts.In semiconductor memory systems, basic clock voltages are applied to memory components created like random access memory, and the components then internally generate different ones additional clock signals and further control voltages depending on the basic clock. The random access memory must react quickly to the basic cycle, so that the speed or access time of the storage system is fast. at 4 K or 16 K bit random access memories currently in use, as they are in electronics of February 19, 1976, pages 116 to 121 and May 13, 1976, pages 81 to 86 the basic clock signal is a row address strobe signal (RAS signal). That Itç signal causes the line address to be entered in multiplexed form, and it also acts as the basic clock signal for the system. The speed at which the memory chip the leading edge (the transition from a positive value to ground) of the t signal can determine forms a limit of the speed or the access time of the Memory. The section of the RAS signal that is critical for the timing of the device is the leading edge or the side transitioning to negative values, and it controls usually an input transistor that acts as an inverter; the outcome of this Negators must charge to a full logic level quickly in order for a Number of other circuits to be triggered in the device. The capacity of the However, input transistor delays charging of this output node.
Ein Halbleiter-Direktzugriffspeicher empfängt eine aus mehreren Bits bestehende Adresse von externen Schaltungen, und diese Adresse bewirkt die Auswahl einer oder mehrerer bestimmter Zellen in dem Direktzugriffspeicher zum Schreiben oder zuntesen von Daten. Die Adresse wird von anderen Teilen des Systems getrennt vom Direktzugriffspeicher erzeugt.A semiconductor random access memory receives one of several bits existing address of external circuits, and this address causes the selection one or more specific cells in the random access memory for writing or reading data. The address is separated from other parts of the system generated by random access memory.
Eine an die Schaltung des Direktzugriffspeichers gestellte Anforderung besteht darin, daß sie abhängig von Zeitsteuersignalwerten und Spannungswerten oder digitalen Signalwerten in den Adreseensignalen arbeiten können muß, die mit dem Rest des Systems kompatibel sind. Die digitalen Signalwerte im System werden oft von den Betriebsspannungen bipolarer Bauelemente (TTL-Betriebsspannungen ) und nicht von den Betriebsspannungen von MOS-Bauelementen bestimmt.A requirement placed on the circuitry of the random access memory is that they are dependent on timing signal values and voltage values or digital signal values can work in the address signals that are compatible with the rest of the system. The digital signal values in System are often based on the operating voltages of bipolar components (TTL operating voltages ) and not determined by the operating voltages of MOS components.
Die Adresseneingaben in den Direktzugriffspeicher sollten die externen Schaltungen nur einer minimalen Strombelastung unterziehen, und die zur Feststellung der Adressensignale angewendete Schaltung sollte nur ein Minimum an Rausch-oder Störspannungsänderungen erzeugen. Die Adressenpufferschaltung sollte nur während eines sehr schmalen Zeitfensters im Verlauf des Betriebszyklus der digitalen Anordnung auf die Adressensignale reagieren, so daß sich die Adressensignale zur Einstellung des nächsten Zugriffzyklus ändern können, ehe der gerade vorliegende Zyklus beendet ist.The address entries in the random access memory should correspond to the external Only subject circuits to a minimum current load, and those to be determined The circuit applied to the address signals should have a minimum of noise or noise Generate changes in interference voltage. The address buffer circuit should only be used during a very narrow time window in the course of the operating cycle of the digital device respond to the address signals so that the address signals are used for adjustment of the next access cycle before the current cycle ends is.
Adressenpufferschaltungen, die in dieser Hinsicht zweckentsprechend arbeiten, sind in den oben erwähnten Aufsätzen in der Zeitschrift "Electronics" beschrieben. Trotzdem ist eine fortlaufende Verbesserung dieser Faktoren, insbesondere der Geschwindigkeit, erforderlich, wenn die Zykluszeit von Computeranordnungen immer höhere Anforderungen stellt.Address buffer circuits that are appropriate in this regard work, are in the above-mentioned articles in the magazine "Electronics" described. Even so, there is a continuous improvement in these factors, in particular the speed required when the cycle time of computer arrangements is increasing makes higher demands.
Mit Hilfe der Erfindung sollen demnach schnell arbeitende Schaltungsanordnungen für einen MOS-Direktzugriffspeicher geschaffen werden; insbesondere soll: mittels einer Ausfuhrungsform der Erfindung ein Leseverstärker geschaffen werden, der eine geringe Verlustleistung und eine hohe Arbeitsgeschwindigkeit sowie ei ne hohe Empfindlichkeit aufweist.Ferner soll mit Hilfe der Erfindung eine Halbleiterspeicheranordnung geschaffen werden, die mit höherer Geschwindigkeit und kürzerer Zugriffszeit oder Lesezeit arbeitet. Ferner soll ein . Zwischenausgabepuffer geschaffen werden, der die Übertragung von Daten aus einer Zellenmatrix zur Ausgangsklemme einer Speicheranordnung beschleunigt. Gemäß einer Ausführungsform der Erfindung sollen ein Speicher mit verbesserter Lesezeit und ein Speicher-Lesetaktgenerator geschaffen werden; dieser Lesetaktgenerator soll als Differenzspannungs-Leseschaltung aufgebaut sein. Bei dieser Ausführungsform der Erfindung soll der Lesetaktgenerator so ausgebildet sein, daß er ein Ausgangssignal innerhalb weniger Nanosekunden erzeugt, wenn sich die Leseverstärker stabilisiert haben. Bei dieser Ausführungsform der Erfindung soll der Lesetaktgenerator ferner so ausgestaltet #ein, daß sich seine Zeitsteuerparameter in Abhängigkeit von der Temperatur ebenso wie die Zeitsteuerparameter der Leseverstärker ändern.With the aid of the invention, therefore, fast-working circuit arrangements for a MOS random access memory; in particular should: by means of an embodiment of the invention, a sense amplifier can be created, the one low power dissipation and a high working speed as well as a high sensitivity Furthermore, a semiconductor memory arrangement is intended to be created with the aid of the invention be that with higher speed and shorter access time or reading time is working. Furthermore, a. Intermediate output buffers are created to handle the transfer of data from a cell matrix to the output terminal of a memory array. According to One embodiment of the invention is intended to provide a memory with improved read time and providing a memory read clock generator; this reading clock generator should be constructed as a differential voltage reading circuit. In this embodiment According to the invention, the read clock generator should be designed so that it has an output signal generated within a few nanoseconds when the sense amplifiers stabilize to have. In this embodiment of the invention, the read clock generator is also intended designed in such a way that its timing parameters are dependent on the Change the temperature as well as the timing parameters of the sense amplifiers.
Gemäß einer weiteren Ausführungsform der Erfindung sollen eine Schaltung zur Feststellung von Speicheradressensignalen und ein Adresseneingabepuffer mit relativ schneller Arbeitsweise geschaffen werden, wobei der Adresseneingabepuffer so ausgestaltet sein soll, daß er Eingangssignale mit niedrigem Spannungswert exakt feststellt.According to a further embodiment of the invention, a circuit for determining memory address signals and an address input buffer with relatively faster operation can be created, the address input buffer should be designed so that it accurately receives input signals with a low voltage value notices.
Es soll nach einer Ausführungsform der Erfindung auch ein MOS-Direktzugriffspeicher mit einer schnellen Eingabeschaltung für Logik- oder Zeitsteuersignale geschaffen werden, und es soll eine Schaltung geschaffen werden, die die Kapazität ihres Eingangs von ihrem Ausgangsschaltungspunkt isoliert, so daß sich der Ausgangsschaltungspunkt schnell aufladen kann; auch eine Taktsignaleingabe für ein MOS/LSI-Bauelement soll geschaffen werden, die mit hoher Geschwindigkeit arbeiten kann.According to one embodiment of the invention, a MOS random access memory is also intended created with a fast input circuit for logic or timing signals and a circuit is to be created that has the capacity of its input isolated from its output node so that the output node can charge quickly; a clock signal input for a MOS / LSI component is also intended that can operate at high speed.
Nach einer weiteren Ausführungsform der Erfindung soll eine verbesserte Schaltung zur Feststellung von Adressensignalen oder von anderen Logiksignalen in einem MOS-Direktzugriffspeicher oder dergleichen und insbesondere eine schnell arbeitende Schaltung geschaffen werden, die hinsichtlich der Ansprechzeit steuerung, der Spannungswerte und der Belastung mit dem Rest des Systems kompatibel ist, in dem das Bauelement benutzt werden kann.According to a further embodiment of the invention, an improved Circuit for determining address signals or other logic signals in a MOS random access memory or the like, and in particular one fast working circuit can be created in terms of response time control, voltage and load are compatible with the rest of the system in which the component can be used.
Gemäß einer ersten Ausführungsform der Erfindung wird in einem MOS-Direktzugriffspeicher mit einem Transistor enthaltenden Zellen ein Leseverstärker benutzt, der zwei kreuzweise gekoppelte und als bistabile Schaltung verbundene Treibertransistoren in der Mitte jeder Spaltenleitung in der Speichermatrix enthält. Lasttransistoren für die Treibertransistorpaare werden nur während eines Teils des Betriebszyklus mit Hilfe einer Steueranordnung vom Takt eingeschaltet. Die lreibertransistoren sind über zwei verschiedene Wege mit Masse verbunden, die von zwei Transistoren gebildet sind, die an unterschiedlichen Zeitpunkten vom Takt eingeschaltet werden. Während einer anfänglichen Leseperiode wird der Strom durch die Treibertransistoren auf einem niedrigen Wert gehalten, und er kann dann während einer späteren Zeitperiode einen höheren Wert annehmen, so daß ein Ausgangssignal mit einem vollen logischen Pegel erzeugt wird. Die Lasttransistoren werden nach der anfänglichen Leseperiode, d.h. während der späteren Zeitperiode mit Hilfe von Bootstrap-Kondensatoren vom Takt eingeschaltet. Die Gate-Elektroden der Lasttransistoren sind über Nebenschlußtransistoren direkt an die Stellenleitungen angeschlossen, deren Gate-Elektroden jeweils direkt an die Stellenleitung auf der jeweils entgegengesetzten Seite der Leseverstärker angeschlossen sind.According to a first embodiment of the invention, in a MOS random access memory with a transistor containing cells uses a sense amplifier that crosses two Driver transistors coupled and connected as a bistable circuit in the middle each column line in the memory array. Load transistors for the driver transistor pairs are only used during part of the operating cycle with the aid of a control arrangement switched on by the clock. The driver transistors are in two different ways connected to ground, which are formed by two transistors connected to different Points in time are switched on by the clock. During an initial reading period the current through the driver transistors is kept at a low value, and it can then take on a higher value during a later period of time, so that a full logic level output is produced. The load transistors are after the initial reading period, i.e. during the later time period switched on by the clock with the help of bootstrap capacitors. The gate electrodes the load transistors are connected directly to the point lines via shunt transistors connected, their gate electrodes each directly to the point line on the each opposite side of the sense amplifier are connected.
Die Nebenschlußtransistoren bewirken das Sperren des Lasttransistors auf der nach Null gehenden Seite des Leseverstärkers, so daß sie auf diese Weise Energie sparen und einen schnelleren Betrieb ermöglichen.The bypass transistors cause the load transistor to be blocked on the zero going side of the sense amplifier so they do that way Save energy and enable faster operation.
Gemäß einer zweiten Ausführungsform der Erfindung wird in einem MOS-Direktzugriffspeicher mit Zellen mit einem Transistor ein Leseverstärker mit zwei kreuzweise gekoppelten und als bistabile Schaltung verbundenen Treibertransistoren in der Mitte jeder Spaltenleitung in der Speichermatrix benutzt. Lasttransistoren für die Treibertransistorpaare werden vom Takt nur während eines Teils des Betriebszyklus eingeschaltet; vor diesem Zeitpunkt sind die Zellen adressiert worden. Die Treibertransistoren sind über zwei verschiedene Wege mit Masse verbunden, die von zwei Transistoren gebildet sind, die an verschiedenen Zeitpunkten vom Takt eingeschaltet werden. Während einer anfänglichen Leseperiode wird der Strom durch die Treibertransistoren auf einem niedrigen Wert gehalten, und er kann dann während einer späteren Zeitperiode auf einen höheren Wert ansteigen, so daß ein Ausgangssignal mit vollem logischen Pegel erzeugt wird. Die Lasttransistoren werden vom Takt nach der anfänglichen Leseperiode, d.h. während der späteren Zeitperiode mit Hilfe von Bootstrap-Kondensatoren eingeschaltet. Die Gate-Elektroden der Lasttransistoren sind mit Hilfe von Nebenschlußtransistoren an die Stellenleitungen angeschlossen, an deren Gate-Elektroden ein ausgewählter Spannungswert anliegt; diese Transistoren bewirken das Sperren des Lasttransistors auf der nach Null gehenden Seite des Leseverstärkers.According to a second embodiment of the invention, in a MOS random access memory with cells with one transistor a sense amplifier with two cross-coupled and driver transistors connected as a bistable circuit in the middle of each column line used in the memory matrix. Load transistors for the driver transistor pairs are switched on by the clock only during part of the operating cycle; before that time the cells have been addressed. The driver transistors are about two different ones Paths connected to ground formed by two transistors connected to different Points in time are switched on by the clock. During an initial reading period the current through the driver transistors is kept at a low value, and it can then increase to a higher value during a later period of time, so that a full logic level output is generated. The load transistors are from the clock after the initial reading period, i.e. during the later time period switched on with the help of bootstrap capacitors. The gate electrodes of the load transistors are connected to the control lines with the help of shunt transistors, a selected voltage value is applied to their gate electrodes; these transistors effect the blocking of the load transistor on the zero-going side of the sense amplifier.
Gemäß einer dritten Ausführungsform der Erfindung wird in einem M0S-Direktzugriffspeicher mit Zellen mit einem Transistor ein bistabiler Leseverstärker in der Mitte jeder Spaltenleitung benutzt. Ein Zwischenausgabepuffer weist Eingänge auf, die über den Spaltendecodierer mit jeder Seite der Leseverstärker verbunden sind. Der Zwischenausgabepuffer enthält zwei kreuzweise gekoppelte und als bistabile Schaltung verbundene Treibertransistoren wie bei der zweiten Ausführungsform der Erfindung. Vorlade/ Lasttransistoren für Leseschaltungspunkte an den Drain-Elektroden der Treibertransistorpaare werden nur während eines Teils des Betriebszyklus mit Hilfe einer Steueranordnung eingeschaltet. Die Treibertransistoren können mit Hilfe eines Bauelements einfach an Masse gelegt sein, oder sie können über zwei verschiedene Wege mit Masse verbunden sein, die von zwei Transistoren gebildet sind, die an unterschiedlichen Zeitpunkten entsprechend der Patentanmeldung P 27 19 726.8 eingeschaltet werden. Diese Leseschaltungspunkte werden zu Beginn einer anfänglichen Leseperiode an die Spaltenleitungen angekoppelt; das Signal an einer Seite der Spaltenleitung wird niedrig, während das Signal an der anderen Seite hoch bleibt. Während dieser anfänglichen Leseperiode wird der Strom durch die Treibertransistoren niedrig gehalten, und er kann während einer späteren Zeitperiode höher werden, so daß ein Ausgangssignal mit vollem logischen Pegel erzeugt wird. Die Vorlade-Lasttransistoren werden während der anfänglichen Leseperiode, d.h. während der späteren Zeitperiode, von Bootstrapkondensatoren eingeschaltet. Die Gate-Elektroden der Vorlade-Lasttransistoren sind an die Source-Elektroden der Treibertransistoren über Nebenschlußtransistoren angeschlossen, deren Gate-Elektroden jeweils direkt an den Leseschaltungspunkt auf der jeweils anderen Seite der bistabilen Schaltung angeschlossen sind. Die Nebenschluß -transistoren bewirken das Sperren des Vorlade/Lasttransistors auf der nach Null gehenden Seite der bistabilen Schaltung, so daß Energie gespart und ein schnellerer Betrieb ermöglicht werden.According to a third embodiment of the invention, in an MOS random access memory with cells with a transistor a bistable sense amplifier in the middle of each Column line used. An intermediate output buffer has inputs that can be accessed via the Column decoders are connected to each side of the sense amplifiers. The intermediate output buffer contains two cross-linked and as a bistable circuit connected driver transistors as in the second embodiment of the invention. Pre-charge / load transistors for read circuit points on the drain electrodes of the driver transistor pairs are only used during part of the operating cycle with the aid of a control arrangement switched on. The driver transistors can easily with the help of a component be connected to ground, or they can be connected to ground in two different ways which are formed by two transistors operating at different times be switched on according to the patent application P 27 19 726.8. These read breakpoints are coupled to the column lines at the beginning of an initial read period; the signal on one side of the column line goes low while the signal is on the other side stays high. During this initial reading period, the Current through the driver transistors is kept low and he can during a later time period become higher, so that an output signal with full logic Level is generated. The precharge load transistors are used during the initial Read period, i.e. during the later time period, switched on by bootstrap capacitors. The gate electrodes of the precharge load transistors are connected to the source electrodes of the Driver transistors connected via shunt transistors, their gate electrodes each directly to the reading switching point on the other side of the bistable Circuit are connected. The shunt transistors cause the blocking of the precharge / load transistor on the zero-going side of the bistable circuit, so that energy is saved and faster operation is possible.
Gemäß einer vierten Ausführungsform der Erfindung ist ein bistabiler Verstärker an einen Differenzspannungsabtasttransistor angeschlossen. Der bistabile Verstärker entspricht in seinem Schaltungsaufbau den Speicherleseverstärkern der zweiten und der dritten Ausführungsform der Erfindung. Somit haben die zwei Schaltungen gleiche Zeitsteuereigenschaften. Der bistabile Verstärker wird von einem Taktsignal im gleichen Zeitpunkt aktiviert, in dem auch die Speicherleseverstärker aktiviert werden. Beide Schaltungen stabilisieren sich daher nahezu im gleichen Zeitpunkt. Der Differenzspannungsabtasttransistor stellt fest, wann sich die bistabile Schaltung stabilisierthat, und er erzeugt zur Anzeige der eingetretenen Stabilisierung ein Ausgangssignal, In einer fünften Ausführungsform der Erfindung werden zwei kreuzweise gekoppelte Transistoren mit Setz- und Rücksetzschaltungspunkten benutzt, die anfänglich auf einen vorbestimmten Wert aufgeladen sind. Die Setz- und Rücksetzschaltungspunkte bewirken eine Kopplung an zwei Lasttransistoren; jeder Lasttransistor weist einen Steuerschaltungspunkt auf, der anfänglich auf einen anderen Wert aufgeladen ist.According to a fourth embodiment of the invention is a bistable Amplifier connected to a differential voltage sensing transistor. The bistable The circuit structure of the amplifier corresponds to the memory read amplifier of second and third embodiments of the invention. Thus the two circuits same timing properties. The bistable amplifier is powered by a clock signal activated at the same time that the memory read amplifier is activated will. Both circuits therefore stabilize at almost the same point in time. The differential voltage sensing transistor determines when the bistable circuit is has stabilized, and it generates a to indicate that stabilization has occurred Output signal, In a fifth embodiment of the invention, two are crosswise uses coupled transistors with set and reset nodes that are initially are charged to a predetermined value. The set and reset circuit points cause a coupling to two load transistors; each load transistor has one Control node that is initially charged to a different value.
Ein Eingangsadressensignal wird durch weiteres Laden ( oder Entladen) der Vorladespannung an den Setz- und Rücksetzschaltungspunkten mit zwei unterschiedlichen Geschwindigkeiten festgestellt. Diese Geschwindigkeiten drücken den Zustand des Eingangsadressensignals aus.An input address signal is generated by further charging (or discharging) the precharge voltage at the set and reset circuit points with two different Speeds determined. These speeds depress the state of the Input address signal off.
Eine Stromableitschaltung stellt die unterschiedlichen Lade-(oder Entlade) Geschwindigkeiten fest. Als Reaktion darauf leitet die Stromableitschaltung in selektiver Weise die Vorladung vom Setz- oder Rücksetzschaltungspunkt und vom Steuerschaltungspunkt des entsprechenden Lasttransistors ab. Der Zustand des Eingangsadressensignals wird dadurch an den Lasttransistor-Steuerschaltungspunkten festgehalten.A current discharge circuit represents the different charging (or Unloading) speeds fixed. In response, the drain circuit conducts selectively precharge from the set or reset node and from the control node of the corresponding load transistor. The state of the Input address signal is thereby applied to the load transistor control nodes held.
Gemäß einer sechsten Ausführungsform der Erfindung wird in einer Takteingabeschaltung für eine MOS/LSI-Schaltungsvorrichtung von einem Eingangstransistor Gebrauch gemacht, an dessen Gate-Elektrode die vom Wert +V auf Masse übergehende Vorderflanke des Takteingangssignals anliegt. Der Eingangstransistor liegt in Serie mit einem zweiten Transistor, dessen Drain-Elektrode mit dem Ausgangsschaltungspunkt verbunden ist.According to a sixth embodiment of the invention, in a clock input circuit made use of an input transistor for a MOS / LSI circuit device, on its gate electrode the leading edge of the transition from + V to ground Clock input signal is present. The input transistor is in series with a second one Transistor whose drain is connected to the output node.
Ein Zwischenschaltungspunkt an der Drain-Elektrode des Eingangstransistors ist mit der Gate-Elektrode eines Steuertransistors verbunden, dessen Drain-Elektrode mit der Gate-Elektrode des zweiten Transistors verbunden ist. Diese Schaltungsanordnung bewirkt das Sperren des zweiten Transistors, wenn der Zwischenschaltungspunkt eine zum Einschalten des Steuertransistors ausreichende Spannung erreicht. Wern der zweite Transistor gesperrt wird, lädt sich der Ausgangsschaltungspunkt schneller auf, da er von der Eingangskapazität isoliert ist.An intermediate point at the drain of the input transistor is connected to the gate electrode of a control transistor, its drain electrode is connected to the gate electrode of the second transistor. This circuit arrangement causes the second transistor to turn off when the interposing point is a Sufficient voltage has been reached to switch on the control transistor. Wern the second Transistor is blocked, the output node charges faster because it is isolated from the input capacitance.
Der Ausgangsschaltungspunkt ist über einen Bootstrap-Lasttransistor mit der Versorgungsspannung verbunden.The output node is across a bootstrap load transistor connected to the supply voltage.
Die Gate-Elektrode des zweiten Transistors wird an einem vor der Vorderflanke des Eingangssignals liegenden Zeitpunkt vorgeladen.The gate electrode of the second transistor is on one before the leading edge of the input signal.
In einer siebten Ausführungsform der Erfindung wird ein Adressenpuffer für einen Halbleiterspeicher von zwei kreuzweise gekoppelten MOS-Treibertransis toren gebildet, die als Differenzdetektor wirken; einer dieser Transistoren ist größer als der andere, so daß eine Unsymmetrie entsteht. Das Adresseneingangssignal wird von einem Transistorbauelement an eine Seite des Differenzpaars angelegt. Die Schaltungspunkte an den Ausgängen des Differenzpaars werden vor der Adresseneingabe auf einen hohen Wert vorgeladen; kurz nach der Adresseneingabe werden an diese Ausgangsschaltungspunkte gieiche Ladungen von zwei Kondensatoren angelegt, so daß eine Entladung des Schaltungspunkts verhindert wird, der auf dem Wert "1" bleiben soll. Der Zustand der Ausgangsschaltungspunifte des kreuzweise gekoppelten Transistorpaars wird festgestellt, und es werden Adressensignale erzeugt und festgehalten, unmittelbar nachdem die gleichen Ladungen angelegt sind; anschließend können sich die Adresseneingangssignale ändern, ohne daß die internen Adressensignale beeinflußt werden. Die kreuzweise gekoppelten Treibertransistoren können zwei nach Masse führende Transistoren aufweisen, die an unterschiedlichen Zeitpunkten eingeschaltet werden.In a seventh embodiment of the invention, an address buffer for a semiconductor memory of two cross-coupled MOS driver transis formed gates that act as a difference detector; one of these transistors is larger than the other, so that an imbalance arises. The address input signal is applied to one side of the differential pair by a transistor device. the Switching points at the outputs of the differential pair are set before the address is entered preloaded to a high value; shortly after entering the address, these output nodes equal charges of two capacitors are applied, causing a discharge of the node is prevented, which should remain at the value "1". The state of the output circuit pins of the cross-coupled transistor pair is detected and address signals become generated and retained immediately after the same charges are applied; then the address input signals can change without the internal Address signals are influenced. The cross-coupled driver transistors can have two transistors leading to ground, which are connected to different Times are switched on.
Die Merkmale der Erfindung werden nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen: Fig.1 ein Blockschaltbild einer Halbleiter-Speicheranordnung, in der von den verschiedenen Ausführungsbeispielen der Erfindung Gebrauch gemacht werden kann, Fig.2 eine perspektivische Ansicht der Speicheranordnung von Fig.1 in einem Gehäuse, Fig.3 ein elektrisches Schaltbild einer Matrix aus Speicher-Zellen für die Anordnung von Fig.1 mit Leseverstärkern gemäß der ersten Ausführungsform der Erfindung, Fig.4a bis 4k Zeitdiagramme von Spannungen, die an verschiedenen Punkten der Anordnung nach den Fig.1 und 3 auftreten.The features of the invention will now be given by way of example with reference to the drawing explained. They show: FIG. 1 a block diagram of a semiconductor memory arrangement, in which made use of the various embodiments of the invention FIG. 2 is a perspective view of the storage arrangement of FIG in a housing, Figure 3 is an electrical circuit diagram of a matrix of memory cells for the arrangement of Figure 1 with sense amplifiers according to the first embodiment of the invention, Fig.4a to 4k timing diagrams of voltages applied to different Points of the arrangement according to Figures 1 and 3 occur.
Fig.5 ein genaues Diagramm der Spannung an den Stellenleitungen der Schaltung von Fig.3 in Abhängigkeit von der Zeit, Fig.6 ein elektrisches Schaltbild einer Matrix aus Speicherzellen für die Anordnung von r-'#.i mit Leseverstärkel nach der zweiten Ausführungsform der Erfindung, Fig.7 ein elektrisches Schaltbild einer#Matrix aus Speicherzellen für die Anordnung von Fig.1 mit Zwischenausgangspuffern gemäß der dritten Ausführungsform der Erfindung, Fig.8a bis 8i Zeitdiagramme von Spannungen, die an verschiedenen Punkten der Anordnung nach dieser Ausführungsform der Erfindung auftreten, Fig.9 ein genaues Diagramm der Spannung an bestimmten Schaltungspunkten des Zwischenausgangspuffers von Fig.7 in Abhängigkeit von der Zeit, Fig.10 und Fig.11 ein elektrisches Schaltbild eines Zwischenausgangspuffers bzw. Zeitdiagramme von Spannungen in die sem Puffer gemäß einer Variante der dritten Ausführungsform, Fig.12 ein Blockschaltbild der Anschlüsse an den Differenz-Lesetaktverstärker gemäß einer vierten Ausführungsform, wie er vom MOS-Direktzugriffspeicher nach Fig.1 angewendet wird, Fig.13 ein Schaltbild einer speziellen Ausführungsform des Differenz-Lesetaktverstärkers von Fig.12, Fig.14 ein Zeitdiagramm zur Veranschaulichung der an verschiedenen Schaltungspunkten in der Schaltung von Fig.13 auftretenden Spannungen, Fig.15 ein Schaltbild der fünften Ausführungsform der Erfindung, Log.16 ein Zeitdiagramm von Spannungen an ausgewählten Schaltungspunkten der Schaltung von Fig.15, Fig.17 ein Schaltbild einer Variante der fünften Ausführungsform der Erfindung, Fig.18 ein Zeitdiagramm von Spannungen an ausgewählten Schaltungspunkten in der Schaltung von Fig.17, Fig.19 ein elektrisches Schaltbild einer Schaltung gemäß der sechsten Ausführungsform der Erfindung, Fig.20 ein Zeitdiagramm von Spannungen in der Schaltung von Fig.19, Fig.21 ein elektrisches Schaltbild der Schaltung der siebten Ausfuhrungsform der Erfindung, Fig.22a bis 22e Zeitdiagramme von Spannungen an verschiedenen Punkten der Schaltung von Fig.21 und Fig.23a bis 23e Zeitdiagramme von Spannungen an verschiedenen Punkten der Speicheranordnung nach Fig.1, in der die Schaltung vonFig.21 angewendet wird.Fig. 5 is a detailed diagram of the voltage on the control lines of the The circuit of Fig. 3 as a function of time, Fig. 6 is an electrical circuit diagram a matrix of memory cells for the arrangement of r - '#. i with sense amplifier according to the second embodiment of the invention, Figure 7 is an electrical circuit diagram a # matrix of memory cells for the arrangement of FIG. 1 with intermediate output buffers according to the third embodiment of the invention, FIGS. 8a to 8i are timing diagrams of Stresses at different points of the arrangement according to this embodiment of the invention occur, Fig.9 shows a detailed diagram of the voltage at certain circuit points of the intermediate output buffer of Fig. 7 as a function of time, Fig. 10 and Fig. 11 FIG. 8 is an electrical circuit diagram of an intermediate output buffer and timing diagrams of FIG Tensions in this buffer according to a variant of the third embodiment, Fig.12 a block diagram of the connections to the differential read clock amplifier according to a fourth embodiment as applied by the MOS random access memory according to FIG 13 is a circuit diagram of a special embodiment of the differential read clock amplifier of Fig. 12, 14 is a timing diagram to illustrate the on different circuit points in the circuit of Fig. 13 occurring voltages, FIG. 15 is a circuit diagram of the fifth embodiment of the invention, and Log. 16 is a timing diagram of voltages at selected circuit points of the circuit of Fig. 15, Fig. 17 a circuit diagram of a variant of the fifth embodiment of the invention, Fig.18 a timing diagram of voltages at selected node points in the circuit from Fig.17, Fig.19 an electrical circuit diagram of a circuit according to the sixth Embodiment of the invention, FIG. 20 shows a time diagram of voltages in the circuit from Fig.19, Fig.21 an electrical circuit diagram of the circuit of the seventh embodiment of the invention, FIGS. 22a to 22e, time diagrams of voltages at different points the circuit of Fig.21 and Fig.23a to 23e time diagrams of voltages at different Points of the memory arrangement according to Fig. 1, in which the circuit of Fig. 21 is applied will.
Beschreibung der Ausfilhrunesbeispiele In Fig.1 ist eine MOS-Speicheranordnung dargestellt, in der die verschiedenen Ausführungsbeispiele der Erfindung angewendet werden können. Die Speicheranordnung kann zwar in unterschiedlichen Größen ausgeführt sein, doch ist die Erfindung für die Anwendung bei einem Speicher mit sehr hoher Packungsdichte mit 16 384 Speicherzellen auf einem Silizium-Chip mit einer Fläche von 0,32 cm2 (1/20 inch)be'stimmt, der mittels des N-Kanal-Silizium-Gate-MOS-Verfahrens mit Selbstjustierung hergestellt ist. Die Speicheranordnung besteht aus einer Matrix 10 aus 16 384 Speicherzellen, die allgemein in 128 Zeilen und 128 Spalten aufgeteilt sind; jede Zelle ist eine sogenannte Eintransistorzelle, wie sie in der Zeitschrift Electronics vom 13.Mai 1976, Seiten 81 bis 86 beschrieben ist. Ein Zeilendecodierer 11 wählt eine der 128 Zeilenleitungen aus, die von einer Zeilen- oder X-Adresse bestimmt wird, die in einem 7-Bit-Zeilenadressenpuffer 12 enthalten ist; ein Spaltendecodierer 13 wählt eine von 128 Spaltenleitungen aus, die von einer Spalten-oder Y-Adresse in einem 7-Bit-Spaltenadressenpuffer 14 gebildet ist . Diese Adressen werden über sieben Adressenleitungen 15 an den Halbleiter-Chip im Zeitteilverfahren angelegt. Ein Zeilenadressenabtasteingangssignal (RAS in Fig.4g ) am Eingang 16 gibt beim Wert OV den Zeilenadressenpuffer 12 so frei, daß er eine Zeilenadresse annimmt, die Adressenbits AO bis A6 enthält. In der gleichen Weise gibt: ein Spaltenadressenabtasteingangssignal (= in Fig.4h ) am Eingang 17 beim Wert OV den Spaltenadressenpuffer so frei, daß er eine Spaltenadresse (Bits A7 bis A13)von den Leitungen 15 annimmt.Description of the exemplary embodiments In Fig. 1 is a MOS memory device illustrated in which the various embodiments of the invention are applied can be. The memory arrangement can be designed in different sizes but the invention is for use with a very high memory Packing density with 16 384 memory cells on a silicon chip with one surface of 0.32 cm2 (1/20 inch) determined by means of the N-channel silicon gate MOS process is made with self-adjustment. The memory arrangement consists of a matrix 10 out of 16,384 memory cells, generally divided into 128 rows and 128 columns are; each cell is a so-called single transistor cell, as described in the magazine Electronics, May 13, 1976, pages 81-86. A row decoder 11 selects one of the 128 row lines by a row or X address which is contained in a 7-bit line address buffer 12; a column decoder 13 selects one of 128 column lines by a column or Y address is formed in a 7-bit column address buffer 14. These addresses are via seven address lines 15 are applied to the semiconductor chip in the time division method. A row address scan input signal (RAS in Fig. 4g) at input 16 is at Value OV free the line address buffer 12 so that it accepts a line address, contains the address bits A0 to A6. In the same way, there are: a column address scan input (= in Fig.4h) at input 17 at the value OV free the column address buffer so that it takes a column address (bits A7 through A13) from lines 15.
Die Zeilen- und Spaltenadressen müssen während der in Fig.4f angegebenen Zeitperioden gültig sein.Zur eindeutigen Definition eines Bits aus 16 384 Zellen (214 = 16 384) sind vierzehn Adressenbits erforderlich. Eine Eingabe/ Ausgabe-Steuerschaltung 18 ist über den Spaltendecodierer 13 an die Matrix 10 angeschlossen; sie arbeitet so, daß von einem Dateneingabestift 20 Daten an die Spaltenleitungen angelegt werden, oder daß Daten an den Spaltenleitungen festg#estellt und an einen Datenausgabestift 21 unter der Steuerung durch einen Lese/Schreib-Eingang 22 (RW) und unter der Steuerung durch verschiedene intern erzeugte Takt- und Logikspannungen angelegt werden. Die Baueinheit benötigt an Stiften 23 mehrere verschiedene Versorgungsspannungen; diese umfassen Versorgungsspannungen Vbb, Vcc und Vdd sowie Masse Vss. Manche Schaltungen sind natürlich auch so ausgelegt, daß sie mit einer oder mit zwei Versorgungsspannungen anstelle der drei genannten Versorgungsspannungen arbeiten.The row and column addresses must be used during the period shown in Fig. 4f specified Periods of time. To uniquely define a bit out of 16,384 cells (214 = 16,384) fourteen address bits are required. An input / output control circuit 18 is connected to the matrix 10 via the column decoder 13; she works so that data is applied to the column lines from a data input pen 20, or that data is recorded on the column lines and to a data output pin 21 under the control through a read / write input 22 (RW) and under the control can be applied by various internally generated clock and logic voltages. the The assembly requires several different supply voltages at pins 23; these include supply voltages Vbb, Vcc and Vdd and ground Vss. Some circuits are of course also designed so that they can be operated with one or two supply voltages work instead of the three supply voltages mentioned.
Typische Spannungswerte sind: Vdd = 12V, Vbb = -5V und Vcc = +5V.Wie in Fig.2 zu erkennen ist, hat die Baueinheit von Fig.1 die Form eines Silizium-Chips 24, der in einem Gehäuse 25 mit sechzehn Anschlußstiften 26 entsprechend den oben erwähnten sechzehn Eingangs- und Ausgangsleitungen untergebracht ist. Dünne Golddrähte verbinden Kontaktflächen auf dem Silizium-Chip 24 mit Innenanschlüssen der Stifte 26. Ein nicht dargestellter Deckel dichtet die Baueinheit ab. Das Gehäuse 25 ist 18 mm (3/4 inch)lang und 8mm(0,30 inch)breit, so daß eine große Anzahl dieser Gehäuse auf einer gedruckten Schaltungsplatte mit Standardgröße untergebracht werden kann. Beispielsweise kann ein Kleinrechner auf einer kleinen ijcaltungsplatte einen ganzen 32 K-oder 64 K-Wortspeicher (sechzehn Bits pro Wort) enthalten.Typical voltage values are: Vdd = 12V, Vbb = -5V and Vcc = + 5V. Like can be seen in Figure 2, the unit of Figure 1 has the shape of a silicon chip 24, which is in a housing 25 with sixteen connection pins 26 corresponding to the above mentioned sixteen input and output lines is housed. Thin gold wires connect contact areas on the silicon chip 24 with internal connections of the pins 26. A cover, not shown, seals the structural unit. The housing 25 is 18 mm (3/4 inch) long and 8 mm (0.30 inch) wide making a large number of these housings can be housed on a standard size printed circuit board. For example, a small computer can run a whole computer on a small circuit board Contains 32K or 64K word memories (sixteen bits per word).
Der herkömmlich aufgebaute Decodierer 11 bewirkt die Auswahl einer der 64 Zeilenleitungen 29-1 auf der linken Seite oder einer der 64 Zeilenleitungen 29-2 auf der rechten Seite. Eine Zeilenleitung ist eine Metalleitung, die sich fast über die gesamte Breite des Chips erstreckt u-d die Gate-Elektroden smn 128 MOS-Transistoren in den dieser Zeile zugeordneten 128 Speicherzellen ansteuert. Die sieben Adressenbits AO bis A6 im Zeilendecodierer 11 wählen eine Zeilenleitung 29 aus 128 Zeilenleitungen aus, so daß das Signal an dieser Leitung einen hohen Wert annimmt, während die Signale an den übrigen 127 Leitungen einen niedrigen Wert beibehalten.The conventionally constructed decoder 11 effects selection of one of the 64 row lines 29-1 on the left or one of the 64 row lines 29-2 on the right. A row wire is a metal wire that almost extends The gate electrodes smn 128 MOS transistors extend over the entire width of the chip drives in the 128 memory cells assigned to this row. The seven address bits A0 to A6 in the row decoder 11 select one row line 29 from 128 row lines off so that the signal on this line goes high while the signals keep the remaining 127 lines low.
Die Zeilenadresse (die in Fig.4b und Fig.5 mit X bezeichnet ist,) liegt an der ausgewählten Leitung 29 während der Dauer des =-Signals an, wie in Fig.4g zu erkennen ist. Das Adressenbit A6 bewirkt die Auswahl der linken oder der rechten Seite, was bedeutet, daß es die Aktivierung der Leitungen 29-1 oder der Leitungen 29-2 ermöglicht. Die sechs Adressenbits AO bis A7 wählen dann eine der 64 Leitungen in der ausgewählten Hälfte aus. Das Adressenbit A6 bestimmt auch die Aktivierung von Blindzellen in der nicht ausgewählten Seite über Blindzellen-Adressenleitungen 27 während der Dauer des Signals RAS, ,was herhömmlich ist.The line address (which is denoted by X in Fig. 4b and Fig. 5) is on the selected line 29 for the duration of the = signal, as in FIG Fig.4g can be seen. The address bit A6 causes the selection of the left or the right side, which means that it is the activation of lines 29-1 or the Lines 29-2 allows. The six address bits A0 to A7 then select one of the 64 lines in the selected half. The address bit A6 also determines the Activation of dummy cells in the unselected side via dummy cell address lines 27 for the duration of the RAS signal, which is splendid.
Genaue Beschreibunz des ersten Ausführungsbeis#iels(Fig.3 und 5) Nach der Erfindung enthält die Speicheranordnung von Fig.1 in der Mitte jeder Spaltenleitung Leseverstärker 30. Die Leseverstärker haben den Zweck, den an der ausgewählten Spaltenleitung erzeugten niedrigen Signalwert festzustellen, wenn eine Zelle adressiert wird, und diesen niedrigen Signalwert in einen vollen logischen Pegel umzusetzen.Exact description of the first embodiment (Fig. 3 and 5) of the invention includes the memory array of Figure 1 in the middle of each column line Sense Amplifiers 30. The sense amplifiers serve the purpose of being on the selected column line detect generated low signal level when a cell is addressed, and convert this low signal value into a full logic level.
In Fig.3 ist ein Leseverstärker 30 gemäß dieser Ausführungsform der Erfindung in einem Teil der Matrix dargestellt.In Figure 3, a sense amplifier 30 according to this embodiment is the Invention represented in part of the matrix.
Der Leseverstärker 30 enthält grundsätzlich eine bistabile Flipflop-Schaltung mit zwei kreuzweise gekoppelten Treibertransistoren 31 und 32 zusammen mit zugehörigen Lasttransistoren 33 und 34. Zwei Schaltungspunkte 35 und 36 sind an die jeweiligen Hälften 37 und 38 der Spaltenleitung angeschlossen. Diese Schaltungspunkte 35 und 36 sind mit den Gate-Elektroden der entgegengesetzten Transistoren 31 und 32 verbunden, so daß die kreuzweise gekoppelte Schaltung entsteht. Mit der eine Hälfte einer Spaltenleitung bildenden Leitung 37 sind 64 Zellen 40 verbunden; das gleiche gilt für die Leitung 38. Jede Zelle besteht aus einem Transistor 41 und aus einem Kondensator 42; die Gate-Elektrode jedes Transistors 41 wird von einer Zeilenleitung 29-1 oder 29-2 gesteuert (die Zeilenleitung wird auch als Wortleitung und X-Leitung bezeichnet), und jede Zeilenleitung ist mit 128 Gate-Elektroden ebensolcher Transistoren 41 verbunden. In der matrix 10 dieser Ausführungsform sind auf jeder Seite der Leseverstärker 30 insgesamt 64 Zeilenleitungen vorhanden, und es sind natürlich auch 128 Leseverstärker vorhanden, so daß in Fig3 also nur ein sehr kleiner Teil der Matrix 10 zu erkennen ist. Jeder Leseverstärker weist auf 3eder Seite jeweils eine Blindzelle 44 auf, die an die jeweiligen Spaltenleitungen 37 und 38 angeschlossen ist.The sense amplifier 30 basically contains a bistable flip-flop circuit with two cross-coupled driver transistors 31 and 32 together with associated Load transistors 33 and 34. Two nodes 35 and 36 are connected to the respective Halves 37 and 38 of the column line connected. These circuit points 35 and 36 are connected to the gate electrodes of the opposite transistors 31 and 32, so that the cross-coupled circuit is created. With one half of a column line 64 cells 40 are connected to form line 37; the same goes for the line 38. Each cell consists of a transistor 41 and a capacitor 42; the The gate electrode of each transistor 41 is connected to a row line 29-1 or 29-2 controlled (the row line is also referred to as word line and X line), and each row line is connected to 128 gate electrodes of similar transistors 41. In the matrix 10 of this embodiment, the sense amplifiers are on each side 30 a total of 64 row lines are available, and of course there are also 128 sense amplifiers present, so that only a very small part of the matrix 10 can be seen in FIG is. Each sense amplifier has a dummy cell 44 on each side, which is connected to the respective column lines 37 and 38.
Die Blindzellen sind ebenso aufgebaut wie die Speicherzellen 40; sie enthalten jeweils einen Transistor 45 und einen Kondensator 46. Die Leitungen 27 bewirken das Einschalten des Transistors 45 in der Blindzellenzeile auf der Seite des Leseverstärkers, die der entsprecherader Bestimmung durch das Bit A6 der Zeilenadresse ausgewählten Zelle 40 gegenüberliegt, was gleichzeitig mit der Adressierung der ausgewählten Speicherzelle 40 erfolgt. Jede Spaltenleitung 37 oder 38 ist über einen Transistor 49 an eine Bezugsspannungsleitung 48 angeschlossen, wobei die Gate-Elektroden dieser Transistoren vom Taktsignal 7 angesteuert sind; dies bewirkt das gleiche Aufladen der Leitungen 37 und 38 von einem Bezugsspannungswert, der als Spannungswert Vdd oder als ein geringfügig unterhalb dieses Spannungswerts Vdd liegender Wert ausgewählt ist;wenn beispielsweise Vdd den Wert +12V hat und der Wert von Vt etwa bei 1V liegt, dann kann die Spannung Vref etwa 10 oder 11 Volt betragen. Zur Vereinfachung des Schaltungs- Layouts kann jedoch die Spannung Vdd benutzt werden. Die Lasttransistoren 33 und 34 sind an die Spannung Vdd gelegt, und sie werden von der zu beechreibenden Schaltungsanordnung gesteuert. Die Flipflop-Schaltung,die die Transistoren 31 und 32 enthält beginnt zu arbeiten, ehe die Transistoren 33 und 34 leitend gemacht sind, wenn ein an die Drain-Elektroden der Transistoren angeschlossener Schaltungspunkt 50 an Masse gelegt ist.The dummy cells are constructed in the same way as the memory cells 40; she each contain a transistor 45 and a capacitor 46 cause transistor 45 in the dummy cell row on the side to be turned on of the sense amplifier, which is the corresponding determination by the bit A6 of the row address selected cell 40 is opposite what at the same time as the The selected memory cell 40 is addressed. Each column line 37 or 38 is connected to a reference voltage line 48 via a transistor 49, the gate electrodes of these transistors being driven by the clock signal 7; this causes lines 37 and 38 to be equally charged from a reference voltage value, that as a voltage value Vdd or as a slightly below this voltage value Vdd is selected; for example, if Vdd has the value + 12V and the value of Vt is around 1V, then the voltage Vref can be around 10 or 11 volts be. However, in order to simplify the circuit layout, the voltage Vdd to be used. The load transistors 33 and 34 are connected to the voltage Vdd, and they are controlled by the circuitry to be described. The flip-flop circuit that the transistors 31 and 32 begins to work before the transistors 33 and 34 are made conductive when one is connected to the drain electrodes of the transistors Circuit point 50 is connected to ground.
Der Schaltungspunkt 50 wird über zwei getrennte Wege an Masse gelegt, die in diesem Fall zwei Transistoren 51 und 52 enthalten, die von Taktsignalen #1 und #2 gesteuert werden. Die Transistoren 51 und 52 haben verschiedene Abmessungen, so daß die Größe des von ihnen vom Schaltungspunkt 50 nach Masse Vss gezogenen Stroms unterschiedlich ist. Die Spannung am Schaltungspunkt 50 ändert sich also in Abhängigkeit davon, welcher der Transistoren 51 und 52 eingeschaltet ist. Der Transistor 51 ist der kleinere Transistor, und der Transistor 52 ist etwa zweimal so grot gemeseen am Bauelementverhältnis, also dem Verhältnis von Breite zu Länge des Kanals. Alle 128 Leseverstärker 30 in der Matrix 10 benutzen das gleiche Transistorpaar 51, 52; eine Leitung 53 verbindet die Schaltungspunkte 50 aller Leseverstärker miteinander.The circuit point 50 is connected to ground via two separate paths, which in this case contain two transistors 51 and 52, which are driven by clock signals # 1 and # 2 are controlled. The transistors 51 and 52 have different dimensions, so that the amount of current drawn by them from node 50 to ground Vss is different. The voltage at the circuit point 50 thus changes as a function of which of the transistors 51 and 52 is on. The transistor 51 is the smaller transistor, and transistor 52 is measured about twice as large on the component ratio, i.e. the ratio from width to length of the canal. All 128 sense amplifiers 30 in matrix 10 use the same pair of transistors 51, 52; a line 53 connects the circuit points 50 of all sense amplifiers to one another.
Wenn ein Taktsignal #1 (Fig.4c) positiv wird, wird ein Lesevorgang ausgelöst, und die Flipflop-Schaltung geht in einen stabilen Zustand über, in dem entweder der Transistor 31 leitet und der Transistor 32 gesperrt ist, oder umgekehrt. Die Umschaltrichtung hängt von der Spannungsdiffe#renz an den Leitungen 37 und 38 ab, die ihrerseits davon abhängt, ob in der ausgewählten Zelle 40 der Signalwert 1 oder der Signalwert "O" gespeichert war. Da an einer der Leitungen 37 oder 38 eine geringfügig höhere Spannung als an der jeweils anderen Leitung anliegt, liegt auch an der Gate-Elektrode eines der Transistoren 31 oder 32 eine geringfügig höhere Spannung als am anderen Transistor, so daß ein Transistor beim Übergang des Taktsignals #1 auf einen positiven Wert geringfügig mehr Strom leitet als der andere Transistor.When a clock signal # 1 (Fig. 4c) becomes positive, it is a read operation triggered, and the flip-flop circuit goes into a stable state in which either the transistor 31 conducts and the transistor 32 is blocked, or vice versa. The switching direction depends on the voltage difference on lines 37 and 38 from, which in turn depends on whether in the selected cell 40 the signal value 1 or the signal value "O" was saved. Since on one of the lines 37 or 38 a slightly higher voltage than is applied to the other line also at the gate electrode of one of the transistors 31 or 32 a slightly higher one Voltage than the other transistor, so that a transistor when the clock signal passes # 1 conducts slightly more current than the other transistor to a positive value.
Für ein kleineres Bauelementverhältnis des Transistors 51 ist die Spannung am Schaltungspunkt 50 höher, und es kann gezeigt werden, daß die Empfindlichkeit des Leseverstärkers 30 während der Anfangsperiode 58 mit der Spannung am Schaltungspunkt 50 für eine gegebene Schwellenspannung und Stellenleitungsspannung direkt in Beziehung steht. Die bis hierher beschriebene Schaltung von Fig.3 ergibt eine hohe Arbeitsgeschwindigkeit, da die Vorladespannung an den Spaltenleitungen 37 oder 38 (die den Wert "1 n beibehalten soll) die Neigung zeigt, während dieser anfänglichen Leseperiode höher zu bleiben, d.h.For a smaller component ratio of the transistor 51, the Voltage at node 50 is higher and it can be shown that the sensitivity of sense amplifier 30 during the initial period 58 with the voltage at the node 50 for a given threshold voltage and digit line voltage are directly related stands. The circuit of Figure 3 described so far results in a high operating speed, since the precharge voltage on the column lines 37 or 38 (which maintain the value "1 n ought to) tends to stay higher during this initial reading period, i.e.
während der Periode, in der das#Taktsignal #1 eingeschaltet ist, jedoch vor dem Ubergang des Taktsignal #2 auf einen hohen Wert. Das bedeutet, daß der Leseverstärker von Fig.3 eine minimale Ladezeit für die Spaltenleitungen 37 oder 38 zur Auffrischung des Signalwerts "1 n ergibt, da sich der Schaltungspunkt des Leseversta#kers, der den Wert "19 beibehalten soll, während des anfänglichen Lesevorgangs nicht auf eine niedrige Spannung entlädt.during the period in which the # clock signal # 1 is turned on is, but before clock signal # 2 transitions high. It means that the sense amplifier of FIG. 3 has a minimum charging time for the column lines 37 or 38 for refreshing the signal value "1 n results, since the node of the read amplifier, which should maintain the value "19, during the initial Read does not discharge to a low voltage.
In Fig.5 ist der zeitabhängige Verlauf der Spannung an den Spaltenleitungen 37 und 38 im Zeitpunkt des Einschaltens des Taktsignals #1 vergrößert dargestellt.FIG. 5 shows the time-dependent course of the voltage on the column lines 37 and 38 are shown enlarged at the time when the clock signal # 1 is switched on.
Vor der Adressierung einer der Zeilenleitungen 11-1 oder 11-2 durch ein Adressensignal und vor dem Ubergang des Taktsignals ~1 auf einen hohen Wert ist während der Zeitperiode 53 die Spannung an den Spaltenleitungen 37 und 38 auf den Spannungswert Vref oder etwa Vdd ausgeglichen, wie durch die Aufladung über die Leitung 48 festgelegt wird. Im Zeitpunkt 54 wird das Signal an eins der Leitungen 29-1 oder 29-2 hoch, und die Spannungen an den Leitungen 37 und 38 trennen sich geringfügig um beispielsweise 50 bis 100 Millivolt auf Grund der Tatsache, daß einer der Speicherkondensatoren 42 mit einer Seite verbunden ist, während ein Blindzellenkondensator 46 (der kleiner als der Kondensator 42 ist) mit der anderen Seite verbunden ist. Im Zeitpunkt 55 wird das Taktsignal ~f hoch und eine der Leitungen 37 oder 38 beginnt sich während der Zeitperiode 58 gegen den Wert "O" zu entladen, während sich die andere nur wenig, nicht über etwa 0,3 Volt entlädt, wie die Linien 56 und 57 zeigen. Während der Zeitperiode 58 und vor dem Zeitpunkt 59, an dem das Taktsignal #2 eingeschaltet wird, leitet der Transistor 31 oder der Transistor 32 auf der anderen Seite der ausgewählten Zelle stärker als der der Blindzelle gegenüberliegende Transistor, wenn der Signalwert ")" gespeichert war. Wenn der Signalwert "O" gespeichert war, gilt das Umgekehrte.Before addressing one of the row lines 11-1 or 11-2 through an address signal and before the transition of the clock signal ~ 1 to a high value During the time period 53, the voltage on the column lines 37 and 38 is on the voltage value Vref or about Vdd, as balanced by the charging over the line 48 is set. At time 54, the signal is on one of the lines 29-1 or 29-2 high and the voltages on leads 37 and 38 separate slightly by, for example, 50 to 100 millivolts due to the fact that one of the storage capacitors 42 is connected to one side while a dummy cell capacitor 46 (which is smaller than the capacitor 42) is connected to the other side. At time 55, clock signal ~ f goes high and one of lines 37 or 38 begins to discharge to the value "O" during the time period 58 while the others only a little, not over about 0.3 volts, like lines 56 and 57 show. During time period 58 and before time 59 when the clock signal # 2 is turned on, transistor 31 or transistor 32 on the other conducts Side of the selected cell stronger than the transistor opposite the dummy cell, if the signal value ")" was saved. If the signal value "O" was stored, the reverse is true.
Entsprechend dem Hauptmerkmal dieser Ausführungsform der Erfindung enthält der Leseverstärker 30 von Fig.3 eine spezielle Anordnung zur Steuerung des Leitwerts der Lasttransistoren 33 und 34. Die Schaltungspunkte 61 und 62 an den Gate-Elektroden der Lasttransistoren 33 und 34 sind an die Quelle des Taktsignals #2 über geschaltete Kondensatoren 63 und 64 und auch an die Spaltenleitungen 37 und 38 über Transistoren 65 und 66 angeschlossen. Im Gegensatz zu der Schaltung nach der zuvor erwähnten Patentanmeldung sind die Gate-Elektroden der Transistoren 65 und 66 über Leitungen 67 und 68 an jeweils entgegengesetzte Spaltenleitungen 37 und 38 angeschlossen. In der Schaltung nach dieser Patentanmeldung war ein eigenes Taktsignal erforderlich, das sich zwischen Vdd und einer unter Vref liegenden Zwischenspannung von etwa 8 Volt änderte; dies ist bei der hier beschriebenen Schaltung nicht erforderlich. Das in Fig.4d und auch in Fig.5 angegebene Taktsignal #2 schaltet den Transistor 52 ein.Corresponding to the main feature of this embodiment of the invention the sense amplifier 30 of Figure 3 contains a special arrangement for controlling the Conductance of the load transistors 33 and 34. The nodes 61 and 62 at the Gate electrodes of load transistors 33 and 34 are connected to the source of the clock signal # 2 via switched capacitors 63 and 64 and also to the column lines 37 and 38 connected through transistors 65 and 66. In contrast to the circuit according to the aforementioned patent application, the gate electrodes are the transistors 65 and 66 via lines 67 and 68 to opposite column lines, respectively 37 and 38 connected. In the circuit according to this patent application was its own Clock signal required between Vdd and an intermediate voltage below Vref changed from about 8 volts; this is not necessary with the circuit described here. The clock signal # 2 indicated in FIG. 4d and also in FIG. 5 switches the transistor 52 a.
Die Kondensatoren 63 und 64 wirken als Nachführ- oder Bootstrap-Kondensatoren, und sie erzeugen eine hohe Ansteuerspannung an die Gate-Elektroden der Lasttransistoren 33 und 34. Dies ermöglicht eine schnelle Aufladung der Spaltenleitung, an der der Wert "1n erneuert werden soll, wie die Linie 56 von Fig.5 zeigt; dies beschleunigt natürlich die Wiederherstellung der Spannung des Werts nln in der ausgewählten Speicherzelle 40. Die Transistoren 65 und 66 sorgen für die Entladung der Ansteuerspannung an einem der Schaltungspunkte 61 oder 62 an der Gate-Elektrode des Lasttransistors auf der nach Null gehenden Seite des Leseverstärkers. Dies reduziert den Energieverbrauch des Leseverstärkers, und die Arbeitsgeschwindigkeit wird verbessert.The capacitors 63 and 64 act as tracking or bootstrap capacitors, and they generate a high drive voltage to the gate electrodes of the load transistors 33 and 34. This enables the column line to which the Value "1n is to be renewed, as line 56 of FIG. 5 shows; this accelerates of course, the restoration of the tension of the value nln in the selected memory cell 40. The transistors 65 and 66 ensure the discharge the control voltage at one of the nodes 61 or 62 on the gate electrode of the load transistor on the zero-going side of the sense amplifier. This reduces the power consumption of the sense amplifier, and the operating speed is improved.
Während der Dauer des Taktsignals 7, das in den Figuren 4a und 5 dargestellt ist, werden die Leitungen 37 und 38 Schaltungspunkte 35 und 36) auf einen Pegel 70 vorgeladen, während das Adressensignal X und die Taktsignale ~1 und p2 den Wert "O" haben; die Schaltungspunkte 61 und 62 werden über die Transistoren 65 und 66 während dieser Zeitperiode auf den Pegel 72 aufgeladen. Der Pegel 72 unterscheidet sich vom Pegel 70 um den Spannungsabfall an den Transistoren 65 oder 66. Die Schaltungspunkte 61 und 62 werden während des Taktsignals X2i durch einen zwischen diese Schaltungspunkte eingefügten Transistor 73 ausgeglichen; das Taktsignal gl liegt an der Gate-Elektrode dieses Transistors. Wenn das Taktsignal ~ im Zeitpunkt 71 den Wert " 0" annimmt, dann werden die Spaltenleitungen 37 und 38 von der Spannung Vref abgetrennt, und gleichzeitig werden die Schaltungspunkte 61 und 62 voneinander isoliert, da der Transistor 73 gesperrt wird. Die Transistoren 65 und 66, die von entgegengesetzten Spaltenleitungen angesteuert werden, bilden nun Entladewege, so daß (a) die Ladung am Schaltungspunkt 61 oder 62 und am Bootstrap-Kondensator 63 oder 64, der an die nach "1" gehende Seite des Leseverstärkers angeschlossen ist, während des Lesens nicht entladen wird und (b) daß die Ladung am anderen Schaltungspunkt und am Bootstrap-Kondensator, der mit der nach "O" gehenden Seite verbunden ist, entladen wird, wenn die Spannung an der Spaltenleitung während des Lesens sinkt. Da die Spannungsdifferenz zwischen den Spaltenleitungen 37 und 38 durch Ladungsteilung des Blindzellenkondensators 46 und des Speicherzellenkondensators 42 entsteht und da das Signal an der ausgewählten X-Leitung 29-1 oder 29-2 und an der Blindzellenauswahlleitung 27 hoch wird, liegt die gleiche Arbeitsweise vor, wie oben im Zusammenhang mit der Zeitperiode 58 von Fig. 5 erwähnt wurde. Da das Taktsignal #1 im Zeitpunkt 55 einen hohen -Wert annimmt, beginnt die Verstärkung der Spannungsdifferenz. Der anfängliche Pegel 72 der Spannung an dem auf den Wert "1" übergehenden Schaltungspunkt der Schaltungspunkte 61 und 62 wird bis zum Zeitpunkt 59 von Fig. 5 aufrechterhalten, während der andere beginnen kann, auf den Wert ~0" abzusinken, wie die Linie 75 zeigt, weil sich die Spannung an den Schaltungspunkten 35 und 36 während des Zeitintervalls 58 ändert, wie die Linien 56 und 57 erkennen lassen. Solange die Trennung kleiner als Vt ist, können die Transistoren 65 und 66 nicht durchschalten, doch wird einer eingeschaltet, wenn die Trennung im Zeitpunkt 77 den Wert Vt erreicht. Im Zeitpunkt 59 wird das Taktsignal #2 dann hoch, was veranlaßt, die Spannung (Leitung 72) an den Gate-Elektroden der Lasttransistoren 33 und 34 über die Kondensatoren 63 und 64 nachzuführen, so daß auch der Transistor 52 durchgeschaltet wird, während die Entladung der auf den Wert"O" übergehenden Seite beschleunigt wird, wie die Linie 57 in Fig.5 erkennen läßt. Wenn im Zeitpunkt 77 die Spannung an der Spaltenleitung auf der auf den Wert" 0" übergehenden Seite um den Wert einer Schwellenspannung Vt unter den Momentanwert an der auf den Wert ~1" übergehenden Seite abfällt, ist der Lesevorgang beendet, und einer der Transistoren 65 oder 66 wird durchgeschaltet und beginnt die Spannung am Bootstrap-Kondensator 63 oder 64 dieser Seite zu entladen, so daß auf diese Weise der entsprechende Lasttransistor 33 oder 34 gesperrt wird. An diesem Zeitpunkt können sich die Spannungswerte an den Schaltungspunkten 61 und 62 trennen, die die Linien 75 und 75 in Fig.5 angeben. Wenn beispielsweise angenommen wird, daß der Schaltungspunkt 35 die auf den Wert tioi übergehende Seite darstellt, (was bedeutet, daß eine ausgewählte Zelle an der Spaltenleitung 37 den Wert "O" oder eine ausgewählte Zelle an der Spaltenleitung 38 den Wert nln speichert), wenn das Signal X während des Zeitintervalls 54 hoch wird, dann nimmt die Spannung am Schaltungspunkt 35 einen Wert an, der geringfügig kleiner als der Spannungswert am Schaltungspunkt 36 ist, was bedeutet, daß der Schaltungspunkt 36 der Linie 56 von Fig.5 entspricht, während der Schaltungspunkt 35 der Linie 57 entspricht.During the duration of the clock signal 7, which is shown in FIGS lines 37 and 38 become nodes 35 and 36) at a level 70 precharged while the address signal X and the clock signals ~ 1 and p2 have the value Have "O"; the nodes 61 and 62 are connected to the transistors 65 and 66 charged to level 72 during this time period. The level 72 is different from level 70 by the voltage drop across transistors 65 or 66. The switching points 61 and 62 are switched between these nodes during the clock signal X2i inserted transistor 73 balanced; the clock signal gl is applied to the gate electrode this transistor. If the clock signal ~ assumes the value "0" at time 71, then the column lines 37 and 38 are disconnected from the voltage Vref, and at the same time, the nodes 61 and 62 are isolated from each other, since the Transistor 73 is blocked. The transistors 65 and 66, those of opposite Column lines are driven, now form discharge paths, so that (a) the charge at node 61 or 62 and at the bootstrap capacitor 63 or 64 connected to the side of the sense amplifier going to "1" is connected during reading is not discharged and (b) that the charge at the other circuit point and at the bootstrap capacitor, the is connected to the side going to "O", is discharged, when the voltage on the column line decreases during reading. Because the voltage difference between the column lines 37 and 38 by charge sharing of the dummy cell capacitor 46 and the memory cell capacitor 42 arises and since the signal at the selected X line 29-1 or 29-2 and dummy cell select line 27 goes high the same procedure as above in connection with the time period 58 of Fig. 5 was mentioned. Since the clock signal # 1 assumes a high value at time 55, the amplification of the voltage difference begins. The initial level 72 of the voltage at the node of the nodes 61 and 61, which changes to the value "1" 62 is maintained until time 59 of FIG. 5 while the others begin can drop to the value ~ 0 ", as line 75 shows, because the voltage at node 35 and 36 during time interval 58 changes, like that Let lines 56 and 57 be seen. As long as the separation is less than Vt, you can do not turn on transistors 65 and 66, but one is turned on when the separation at time 77 reaches the value Vt. At time 59, the clock signal # 2 then high, causing the voltage (line 72) on the gates of the Follow-up load transistors 33 and 34 via the capacitors 63 and 64, so that also the transistor 52 is turned on, while the discharge of the value "O" passing side is accelerated, as the line 57 in Figure 5 shows. if at time 77, the voltage on the column line changes to the value "0" Page by the value of a threshold voltage Vt below the instantaneous value on the Value ~ 1 "passing page falls off, the reading process is finished, and one of the transistors 65 or 66 is turned on and the voltage starts at the bootstrap capacitor 63 or 64 this side to discharge, so that way the corresponding load transistor 33 or 34 is blocked. At this point you can the voltage values at nodes 61 and 62 separate the lines 75 and 75 in Fig. 5. For example, if it is assumed that the node 35 represents the side going over to the value tioi (which means that a selected Cell on column line 37 has the value "O" or a selected cell on the column line 38 stores the value nln) if signal X is high during time interval 54 is, then the voltage at node 35 assumes a value that is slightly is less than the voltage value at node 36, which means that the node 36 corresponds to line 56 of FIG. 5, while node 35 corresponds to line 57 is equivalent to.
Beginnend mit dem Zeitpunkt 55 beim Übergang des Taktsignals ~1 auf einen hohen Wert wird die Spannungsdifferenz zwischen den Schaltungspunkten 35 und 36 während des Anfangsabschnitts der Zeitperiode 58 verstärkt, doch ist die Spannung am Schaltungspunkt 35 bis zum Zeitpunkt 77 noch nicht um eine Schwellenspannung Vt unter die Spannung am Schaltungspunkt 36 abgesunken.Starting at time 55 when the clock signal changes to ~ 1 the voltage difference between the nodes 35 and 35 becomes a high value 36 amplified during the initial portion of time period 58, but the voltage is at the circuit point 35 up to the point in time 77 not yet by a threshold voltage Vt dropped below the voltage at node 36.
Wenn das Taktsignal #2 im Zeitpunkt 59 einen hohen Wert annimmt, dann nimmt die Verstärkung der Spannungsdifferenz zwischen 56 und 57 zu, und der Schaltungspunkt 36 beginnt, sich über den Transistor 34 schnell gegen den Spannungswert Vdd zu entladen, während sich der Schaltungspunkt 35 Uber die Transistoren 31, 51 und 52 langsamer gegen Vss entlädt. Im Zeitpunkt 77 ist die Spannung am Schaltungspunkt 35 um eine Schwellenspannung Vt unter die Spannung am Schaltungspunkt 36 gesunken, und der Transistor 65 schaltet durch, während sich der Schaltungspunkt 61 schnell gegen Vss entlädt, wie die Linie 75 angibt. Durch diese Anordnung wird die Empfindlichkeit der Schaltung nicht herabgesetzt, da die Spannungen an den Schaltungspunkten 61 und62 auf dem Pegel 72 festgehalten bleiben, bis dasLesen beim Auftreten einer Trennung der Spannungen an den Spaltenleitungen um eine Schwellenspannung Vt erfolgt ist. Es sei bemerkt, daß eine äußerst kurze statische Betriebsperiode vorliegen könnte, d.h.If clock signal # 2 goes high at time 59, then the gain of the voltage difference increases between 56 and 57, and the node 36 begins to discharge rapidly towards the voltage value Vdd via transistor 34, while the node 35 via the transistors 31, 51 and 52 moves more slowly discharging against Vss. At time 77, the voltage at node 35 is one Threshold voltage Vt below the voltage at node 36 has dropped, and transistor 65 turns on while node 61 is fast against Vss, as indicated by line 75. This arrangement increases the sensitivity of the circuit is not reduced, since the voltages at the circuit points 61 and 62 held at level 72 until reading upon disconnection occurs of the voltages on the column lines has occurred by a threshold voltage Vt. It should be noted that there could be an extremely short period of static operation, i.e.
wenn der Lasttransistor 33 auf der auf den Wert ~0" übergehenden Seite und die Massezuleitungstransistoren 51, 52 gleichzeitig leitend sind, wenn der Zeitpunkt 77 nach dem Zeitpunkt 59 auftreten wurde. Diese Zeitperiode zwischen dem Zeitpunkt 59 und dem Zeitpunkt 57 wäre unbedeutend.when the load transistor 33 is on the side transitioning to the value ~ 0 " and the ground lead transistors 51, 52 are simultaneously conductive when the point in time 77 would occur after time 59. This time period between the point in time 59 and the point in time 57 would be insignificant.
Bei der Auswahl der Zeitsteuerung der an die Transistoren 52 und an die Bootstrap-Kondensatoren 63 und 64 angelegten Taktsignale existiert eine Geschwindigkeit#/Leistungs beeinträchtigung. Wenn das Taktsignal #2 beim Anlegen an die Bootstrap-Kondensatoren 63 und 64 im Vergleich zum Anlegen an den Transistor 52 geringfügig verzögert wird, so daß die auf den Wert "O" übergehende Spaltenleitungsspannung 57 um mehr als eine Schwellenspannung Vt unter dem Spannungswert 56 liegt, dann wird der Lasttransistor fUr diese Spaltenleitung nie eingeschaltet, und nur die Entladung der gespeicherten Energie der Spaltenleitungskapazität ergibt einen Energieverbrauch. Die Verzögerung der Anlegung des Taktsignals #2 an die Kondensatoren 63 und 64 kann jedoch eine Erhöhung der Zugriffszeit der Speicheranordnung bewirken. Das verzögerungsfreie Anlegen des Taktsignals p2 ergibt die schnellste Zugriffszeit, doch könnte der Energieverbrauch um einen vernachlässigbaren Wert erhöht werden, da der Lasttransistor der den Wert AO" annehmenden Seite für eine kurze Zeitperiode eingeschaltet werden könnte, wie oben erläutert wurde.When selecting the timing of the transistors 52 and on The clock signals applied to the bootstrap capacitors 63 and 64 exist at a speed # / power impairment. When the clock signal # 2 when applied to the bootstrap capacitors 63 and 64 is slightly delayed compared to being applied to transistor 52, so that the column line voltage 57 transitioning to the value "O" by more than one If the threshold voltage Vt is below the voltage value 56, then the load transistor for this column line never switched on, and only the discharge of the stored ones Energy of the column line capacitance results in an energy consumption. The delay however, the application of clock signal # 2 to capacitors 63 and 64 may result in a Cause increase in the access time of the memory arrangement. The instant Applying the clock signal p2 results in the fastest access time, however could the energy consumption can be increased by a negligible amount because the load transistor of the side taking the value AO "are turned on for a short period of time could as explained above.
Die Anwendung eines kleinen Bauelementverhältnisses für den Transistor 51 hat zur Folge, daß die Verstärkung für die den Wert "O" annehmende Seite unzureichend ist.The use of a small component ratio for the transistor As a result, the gain for the "O" side becomes insufficient is.
Aus diesem Grund ist der Transistor 52 vorgesehen, damit eine weitere Verstärkung erzeugt wird, damit die Spaltenleitung 37 oder 38, deren Signal einen niedrigen Wert annehmen soll, einen guten0 Pegel erhält. Da im Verlauf von Lese- oder Schreibvorgängen Störsignale von anderen Schaltungen erscheinen, müssen gute digitale Signalwerte an den Leitungen 37 und 38 erzeugt werden, damit ein zuverlässiger Betrieb gewährleistet wird. Für die ausgewählte Y-Leitung 38 wird ein Übertragungsglied 80 leitend gemacht, so daß diese Leitung mit einer Sammelleitung 81 verbunden wird, die zu einem Ausgabepuffer oder einem Eingabepuffer im Eingabe/Ausgabe-Steuerwerk 18 führt. Diese weisen eine zusätzliche Kapazität und zusätzliches Rauschen auf. Aus diesen Gründen sind die hohen digitalen Signalpegel erforderlich, die der größere Transistor 52 ergibt.For this reason, the transistor 52 is provided so that another Gain is generated so that the column line 37 or 38, whose signal is a should assume a low value, receives a good level. Since in the course of reading or write interfering signals appear from other circuits must be good digital signal values are generated on lines 37 and 38, so that a reliable Operation is guaranteed. A transmission link is used for the selected Y line 38 80 made conductive so that this line is connected to a collecting line 81, to an output buffer or an input buffer in the input / output control unit 18 leads. These have additional capacitance and noise. For these reasons, the high digital signal levels are required, the larger ones Transistor 52 results.
Beschreibung des zweiten Ausfühmulasbe ispiels (Fig.6) Si der zweiten Ausführungsform der Erfindung enthält der Leseverstärker 30 von Fig.6 gemäß einem Hauptmerkmal eine spezielle Anordnung zur Steuerung des Leitwerts der Lasttransistoren 33 und 34, wenn das Taktsignal p2 einen hohen Wert annimmt. Die Schaltung vonFig.6 gleicht der Schaltung von Fig.3 mit Ausnahme der nun zu beschreibenden Unterschiede.Die Schaltungspunkte 61 und 62 an den Gate-Elektroden der Lasttransistoren 33 und 34 sind mit der Quelle des Taktsignals #2 über geschaltete Kondensatoren 63 und 64 verbunden; ferner sind sie über Transistoren 65 und 66, die vom Taktsignal #3 (siehe Fig.4k) getaktet werden, mit den Spaltenleitungen 37 und 38 verbunden. Das Taktsignal #3 schaltet nicht vom Spannungswert Vdd zum Massewert Vss um, sondern es ändert sich zwischen dem Spannungswert (Vdd-Vt) und einer Zwischenspannung, kleiner als Vref von etwa 8 Volt (bei einer Spannung Vdd von +12 Volt). Das in Fig.4d und in Fig.7 dargestellte Taktsignal #2 schaltet auch den Transistor 52 ein. Die Kondensatoren 63 und 64 wirken als Bootstrap-Kondensatoren, und sie erzeugen eine hohe Ansteuerspannung an den Gate-Elektroden der Lasttransistoren 33 und 34.Description of the second implementation game (Fig. 6) Si of the second Embodiment of the invention includes the sense amplifier 30 of Figure 6 according to a The main feature is a special arrangement for controlling the conductance of the load transistors 33 and 34 when the clock signal p2 assumes a high value. The circuit of Fig. 6 is similar to the circuit of FIG. 3 with the exception of the one to be described now Differences Connection points 61 and 62 on the gate electrodes of the load transistors 33 and 34 are connected to the source of clock signal # 2 via switched capacitors 63 and 64 tied together; they are also connected via transistors 65 and 66, which are activated by clock signal # 3 (see 4k) are connected to the column lines 37 and 38. The clock signal # 3 does not switch from the voltage value Vdd to the ground value Vss, but it changes between the voltage value (Vdd-Vt) and an intermediate voltage, less than Vref of about 8 volts (at a voltage Vdd of +12 volts). The in Fig. 4d and in Clock signal # 2 shown in FIG. 7 also turns on transistor 52. The capacitors 63 and 64 act as bootstrap capacitors, and they generate a high drive voltage at the gate electrodes of the load transistors 33 and 34.
Dies ermöglicht eine schnelle Ladung der Spaltenleitung, die wieder auf den Wert 1" gebracht werden soll, wie die Linie 56 in Fig.5 angibt; dies beschleunigt natürlich die Wiederherstellung der Spannung mit dem Signalwert 1 in der ausgewählten Speicherzelle 40. Die Transistoren 65 und 66 sorgen im Zusammenhang mit dem Zwischenwert 67 des Taktsignals #3 für die Entladung der Ansteuerspannung an einem der Schaltungspunkte 61 oder 62 an der Gate-Elektrode des Lasttransistors auf der den Wert "O" annehmenden Seite des Leseverstärkers. Dies bewirkt eine starke Reduzierung des Energieverbrauchs des Leseverstärkers.This allows a quick charge of the column line, which again is to be brought to the value 1 ", as indicated by line 56 in FIG. 5; this accelerates course the restoration of the voltage with the signal value 1 in the selected Memory cell 40. Transistors 65 and 66 provide the intermediate value 67 of the clock signal # 3 for the discharge of the drive voltage at one of the switching points 61 or 62 at the gate electrode of the load transistor on the one taking the value "O" Side of the sense amplifier. This has the effect of greatly reducing energy consumption of the sense amplifier.
Während der Dauer des Taktsignals 7 (siehe Fig.4a) werden die Leitungen 37 und 38 vorgeladen, während die Taktsignale 81 und #2 den Wert ~0" haben, während das Taktsignal #3 hoch ist; in diesem Zeitpunkt werden die Scnaltungspunkte 61 und 62 auf etwa (Vdd-2Vt) oder den Maximalwert 68 der um Vt verminderten Spannung des Taktsignal #3 vorgeladen, und die Schaltungspunkte 35 und 36 werden auf die Spannung Vref geladen. Wenn das Taktsignal 7 den Wert "O" annimmt, dann werden die Spaltenleitungen 37 und 38 von der Spannung Vref abgetrennt, und gleichzeitig geht das Taktsignal #3 auf den Zwischenspannungswert 67 über. Dieser Zwischenspannungswert 67 ist so gewählt, daß (a) die Ladung am Bootstrap-Kondensator 63 oder 64, der an die den Wert "1" annehmende Seite des Leseverstärkers angeschlossen ist,während des Lesens nicht entladen wird, und daß(b) die Ladung am anderen Bootstrap-Kondensator, der an die den Wert "On annehmende Seite angeschlossen ist, entladen wird, wenn die Spannung an der Spaltenleitung während des Lesens absinkt. Wenn sich eine Spannungsdifferenz zwischen den Spaltenleitungen 37 und 38 durch Ladungsteilung des Blindzellenkondensators 46 und des Speicherzellenkondensators 42 eingestellt hat, wenn das Signal an der ausgewählten X-Leitung 29-1 oder 29-2 hoch wird und das Signal an der Blindzellenauswahlleitung 27 ebenfalls hoch wird, dann liegt die gleiche Arbeitsweise vor, die oben im Zusammenhang mit der Zeitperiode 58 von Fig.5 erläutert wurde. Wenn das Taktsignal p1 im Zeitpunkt 55 einen hohen Wert annimmt, beginnt die Verstärkung der Spannungsdifferenz.Später wird dann das Taktsignal #2 im Zeitpunkt 59 hoch , so daß die Spannung an den Gate-Elektroden der Lasttransistoren 33 und 34 nachgeführt wird, und auch der Transistor 52 schaltet durch und beschleunigt die Entladung der den Wert"On annehmenden Seite, wie die Linie 57 in Fig.5 angibt. Wenn die Spaltenleitungsspannung auf der auf den Wert "O" übergehenden Seite um den Wert einer Schwellenspannung Vt unter den Pegel 67 des Taktsignals #3 absinkt, dann wird der Transistor 65 oder der Transistor 66 eingeschaltet, so daß er beginnt, die Spannung am Bootstrap-Kondensator 63 oder 64 dieser Seite zu entladen und somit den Lasttransistor 33 oder 34 zu sperren.During the duration of the clock signal 7 (see Figure 4a), the lines 37 and 38 are precharged while clock signals 81 and # 2 are ~ 0 "while clock signal # 3 is high; at this point in time, the connection points 61 and 62 to about (Vdd-2Vt) or the maximum value 68 of the voltage of the reduced by Vt Clock signal # 3 precharged, and the nodes 35 and 36 become charged to the voltage Vref. If the clock signal 7 assumes the value "O", then the column lines 37 and 38 are disconnected from the voltage Vref, and at the same time the clock signal # 3 transitions to the intermediate voltage value 67. This intermediate voltage value 67 is chosen so that (a) the charge on the bootstrap capacitor 63 or 64, which is on the side of the sense amplifier assuming the value "1" is connected, while reading is not discharged, and that (b) the charge on the other bootstrap capacitor, connected to the side accepting the value "On" is discharged when the voltage on the column line drops during reading. If there is a voltage difference between the column lines 37 and 38 by charge sharing of the dummy cell capacitor 46 and the memory cell capacitor 42 has set when the signal at the selected X line 29-1 or 29-2 goes high and the signal on the dummy cell select line 27 also becomes high, then the procedure is the same as that described above in connection was explained with the time period 58 of FIG. If the clock signal p1 at the time 55 assumes a high value, the amplification of the voltage difference begins. Later clock signal # 2 is then high at time 59, so that the voltage on the gate electrodes the load transistors 33 and 34 is tracked, and the transistor 52 also switches and accelerates the discharge of the side accepting the value "On", such as the Line 57 in Figure 5 indicates. When the column line voltage on the on the value "O" by the value of a threshold voltage Vt below the level 67 of the clock signal # 3 decreases, then the transistor 65 or the transistor 66 is turned on, so that it begins to adjust the voltage on bootstrap capacitor 63 or 64 of this page to discharge and thus to block the load transistor 33 or 34.
Für das Ausführungsbeispiel vonFig.6 sei beispielsweise angenommen, daß der Schaltungspunkt 35, die auf den Wert "O" übergehende Seite ist (wobei eine ausgewählte Zelle an der Spaltenleitung 37 den Wert "O" speichert, wenn eine ausgewählte Zelle an der Spaltenleitung 38 den Wert "1" speichert), wenn das Adressensignal X hoch wird, dann ist die Spannung am Schaltungspunkt 35 geringfügig niedriger als die Spannung am Schaltungspunkt 36; in Eg.5 entspricht dabei die Linie 56 dem Schaltungspunkt 36 und die Linie 57 dem Schaltungspunkt 35. Wenn das Taktsignal #1 im Zeitpunkt 55 hoch wird, wird die Differenz der Spannungen an den Schaltungspunkten 35 und 36 während der Zeitperiode 58 verstärkt. Wenn die Spannung am Schaltungspunkt 35 um den Wert einer Schwellenspannung Vt unter den Spannungspegel 67 an der Gate-Elektrode des Transistors 65 absinkt, dann beginnt die Entladung der Spannung am Schaltungspunkt 61.For the embodiment of Fig. 6 it is assumed, for example, that node 35 is the side transitioning to the value "O" (where a selected cell on column line 37 stores the value "O" when a selected one Cell on column line 38 stores the value "1") when the address signal X goes high, then the voltage at node 35 will be slightly less than the voltage at node 36; in Eg.5 the line 56 corresponds to the switching point 36 and line 57 to node 35. If clock signal # 1 at time 55 becomes high, the difference in the voltages at nodes 35 and 36 amplified during time period 58. When the voltage at node 35 by the value of a threshold voltage Vt below the voltage level 67 at the gate electrode of the transistor 65 drops, then the discharge of the voltage at the node begins 61.
Wenn das Taktsignal ~2 im Zeitpunkt 59 hoch wird, dann wird die Verstärkung der Spannungsdifferenz zwischen 56 und 57 erhöht, und der Schaltungspunkt 36 beginnt, sich schnell auf den Spannungswert Vdd zu entladen. Wenn der Spannungswert am Schaltungspunkt 35 ausreichend weit unter den Spannungspegel 67 des Taktsignals #3 vor dem Einschalten des Taktsignals #2 abgesunken ist, dann wird der Schaltungspunkt 61 nie nachgeführt, und der Transistor 33 schaltet nicht durch.If the clock signal 2 goes high at time 59, then the gain is the voltage difference between 56 and 57 increases, and node 36 begins, to discharge quickly to the voltage value Vdd. When the voltage value at the node 35 sufficiently below voltage level 67 of clock signal # 3 before power-up of the clock signal # 2 has fallen, then the node 61 is never tracked, and transistor 33 does not turn on.
Wenn die Spannung am Schaltungspunkt 35 beim Übergang des Taktsignals ~2 auf einen hohen Wert nicht weit genug abgesunken ist, dann wird die Spannung am Schaltungspunkt 61 vom Taktsignal p2 nachgeführt, bis die Spannung am Schaltungspunkt 35 weit genug zur Entladung des Schaltungspunkts 61 absinkt. Dies geschieht in einer sehr kurzen statischen Betriebsperiode, was bedeutet, daß der Lasttransistor 33 und die Masseanschlußtransistoren 51, 52 gleichzeitig leiten.If the voltage at node 35 when the clock signal transitions ~ 2 has not dropped far enough to a high value, then the voltage tracked at node 61 by clock signal p2 until the voltage at node 35 far enough to discharge the circuit point 61 sinks. this happens in a very short period of static operation, which means that the Load transistor 33 and the ground terminal transistors 51, 52 conduct simultaneously.
Bei der Auswahl der Zeitsteuerung der Taktsignale #1 und #2 existiert eine Geschwindigkeits/Energie-Beeint.ächtigung.When selecting the timing of the clock signals # 1 and # 2 exists a reduction in speed / energy.
Wenn das Taktsignal #2 beim Anlegen an die Bootstrap-Kondensatoren 63 und 64 bezüglich des Anlegens an den Transistor 52 geringfügig verzögert wird, so daß die den Wert "O" annehmende Spaltenleitungsspannung ausreichend weiter als um einen Schwellenspannungswert Vt unterhalb des Spannungspegels 67 des Taktsignals #3 liegt, dann wird der Lasttransistor dieser Spaltenleitung nie durchgeschaltet, und nur die Entladung der gespeicherten Energie der Spaltenleitungskapazität führt zu einem Energieverbrauch.When the clock signal # 2 when applied to the bootstrap capacitors 63 and 64 is slightly delayed from being applied to transistor 52, so that the column line voltage taking the value "O" is sufficiently wider than by a threshold voltage value Vt below the voltage level 67 of the clock signal # 3 is, then the load transistor of this column line is never switched through, and only discharging the stored energy of the column line capacitance leads to an energy consumption.
Das verzögerte Anlegen des Taktsignals #2 an die Kondensatoren 63 und 64 kann jedoch eine Erhöhung der Zugriffszeit der Anordnung zur Folge haben. Das verzögerungsfreie Anlegen des Taktsignals #2 ergibt die schnellste Zugriff 5-zeit, jedoch ist der Energieverbrauch geringfügig erhöht, da der Lasttransistor der auf den Wert "O" übergehenden Seite für eine kurze Zeitperiode eingeschaltet wird.The delayed application of the clock signal # 2 to the capacitors 63 and 64, however, may result in an increase in the access time of the device. The delay-free application of the clock signal # 2 results in the fastest access 5 times, however, the power consumption is slightly increased because the load transistor is on the value "O" is turned on for a short period of time.
Wie oben erwähnt wurde, ist das Taktsignal #3 von Fig.4k ein Signal mit zwei Werten, nämlich einem hohen Wert 68 und einem niedrigen Wert 67, der unter der Spannung Vdd, jedoch weit über dem Massewert Vss liegt. Der hohe Pegel 68 bewirkt eine Beschleunigung des Ausgleichs der Spannungen an den Schaltungepunkten61 und 62. Auf Kosten einer Verlang samung des Ausgleichs kann das Taktsignal #3 durch einen konstanten Spannungswert mit dem Pegel 67 ersetzt werden.As mentioned above, clock signal # 3 of Figure 4k is a signal with two values, namely a high value 68 and a low value 67 which is below the voltage Vdd, but is far above the ground value Vss. The high level 68 causes an acceleration of the equalization of the voltages at the circuit points 61 and 62. At the expense of slowing the equalization, clock signal # 3 may pass through a constant voltage value with the level 67 can be replaced.
Beschreibung des dritten Ausführungsbeispiels (Fig.7 bis 11) Die dritte Ausführungsform ist eine Pufferschaltung, bei der die Prinzipien der vorhergehenden Ausführungsbeispiele angewendet werden. Die Schaltung von Fig.7 ist an die Schaltungspunkte 35 und 36 von Fig3 über Leitungen 91 und 92 angeschlossen.Description of the third exemplary embodiment (FIGS. 7 to 11) The third Embodiment is a buffer circuit in which the principles of the foregoing Embodiments are applied. The circuit of Figure 7 is attached to the circuit points 35 and 36 of FIG. 3 are connected via lines 91 and 92.
Fig.7 zeigt einen Zwischenausgabepuffer 19 gemäß der dritten Ausführungsform der Erfindung. Dieser Ausgabepuffer enthält zwei Treibertransistoren 81 und 82, die in Serie zu zwei Vorlade- und Lasttransistoren 83 und 84 geschaltet sind. Abtastschaltungspunkte 85 und 86 zwischen den Ansteuer- und Vorlade/Lasttransistoren sind an die Spaltenleitungshälften 37 und 38 von Fig.3 für die ausgewählte Spalte über Eingangstransistoren 87 und 88, Y-Auswahltransistoren 89 und 9P und Leitungen 91 und 92 angeschlossen. Die Eingangstransistoren 87 und 88 liegen über Transistoren 93 und 94 an Masse, die vom Taktsignal #1 eingeschaltet werden. Die Gate-Elektroden der Vorlade-Lasttransistoren 83 und 84 sind an Schaltungspunkte 95 und 96 angeschlossen, die über Transistoren 97 und 98 aus der Quelle der Spannung +Vdd aufgeladen und von einem Transistor 99 ausgeglichen werden; alle diese Transistoren werden mit dem Taktsignal 7 eingeschaltet. Die Schaltungspunkte 95 und 96 werden während des Betriebs der Schaltung mit Hilfe von zwei geschalteten Kondensatoren 103 und 104 auf einen höheren Wert angehoben, wobei diese Kondensatoren den Kondensatoren 63 und 64 des Leseverstärkers 30 entsprechen. Der untere Teil dieser Kondensatoren ist an das Taktsignal 02Y angelegt.Die Schaltungspunkte 95 und 96 sind mit Hilfe. von Nebenschlußtransistoren 105 und 106 (entsprechend den Transistoren 65 und 66 im Leseverstärker) an einen Schaltungspunkt 100 in einer Massezuführungsanordnung angelegt. Der Schaltungspunkt 100 verbindet die Source-Elektroden der Treibertransistoren 81 und 82 über zwei Transistoren 101 und 102 mit Masse, die unterschiedliche Größen haben und ebenso wirken wie die oben im Zusammenhang mit dem Leseverstärker erörterten Transistoren 51 und 52.7 shows an intermediate output buffer 19 according to the third embodiment the invention. This output buffer contains two driver transistors 81 and 82, which are connected in series with two precharge and load transistors 83 and 84. Sampling nodes 85 and 86 between the drive and precharge / load transistors are on the column line halves 37 and 38 of Figure 3 for the selected column via input transistors 87 and 88, Y select transistors 89 and 9P and lines 91 and 92 connected. The input transistors 87 and 88 are connected to ground via transistors 93 and 94, which are switched on by clock signal # 1 will. The gate electrodes of the precharge load transistors 83 and 84 are at node points 95 and 96 connected through transistors 97 and 98 from the source of the voltage + Vdd are charged and balanced by transistor 99; all of these transistors are switched on with the clock signal 7. The nodes 95 and 96 are during the operation of the circuit with the help of two switched capacitors 103 and 104 raised to a higher value, these capacitors being the capacitors 63 and 64 of the sense amplifier 30 correspond. The lower part of these capacitors is applied to clock signal 02Y. Nodes 95 and 96 are with the help. of shunt transistors 105 and 106 (according to the transistors 65 and 66 in the sense amplifier) to a node 100 in a ground supply arrangement created. The node 100 connects the source electrodes of the driver transistors 81 and 82 via two transistors 101 and 102 with ground, which are different sizes and act in the same way as those discussed above in connection with the sense amplifier Transistors 51 and 52.
Somit sind die Schaltungspunkte 95 und 96 über die Transistoren 105 und 106 unter Verwendung des Schaltungspunkts 100 an Masse gelegt; in der gleichen Weise werden die Treibertransistoren an Masse gelegt. Ein Transistor 107 verbindet die Gate-Elektroden der Transistoren 81 und 82 und somit die Schaltungspunkte 85 und 86 beim Auftreten des Taktsignals 7.Thus, nodes 95 and 96 are across transistors 105 and 106 grounded using node 100; in the same Way, the driver transistors are grounded. A transistor 107 connects the gate electrodes of the transistors 81 and 82 and thus the switching points 85 and 86 when the clock signal 7 occurs.
Beim Betrieb des Zwischenausgabepuffers 19 von Fig.7 wird der Anfangszustand hergestellt, wenn das Signal EA-§ und das Taktsignal ja hoch sind; dadurch werden die Transistoren 97, 98, 99 und 107 eingeschaltet, und die Schaltungspunkte 95 und 96 werden auf die Spannung (Vdd-Vt) aufgeladen, und ausgeglichen. Die Vorlade/Lasttransistoren 83 und 84 werden von der Vorladung an den Gate-Elektroden eingeschaltet, so daß die Schaltungspunkte 85 und 86 auf die Spannung (Vdd-2Vt) aufgeladen werden und vom Transistor 107 ausgeglichen werden. In Fig.9 gibt die Linie 115 die Spannung an den Schaltungspunkten 95 und 96 an, während die Linie 116 die Spannung an den Schaltungspunkten 85 und 86 angibt. Im Zeitpunkt 71 werden beim Übergang des Taktsignals 7 auf einen niedrigen Wert die Schaltungspunkte 85, 86, 95 und 96 isoliert, da alle Vorlade- und Ausgleichstransistoren gesperrt werden.Der Schaltungspunkt 100 ist von Masse abgetrennt, da die Transistoren 101 und 102 gesperrt sind, so daß die Transistoren 105 und 106 die Schaltungspunkte 95 und 96 nicht entladen, obwohl ihre Gate-Elektroden von den Schaltungspunkten 85 und 86 auf einem hohen Wert gehalten werden.In the operation of the intermediate output buffer 19 of Fig. 7, the initial state becomes established when the signal EA-§ and the clock signal are high; thereby become transistors 97, 98, 99 and 107 are turned on, and nodes 95 and 96 are charged to voltage (Vdd-Vt) and balanced. The precharge / load transistors 83 and 84 are turned on by the precharge on the gate electrodes, so that nodes 85 and 86 are charged to the voltage (Vdd-2Vt) and be balanced by transistor 107. In Figure 9, line 115 gives the voltage at nodes 95 and 96, while line 116 applies the voltage to the Circuit points 85 and 86 indicates. At time 71, when the clock signal 7 low isolates nodes 85, 86, 95, and 96 as all Precharge and equalization transistors are blocked. The circuit point 100 is of mass separated because the transistors 101 and 102 are blocked so that transistors 105 and 106 do not discharge nodes 95 and 96, although their gate electrodes of nodes 85 and 86 are at a high Worth being held.
Wenn das Taktsignal 01Y im Zeitpunkt 117 von Fig.9 beginnt, einen hohen Wert anzunehmen,beginnt das Anlegen des #chaltungspunkts 100 über den kleinen Transistor 101 an Masse, und die Transistoren 93 und 94 werden eingeschaltet, so daß die an die Eingangstransistoren 87 und 88 angelegten Spaltendaten wirksam werden. Für die adressierte Spaltenleitung sind die Transistoren 87 und 90 vom Signal Y aus dem Spaltendecodierer 13 eingeschaltet worden, so daß die Spannungen 56 und 57 an den Leitungen 37 und 38 an die Gate-Elektroden der Transistoren 87 und 88 angelegt werden. Dies kann vor dem Zeitpunkt 77 von Fig.5 geschehen. Eine der Spannungen 56 ader 57 ist höher als die andere, so daß einer derSchaltungspunkte 85 oder 86 dazu tendiert, sich über die Transistoren 87 und 93 oder 88 und 94 schneller zu entladen. In Fig.9 sind die Spannungen an den Schaltungspunkten 85 und 86 durch die Linien 118 und 119 angegeben; die Spannungen an den Schaltungspunkten 95 und 96 aind durch die Linien 120 und 121 angegeben. Im Zeitpunkt 122 haben die Spannungen an den Schaltungspunkten 95, 96, 85, 86 und 100 solche Werte, daß einer der Transistoren 105 oder 106 einschaltet und den Schaltungspunkt 95 oder 96 auf der den Wert "0" annehmenden Seite entlädt. Beginnend mit dem Zeitpunkt 122 und vor dem Zeitpunkt 123, bei dem das Taktsignal 02Y hoch wird, entfernen sich die Linien 120 und 121 und die Linien 118 und 119 wesentlich schneller voneinander, da sich der Schaltungspunkt 85 oder 86 auf der ~1 ~Seite durch die Spannung Vdd über den Transistor 83 oder 84 auflädt und da sich der Schaltungspunkt auf der ~0"Seite über den Treibertransistor 81 oder 82 entlädt.When the clock signal 01Y begins at time 117 of FIG Assuming a high value, the creation of the switching point 100 begins over the small one Transistor 101 to ground, and transistors 93 and 94 are turned on, so that the column data applied to the input transistors 87 and 88 take effect. For the addressed column line, transistors 87 and 90 are of signal Y. has been turned on from the column decoder 13 so that the voltages 56 and 57 on lines 37 and 38 to the gate electrodes of transistors 87 and 88 be created. This can take place before time 77 of FIG. One of the tensions 56 and 57 is higher than the other, so that one of the switching points 85 or 86 tends to go through transistors 87 and 93 or 88 and 94 faster unload. In FIG. 9, the voltages at circuit points 85 and 86 are through lines 118 and 119 indicated; the voltages at nodes 95 and 96 and indicated by lines 120 and 121. At time 122, the tensions have at nodes 95, 96, 85, 86 and 100 such values that one of the transistors 105 or 106 switches on and the circuit point 95 or 96 on which the value "0" accepting side discharges. Starting at time 122 and before time 123, with clock signal 02Y going high, lines 120 and 121 recede and lines 118 and 119 are much faster from each other as the node is 85 or 86 on the ~ 1 ~ side by the voltage Vdd across the transistor 83 or 84 charges and since the node is on the ~ 0 "side via the driver transistor 81 or 82 discharges.
Im Zeitpunkt 123 von Fig.9 wird das Taktsignal 02Y hoch, und der große Transistor 102 beginnt zu leiten, so daß sich der Transistor 81 oder der Transistor 82 auf der 0"-Seite schnell gegen Masse Vss entlädt, wie die Linie 124 erkennen läßt. Auch hinsichtlich der ~0"Seite entlädt sich der Transistor 105 oder der Transistor 106 schnell gegen Masse Vss, wie die Linie 125 zeigt; die Gate-Elektrode des Transistors 105 oder des Transistors 106 auf der ~0" Seite wird durch die kreuzweise Kopplung mit dem entgegengesetzten Schaltungspunkt 85 oder 86 auf einem hohen Wert gehalten, während die Spannung an der Gate-Elektrode des Transistors 105 oder des Transistors 106 auf der "1"-Seite innerhalb eines Bereichs einer Schwellenspannung Vt bezüglich der Spannung am Schaltungspunkt 100 gehalten wird, da sie mit dem Schaltungspunkt 85 oder 86 verbunden ist und da der Transistor 81 oder der Transistor 82 der ~0"Seite an diesem Zeitpunkt stark leitend ist. Das Taktsignal #2Y bewirkt auch eine Nachführung des Pegels des "1"-Schaltungspunkts95 oder 96 auf Grund der Kopplung über die Kondensatoren 103 und 104. Auf die "0"Seite wird ebenfalls eine Ladung gekoppelt, doch wird diese Ladung über den Transistor 105 oder den Transistor 106 nach Masse abgeleitet, der nun über den Transistor 102 stark leitend ist.At time 123 of FIG. 9, clock signal 02Y goes high, and high Transistor 102 begins to conduct, so that transistor 81 or the transistor 82 on the 0 "side rapidly discharges to ground Vss, as can be seen by line 124 leaves. Also with regard to the ~ 0 "side, the transistor 105 or the transistor discharges 106 rapidly against ground Vss as shown by line 125; the gate electrode of the transistor 105 or transistor 106 on the ~ 0 "side is due to the cross-coupling held at a high value with the opposite node 85 or 86, while the voltage at the gate electrode of the transistor 105 or the transistor 106 on the "1" side within a range of a threshold voltage Vt with respect to the voltage at node 100 is maintained as it is with the node 85 or 86 is connected and there is transistor 81 or transistor 82 on the ~ 0 "side is highly conductive at this point. The clock signal # 2Y also provides tracking the level of the "1" node 95 or 96 due to the coupling across the capacitors 103 and 104. A charge is also coupled to the "0" side, but this is Charge is diverted to ground via transistor 105 or transistor 106, the is now highly conductive via transistor 102.
Das Ausgangssignal der Zwischenpufferschaltung 19 wird in der Ausführungsform von Fig.4 von den Schaltungspunkten 95 und 96 abgenommen. Die Leitungen 110 und 111 verbinden diese Schaltungspunkte mit vom Taktsignal 02Y eingeschalteten Treibertransistoren 108 und mit Masseenschlußtransistoren 109, damit an Leitungen 112 und 113 Ausgangsdaten in direkter bzw. in negierter Form erzeugt werden. Der Ausgangsanschlußstift 21 kann zur Erzielung eines Ausgangssignals mit drei Zuständen von zwei Transistoren 114und 115 angesteuert werden.The output of the buffer circuit 19 is in the embodiment 4 taken from the circuit points 95 and 96. Lines 110 and 111 connect these nodes to driver transistors switched on by the clock signal 02Y 108 and with earth connection transistors 109, thus on lines 112 and 113 output data are generated in direct or negated form. The output pin 21 can be used to obtain a three-state output from two transistors 114 and 115 can be controlled.
Die Eingabe in die Matrix über den Anschlußstift 20 erfolgt über zwei Transistoren 116, die von einem vom Lese/Schreib-Befehl R/W am Anschluß stift 22 abgeleiteten Schreibsignal eingesahaltet werden.The input into the matrix via the pin 20 is made via two Transistors 116, which are pin 22 by a read / write command R / W at terminal 22 derived write signal are observed.
In Fig.10 ist eine Variante der dritten Ausführungsform der Erfindung dargestellt. In diesem Fall sind die Schaltungspunkte 85 und 86 direkt an die Spaltenleitungshälften 37 und 38 von Fig. 3 über Leitungen 91 und 92 und über Transistoren 89 und 90 und nicht über die Eingangstransistoren 87 und 88 angeschlossen. Somit beginnt einer der Schaltungspunkte 85 und 86, sich zu der den Wert "0" annehmenden Seite der Bpaltenleitung zu entladen, sobald das Signal Yn eingeschaltet wird, wie die Linie 117 in Fig.11 zeigt. In der Schaltung von Fig.10 wird auch der Masseanschlußtransistor 102 nicht verwendet; der vom Taktsignal 01Y im Zeitpunkt 118 eingeschaltete Transistor 101 ist dafür groß genug, um ein Ausgangssignal mit vollem logischen Pegel zu erzeugen. Die geschalteten Kondensatoren 103 und 104 legen im Zeitpunkt 118 das Taktsignal 01Y an die Schaltungspunkte 95 und 96 an, so daß kein dem Taktsignal 02Y entsprechendes Taktsignal benötigt wird. Eine weitere Abwandlung der Schaltung besteht darin, Transistoren 83' und 84' vorzusehen, die die Transistoren 83 und 84 während der Dauer des Taktsignals 7 überbrücken, damit die Schaltungspunkte 85 und 86 vorgeladen werden. Dies hat zur Folge, daß die Schaltungspunkte 85 und 86 auf einen Pegel 119 vorgeladen werden, der dem Wert (Vdd-Vt) entspricht, also dem Wert, auf den die Schaltungspunkte 95 und 96 aufgeladen sind.In Fig.10 is a variant of the third embodiment of the invention shown. In this case, nodes 85 and 86 are directly connected to the column line halves 37 and 38 of Fig. 3 via lines 91 and 92 and via transistors 89 and 90 and not connected across input transistors 87 and 88. So one begins of nodes 85 and 86, move to the "0" side of the column line to discharge as soon as the signal Yn is switched on, as the line 117 in Fig.11 shows. In the circuit of FIG. 10, the ground connection transistor 102 is also not used used; transistor 101 switched on by clock signal 01Y at time 118 is large enough to generate an output signal with a full logic level. The switched capacitors 103 and 104 apply the clock signal at time 118 01Y to nodes 95 and 96 so that there is no corresponding clock signal 02Y Clock signal is required. Another variation on the circuit is to use transistors 83 'and 84' to provide transistors 83 and 84 for the duration of the clock signal 7 so that the circuit points 85 and 86 subpoenaed will. This has the consequence that the nodes 85 and 86 to a level 119 which corresponds to the value (Vdd-Vt), i.e. the value to which the Circuit points 95 and 96 are charged.
Beschreibung des vierten Ausfühnulssbeispiels (Fig.12 bis 14) Fig.12 ist ein genaues Blockschaltbild, das die Wege der Daten- und Taktsignale in der Speicheranordnung von Fig.1 zeigt, die bei einem Speicherlesevorgang gemäß der vierten Ausführungsform benutzt werden. Ein Lesevorgang wird von außen mit Hilfe einer bestimmten Signalfolge an den RAS, CAS und R/W-Leitungen ausgelöst. Diese Signalfolge aktiviert den Taktgenerator 18, der bewirkt, daß die Taktsignale #4 und #14 einen Zustand annehmen, der einen Lesevorgang kennzeichnet. Die Taktsignale #4 und #14 werden von Leseverstärkern 16 und vom Differenz-Lesetaktgenerator 19 empfangen. Die Leseverstärker 16 reagieren auf die Taktsignale #4 und #14 derart, daß sie die in den Zellen der adressierten Zeile gespeicherte Information lesen und diese Information auf die Spaltenleitungen YO bis Y127 legen.Description of the fourth exemplary embodiment (Fig. 12 to 14) Fig. 12 is a detailed block diagram showing the paths of data and clock signals in the 1 shows the memory arrangement of FIG Embodiment can be used. A read process is carried out externally with the help of a certain Signal sequence triggered on the RAS, CAS and R / W lines. This signal sequence activates the clock generator 18 which causes the clock signals # 4 and # 14 to have a state accept, which marks a read process. The clock signals # 4 and # 14 become from sense amplifiers 16 and from differential read clock generator 19 received. The sense amplifiers 16 respond to the clock signals # 4 and # 14 in such a way that they correspond to those in the cells of the Read the information stored in the addressed line and transfer this information to the Lay column lines YO to Y127.
Die Schaltung der Leseverstärker kann so ausgeführt sein, wie in Fig.3 als Beispiel angegeben ist. Der Taktgenerator 19 löst abhängig von den Taktsignalen #4 und #14 einen Takterzeugungsvorgang aus. Der Taktgenerator 19 weist eine Ausgangsleitung 65 auf, die mit dem Spaltendecodierer 15 verbunden ist. Der Spaltendecodierer 15 tastet die Ausgangsspannung V65 an der Leitung 65 ab, und reagiert darauf in der Weise, daß er die Speicherzelleninformationen an der ausgewählten Spaltenleitung zur Signalleitung 26 durchschaltet. Das Signal an der Leitung 26 wird dann vom Eingabe/Ausgabe-Puffer 17 festgehalten und extern über die Leitung 27 gelesen.The circuit of the sense amplifier can be designed as in Fig.3 is given as an example. The clock generator 19 triggers depending on the clock signals # 4 and # 14 execute a clock generation process. The clock generator 19 has an output line 65 connected to the column decoder 15. The column decoder 15 samples the output voltage V65 on line 65 and reacts to it in the Way that it has the memory cell information on the selected column line to the signal line 26 switches through. The signal on line 26 is then from the input / output buffer 17 recorded and read externally via line 27.
Bei dem oben beschriebenen Lesevorgang ist die zeitliche Beziehung zwischen der Stabilisierung der Leseverstärker 16 und der Durchschaltung der ausgewählten Spaltenleitung auf die Signalleitung 16 kritisch. Wenn die ausgewählte Spaltenleitung zur Signalleitung 26 durchgeschaltet wird, ehe sich die Leseverstärker 16 stabilisiert haben, treten Fehler auf. Dies ist deshalb der Fall, weil die Leitung 65 auf Grund ihrer Verbindung zu jedem Spaltenleitungs-Durchschalttransistor eine große Eigenkapazität hat, die zu einer Unsymmetrie der Leseverstärker führt und dadurch eine ungeeignete Stabilisierung verursacht.In the reading process described above, the time relationship is between the stabilization of the sense amplifiers 16 and the switching through of the selected ones Column line on the signal line 16 is critical. When the selected column line is switched through to the signal line 26 before the sense amplifier 16 stabilizes errors occur. This is the case because the line 65 is due to their connection to each column line gating transistor has a large intrinsic capacitance which leads to an asymmetry of the sense amplifier and thus an unsuitable one Stabilization caused.
Wenn andrerseits die ausgewählte Spaltenleitung zur Informationsleitung 26 erst durchgeschaltet wird, nachdem sich die Leseverstärker 15 schon lange stabilisiert haben, wird die Zugriffszeit der Speicheranordnung 10 unnötig erhöht. Es ist daher anzustreben, an der Leitung 65 ein Signal zu liefern, das den Stabilisierungszeitpunkt der Leseverstärker 16 anzeigt, und dieses Signal unmittelbar zum Durchschalten der ausgewählten Spaltenleitung zur Signalleitung 26 zu benutzen. Die Aufgabe des Generators 19 ist es, ein solches Signal zu liefern. In Fig.13 ist das Schaltbild einer speziellen Ausführungsform des Differenz-Lesetaktgenerators 19 dargestellt. Der Generator 19 besteht grundsätzlich aus einem bistabilen Verstärker 50 und einem Differenzspannungsfühler 60. Der Zweck des bistabilen Verstärkers 50 besteht darin, eine Schaltung mit zeitlichen Eigenschaften zu schaffen, die den zeitlichen Eigenschaften der Leseverstärker 16 sehr ähnlich sind, und der Zweck des Differenzspannungsfühlers 60 ist es, ein Ausgangssignal V65 zu erzeugen, das anzeigt, wann der Verstärker 50 einen stabilen Zustand erreicht hat.On the other hand, if the selected column line becomes the information line 26 is only switched through after the sense amplifier 15 has stabilized for a long time have, the access time of the memory arrangement 10 is unnecessarily increased. It is therefore to strive to deliver a signal on the line 65 that the stabilization time the sense amplifier 16 indicates, and this signal immediately to switch through the selected column line to signal line 26 to use. The job of the generator 19 is to deliver such a signal. In Fig.13 is the circuit diagram of a special Embodiment of the differential read clock generator 19 is shown. The generator 19 basically consists of a bistable amplifier 50 and a differential voltage sensor 60. The purpose of the bistable amplifier 50 is to provide a circuit with temporal To create properties that the temporal properties of the sense amplifier 16 are very similar, and the purpose of the differential voltage sensor 60 is to provide an output signal To generate V65 which indicates when the amplifier 50 is reaching a steady state Has.
Der Verstärker 50 besteht primär aus einem Setztransistor 51, einem Rücksetztransistor 52, zwei Lasttransistoren 53 und 54, zwei Vorladetransistoren 55 und 56 und einem Entladetransistor 57. Der Setztransistor 51 und der Rücksetztransistor 52 sind kreuzweise gekoppelt, so daß ein Setzschaltungspunkt 58 und ein Rücksetzschaltungspunkt 59 entstehen.Die Schaltungspunkte 58 und 59 sind durch Auswahl der Bauelementverhältnisse (Kanallänge - zu Kanalbreite) absichtlich unsymmetrisch; als Alternative kann der Setzschaltungspunkt 58 auch so ausgebildet sein, daß seine Kapazität geringfügig kleiner als die Kapazität des Rücksetzschaltungspunkts59 ist. Es ist auch möglich, beide Möglichkeiten der Erzielung der Unsymmetrie anzuwenden.The amplifier 50 consists primarily of a setting transistor 51, a Reset transistor 52, two load transistors 53 and 54, two precharge transistors 55 and 56 and a discharge transistor 57. The set transistor 51 and the reset transistor 52 are cross-coupled so that a set node 58 and a reset node The circuit points 58 and 59 are created by the selection of the component relationships (Channel length - to channel width) intentionally unbalanced; as an alternative, the Set circuit point 58 can also be designed so that its capacitance is slightly is less than the capacitance of the reset node 59. It is also possible, to use both ways of achieving the asymmetry.
Der Setzschaltungspunkt 58 ist mit dem Lasttransistor 53 und dem Vorladetransistor 55 verbunden. In gleicher Weise ist auch der Rücksetzschaltungspunkt 59 mit dem Lasttransistor 54 und dem Vorladetransistor 56 verbunden.The set node 58 is with the load transistor 53 and the precharge transistor 55 connected. In the same way, the reset circuit point 59 is also connected to the Load transistor 54 and the precharge transistor 56 connected.
Dieser Schaltungsaufbau ist dem Aufbau der Leseverstärker 16 ziemlich ähnlich; diese Ahnlichkeit macht es möglich, daß die zwei Schaltungen auch sehr ähnliche Eigenschaften in ihrem zeitlichen Verhalten aufweisen.This circuit structure is similar to the structure of the sense amplifiers 16 similar; this similarity makes it possible for the two circuits to also be very have similar properties in their temporal behavior.
Der Differenzspannungsfühler 60 besteht primär aus einem Differenzspannungsfühlertransistor 61 und einem Vorladetransistor 62. Die Drain-Elektrode 63 des Transistors 61 ist. mit dem Setzschaltungspunkt 58 verbunden, und seine Gate-Elektrode 64 ist mit dem Rücksetzschaltungspunkt 59 verbunden. Die Ausgangsleitung 65 ist mit der Source-Elektrode 66 des Transistors 61 und mit der Drain-Elektrode 67 des Vorladetransistors 62 verbunden.The differential voltage sensor 60 consists primarily of a differential voltage sensor transistor 61 and a precharge transistor 62. The drain electrode 63 of transistor 61 is. is connected to the set node 58 and its gate electrode 64 is connected to the Reset node 59 connected. The output line 65 is with the source electrode 66 of the transistor 61 and connected to the drain electrode 67 of the precharge transistor 62.
Die Arbeitsweise des Taktgenerators 19 wird von den Taktsignalen #4 und ~14 gesteuert. Das Taktsignal #4 ist an die Gate-Elektroden der Vorladetransistoren 55, 56 und 62 angelegt; seine Aufgabe ist es, einen Vorladevorgang freizugeben oder zu verhindern. Das Taktsignal #14 ist an die Gate-Elektroden der Transistoren 53, 54 und 57 angelegt; seine Aufgabe ist es, den Taktgenerator 19 zu aktivieren und dadurch das Ausgangstaktsignal V65 zu erzeugen.The operation of the clock generator 19 is determined by the clock signals # 4 and ~ 14 controlled. The clock signal # 4 is on the gates of the precharge transistors 55, 56 and 62 applied; its job is to release a preload or to prevent. The clock signal # 14 is applied to the gate electrodes of the transistors 53, 54 and 57 applied; its task is to activate the clock generator 19 and thereby generating the output clock signal V65.
Die Art und Weise, wie die Taktsignale #4 und p14 sowie die resultierenden Spannungen innerhalb des Taktgenerators 19 ablaufen, ist in Fig.14 genau dargestellt. Während eines anfänglichen Zeitintervalls 70 hat das Taktsignal #4 den Signalwert i, und das Taktsignal #14 hat den Signalwert ~0". Der Signalwert ~1" des Taktsignals #14 schaltet den Transistor 56 ein, so daß die Spannung V59 am Schaltungspunkt 59 auf ein Potential ansteigt, das um eine Schwellenspannung (Vt) unter der Spannung des Taktsignals #4 liegt. In gleicher Weise werden die Spannung V58 am Schaltungspunkt 58 und die Spannung V65 an der Leitung 65 ebenfalls um eine Schwellenspannung unter den Spannungspegel des Taktsignals #4 angehoben.The way the clock signals # 4 and p14 as well as the resulting Voltages within the clock generator 19 are shown in detail in FIG. During an initial time interval 70, the clock signal # 4 has the signal value i, and the clock signal # 14 has the signal value ~ 0 ". The signal value ~ 1" of the clock signal # 14 turns on transistor 56 so that voltage V59 at node 59 rises to a potential one threshold voltage (Vt) below the voltage of clock signal # 4. Similarly, the voltage will be V58 at the node 58 and the voltage V65 on line 65 is also below a threshold voltage the voltage level of the clock signal # 4 is raised.
Während eines zweiten Zeitintervalls 71 haben beide Taktsignale #4 und #14 den Signalwert nO, Die Transistoren 53, 54, 55 , 56, 57, 61 und62 werden daher gesperrt; die Vorladespannungen V58, V59 und V65 bleiben auf dem Wert, den sie während des Zeitintervalls 70 angenommen haben.During a second time interval 71, both have clock signals # 4 and # 14 the signal value nO, the transistors 53, 54, 55, 56, 57, 61 and 62 become therefore blocked; the precharge voltages V58, V59 and V65 remain at the value that they accepted during time interval 70.
Während eines dritten Zeitintervalls 72 geht das Taktsignal p14 auf den Signalwert ~1" über, während das Taktsignal #4 den Signalwert ~Of' beibehält. Dadurch wird in den Leseverstärkern 16 ein Speicherzellenlesevorgang ausgelöst, da das Taktsignal #4 an die Lasttransistoren der Leseverstärker 16 gelangt; gleichzeitig löst das Taktsignal #4 im Taktgenerator 19 die Taktsignalerzeugung aus.During a third time interval 72, the clock signal p14 goes up the signal value ~ 1 ", while the clock signal # 4 maintains the signal value ~ Of '. This will in the sense amplifiers 16, a memory cell read operation triggered because the clock signal # 4 reaches the load transistors of the sense amplifiers 16; at the same time, the clock signal # 4 in the clock generator 19 triggers the clock signal generation the end.
Bei dieser Taktsignalerzeugung spielen sich folgende Vorgänge ab: Der Signalwert "1"des Taktsignals p4 bewirkt das Einschalten des Transistors 57, so daß für den Setzschaltungspunkt 58 und den Rücksetzschaltungspunkt 59 Entladewege geschaffen werden. Der Setzschaltungspunkt 58 entlädt sich über die Transistoren 57 und 51, während sich der Rücksetzschaltungspunkt 59 gleichzeitig über die Transistoren 57 und 52 entlädt. Wie zuvor erläutert wurde, hat der Schaltungspunkt 58 jedoch eine kleinere Kapazität als der Schaltungspunkt 59. Daher entlädt sich der Schaltungspunkt 58 schneller als der Schaltungspunkt 59. Wenn die Spannung am Schaltungspunkt 58 auf einen Pegel abgesunken ist, der um den Wert einer Schwellenspannung über dem Massepotential liegt, dann wird der Transistor 52 gesperrt, so daß der Entladevorgang des Schaltungspunkts 59 aufhört.The following processes take place during this clock signal generation: The signal value "1" of the clock signal p4 causes the transistor 57 to be switched on, so that for the set circuit point 58 and the reset circuit point 59 discharge paths be created. The set node 58 discharges through the transistors 57 and 51, while the reset node 59 is simultaneously via the transistors 57 and 52 discharges. However, as previously explained, node 58 has a smaller capacitance than node 59. Therefore, the node discharges 58 faster than node 59. If the voltage at node 58 has dropped to a level which is the value of a threshold voltage above the Ground potential is then the transistor 52 is blocked, so that the discharge process of node 59 ends.
Während des Zeitintervalls 73 lädt sich der Schaltungspunkt 59 über den Lasttransistor 54 auf, und der Schaltungspunkt 58 entlädt sich weiter über die Transistoren 57 und 51.During the time interval 73, the node 59 overcharges load transistor 54 on, and node 58 continues to discharge through the Transistors 57 and 51.
Die Differenz zwischen den Spannungen an den Schaltungspunkten 58 und 59 nimmt somit zu und erreicht bald die Größe einer Schwellenspannung.The difference between the voltages at node 58 and 59 thus increases and soon reaches the size of a threshold voltage.
Während des Zeitintervalls 74 ist die Spannungsdifferenz zwischen den Schaltungspunkten 58 und 59 größer als eine Schwellenspannung, so daß der Differenzspannungs-Fühlertransistor 61 einschaltet. Die an der Leitung 65 vorhandene Vorladung entlädt sich daher über die Transistoren 61, 51 und 57, und die Spannung V65 fällt nahezu auf das Massepotential ab.During the time interval 74 the voltage difference is between nodes 58 and 59 greater than a threshold voltage, so that the differential voltage sensing transistor 61 turns on. The pre-charge present on line 65 is therefore over-discharged the transistors 61, 51 and 57, and the voltage V65 almost drops to the ground potential away.
Der negative Übergang der Spannung V65 geschieht innerhalb weniger Nanosekunden derzeit, wenn die Leseverstärker 16 schalten. Diese enge Zeitkorrelation ist vorhanden, weil (1) das Taktsignal #14 gleichzeitig den Taktgenerator 19 und die Leseverstärker 16 auslöst, (2) beide Schaltungen von einem bistabilen Verstärker mit ähnlichem Schaltungsaufbau und daher mit ähnlichen Zeitparametern Gebrauch machen, (3) der bistabile Verstärker 50 schaltet, wenn die Spannung V59 um eine Schwellenspannung Vt größer als die Spannung V58 ist, und (4) der Differenzspannungs-Fühlertransistor 61 schaltet, wenn der bistabile Verstärker 50 durchgeschaltet hat.The negative transition in voltage V65 happens within a few Nanoseconds presently when the sense amplifiers 16 switch. This close time correlation is present because (1) the clock signal # 14 simultaneously drives the clock generator 19 and the sense amplifier 16 trips, (2) both circuits from a bistable amplifier make use of a similar circuit structure and therefore with similar time parameters, (3) the bistable amplifier 50 switches when the voltage V59 rises above a threshold voltage Vt is greater than voltage V58, and (4) the differential voltage sensing transistor 61 switches when the bistable amplifier 50 has switched through.
An der Leitung 65 bleibt ein niedriger Spannungswert bestehen, bis das Taktsignal #4 den Signalwert "1" annimmt und das Taktsignal #14 den Signalwert "0" annimmt. Wenn dies eintritt beginnt einZeitintervall 75, in dessen Verlauf die Vorladespannungen des Zeitintervalls 70 wieder hergestellt werden.A low voltage value remains on line 65 until the clock signal # 4 assumes the signal value "1" and the clock signal # 14 assumes the signal value Assumes "0". When this occurs, a time interval 75 begins, during which the Precharge voltages of the time interval 70 are restored.
Beschreibung des fünften Ausfiihnuigsbeispiels (fix.15 bis Fig.18) Die fünfte Ausführungsform ist eine Adressenpuffer- oder Speicherschaltung, wie die Zeilen- oder Spaltenadressen Speicher 12 oder 14 von Fig.1, wobei sieben Zeilenadressenpuffer und sieben Spaltenadressenpuffer benutzt würden.Description of the fifth exemplary embodiment (fix. 15 to Fig. 18) The fifth embodiment is an address buffer or memory circuit such as the row or column addresses Memory 12 or 14 of Fig. 1, seven row address buffers and seven column address buffers would be used.
In Fig.15 ist ein Schaltbild eines Adressenpuffers nach der fünften Ausführungsform der Erfindung dargestellt.In Fig.15 is a circuit diagram of an address buffer after the fifth Embodiment of the invention shown.
Die Hauptelemente dieser Ausführungsform sind ein Setztransistor 40, ein Rücksetztransistor 45, ein erster getakteter Lasttransistor 50, ein zweiter getakteter Lasttransistor 55, ein Adresseneingabetransistor 60, ein Ausgleichstransistor 70, eine Vorladeschaltung 80, zwei Bootstrap-Kondensatoren 90 und 91, eine Stroableitschaltung 100 und eine Ausgabeschaltung 130.The main elements of this embodiment are a set transistor 40, a reset transistor 45, a first clocked load transistor 50, a second clocked load transistor 55, an address input transistor 60, an equalization transistor 70, a precharge circuit 80, two bootstrap capacitors 90 and 91, a strobe drain circuit 100 and an output circuit 130.
Der Setztransistor 40 und der Rücksetztransistor 45 sind zur Bildung eines Setzschaltungspunkts 41 und eines Rücksetzschaltungspunkts 46 kreuzweise gekoppelt. Dieses kreuzweise gekoppelte Transistorpaar ist dadurch unsymmetrisch, daß entweder die Transistoren 40 und 45 unterschiedlich groß gemacht werden, die Kapazität des Rücksetzschaltungspunkts 46 geringfügig kleiner als die Kapazität des Setzschaltungspunkts 41 gemacht wird oder daß beide Möglichkeiten angewendet werden.The set transistor 40 and the reset transistor 45 are to be formed a set node 41 and a reset node 46 cross-coupled. This cross-coupled transistor pair is asymmetrical in that either the transistors 40 and 45 are made different in size, the capacitance of the Reset node 46 is slightly smaller than the capacitance of the set node 41 is made or that both possibilities are used.
Der erste getaktete Lasttransistor 50 lädt den Setzschaltungspunkt 41 über eine an ein Taktsignal #12 gelegte Source-Elektrode 51 und eine an den Setzschaltungspunkt angeschlossene Drain-Elektrode 52 auf.The first clocked load transistor 50 charges the set node 41 through a source electrode 51 connected to a clock signal # 12 and one to the set node connected drain electrode 52.
In gleicher Weise lädt der zweite getaktete Lasttransistor 55 den Rücksetzschaltungspunkt 46 über eine an das Taktsignal ~12 gelegte Source-Elektrode 56 und eine an den Rücksetzschaltungspunkt 46 angeschlossene Drain-Elektrode 57 auf.In the same way, the second clocked load transistor 55 charges the Reset node 46 via a source electrode connected to the clock signal ~ 12 56 and a drain electrode 57 connected to the reset node 46 on.
Die Leitfähigkeit des Lasttransistors 50 wird durch Ändern der Spannung V53 an einem Setzsteuerschaltungspunkt 53 verändert. Der Schaltungspunkt 53 ist mit der Gate-Elektrode des Transistors 50 verbunden. Die Spannung V53 wird mit Hilfe einer Vorladeschaltung 80, eines Bootstrap-Kondensators 90 und der Stromableitschaltung 100 verändert, wobei alle diese Teile mit dem Schaltungspunkt 53 verbunden sind.The conductivity of the load transistor 50 is determined by changing the voltage V53 changed at a set control node 53. The node 53 is connected to the gate electrode of transistor 50. The voltage V53 is calculated using a precharge circuit 80, a bootstrap capacitor 90 and the current diverting circuit 100 changed, all of these parts being connected to node 53.
In gleicher Weise wird die Leitfähigkeit des Lasttransistors 55 durch Ändern der Spannung V58 am Rücksetzsteuerschaltungspunkt 58 verändert. Der Schaltungspunkt 58 ist an die Gate-Elektrode des Transistors 55 angeschlossen. Die Spannung V 58 wird mit Hilfe der Vorladeschaltung 80, eines Bootstrap-Kondensators 91, der Stromableitschaltung 100 und eines Adresseneingabetransistors 60 verändert.In the same way, the conductivity of the load transistor 55 is through Change the voltage V58 at reset control node 58 changed. The switching point 58 is connected to the gate electrode of transistor 55. The voltage V 58 is with the help of the precharge circuit 80, a bootstrap capacitor 91, the current diverting circuit 100 and an address input transistor 60 are changed.
Die Spannungen V53 und V58 bestimmen den Zustand der Ausgabeschaltung 130.Die Ausgabeschaltung 130 enthält einen Ausgangslasttransistor 131, dessen Gate-Elektrode mit dem Schaltungspunkt 53 verbunden ist, sowie einen Ausgangstreibertransistor 132, dessen Gate-Elektrode mit dem Schaltungspunkt 58 verbunden ist. An der Leitung 135, die die Drain-Elektrode des Transistors 131 mit der Source-Elektrode des Transistors 132 verbindet, wird ein Ausgangssignal Q erzeugt.The voltages V53 and V58 determine the state of the output circuit 130. The output circuit 130 includes an output load transistor 131 whose gate electrode connected to node 53 and an output driver transistor 132, the gate electrode of which is connected to node 58. On the line 135, which connects the drain electrode of transistor 131 with the source electrode of the transistor 132 connects, an output signal Q is generated.
In gleicher Weise enthält die Ausgabeschaltung 130 einen Ausgangslasttransistor 133, dessen Gate-Elektrode mit dem Schaltungspunkt 58 verbunden ist, sowie einen Ausgangstreibertransistor 134, dessen Gate-Elektrode mit dem schaltungspunkt 53 verbunden ist. An der Leitung 136, die die Drain-Elektrode des Transistors 133 mit der Source-Elektrode des Transistors 134 verbindet, wird ein Ausgangssignal tr gebildet.Similarly, the output circuit 130 includes an output load transistor 133, the gate electrode of which is connected to node 58, and a Output driver transistor 134, the gate electrode of which is connected to circuit point 53 connected is. On line 136, which is the drain electrode of transistor 133 with the source electrode of the transistor 134, an output signal tr is formed.
Wie die oben erwähnten Bauelemente zusammenwirken, läßt sich am besten unter Bezugnahme auf das Zeitdiagramm von Fig.16 im Zusammenhang mit dem Schaltbild von Fig.15 verstehen. Während eines ersten Zeitintervalls 110 wird die Schaltung in einen vorbestimmten Anfangszustand eingestellt, von dem ein Adreseensignal IAD mit niedrigem Wert (typischerweise T2L) festgestellt, in MOS-Spannungspegel umgesetzt und dann gespeichert wird. Der Eintritt in ins Zitintervall 110 erfolgt durch Anheben eines Taktsignals #2 auf einen hohen MOS-Spannungspegel (typischerweise etwa + 12 Volt) und durch Absenken der Taktsignale #12 und #22 auf einen nahe bei Masse liegenden Spannungswert.How the above-mentioned components interact is best shown with reference to the timing diagram of Figure 16 in conjunction with the circuit diagram understand from Fig.15. During a first time interval 110, the circuit is is set to a predetermined initial state from which an address signal IAD detected with a low value (typically T2L), converted into MOS voltage levels and then saved. The citation interval 110 is entered by raising it of a clock signal # 2 to a high MOS voltage level (typically around +12 Volts) and by lowering clock signals # 12 and # 22 to near ground Voltage value.
Ias Taktsignal #2 ist an die Source-Elektrode der Lasttransitoren 50 und 55 angelegt. Die Lasttransistoren 50 und 55 liefern daher keine Ladung an den Setzschaltungspunkt 41 und den Rücksetzschaltungspunkt 46, wenn das Taktsignal ~12 einen niedrigen Spannungswert hat.Ias clock signal # 2 is to the source electrode of the load transistors 50 and 55 created. The load transistors 50 and 55 therefore do not deliver any charge the set node 41 and the reset node 46 when the clock signal ~ 12 has a low voltage value.
Das Taktsignal #22 ist an eine Seite der beiden Bootstrap-Kondensatoren 90 und 91 angelegt. Wenn das Taktsignal #22 einen niedrigen Spannungswert hat, wird daher die Spannung am Setzsteuerschaltungspunkt 53 und am Rücksetzsteuerschaltungspunkt 58 auf Masse bezogen.The clock signal # 22 is on one side of the two bootstrap capacitors 90 and 91 created. When clock signal # 22 is low, will hence the voltage at the set control node 53 and the reset control node 58 based on mass.
Das Taktsignal #2 ist an die Gate-Elektrode 73 des Ausgleichstransistors 70 angelegt. Die Source-Elektrode 71 des Ausgleichstransistors 70 ist mit dem Setzschaltungspunkt 41 verbunden, und seine Drain-Elektrode 72 ist mit dem Rücksetzschaltungspunkt 46 verbunden. Ein hoher MOS-Spannungspegel des Taktsignals p2 schaltat daher den Transistor 70 ein, so daß die Spannungen an den Schaltungspunkten 41 und 46 ausgeglichen werden.The clock signal # 2 is applied to the gate electrode 73 of the equalizing transistor 70 created. The source electrode 71 of the equalization transistor 70 is with the set node 41 and its drain 72 is connected to reset node 46 tied together. A high MOS voltage level of the clock signal p2 therefore switches the transistor 70 so that the voltages at nodes 41 and 46 are equalized.
Auf Grund des Betriebs der Stromableitschaltung 100 liegt der Wert dieser ausgeglichenen Spannung nahezu bei Masse. Dies ist deshalb der Fall, weil der Setzschaltungspunkt 41 mit der Gate-Elektrode 106 eines Ableittransistors 101 verbunden ist; die Transistoren 101 und 45 werden daher eingeschaltet und leiten Strom vom Rücksetzschaltungspunkt 46 ab, wenn die Spannung am Setzschaltungspunkt 41 größer als eine Schwellenspannung ist.Due to the operation of the current diverting circuit 100, the value is this balanced tension almost at ground. This is because the set circuit point 41 with the gate electrode 106 of a bleeder transistor 101 connected is; the transistors 101 and 45 are therefore switched on and conduct Current from reset node 46 when the voltage on the set node 41 is greater than a threshold voltage.
Ebenso ist der Rücksetzschaltungspunkt 46 mit der Gate-Elektrode 107 eines Ableittransistors 102 verbunden; die Transistoren 102 und 40 werden daher eingeschaltet und leiten Strom vom Setzschaltungspunkt 41 ab, wenn die Spannung am Rücksetzschaltungspunkt 46 größer als eine Schwellenspannung ist.Likewise, the reset node 46 is with the gate electrode 107 a diverter transistor 102 connected; the transistors 102 and 40 therefore become switched on and divert current from set node 41 when the voltage at reset node 46 is greater than a threshold voltage.
Die Taktsignale p2 sind auch an die Gate-Elektroden von drei Transistoren 81 in der Vorladeschaltung 80 angelegt. Abhängig von einem hohen Spannungswert des Taktsignals #2 werden diese drei Transistoren eingeschaltet. Dieser Vorgang bewirkt das Aufladen des Setzsteuerschaltungspunkts 53 und des Rücksetzsteuerschaltungspunkts 58 auf eine Spannung, die etwa um eine Schwellenspannung unter dem Spannungswert des Taktsignals #2 liegt. Dieser Vorladungswert macht beide Lasttransistoren geringfügig leitend. Die Ladung wird von den Ableittransistoren 103 und 104 nicht abgeleitet, da ihre Gate-Elektroden mit dem Setzschaltungspunkt 41 bzw. dem Rücksetzschaltungspunkt 46 verbunden sind; wie oben angegeben wurde, liegt die Spannung an diesen Schaltungspunkten fast auf Masse. Die Schaltung stabilisiert sich daher in einem Zustand, indem an den Schaltungspunkten 53 und 58 ein Vorladepotential und an den Schaltungspunkten 41 und 46 nahezu Massepotential anliegt. Das Vorladepotential an den Schaltungspunkten 53 und 58 bestimmt, daß die Ausgangssignale Q und 5 einen niedrigen Spannungswert haben.The clock signals p2 are also applied to the gate electrodes of three transistors 81 is applied in the precharge circuit 80. Depending on a high voltage value of the Clock signal # 2 turns these three transistors on. This process causes the charging of the set control node 53 and the reset control node 58 to a tension that is about one Threshold voltage below is the voltage value of the clock signal # 2. This precharge value makes both load transistors slightly conductive. The charge is not transferred by the bypass transistors 103 and 104 derived because their gate electrodes are connected to the set node 41 and the reset node, respectively 46 are connected; as indicated above, the voltage is across these nodes almost on earth. The circuit therefore stabilizes in a state in which on the circuit points 53 and 58 a precharge potential and at the circuit points 41 and 46 is almost at ground potential. The precharge potential at the circuit points 53 and 58 determine that the output signals Q and 5 have a low voltage value to have.
Die Spannung V53 schaltet den Transistor 134 ein, so daß die Leitung 136 mit Masse verbunden wird. In der gleichen Weise schaltet die Spannung V58 den Transistor 132 ein, so daß die Leitung 135 mit Masse verbunden wird.The voltage V53 turns on the transistor 134, so that the conduction 136 is connected to ground. In the same way, the voltage V58 switches the Transistor 132 on so that line 135 is connected to ground.
Während eines zweiten Zeitintervalls 111 geht das Taktsignal #2 auf einen niedrigen nahe bei Masse liegenden Spannungswert über. Als Reaktion darauf wird der Ausgleichstransistor 70 gesperrt, und die Vorladetransistoren 81 werden ebenfalls gesperrt. Die Schaltung ist auf diese Weise darauf vorbereitet, mit dem Abtasten des einen niedrigen Pegel aufweisenden Adressensignals IAD zu beginnen. Das tatsächliche Abtasten beginnt, wenn das Taktsignal #12 auf einen hohen M05-Spannungswert übergeht. Typischerweise erfolgt der tatsächliche Abtastvorgang, sobald das Taktsignal #2 niedrig wird.During a second time interval 111, clock signal # 2 goes on has a low voltage level close to ground. In response to that the equalization transistor 70 is turned off and the precharge transistors 81 become also blocked. In this way the circuit is prepared to work with the Begin sampling the low level address signal IAD. Actual sampling begins when clock signal # 12 is at a high M05 voltage level transforms. Typically, the actual sampling occurs as soon as the clock signal is received # 2 goes low.
Wenn das Taktsignal #10 einen hohen Spannungswert annimmt, wird ein drittes Zeitintervall 112 begonnen. Während des Zeitintervalls 112 sind die beiden Lasttransi#toren 50 und 55 geringfügig leitend. Die tatsächliche Leitfähigkeit wird von der Vorladespannung am Setzsteuerschaltungspunkt 53 und am Rücksetzsteuerschaltungspunkt 57 bestimmt, wie zuvor erläutert wurde.When the clock signal # 10 goes high, it becomes a third time interval 112 started. During the time interval 112, the two are Load transistors 50 and 55 slightly conductive. The actual Conductivity is determined by the precharge voltage at set control node 53 and at Reset control node 57 is determined as previously discussed.
Der leitende Zustand der Lasttransistoren 50 und 55 bewirkt das Anheben der Spannung am Setzschaltungspunkt 41 und am Rücksetzschaltungspunkt 46. Die Spannung an einem Schaltungspunkt steigt jedoch schneller als die Spannung am anderen Schaltungspunkt. Wenn das Adressensignal IAD einen hohen TL-Spannungswert hat, dann leitet der Transistor 60 einen kleinen Anteil der Ladung vom Rücksetzschaltungspunkt 46 ab, so daß die Spannung am Setzschaltungspunkt 41 schneller ansteigt. Wenn andrerseits das Adressensignal IAD einen niedrigen Spannungswert hat, dann wird der Transistor 60 gesperrt, so daß die Spannung am Rücksetzschaltungspunkt 46 schneller ansteigt. Dies ist deshalb der Fall, weil der Schaltungspunkt 46 eine kleinere Kapazität als der Schaltungspunkt 41 hat, wie oben beschrieben wurde.The conductive state of the load transistors 50 and 55 causes the lifting the voltage at set node 41 and reset node 46. The voltage however, at one node, the voltage rises faster than the voltage at the other node. When the address signal IAD has a high TL voltage value, the transistor conducts 60 removes a small portion of the charge from reset node 46 so that the The voltage at the set circuit point 41 rises faster. On the other hand, if the address signal IAD has a low voltage value, then transistor 60 is turned off, so that the voltage at reset node 46 rises faster. This is why the case because node 46 has a smaller capacitance than the node 41 as described above.
Während des Zeitintervals 112 steigen die Spannungen an den Schaltungspunkten 41 und 46 weiterhin mit verschiedenen Geschwindigkeiten an; schließlich erreicht die Spannung an einem dieser Schaltungspunkte einen Wert, der um eine Schwellenspannung über der Spannung am Schaltungspunkt 105 liegt. Wenn dies eintritt, endet das Zeitintervall 112, und das Zeitintervall 113 beginnt.During the time interval 112, the voltages at the nodes increase 41 and 46 continue to operate at different speeds; finally achieved the voltage at one of these nodes has a value that is around a threshold voltage is above the voltage at node 105. When this occurs, the time interval ends 112, and the time interval 113 begins.
Typischerweise hat das Zeitintervall 112 eine Dauer von etwa 10 ns.The time interval 112 typically has a duration of about 10 ns.
Im Verlauf eines fünften Zeitintervalls 114 kann das Signal IAD seinen Zustand ändern; die Spannungen an den Schaltungspunkten155 und 158 bleiben jedoch klflverändert.In the course of a fifth time interval 114, the signal IAD can be Change state; the tensions on the Circuit points155 and 158 remain slightly changed, however.
Dies ist deshalb der Fall, weil der Schaltungspunkt 53 oder der Schaltungspunkt 58, nachdem er einmal entladen ist, entladen bleibt, bis das Vorladepotential wieder angelegt wird. Die Schaltungspunkte 53 und 58 drücken daher das festgehaltene Eingangsadressensignal IAD umgesetzt in MOS-Spannungspegel aus.This is because the node 53 or the node 58, after it has been discharged once, remains discharged until the precharge potential again is created. Node 53 and 58 therefore depress the pinned input address signal IAD converted into MOS voltage levels.
Während eines sechsten Zeitintervalls 115 nimmt das Taktsignal #2 einen hohen Wert an, und die Taktsignale #12 und #22 gehen auf einen niedrigen Wert über. Dies aktiviert die Vorladeschaltung 80 und den Ausgleichstransistor O.During a sixth time interval 115, clock signal # 2 goes off goes high and clock signals # 12 and # 22 go low above. This activates the precharge circuit 80 and the equalization transistor O.
Die zuvor festgehaltenen Spannungen an den Schaltungspunkten 53 und 54 verschwinden daher, und die Vorladespannungen des Zeitintervalls 110 treten wieder auf. Die Schaltung befindet sich dann wieder im ursprünglichen Zustand, und sie ist für die Durchführung eines weiteren Speichervorgangs bereit.The voltages previously recorded at circuit points 53 and 54 therefore disappear and the precharge voltages of time interval 110 reappear on. The circuit is then back to its original state, and they is ready to perform another save.
In Fig.17 ist eine zweite Variante der fünften Ausführungsform der Erfindung dargestellt. Der Aufbau dieser Variante ist dem Aufbau der Variante von Fig.15 sehr ähnlich; es liegen jedoch folgende Unterschiede vor: Die Source-Elektroden 82 der Vorladetransistoren 81 sind an das Taktsignal ~2 und nicht an die Quelle der konstanten Spannung Vdd angelegt. Die Gate-Elektrode 107 des Ableittransistors 102 ist an das Taktsignal #22 angelegt und nicht mit dem Schaltungspunkt 46 verbunden.In Fig.17 is a second variant of the fifth embodiment of the Invention shown. The structure of this variant is the structure of the variant of Fig. 15 very similar; however, there are the following differences: The source electrodes 82 of the precharge transistors 81 are on the clock signal ~ 2 and not on the source the constant voltage Vdd is applied. The gate electrode 107 of the bypass transistor 102 is applied to clock signal # 22 and is not connected to node 46.
Die Gate-Elektrode 106 des Ableittransistors 101 ist an das Taktsignal #2 angelegt und nicht mit dem Setzschaltungspunkt 41 verbunden. In Serie zum Eingangstransistor 60 ist ein zweiter Adresseneingabetransistor 65 geschaltet. Ferner hat der Schaltungspunkt 41 eine geringfügig kleinere Kapazität als der Schaltungspunkt 46.The gate electrode 106 of the diverter transistor 101 is connected to the clock signal # 2 applied and not connected to the set node 41. In series with the input transistor 60 is a second address input transistor 65 switched. Further the node 41 has a slightly smaller capacitance than the node 46.
Die Wirkungsweise der Schaltung von Fig.17 wird an Hand des Zeitdiagramms von Fig.18 veranschaulicht. Während eines Zeitintervalls 120 wird die Vorladeschaltung 80 vom Takt signal #2 aktiviert. Dadurch werden die Schaltungspunkte 53 und 58 auf den Spannungswert des Taktsignals #2 vermindert um eine Schwellenspannung aufgeladen; ferner werden die Schaltungspunkte 41 und 46 auf den Spannungswert des Taktsignals ~2 vermindert um zwei Schwellenspannungen aufgeladen. Der Grund dafür, daß die Schaltungspunkte 41 und 46 vorgeladen und nicht wie in der ersten Variante nach Masse entladen werden, ist darin zu sehen, daß das Taktsignal #12 den Ableittransistor 106 und das Taktsignal #22 den Ableittransistor 102 sperrt, so daß die Entladewege geöffnet werden. Die Signale Q und h haben während des Zeitintervalls beide einen niedrigen Spannungswert auf Grund der Vorladespannung an den Schaltungspunkten 41 und 46.The operation of the circuit of Fig.17 is based on the timing diagram illustrated by Fig.18. During a time interval 120, the precharge circuit is 80 activated by clock signal # 2. This causes the nodes 53 and 58 to open the voltage value of the clock signal # 2 reduced by a threshold voltage; Furthermore, the nodes 41 and 46 are set to the voltage value of the clock signal ~ 2 reduced by two threshold voltages charged. The reason that the switching points 41 and 46 are preloaded and not unloaded to bulk as in the first variant, can be seen in clock signal # 12 passing diverter transistor 106 and clock signal # 22 blocks bleeder transistor 102 so that the discharge paths are opened. the Signals Q and h both have a low voltage level during the time interval due to the precharge voltage at nodes 41 and 46.
Während eines Zeitintervalls 121 geht das Taktsignal #2 auf einen niedrigen Spannungswert über, so daß der Vorladevorgang beendet wird.During a time interval 121, clock signal # 2 goes on low voltage value, so that the precharge process is terminated.
Während eines Zeitintervalls 122 nimmt das Taktsignal #12 einen hohen Spannungswert an, so daß ein Abtastvorgang eingeleitet wird. Das Abtasten wird dadurch ausgeführt, daß sich die Schaltungspunkte 41 und 46 mit unterschiedlichen Geschwindigkeiten entladen, was im Gegensatz zur unterschiedlich schnellen Aufladung der Schaltungspunkte 41 und 46 in der ersten Variante steht.During a time interval 122, clock signal # 12 goes high Voltage value, so that a scanning process is initiated. The scanning is thereby executed that the nodes 41 and 46 at different speeds discharged, which is in contrast to the charging of the circuit points at different speeds 41 and 46 are in the first variant.
Wenn das Eingangsdressensignal IAD einen hohen T2L-Spannungswert hat, dann schaltet der Transistor 60 geringCiigig durch, so daß sich der Schaltungspunkt 46 schneller als der Schaltungspunkt 41 entlädt. Wennn das Eingangsdressensignal IAD einen niedrigen Spannungswert hat, dann wird der Transistor 60 gesperrt, so daß sich der Schaltungspunkt 41 auf Grund seiner kleineren Kapazität schneller als der Schaltungspunkt 46 entlädt. Wenn die Spannung zwischen dem sich schneller entladenden Schaltungspunkt und dem Schaltungspunkt 105 kleiner als eine Schwellenspannung wird, dann endet das Zeitintervall 122, und das Zeitintervall 123 beginnt.When the input address signal IAD has a high voltage T2L value, then the transistor 60 turns on slightly, so that the node 46 faster than the node 41 discharges. If the input address signal IAD has a low voltage value, then transistor 60 is turned off, so that the node 41 due to its smaller capacity faster than the node 46 discharges. When the voltage between the faster discharging Node and node 105 is less than a threshold voltage, then time interval 122 ends and time interval 123 begins.
Während des Zeitintervalls 123 laden sich die Schaltungspunkte 41 und 53auf und die Schaltungspunkte 46 und 48 entladen sich oder umgekehrt. Wenn der Schaltungspunkt 41 der sich schneller entladende Schaltungspunkt ist, dann werden die Transistoren 45 und 103 gesperrt, die Schaltungspunkte 46 und 58 werden aufgeladen, die Schaltungspunkte 41 und 53 werden entladen und das Signal Q nimmt einen hohen Wert an. Wenn der schaltungspunkt 46 der sich schneller entladende Schaltungspunkt ist, dann werden die Transistoren 40 und 104gesperrt, die Schaltungspunkte 41 und 53 werden geladen, die Schaltungspunkte 46 und 58 werden entladen und das Signal Q nimmt einen hohen Wert an.During the time interval 123, the switching points 41 are charged and 53up and the nodes 46 and 48 discharge or vice versa. if node 41 is the faster discharging node, then will the transistors 45 and 103 blocked, the nodes 46 and 58 are charged, nodes 41 and 53 are discharged and signal Q goes high Value. If node 46 is the faster discharging node is, then the transistors 40 and 104 are blocked, the nodes 41 and 53 are charged, nodes 46 and 58 are discharged and the signal Q takes on a high value.
Fig.l8zeigt den zuletzt erwähnten Fall. Das Aufladen erfolgt schnell, da der hohe Spannungswert des Taktsignals #22 die Leitfähigkeit der Transistoren 50 und 55 erhöht; das Entladen erfolgt ebenfalls schnell, da der hohe Spannungswert des Taktsignals #22 den Ableittransistor 102 einschaltet. Das Zeitintervall 123 endet, wenn die Spannungsdifferenz zwischen den Schaltungspuikten 41 und 46, 53 und 58 groß genug ist, um eine Z~tandsänderung des Eingangsadressensignals IAD ohne eine nachteilige Beeinflussung des Speichervorgangs zu ermöglichen.Fig.l8 shows the last-mentioned case. Charging is quick, because the high voltage level of the clock signal # 22 increases the conductivity of the transistors 50 and 55 increased; discharging is also quick because of the high voltage value of clock signal # 22 turns on bleeder transistor 102. The time interval 123 ends when the voltage difference between the switching points 41 and 46, 53 and 58 is large enough to cause a change in the state of the input address signal IAD without adversely affecting the storage process.
Während des Zeitintervalls 124 kann das Eingangadressensignal IAD seinen Zustand ändern; die Spannungen an den Schaltungspunkten 53 und 58 sind jedoch festgehalten, so daß sich die Signale Q und # nicht ändern.During the time interval 124, the input address signal IAD change his state; however, the voltages at nodes 53 and 58 are so that the Q and # signals do not change.
Während des Zeitintervalls 125 beginnt der Vorladevorgang, und die Schaltung kehrt in ihren Anfangszustand zurück.During the time interval 125, the precharge process begins, and the Circuit returns to its initial state.
Beschreibung des sechsten Ausführungsbeispiels (Fig.19 und 205 In Fig.19 ist eine Schaltung gemäß der sechsten Auführungsform der Erfindung dargestellt. Eine Eingangsklemme 10 ist mit der Gate-Elektrode eines Transistors 11 verbunden, dessen Source-Drain-Strecke zwischen einem Schaltungsptlmkt 12 und Masse (Vss) liegt. Die Klemme 10 kann der #-Signaleingang 16 einer Halbleiterspeicheranordnung mit einer multiplexierten Adresse sein, wie sie in Fig.1 dargestellt ist. Der Schaltungspunkt 12 ist über die Source-Drain-Strecke ehes Transistors 13 mit einem Ausgang 14 verbunden. Mit Hilfe dieser Schaltung soll der Übergang der Spannung an der Eingangsklemme 10 vom Wert "1" auf den Wert O, d.h. von einer positiven Spannung auf etwa Massepotential bei N-Kanal-Bauelementen festgestellt werden. Der Spannungswert an der Eingangsklemme 10 kann ein TTL-Pegel (etwa 2V) oder ein voller MOS-Pegel (etwa +10 oder 12V ) sein. Wenn die Spannung an der Klemme 10 von +V nach Masse geht, soll die Spannung am Ausgang 14 so schnell wie möglich von Masse auf einen MOS-Pegel von etwa +Vdd oder +10 bis 12 V ansteigen.Description of the sixth embodiment (Fig. 19 and 205 In 19 shows a circuit according to the sixth embodiment of the invention. An input terminal 10 is connected to the gate electrode of a transistor 11, whose source-drain path lies between a circuit point 12 and ground (Vss). Terminal 10 can have the # signal input 16 of a semiconductor memory arrangement be a multiplexed address as shown in Figure 1. The switching point 12 is connected to an output 14 via the source-drain path of the transistor 13. With the help of this circuit, the transition of the voltage at the input terminal is intended 10 from the value "1" to the value 0, i.e. from a positive voltage to approximately ground potential can be found in N-channel components. The voltage value at the input terminal 10 can be a TTL level (about 2V) or a full MOS level (about +10 or 12V). When the tension is on terminal 10 goes from + V to ground the voltage at output 14 from ground to a MOS level as quickly as possible increase from about + Vdd or +10 to 12 V.
Zwischen dem Ausgang 14 und einer +Vdd-Leitung 15 liegt eine Bootstrap-Lastschaltung; diese Lastschaltung enthält einen Transistor 16, dessen Source-Drain-Strecke zwischen der Leitung 15 und dem Ausgang 14 liegt; zwischen einem Schaltungspunkt 18 und dem Ausgang 14 liegen ein geschalteter kondensator 17 und ein Transistor 19, dessen Gate-und Drain-Elektroden verbunden sind. Dies ist eine herkömmliche Bootstrap-Lastschaltung, die gewährleistet, daß die Spannung am Ausgang 14 beim Übergang zu positiven Werten vollständig bis zur Spannung +Vdd positiv wird, da auf Grund der Wirkung des geschalteten Kondensators 17 an der Gate-Elektrode des Transistors 16 eine Spannung liegt, die größer als Vdd ist.A bootstrap load circuit is located between the output 14 and a + Vdd line 15; this load circuit contains a transistor 16 whose source-drain path between the line 15 and the output 14 is located; between a node 18 and the Output 14 are a switched capacitor 17 and a transistor 19, whose Gate and drain electrodes are connected. This is a traditional bootstrap load circuit, which ensures that the voltage at output 14 when transitioning to positive values completely up to the voltage + Vdd becomes positive, since due to the effect of the switched Capacitor 17 at the gate electrode of the transistor 16 has a voltage which is greater than Vdd.
Der Schaltungspunkt 12 ist mit der Gate-Elektrode eines Transistors 20 verbunden, dessen Source-Drain-Strecke zwischen einem Schaltungspunkt 21 und Masse Vss liegt.The node 12 is to the gate electrode of a transistor 20 connected, the source-drain path between a node 21 and Ground Vss is.
Der Schaltungspunkt 21 ist mit der Gate-Elektrode des Transistors 13 verbunden, so daß der Transistor 13 gesperrt wird, wenn der Transistor 20 leitend ist und eingeschaltet wird, wenn der Transistor 20 soweit gesperrt ist, daß am Schaltungspunkt 21 eine Spannung liegt, die um eine Schwellenspannung Vt über der Spannung am Schaltungspunkt 12 liegt. Der Schaltungspunkt 21 wird von einem Transistor 22 vorgeladen, der an die Vdd-Leitung 15 angeschlossen ist. An die Gate-Elektrode des Transistors 22 ist eine Taktsignalquelle 23 für das Taktsignal ~p angeschlossen.The node 21 is to the gate electrode of the transistor 13 connected so that the transistor 13 is blocked when the transistor 20 is conductive is and is turned on when the transistor 20 is blocked so far that at the switching point 21 is a voltage which is a threshold voltage Vt above the voltage at the node 12 lies. The node 21 is precharged by a transistor 22 that turns on the Vdd line 15 is connected. To the gate electrode of transistor 22 is a clock signal source 23 for the clock signal ~ p is connected.
Im Betrieb der Schaltung von Fig.19 liegen die Schaltungspunkte 12 und 14 vor einem Zeitpunkt 25, an dem das #-Signal 26 am Eingang 10 nach Fig.20 von positiven Werten auf Masse übergeht, fast oder vollständig an Masse.In the operation of the circuit of FIG. 19, the circuit points 12 are located and 14 before a time 25 at which the # signal 26 at the input 10 according to FIG passes from positive values to ground, almost or completely at ground.
Das bedeutet, daß während eines Zeitintervalls 27 die Gate-Elektrode des Transistors 10 vom Signal 26 auf einem hohen Wert gehalten wird, so daß der Transistor 11 vollständig leitet. Auch der Transistor 13 wird im voll leitenden Zustand von einer an den Schaltungspunkt 21 angelegten Vorladespannung gehalten, was auf die #p-Spannung 28 (siehe Fig.20) an der Gate-Elektrode 23 des Transistors 22 zurückzuführen ist. Das Taktsignal pp hat imZeitpunkt 25 Massepotential, so daß der Transistor 22 beginnend mit diesem Zeitpunkt oder vorher nichtleitend ist. Wenn die Spannung 26 am Eingang 10 nahezu bis auf eine Schwellenspannung Vt sinkt, dann beginnt die Spannung 26 am Schaltungspunkt 12 anzusteigen, wie die Linie 29 in Fig.20 erkennen läßt. Im Zeitpunkt 30 erreicht die Spannung am Schaltungspunkt 12 den Wert der Schwellenspannung Vt, und der Transistor 20 beginnt einzuschalten, was die Spannung 31 am Schaltungspunkt 21 absenkt und dazu führt, daß der Transistor 13 gesperrt wird. Wenn die Spannung zwischen den Schaltungspunkten 21 und 12 den Wert einer Schwellenspannung Vt erreicht, wird der Transistor 13 gesperrt. An diesem Zeitpunkt beginnt der Schaltungspunkt 14 sich schneller auf die Spannung Vdd aufzuladen, wie die Linie 32 in Fig.20 angibt, da die dem Schaltungspunkt 12 zugeordnete Kapazität nicht mehr geladen werden muß. Ohne diese Beschleunigungsschaltung würde sich der Ausgangspunkt 14 gemäß einer Linie 33 aufladen, so daß er die Spannung Vdd wesentlich später erreichen würde.This means that during a time interval 27 the gate electrode of transistor 10 is held high by signal 26, so that the Transistor 11 fully conducts. The transistor 13 is also fully conductive State held by a precharge voltage applied to circuit point 21, which refers to the # p voltage 28 (see Figure 20) at the gate electrode 23 of the transistor 22 is due. The clock signal pp has at the time 25 ground potential, so that the transistor 22 is non-conductive beginning at this point in time or before. if the voltage 26 at the input 10 drops almost to a threshold voltage Vt, then the voltage 26 begins to rise at the node 12, like the line 29 in FIG reveals. At time 30, the voltage at circuit point 12 reaches the value the threshold voltage Vt, and transistor 20 begins to turn on, which is the voltage 31 lowers at circuit point 21 and leads to transistor 13 being blocked will. When the voltage between nodes 21 and 12 is a When the threshold voltage Vt is reached, the transistor 13 is blocked. At this point node 14 begins to charge to voltage Vdd faster, like the line 32 in FIG. 20 indicates that the capacitance assigned to the node 12 no longer needs to be loaded. Without this accelerator circuit, the Charge starting point 14 according to a line 33 so that it has the voltage Vdd substantially would reach later.
Die Arbeitsweise der mit dem Lasttransistor 16 verbundenen Bootstrap-Schaltung ist herkömmlich. Der Schaltungspunkt 18 wird vom Transistor 19 auf einer Spannung von etwa (Vdd-Vt) gehalten, so daß der Transistor 16 leitet(wenn die Spannung am Ausgangspunkt 14 niedrig ist) und der geschaltete Kondensator 17 seinen invertierten oder hohenKapazitätszustand hat. Wenn die Transistoren 11 und 13 sperren und die Spannung am Ausgang 14 auf einen hohen Wert anzusteigen beginnt, dann wird vom geschalteten Kondensator 17 eine zu positiven Werten gehende Spannung an den Schaltungspunkt 18 angelegt, die die Spannung an diesem Schaltungspunkt auf einen Wert über der Spannung Vdd treibt, so daß sich der Ausgang 14 über den Transistor 16 auf die Spannung Vdd aufladen kann.The operation of the bootstrap circuit connected to the load transistor 16 is conventional. The node 18 is from the transistor 19 on a voltage of about (Vdd-Vt) so that transistor 16 conducts (when the voltage on Starting point 14 is low) and the switched capacitor 17 is inverted or high capacitance state. When the transistors 11 and 13 block and the The voltage at the output 14 begins to rise to a high value, then the switched off Capacitor 17 a voltage going to positive values at the node 18 applied, which the voltage at this node to a value above the Voltage Vdd drives so that the output 14 via the transistor 16 to the voltage Vdd can charge.
In den Leseverstärkern, den Adressendecodierern, den Adressenspeichern und im Eingabe/Ausgabe-Steuerwerk von Fig.1 werden mehrere Taktspannungen #,##, 7, #1 und #2 gemäß den Figuren 4a bis 4 angewendet. Diese Taktspannungen werden vom §:§-Signal ausgelöst und zeitlich gesteuert, so daß die Anordnung also schnell auf das § Signal ansprechen muß. Der Taktgenerator erzeugt die verschiedenen Taktsignale, und er empfängt zu diesem Zweck das WA3-Signal vom Anschlußstift 16 über eine kapazitive Trennschaltung, die gleich der Schaltung von Fig.19 gemäß der sechsten Ausführungsform der Erfindung ist.In the sense amplifiers, the address decoders, the address memories and in the input / output control unit of Fig. 1, several clock voltages #, ##, 7, # 1 and # 2 according to FIGS. 4a to 4 are used. These clock voltages are triggered by the §: § signal and timed so that the arrangement is fast must respond to the § signal. The clock generator generates the various clock signals, and for this purpose it receives the WA3 signal from pin 16 via a capacitive one Isolation circuit which is the same as the circuit of FIG. 19 according to the sixth embodiment of the invention.
Der Taktgenerator spricht natürlich in der herkömmlichen Weise auf die hintere oder positiv werdende Flanke des RAS -oder CAS-Signals an, da die zeitliche Lage hier nicht kritisch ist. Das bedeutet, daß diese Funktion von einem Transistor erzielt wird, dessen Drain-Source-Strecke zwischen dem Ausgangspunkt 14 von Fig.19 und Masse liegt und dessen Gate-Elektrode am Eingang 10 angeschlossen ist, jedoch während des Übergangs vom positiven Spannungswert auf Masse von der Schaltung abgetrennt ist.The clock generator naturally speaks in the conventional manner the trailing or rising edge of the RAS or CAS signal, since the temporal Location is not critical here. That means that this function of a transistor is achieved whose drain-source path between the starting point 14 of Fig.19 and ground and its gate electrode at input 10 connected is, but during the transition from the positive voltage value to ground from the Circuit is disconnected.
Die Schaltung von Fig19 kann auch als Flankentriggerschaltung benutzt werden. Das bedeutet, daß die Schaltung ein Ausgangssignal abgibt', wenn das Eingangssignal von einer positiven Spannung auf Masse übergeht, während sie auf einen Übergang von Masse zu einem positiven Spannungswert nicht anspricht.The circuit of Fig. 19 can also be used as an edge trigger circuit will. This means that the circuit emits an output signal when the input signal transitioning from a positive voltage to ground while on a transition does not respond from ground to a positive voltage value.
Wenn der Eingangstransistor 11 einschaltet, weil das Eingangssignal positiv wird, geht die Spannung am Ausgang 14 nicht auf Masse, wenn nicht derSchaltungspunkt zum Durchschalten des Transistors 13 vorgeladen worden ist.When the input transistor 11 turns on because the input signal becomes positive, the voltage at output 14 does not go to ground unless the switching point has been precharged to turn on the transistor 13.
Das Taktsignal ~p kann so gelegt werden, daß es auftritt, nachdem der Eingang positiv geworden ist, so daß eine Flankentriggerschaltung entsteht.The clock signal ~ p can be set so that it occurs after the input has become positive, so that an edge trigger circuit is created.
Beschreibung der siebten Ausführungsform (Fig.21 bis Fig.23) 1. Die Adressenabtastschaltung In Fig.21 ist eine Adreseenpufferschaltung nach der Erfindung dargestellt. Die Abtastschaltung 14 enthält ein Flipflop mit zwei Treibertransistoren 31 und 32, deren Drain-Elektroden über zwei Vorladetransistoren 33 und 34 mit der Vdd-Versorgungsleitung 35 mit einer Gleichspannung von typischerweise+11V verbunden sind. Die Source-Elektroden der Transistoren 31 und 32 sind an einem Schaltungspunkt 36 miteinander verbunden, der über zwei Transistoren 37 und 38 an Masse (Vss) gelegt ist, die an unterschiedlichen Zeitpunkten einschalten. Der Transistor 37 ist wesentlich kleiner als der Transistor 38 und schaltet mit dem Taktsignal ~ ein, während der Transistor 38 mit dem Taktsignal ~d einschaltet, die Gründe dafür sind oben unter Bezugnahme auf die Transistoren 51 und 52 von Fig.3 angegeben. Ein Transistor 39 verbindet die Source-Elektroden der zwei Vorladetransistoren miteinander im gleichen Zeitpunkt, in dem die Transistoren 33 und 34 während der Zeitperiode 40 von Fig.22a vom Taktsignal X eingeschaltet werden. Zwei Abtastschaltungspunkte 41 und 42 werden auf diese Weise während der Dauer eines Taktsignals ; auf einen hohen Wert vorgeladen; die Spannung des Taktsignals r ist wesentlich höher als die Spannung Vdd, so daß der Abfall an den Transistoren 33 und 34 sehr niedrig ist. Die Schaltungspunkte 41 und 42 laden sich daher während der Dauer des Taktsignals W oder der Periode 40 auf die Spannung Vdd auf. Kleine Bauelemente 43 und 44 , die im Verarmungsbetrieb arbeiten und etwa ein Zehntel der Größe der Vorladetransistoren haben, liegen parallel zu den Transistoren 33 und 34. Zur Gewährleistung des Arbeitens im ersten Zyklus laden sich die Schaltungspunkte sehr langsam über die Bauelemente 43 und 44 aus der Spannung Vdd auf, so daß die Schaltung beim ersten Impuls des Takts ~ arbeitet, ohne daß ein Taktsignal W vorausgeht. Die Schaltungspunkte 41 und 42 sind mit den Gate-Elektroden der Transistoren 32 bzw. 31 verbunden, so daß sich auf Grund der kreuzweisen Kopplung eine bistabile Arbeitsweise (Flipflop-Betrieb) ergibt. Der Schaltungspunkt 41 ist über zwei Eingangstransistoren 45 und 46 mit Masse verbunden,damit sich die Adressensignaleingabe ergibt.Description of the seventh embodiment (Fig.21 to Fig.23) 1. The Address Sampling Circuit In Fig. 21 there is an address buffer circuit according to the invention shown. The sampling circuit 14 includes a flip-flop with two driver transistors 31 and 32, the drain electrodes of which via two precharge transistors 33 and 34 with the Vdd supply line 35 connected to a DC voltage of typically + 11V are. The sources of transistors 31 and 32 are at a node 36 connected to one another, which is connected to ground (Vss) via two transistors 37 and 38 is that at different times turn on. The transistor 37 is much smaller than the transistor 38 and switches with the clock signal ~ on while transistor 38 turns on with clock signal ~ d, the reasons for this are given above with reference to transistors 51 and 52 of FIG. A Transistor 39 connects the sources of the two precharge transistors together at the same time that transistors 33 and 34 during the time period 40 of FIG. 22a can be switched on by the clock signal X. Two sampling nodes 41 and 42 are in this way during the duration of a clock signal; on one high value preloaded; the voltage of the clock signal r is much higher than that Voltage Vdd so that the drop across transistors 33 and 34 is very low. The nodes 41 and 42 therefore charge for the duration of the clock signal W or the period 40 to the voltage Vdd. Small components 43 and 44 that operate in depletion mode and about a tenth the size of the precharge transistors have, lie in parallel with transistors 33 and 34. To ensure work In the first cycle, the circuit points are charged very slowly via the components 43 and 44 from the voltage Vdd, so that the circuit at the first pulse of the Clock ~ works without a clock signal W preceding it. The switching points 41 and 42 are connected to the gate electrodes of transistors 32 and 31, respectively, so that Due to the cross coupling, a bistable mode of operation (flip-flop operation) results. The node 41 is connected via two input transistors 45 and 46 Ground connected so that the address signal input results.
Der Transistor 46 wird vom Taktsignal ~ eingeschaltet, so daß die Pufferschaltung nicht reagiert, bis das Taktsignal ~ positiv wird. Das Adressensignal von der Eingangsklemme 12 wird der Gate-Elektrode des Transistors 45 über einen Serientransistor 46 zugeführt, der dadurch eingeschaltet wird, daß seine Gate-Elektrode 47 während des Taktsignals ~ aufgeladen wird, und er wird dann gesperrt, nachdem ein Adressenpegel erzeugt ist, wie noch erläutert wird. Auf diese Weise wird ein Zeitfenster erzeugt, in dessen Verlauf die Schaltung eine Adresse empfangen kann. An die Schaltungspunkte 41 und 42 sind gleiche geschaltete Kondensatorbauelemente 51 und 52 angeschlossen, die an diese Schaltungspunkte Ladungen koppeln, wenn das verzögerte Taktsignal ~d auftritt.The transistor 46 is turned on by the clock signal ~, so that the Buffer circuit does not respond until the clock signal ~ becomes positive. The address signal from the input terminal 12 is the gate electrode of the transistor 45 via a Series transistor 46 supplied, which is turned on by the fact that its gate electrode 47 is charged during the clock signal ~, and it is then disabled after an address level is generated, as will be explained. This way becomes a Time window generated during which the circuit can receive an address. Identical capacitor components are connected to the circuit points 41 and 42 51 and 52, which couple charges to these circuit points when the delayed clock signal ~ d occurs.
Zum Auggleichen der vorübergehenden Störung vom Eingangssignal AO verbindet ein Kondensator 48 die Eingangsleitung mit dem Schaltungspunkt 42; dieser Kondensator hat etwa den gleichen Wert wie die Gate-Drain-Kapazität des Transistors 45.To compensate for the temporary disturbance from the input signal AO a capacitor 48 connects the input line to node 42; this Capacitor has roughly the same value as the gate-drain capacitance of the transistor 45.
2. Arbeitsweise der Adressenabtastschaltung Während der Zeitperiode 40 von Fig.22a hat das Taktsignal Bh einen hohen Wert, und die Taktsignale ~ und ~d haben einen niedrigen Wert. Die Transistoren 37 und 38 werden von den Taktsignalen ~ und ~d gesperrt, so daß die Treibertransistoren 31 und 32 nicht leiten können. Die Transistoren 33, 34 und 35 werden vom Taktsignal r voll leitend gehalten, dessen Pegel wesentlich höher als die Spannung Vdd liegt, so daß sich die Schaltungspunkte 41 und 42 auf die Spannung Vdd aufladen und auf einem durch eine Linie 54 angegebenen Pegel ausgeleichen. Der Transistor 46 ist gesperrt, so daß dieAbtastschaltung nicht auf eine Adresse ansprechen kann.2. Operation of the Address Scanning Circuit During the Time Period 40 of FIG. 22a, the clock signal Bh has a high value, and the clock signals ~ and ~ d have a low value. The transistors 37 and 38 are controlled by the clock signals ~ and ~ d blocked so that the driver transistors 31 and 32 cannot conduct. The transistors 33, 34 and 35 are kept fully conductive by the clock signal r, whose Level is significantly higher than the voltage Vdd, so that the switching points 41 and 42 are charged to the voltage Vdd and on one indicated by a line 54 level balanced. The transistor 46 is blocked so that the sampling circuit does not open can address an address.
Die Gate-Elektroden der geschalteten Kondensatoren 51 und 52 liegen hoch, so daß das Silizium unter diesen Gate-Elektroden invertiert ist; die Kondensatoren haben einen hohen Wert. Im Zeitpunkt 55 , der den Beginn der Abtastperiode darstellt, beginnt das Taktsignal im; auf einen niedrigen Wert überzugehen, und das Taktsignal ~ beginnt, einen hohen Wert anzunehmen. Die Transistoren 33, 34 und 39 werden gesperrt, wenn die Spannung des Taktsignals 7 den Spannungswert Vdd erreicht. Die Transistoren 37 beginnen durchzuschalten, wenn das Taktsignal ~ den Schwellenspannungswert Vt erreicht; dieser Transistor ist klein, und er leitet einen kleinen Strom, der das Abtasten auslöst. Die Schaltungspunkte 41 und 42 beginnen sich über die Transistoren 31 und 32 , über den SchaXungspunkt 36 und den Transistor 37 nach Masse zu entladen.The gate electrodes of the switched capacitors 51 and 52 are connected high so that the silicon under these gate electrodes is inverted; the capacitors have great value. At time 55, which represents the start of the sampling period, the clock signal begins in; go low and the clock signal ~ begins to take on a high value. The transistors 33, 34 and 39 are blocked, when the voltage of the clock signal 7 reaches the voltage value Vdd. The transistors 37 begin to switch through when the clock signal ~ exceeds the threshold voltage value Vt achieved; this transistor is small, and it conducts a small current that carries that Palpation triggers. The nodes 41 and 42 begin over the transistors 31 and 32, via the switching point 36 and the transistor 37 to discharge to ground.
Die beiden Transistoren 31 und 32 sind solange eingeschaltet, wie die Spannung an den Schaltungspunkten 41 und 42 hoch ist; einer der Transistoren leitet mehr als der andere, da er größer ist, so daß bei einem Adresseneingangssignal mit dem Wert "O" oder Vss das Flipflop stets in einer Richtung schaltet. In einer Ausführungsform hat der Transistor 31 ein Verhältnis von Kanalbreite zu Kanallänge, das um ein Viertel kleiner als das des Transistors 32 ist, so daß der zuletzt genannte Transistor bei einem Eingangssignal mit dem Wert "O" stärker leitet. In diesem Fall, also bei der Eingabe des Signalwerts "O", leitet der Transistor mehr Strom, so daß das Flipflop schließlich einen eingeschwungenen Zustand erreicht, bei dem der Transistor 32 leitet, der Transistor 31 gesperrt ist, die Spannung am Schaltungspunkt 31 hoch ist und die Spannung am Schaltungspunkt 42 niedrig ist. Wenn jedoch am Eingang 12 ein Signal mit dem Wert 1 anliegt, dann beginnen die beiden Transistoren 45 und 46 zu leiten, wenn das Taktsignal ~ den Schwellenspannungswert Vt erreicht, und der Schaltungspunkt 41 entlädt sich schneller als der Schaltungspunkt 42 auf Grund des nach Masse führenden Wegs über diese Bauelemente.The two transistors 31 and 32 are switched on as long as the voltage at nodes 41 and 42 is high; one of the transistors conducts more than the other because it is larger, so that with an address input signal with the value "O" or Vss the flip-flop always switches in one direction. In a Embodiment, the transistor 31 has a ratio of channel width to channel length, which is a quarter smaller than that of transistor 32, so that the latter Transistor conducts more strongly with an input signal with the value "O". In this case, so when entering the signal value "O", the transistor conducts more current, so that the flip-flop finally reaches a steady state in which the transistor 32 conducts, the transistor 31 is blocked, the voltage on Switching point 31 is high and the voltage at node 42 is low. However, if at the entrance 12 a signal with the value 1 is applied, then the two transistors 45 and 45 begin 46 when the clock signal ~ reaches the threshold voltage value Vt, and the node 41 discharges faster than the node 42 due to the path leading to mass via these components.
Bei einem Eingangssignal mit dem Wert ~1# haben also die Spannungen an den Schaltungspunkten 41 und 42 den in Fig.22b mit den Linien 56 und 57 angegebenen Verlauf.With an input signal with the value ~ 1 #, the voltages at the circuit points 41 and 42 those indicated in FIG. 22b with the lines 56 and 57 Course.
Die Spannung am Schaltungspunkt 41 sinkt schneller als die Spannung am Schaltungspunkt 42, was dazu führt, die Gate-Spannung am Transistor 32 herabzusetzen und seine Leitfähigkeit zu reduzieren, so daß die Spannung am Schaltungspunkt 42 auf einem höheren Wert gehalten wird. Wenn das Taktsignal ~d über den Schwellenspannungswert Vt ansteigt, beginnt der Transistor 38 zu leiten, so daß ein niederohmiger Weg nach Masse entsteht und der Transistor 31 oder der Transistor 32 stärker leitet, was auf der auf den Wert "O" übergehenden Seite einen definierteren "O"-Wert erzeugt. Das Abtasten wird verbessert, indem nur der hochohmigere Transistor 37 im anfänglichen Abschnitt des Abtastvorgangsleitet. Wenn das Taktsignal ~d hoch wird, wird über die Kondensatoren 51 und 52 ein Ladungsimpuls gekoppelt; dies führt dazu, die 1 Seite auf einem hohen Wert zu halten, während der Transistor 31 oder die auf den Wert "O" übergehende Seite diese hinzugefügte Ladung lediglich nach Masse ableitet, da er in diesem Zeitpunkt ziemlich stark leitend ist.The voltage at node 41 drops faster than the voltage at node 42, which tends to lower the gate voltage on transistor 32 and reduce its conductivity so that the voltage at node 42 is kept at a higher value. When the clock signal ~ d is above the threshold voltage value Vt increases, the transistor 38 begins to conduct, so that a low-resistance path after Ground arises and the transistor 31 or the transistor 32 conducts more strongly, what A more defined "O" value is generated on the side transitioning to the value "O". The scanning is improved by only the higher resistance transistor 37 in the initial Section of the scanning process. When the clock signal ~ d goes high, over becomes capacitors 51 and 52 coupled a pulse of charge; this leads to the 1 Page at a high value while the transistor 31 or the on the Value "O" passing side only dissipates this added charge to ground, since it is quite conductive at this point.
Die Betätigung der Kondensatoren 51 und 52 und das verzögerte Taktsignal ~d haben die Wirkung, die Spannung auf der 1 Seite an einem sehr weiten Absinken an der Stelle 59 vor dem erneuten Aufladen zu hindern. Wie die gestrichelte Linie 59 zeigt, würde ohne dieses Merkmal diese Spannung an dieser Stelle zu niedrig werden, und es würde zur erneuten Aufladung Zeit erfordern, so daß die Kondensatoren 51 und 52 den Betrieb der Schaltung beschleunigen.Die Spannung am Schaltungspunkt 42 stabilisiert sich auf einem Wert, der geringfügig unter einem um eine Schwellenspannung Vt unter: der Spannung Vdd liegenden Wert liegt, und sie lädt sich auf Grund der Verarmungsbauelemente 44 langsam wieder auf Vdd auf.The actuation of capacitors 51 and 52 and the delayed clock signal ~ d have the effect of lowering the tension on the 1 side to a very wide extent at the Place 59 to prevent recharging. As the dashed line 59 shows, without this feature, this voltage would be applied to this Place too low and it would take time to recharge, so that the capacitors 51 and 52 accelerate the operation of the circuit. The voltage at node 42 stabilizes at a value that is slightly below one is below the voltage Vdd by a threshold voltage Vt, and they slowly recharges to Vdd due to the depletion components 44.
Die Spannung am Schaltungspunkt 41 entlädt sich nach Masse; sie erreicht diesen Wert nach etwa 50 ns.The voltage at node 41 discharges to ground; she achieved this value after about 50 ns.
3. Die Adressenausgabeschaltung Die Schaltungspunkte 41 und 42, an denen die von den Linien 56 und 57 in Fig.22b angegebenen Spannungen anliegen, sind über Leitungen 15 an die Gate-Elektroden von zwei Ausgangstransistoren 61 und 62 in der Ausgangsschaltung 16 angeschlossen. Parallel zu jedem Ausgangstransistor liegt ein Transistor 63 oder 64, der vom Taktsignal W ein- und ausgeschaltet wird. Wenn das Taktsignal ja einen hohen Wert hat, haben die Adressenausgangssignale an den Ausgangsschaltungspunkten 65 und 66 den Massewert Vss. Wenn das Taktsignal W einen niedrigen Wert hat, sind die Transistoren 63 und 64 gesperrt, und der Zustand der Schaltungspunkte 65 oder 66 wird von den Schaltungspunkten 41 und 42 bestimmt, da die Gate-Elektroden der Transistoren 61 und62 mit den Schaltungspunkten 41 und 42 verbunden sind.3. The Address Output Circuit The nodes 41 and 42, on which are the voltages indicated by lines 56 and 57 in Figure 22b via lines 15 to the gate electrodes of two output transistors 61 and 62 connected in the output circuit 16. In parallel with each output transistor there is a transistor 63 or 64 which is switched on and off by the clock signal W. If the clock signal is high, the address outputs are on the output nodes 65 and 66 the ground value Vss. When the clock signal W has a low value, the transistors 63 and 64 are off, and the state the circuit point 65 or 66 is determined by the circuit points 41 and 42, since the gate electrodes of transistors 61 and 62 are connected to nodes 41 and 42 are connected.
Die Leitungen 15 sind mit Hilfe von Transistoren 67 und 68 auch mit Schaltungspunkten 69 und 70 an den Gate-Elektroden der Lasttransistoren 71 und 72 verbunden. Der Zweck dieser, Anordnung besteht darin, die Spannung an einem der Schaltungspunkte 69 oder 70 auf eine Spannung anzuheben, die viel höher als die Spannung Vdd ist, so daß das Adressenausgangssignal, das den Wert 1 haben soll, einen hohen Pegel hat. An die Drain-Elektroden der Transistoren 71 und 72 ist ein Taktsignal PA gelegt, das nach dem Taktsignal ~d einen hohen Wert (gegen Vdd) annimmt, wie in Fig.22c zu erkennen ist. Die Schaltungspunkte 65 und 66 sind mit den Gate-Elektroden von zwei Transistoren 73 und 74 über Leitungen 75 und 76 verbunden; diese Schaltungspunkte bilden auch die Ausgangsleitungen 17, an denen die Signale XO und U erscheinen. Der Ausgang der Transistoren 73 und 74 ist der Schaltungspunkt 47, der gleichzeitig die Gate-Elektrode des Eingangsserientransistors 46 bildet. Dieser Schaltungspunkt 47 wird während der Dauer des Taktsignals 7 über einen Transistor 77 vorgeladen, Der an das Taktsignal ~ gelegte geschaltete Kondensator 78 gibt an den Schaltungspunkt 47 eine Ladung ab, wenn das Taktsignal ~ einen hohen Wert annimmt, was nur deshalb erfolgt, damit der Transistor 46 am Anfang der Abtastperiode voll durchgeschaltet ist.The lines 15 are also with the help of transistors 67 and 68 Connection points 69 and 70 on the gate electrodes of the load transistors 71 and 72 tied together. The purpose of this, Arrangement is the tension at either node 69 or 70 to a voltage that is much higher than the voltage Vdd, so that the address output signal will be one is supposed to have a high level. To the drain electrodes of transistors 71 and 72 a clock signal PA is applied, which after the clock signal ~ d has a high value (against Vdd) assumes, as can be seen in Fig. 22c. The nodes 65 and 66 are to the gate electrodes of two transistors 73 and 74 via lines 75 and 76 tied together; these circuit points also form the output lines 17 at which the signals XO and U appear. The output of transistors 73 and 74 is the Node 47, which is also the gate electrode of the input series transistor 46 forms. This node 47 is over during the duration of the clock signal 7 a transistor 77 precharged, the switched capacitor applied to the clock signal ~ 78 releases a charge to node 47 when the clock signal ~ is high Assumes value, which is only done so that transistor 46 is at the beginning of the sampling period is fully switched.
4. Wirkungsweise der Adressenausgabeschaltung Während der Dauer des Taktsignals ja sind die Transistoren 63 und 64 durchgeschaltet, und die Adreseenausgangssignale XO und 5 haben den Wert Vss, die Schaltungspunkte 65 und 66 haben ebenfalls den Wert Vss und die Transistoren 73 und 74 sind daher gesperrt. Der Schaltungspunkt 47 wird über den Transistor 77 auf den Wert (Vdd-Vt) aufgeladen. Nach dem Übergang des Taktsignals ja auf einen niedrigen Wert und vor dem Übergang des Taktsignals ~A auf einen hohen Wert im Zeitintervall 79 von Fig.22c ändern sich die Schaltungspunkte 65 und 66 nicht, da die Versorgungsspannung der Transistoren 71 und 72 noch nicht vorhanden ist, was bedeutet, daß das Taktsignal ~A immer noch den Wert O hat. Auch wenn die Spannung an den Leitungen 15 hoch genug zum Einschalten der Transistoren 61 und 62 ist, fließt noch kein Strom. Die Spannung an den Schaltungspunkten 69 und 70 hat in diesem Zeitpunkt auf Grund der Aufladung aus den Schaltungspunkten 41 und 42 über die Leitungen 15 und die Transistoren 67 und 68 während des Taktsignals 7 etwa den Wert (Vdd-Vt). Die Gate-Elektroden der Transistoren 67 und 68 liegen auf dem Spannungswert Vdd, so daß sie als Trennvorrichtungen wirken. Zu der Zeit, an der das Taktsignal XA hoch wird, haben die Schaltungspunkte 41 und 42 den Abtastvorgang beendet und fast ihre abschliessende Trennung erreicht, wie die Linien 56 und 57 erkennen lassen. Für den auf den Wert O übergehenden Schaltungspunkt 41 oder 42 entlädt sich der entsprechende Schaltungspunkt 69 oder 70 über den Transistor 67 oder 68 auf den Spannungswert Vss, wie die Linie 81 von Fig.22b angibt. Für den auf den Wert "1" übergehenden Schaltungspunkt, beispielsweise den Sch#ungspunkt 42, entlädt sich der entsprechende Schaltungspunkt 69 über den Transistor 67 nicht, sondern wird von der Kapazität des Transistors 71 auf einen hohen Wert angehoben, wenn das Taktsignal ~A hoch wird, wie die Linie 82 von Fig.22b erkennen läßt. Die Transistoren 71 und 72 sind so ausgeführt, daß sie eine ziemlich hohe Kapazität haben, und in der Zeitperiode vor dem Taktsignal ~A liegen die Gate-Elektroden dieser Transistoren hoch, und die Source-und Drain-Elektroden liegen niedrig, so daß die Bauelemente als geschaltete Kondensatoren wirken. Für die ###Seite bleibt der Transistor 67 gesperrt, der Schaltungspunkt 69 bleibt hoch und der Kapazitätswert des Transistors 71 bleibt ebenfalls hoch. Für die auf den Wert "O" übergehende Seite leitet der Transistor 68, so daß er Ladung vom Schaltungspunkt 70*abführt und den Kapazitätswert zwischen der Source-Drain-Strecke und der Gate-Elektrode des Transistors 72 absenkt; somit wird vom Taktsignal ~A wenig Ladung zum Schaltungspunkt 70 transportiert. Die Zeitsteuerung der Taktsignale sollte so durchgeführt sein, daß der auf den Wert '0" übergehende Schaltungspunkt (beispielsweise der Schaltungspunkt 70) gemäß der Linie 81 bis auf den Schwellenspannungswert Vt entladen ist, ehe das Taktsignal ~A eingeschaltet wird, da sonst am Ausgangsschaltungspunkt 66 im Signal XA eine Störspitze erzeugt wird.4. Mode of operation of the address output circuit During the duration of the Clock signal yes, the transistors 63 and 64 are switched on, and the address output signals XO and 5 have the value Vss, the nodes 65 and 66 also have the Value Vss and the transistors 73 and 74 are therefore blocked. The switching point 47 is charged to the value (Vdd-Vt) via the transistor 77. After the transition of the clock signal yes to a low value and before the transition of the clock signal ~ A to a high value in the time interval 79 of FIG. 22c, the switching points change 65 and 66 not, since the supply voltage for transistors 71 and 72 is not yet available is, which means that the clock signal ~ A still has the value O. Even if the Voltage on lines 15 high enough to turn on transistors 61 and 62, no current is flowing yet. The voltage at nodes 69 and 70 has at this point in time due to the charging from the circuit points 41 and 42 via lines 15 and transistors 67 and 68 during the clock signal 7 approximately the value (Vdd-Vt). The gate electrodes of the transistors 67 and 68 are connected at the voltage value Vdd so that they act as separators. By the time, at which the clock signal XA goes high, nodes 41 and 42 have the sampling operation ended and almost reached their final separation, like lines 56 and 57 reveal. For the switching point 41 or 42 transitioning to the value O the corresponding circuit point 69 or 70 discharges via the transistor 67 or 68 to the voltage value Vss, as indicated by line 81 in FIG. 22b. For the circuit point that changes to the value "1", for example the circuit point 42, the corresponding circuit point 69 does not discharge via the transistor 67, but is raised to a high value by the capacitance of transistor 71, when the clock signal ~ A goes high, as indicated by line 82 of Figure 22b. the Transistors 71 and 72 are designed to have a fairly high capacitance have, and in the time period before the clock signal ~ A are the gate electrodes of this Transistors are high, and the source and drain electrodes are low, so the Components act as switched capacitors. The transistor remains for the ### side 67 blocked, switching point 69 remains high and the capacity value of transistor 71 also remains high. For the side that changes to the value "O" transistor 68 conducts so that it removes charge from node 70 * and the Capacitance value between the source-drain path and the gate electrode of the transistor 72 lowers; thus little charge is transported to node 70 by the clock signal ~ A. The timing of the clock signals should be carried out so that the value '0 "node passing over (for example, node 70) according to FIG Line 81 is discharged to the threshold voltage value Vt before the clock signal ~ A is switched on, otherwise at output node 66 in signal XA Glitch is generated.
Auf Grund des Anhebens des 7-Schaltungspunkts 69 oder 70 hat eines der an den Schaltungspunkten 65 oder 66 erscheinenden Signale XO oder XO einen hohen Wert.Due to the raising of the 7-node 69 or 70 one has the signals XO or XO appearing at node 65 or 66 are high Value.
Wenn eines dieser Signale hoch ist, wird einer der Transistoren 73 oder 74 durchgeschaltet, und der Schaltungspunkt 47 entlädt sich, was den Transistor 46 sperrt, so daß die Abtastschaltung 14 bis zum nächsten Zyklus nicht mehr auf Adressen an den Leitungen 10 anspricht.When either of these signals is high, one of the transistors becomes 73 or 74 is turned on, and node 47 discharges, causing the transistor 46 locks, so that the sampling circuit 14 no longer opens until the next cycle Addresses on lines 10 responds.
5. Systemzeitsteuerung Wie in Fig.23a zu erkennen ist, ist das Chipfreigabe-Taktsignal ~ ein wiederkehrendes Taktsignal mit einer Zykluszeit von etwa 150 ns. Die Adressensignale sollen während eines in Fig.23b angegebenen Fensters 84 gültig sein.fltte Adresseneingangssignale an den Anschlußstiften 12 und 13 sollen gültig sein, wenn das Taktsignal ~ einen hohen Wert annimmt, und sie sollen nur für eine kurze Zeitdauer nach diesem Zeitpunkt gültig bleiben. Zum Lesen sollen die Eingangsdaten am Anschlußstift 23 kurz nach dem Taktsignal ~ gültig sein, was auch für das Schreib/Lese-Eingangssignal w am Anschlußstift 25 gilt, wie in Fig.23c und 23d zu erkennen ist. Die Datenausgabe bei einem Lesevorgang ist nur während einer in Fig.23e erkennbaren Zeitperiode gültig.5. System time control As can be seen in Fig. 23a, the chip enable clock signal is ~ a recurring clock signal with a cycle time of around 150 ns. The address signals should be valid during a window 84 indicated in Fig. 23b. fltte address input signals at pins 12 and 13 should be valid when the clock signal ~ a assumes a high value, and they are only intended for a short period of time after this point in time remain valid. The input data on pin 23 should be read shortly after the clock signal ~ be valid, which also applies to the read / write input signal w am Pin 25 applies, as can be seen in FIGS. 23c and 23d. The data output in the case of a reading process, it is only valid during a period of time which can be seen in FIG. 23e.
6. Weitere Ausführungsformen Die beschriebene Schaltung könnte auch ohne die im Verarmungsbetrieb arbeitenden Bauelemente 43 und 44 benutzt werden, da Ausführungen von Speicheranordnungen häufig nicht von einem Erstzyklusbetrieb Gebrauch machen. Der Kondensator 78 ist unkritisch; er könnte weggelassen werden. Zwei Hauptmerkmale der Schaltung, d.h.die zeitlich gesteuerte Aufladung durch die Kondensatoren 51 und 52 und der Betrieb der Transistoren 71 und 72 mit dem Taktsignal ~A sowie dessen Einfluß auf die Schaltungspunkte 69 und 70 könnten unabhängig voneinander angewendet werden, was bedeutet, daß ein Merkmal auch ohne das andere von:Nutzen ist. Die Merkmale der Erfindung könnten in Leseverstärkern für Zellenmatrizen, in Zwischenausgabepuffern und auch in anderen Eingangsschaltungen als in Adresseneingangsschaltungen angewendet werden. Beispielsweise kann die Dateneingabe in schnell arbeitende Mikroprozessoren Schaltungen mit diesen Fähigkeiten erfordern.6. Further embodiments The circuit described could also are used without the depletion-operating components 43 and 44, since designs of memory arrays are often not based on a first cycle operation Make use. The capacitor 78 is not critical; it could be left out. Two main features of the circuit i.e. the timed charging by the Capacitors 51 and 52 and the operation of transistors 71 and 72 on the clock signal ~ A and its influence on nodes 69 and 70 could be independent of one another can be applied, which means that one characteristic of: benefit even without the other is. The features of the invention could be used in sense amplifiers for cell arrays, in Intermediate output buffers and also in input circuits other than address input circuits be applied. For example, data can be entered into fast-working microprocessors Circuits with these capabilities require.
Die verschiedensten Steuersignal- oder Logikeingaben in irgendwelche MOS/LSI-Chips können von der Erfindung Gebrauch machen.The most diverse control signal or logic inputs into any MOS / LSI chips can make use of the invention.
Zusammenfassung: In der ersten Ausführungsform wird in einer integrierten Direktzugriffspeicheranordnung in MOS-Technologie eine Matrix aus Zeilen und Spalten mit Ein-Transistor-Speicherzellen mit bistabilen Leseverstärkerschaltungen in der Mitte jeder Spalte angewendet. An die Gate-Elektroden der Lasttransistoren in jeder bistabilen Leseverstärkerschaltung werden Taktspannungen nach einer anfänglichen Leseperiode angelegt, so daß das anfängliche Lesen erfolgt, ohne daß Lasten an der bistabilen Schaltung anliegen. Nach dieser Anfangsperiode werden die Lasttransistoren von Bootstrap-Kondensatoren eingeschaltet. Anschliessend bewirken Transistoren, die eine Ntenschlußverbindung zwischen den Gate-Elektroden der Lastbauelemente und den Spaltenleitungen herstellen, das Sperren des Lastbauelements auf der ~O"-Seite. Die Gate-Elektroden dieser Nebenschlußtransistoren werden jeweils von den Spannungen an der Spaltenleitung auf der anderen Seite des Leseverstärkers gesteuert. Summary: In the first embodiment, an integrated Random access memory arrangement in MOS technology is a matrix of rows and columns with one-transistor memory cells with bistable sense amplifier circuits in the Applied to the middle of each column. To the gate electrodes of the load transistors in each bistable sense amplifier circuit are clock voltages after an initial Reading period is applied so that the initial reading occurs without any burdens on the bistable circuit are present. After this initial period, the load transistors turned on by bootstrap capacitors. Then transistors cause the one shunt connection between the gate electrodes of the load components and the column lines, the blocking of the load device on the ~ O "side. The gate electrodes of these shunt transistors are each of the voltages on the column line on the other side of the sense amplifier.
In der zweiten Ausführungsform bewirken Transistoren, die anstelle einer gesteuerten Gate-Spannung an eine feste Vorspannung angelegt sind und eine Nebenschlußverbindung zwischen den Gate-Elektroden der Lastelemente und den Spaltenleitungen erzeugen, ein Sperren des Lastelements auf der On-Seite. In the second embodiment, transistors operate instead of a controlled gate voltage are applied to a fixed bias voltage and a Shunt connection between the gate electrodes of the load elements and the column lines generate a locking of the load element on the on-side.
Bei der dritten Ausführungsform wird in einer integrierten Direktzugriffspeicheranordnung in MOS-Technologie eine Matrix aus Zeilen und Spalten mit Ein-Transistor-Speicherzellen mit Leseverstärkerschaltungen in der Mitte jeder Spalte und einem Zwischenausgabepuffer mit an beide Seiten der Spaltenleitungen angeschlossenen Eingängen angewendet. Der Zwischenausgabepuffer macht von Prinzipiender ersten und zweiten Ausführungsformen Gebrauch, und er ist eine bistabile Schaltung, in der Lasttransistoren vorgesehen sind, an deren Gate-Elektroden Taktspannungen nach einer anfänglichen Leseperiode angelegt werden, so daß das anfängliche Lesen der Daten an den Spaltenleitungen ohne Lastelemente erfolgt.In the third embodiment, an integrated random access memory device In MOS technology, a matrix of rows and columns with one-transistor memory cells with sense amplifier circuits in the middle of each column and an intermediate output buffer applied with inputs connected to both sides of the column lines. Of the Intermediate output buffer makes use of principles of the first and second embodiments, and it is a bistable circuit in which load transistors are provided at their gate electrodes Clock voltages are applied after an initial read period, so that the initial Reading of the data on the column lines takes place without load elements.
Nach dieser anfänglichen Leseperiode werden die Lasttransistoren von Bootstrap-Kondensatoren eingeschaltet. Anschliessend bewirken Transistoren, die eine Nebenschlußverbindung zwischen den Gate-Elektroden der Lastbauelemente und den Leseschaltungspunkten herstellen, das Sperren des Lastbauelements auf der Seite. Die Gate-Elektroden dieser Nebenschlußtransistoren werden jeweils von den Spannungen am Leseschaltungspunkt auf der anderen Seite der bistabilen Schaltung gesteuert.After this initial read period, the load transistors are switched off Bootstrap capacitors switched on. Subsequently, transistors cause a shunt connection between the gate electrodes of the load devices and Establish the read nodes, locking the load device on the page. The gate electrodes of these shunt transistors are each of the voltages controlled at the read node on the other side of the bistable circuit.
Die vierte Ausführungsform ist ein Lesetaktgenerator für die Verwendung in einer Halbleiterspeicheranordnung. Der Lesetaktgenerator macht von den Prinzipien der'ersten,zweiten und dritten Ausführungsformen Gebrauch; er enthält einen bistabilen Verstärker und einen Differenzspannungsfühler.The fourth embodiment is a read clock generator for use in a semiconductor memory device. The reading clock generator makes of the principles the first, second and third embodiments use; it contains a bistable Amplifier and a differential voltage sensor.
Der bistabile Verstärker wird nur während eines Lese zyklus aktiviert, und er simuliert den Einschwingvorgang mehrerer Leseverstärker, die die in der Speicheranordnung gespeicherte Binärinformation lesen. Der Differenzspannungsfühler ist an den bistabilen Verstärker angeschlossen und er erzeugt ein Ausgangssignal , wenn sich der bistabile Verstärker stabilisiert hat.The bistable amplifier is only activated during a read cycle, and it simulates the settling process of several sense amplifiers, which are those in the memory array read stored binary information. The differential voltage sensor is on the bistable Amplifier connected and it generates an output signal when the bistable is Has stabilized amplifier.
Die fünfte Ausführungsform ist eine Adressenpufferschaltung für die Verwendung in Halbleiterspeichern. Die Adressenpufferschaltung macht von den Prinzipien der ersten, zweiten, dritten und vierten Ausführungsformen Gebrauch; er enthält zwei kreuzweise gekoppelte Transistoren mit Setz- und Rücksetzschaltungspunkten, die vor dem Abtasten der Eingangsadressensignale auf einen vorbestimmten Pegel vorgeladen werden. Die Setz- und Rücksetzschaltungspunkte sind an zwei Lasttransistoren angeschlossen, die vor dem Abtastvorgang ebenfalls vorgeladen werden. Das tatsächliche Abtasten erfolgt durch weiteres Aufladen oder durch Entladen der Setz- und Rücksetzschaltungspunkte mit Geschwindigkeiten, die den Zustand des Eingangsadressensignals ausdrücken. Eine Stromableitschaltung stellt die unterschiedliche Lade- oder Entladegeschwindigkeit fest, und sie leitet die Vorladung auf einem Lasttransistor in selektiver Weise ab, so daß der Zustand des Eingangsadressensignals festgehalten wird.The fifth embodiment is an address buffer circuit for the Use in semiconductor memories. The address buffer circuit makes of the principles the first, second, third and fourth embodiments use; it contains two cross-coupled transistors with set and reset circuit points, which is precharged to a predetermined level prior to sampling the input address signals will. The set and reset circuit points are connected to two load transistors, which are also precharged before the scanning process. The actual scanning takes place by further charging or by discharging the set and reset circuit points at speeds that express the state of the input address signal. One Current discharge circuit provides the different charging or discharging speed and it selectively conducts the precharge on a load transistor so that the state of the input address signal is retained.
Bei der sechsten rusführungsform enthält eine Schaltung zum Isolieren eines Eingangsschaltungspunkts von einem Ausgangsschaltungspunkt zwei Eingangstransistoren, die in Serie zwischen Masse und dem Ausgangsschaltungspunkt liegen.In the sixth embodiment, includes a circuit for isolating one input node from one output node two input transistors, which are in series between ground and the output node.
Die Gate-Elektrode eines ersten dieser Transistoren ist der Eingangsschaltungspunkt, und die Drain-Elektrode dieses Transistors ist an die Gate-Elektrode eines Steuertransistors angeschlossen, dessen Drain-Elektrode mit der Gate-Elektrode des zweiten Eingangstransistors verbunden ist; diese Gate-Elektrode wird vor dem Zeitpunkt, an dem das Eingangssignal vom Wert "1" auf den Wert "O" übergeht, vorgeladen. Wenn der erste Eingangstransistor gesperrt wird,weil das Eingangssignal einen niedrigen Wert annimmt, wird der Steuertransistor des zweiten Eingangstransistors gesperrt, so daß der Ausgangsschaltungspunkt isoliert wird und sich schnell aufladen kann.Die siebte Ausführungsform ist eine mit hoher Geschwindigkeit arbeitende Adressenpufferschaltung für die Verwendung in einem MOS-LSI-Halbleiter-Direktzugriffspeicher oder dergleichen. Zum Abtasten eines Adresseneingangssignals während eines kurzen Zeitfensters wird ein unsymmetrisches, dynamisches, kreuzweise gekoppeltes MOS-Treibertransistorpaar benutzt; aus dem Zustand der Abtastschaltung werden interne Adressensignale erzeugt. Abtastschaltungspunkte werden vorgeladen und vor diesem Zeitfenster ausgeglichen; der Schaltungspunkt, der den Wert "1" beibehalten soll, wird von Bootstrap-Kondensatoren auf einem hohen Wert gehalten, an die ein verzögertes Taktsignal angelegt wird.The gate electrode of a first of these transistors is the input node, and the drain electrode of this transistor is connected to the gate electrode of a control transistor connected whose drain electrode to the gate electrode of the second input transistor connected is; this gate electrode is used before the time the input signal goes from value "1" to value "O", precharged. When the first input transistor is blocked because the input signal is low, the control transistor of the second input transistor blocked so that the output node isolates and can be charged quickly. The seventh embodiment is one with high speed operating address buffer circuit for use in a MOS LSI semiconductor random access memory or similar. For sampling an address input signal during a short The time window is an asymmetrical, dynamic, cross-coupled MOS driver transistor pair used; internal address signals are generated from the state of the scanning circuit. Sample circuit points are precharged and balanced before this time window; the node that should keep the value "1" is made by bootstrap capacitors held high to which a delayed clock signal is applied.
Der Zustand der Abtastschaltung wird an einem Zeitpunkt nach dem verzögerten Taktsignal abgetastet, und es werden Adressensignale mit hohem Pegel erzeugt.The state of the sampling circuit is delayed at a point in time after Clock signal is sampled, and address signals of high level are generated.
Die Erfindung ist hier zwar im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch stellt dies keineswegs eine Einschränkung der Erfindung dar. Für den Fachmann sind im Rahmen der Erfindung ohne weiteres zahlreiche Abwandlungen und Modifikationen der beschriebenen AusfUhrungsDeispiele erkennbar.The invention is here in connection with specific exemplary embodiments has been described, but this is in no way a limitation of the invention For those skilled in the art, numerous modifications are readily within the scope of the invention and modifications of the exemplary embodiments described.
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