DE2708101A1 - METHOD OF WRITING A STORAGE TRANSISTOR WITH DOUBLE GATE INSULATION - Google Patents
METHOD OF WRITING A STORAGE TRANSISTOR WITH DOUBLE GATE INSULATIONInfo
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Description
27081Oj27081Oj
Deutsche ITT Industries GmbH K. Wilmsmeyer 6German ITT Industries GmbH K. Wilmsmeyer 6
Hans-Bunte-Str. 19 Go/spHans-Bunte-Str. 19 Go / sp
7800 Freiburg i. Br. ** 24. Februar 19777800 Freiburg i. Br. ** February 24, 1977
Fl 927Fl 927
DEUTSCHE ITT INDUSTRIES GESELLSCHAFT MIT BESCHRÄNKTER HAFTUNGDEUTSCHE ITT INDUSTRIES GESELLSCHAFT LIMITED LIABILITY
FREIBURG I. BR.FREIBURG I. BR.
Verfahren zum Schreiben eines Speichertransistors mit Gate-IsolierdoppelschichtMethod for writing a memory transistor with a gate insulating double layer
Die Erfindung beschäftigt sich mit dem Schreiben von Feldeffekt-Speichertransistoren mit Gate-Isolierdoppelschicht, wie sie aus der Zeitschrift "Siemens Forschungs- und Entwicklungsberichte" Band 4 (1975) Nr. 4, Seiten 213 bis 219, bekannt waren. In diesem Zusammenhang sind vor allem MNOS-(Metall-Nitrid-Oxid-Silicium)-Transistoren bekannt geworden. Ihre Einsatzspannungen können dadurch verschoben werden, daß mit Hilfe von Gate-Impulsspannungen zwischen Gate und Substrat Ladungsträger (Elektronen), welche inThe invention is concerned with writing field effect memory transistors with gate insulating double layer, as they are from the magazine "Siemens Research and Development Reports" Volume 4 (1975) No. 4, pages 213-219. In this context are above all MNOS (metal-nitride-oxide-silicon) transistors are known become. Your threshold voltages can be shifted that with the help of gate pulse voltages between Gate and substrate charge carriers (electrons), which in
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Haftstellen an der Grenzfleiche SiO5-Si3N4 sitzen, die besonders dünn bemessene SiO„-Schicht durchtunneln. Zum Schreiben sind beispielsweise Gate-Impulse mit einer Höhe von 35 V und einer Dauer von mehr als etwa 10 με erforderlich, wobei die Elektronen von den Haftstellen in das Substrat tunneln, falls#eine Oxidschichtdicke von etwa 2 nm und eine Nitridschichtdicke von etwa 50 nm gewählt wird. In diesem Falle wird eine Speicherdauer von größer als einem Jahr erreicht.Trapping points sit on the SiO 5 -Si 3 N 4 boundary, tunnel through the particularly thin SiO "layer. For example, gate pulses with a height of 35 V and a duration of more than about 10 με are required for writing, with the electrons tunneling from the traps into the substrate if # an oxide layer thickness of about 2 nm and a nitride layer thickness of about 50 nm is chosen. In this case, a storage period of more than one year is achieved.
Die Schreibdauer kann zwar durch Verwendung von etwas dünneren SiOp-Schichten verringert werden; dabei vermindert sich aber auch die Speicherdauer. Andererseits kann die Speicherdauer aber durch Verwendung einer dickeren SiO2~Schicht vergrößert werden, was aber mit einer Vergrößerung der zum Schreiben erforderlichen Schreibzeit verbunden ist.The writing time can be reduced by using somewhat thinner SiOp layers; however, this also reduces the storage period. On the other hand, the storage time can be increased by using a thicker SiO 2 layer, but this is associated with an increase in the writing time required for writing.
Aufgabe der Erfindung ist nun, bei möglichst großer Speicherdauer die zum Schreiben erforderliche Schreibdauer möglichst klein zu halten.The object of the invention is to achieve the writing time required for writing with the longest possible storage time to keep it small.
Die Erfindung geht von der Erkenntnis aus, daß ein aus der DT-OS 24 18 582 bekannter Speichertransistor, in dessen Kanalzone Dotierstoffteilchen des im Substrat vorherrschenden Leitfähigkeitstyps mit einer gegenüber dem Substrat mehrfach höheren Konzentration vorhanden sind, durch Erzeugung heißer Ladungsträger schneller geschrieben werden kann.The invention is based on the knowledge that a memory transistor known from DT-OS 24 18 582 in which Channel zone dopant particles of the prevailing conductivity type in the substrate with a multiple compared to the substrate higher concentration are present, can be written faster by generating hot charge carriers.
Die Erfindung betrifft ein Verfahren zum Schreiben eines Speichertransistors mit Gate-Isolierdoppelschicht, dessen Kanalzone mit Dotierungen des im Substrat vorherrschenden Leitungstyps in einer gegenüber dem Substrat mehrfach höheren Konzentration dotiert ist.The invention relates to a method for writing a memory transistor with a gate insulating double layer, its Channel zone with doping of the conductivity type prevailing in the substrate in a multiple higher than the substrate Concentration is doped.
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Die obengenannte Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des anliegenden Anspruchs 1 genannten Maßnahmen gelöst.The above object is achieved according to the invention by the im The characterizing part of the appended claim 1 resolved the measures mentioned.
Beim Verfahren der Erfindung werden impulsförmige Potentiale angelegt, welche sich zumindest über die zum Schreiben erforderliche Schreibdauer überlappen müssen.In the method of the invention, pulse-shaped potentials are used created, which must overlap at least for the writing time required for writing.
Die Erfindung wird im folgenden anhand der Zeichnung erläutert, The invention is explained below with reference to the drawing,
deren Fig. 1 einen normalen Speichertransistor mit Gate-Isolierdoppelschicht und1 shows a normal memory transistor with a double gate insulating layer and
deren Fig. 2 einen solchen Speichertransistor mit einer in der Dicke abgestuften SiO2-Schicht (Split-Gate) veranschaulichen.FIG. 2 of which illustrate such a memory transistor with an SiO 2 layer (split gate) of graded thickness.
Die Figuren zeigen ausschnittsweise Querschnittsansichten im Schnitt etwa senkrecht auf die Halbleiteroberfläche in üblicher Darstellung.The figures show partial cross-sectional views in the section approximately perpendicular to the semiconductor surface in the usual way Depiction.
Die Fig. 1 zeigt einen p-Kanal-Speichertransistor mit der ρ -dotierten Source-Zone 3 und der ρ -dotierten Drain-Zone 4, zwischen denen die Kanalzone durch Ionenimplantation mit Dotierungen des N-Leitungstyps, vorzugsweise Phosphoratome, dotiert ist. Auf der Halbleiteroberfläche ist eine Oxidschicht 5 aufgebracht worden, deren Dicke 1 bis 5 nm beträgt. Im dickeren Teil der Oxidschicht 5 sind ferner Kontaktierungsöffnungen angebracht, durch die die Source-Elektrode 7 und die Drain-Elektrode 8 die darunterliegenden Zonen 3 und kontaktieren. Ober der Oxidschicht 5 ist die Nitridschicht in einer Dicke von etwa 50 nm aufgebracht. Darüber befindetFig. 1 shows a p-channel memory transistor with the ρ -doped source zone 3 and the ρ -doped drain zone 4, between which the channel zone by ion implantation with doping of the N conductivity type, preferably phosphorus atoms, is endowed. There is an oxide layer on the semiconductor surface 5 has been applied, the thickness of which is 1 to 5 nm. In the thicker part of the oxide layer 5 there are also contact-making openings attached, through which the source electrode 7 and the drain electrode 8, the underlying zones 3 and to contact. The nitride layer is applied to a thickness of approximately 50 nm above the oxide layer 5. Above it is located
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sich die Gate-Elektrode 1.the gate electrode 1.
In integrierten Schaltungen mit derartigen Speichertransistorcn werden im allgemeinen gleichzeitig nicht-speichernde Feldeffekttransistoren hergestellt, deren Isolierdoppelschicht aus einer Oxidschicht mit einer Dicke von 50 - 100 nm und einer Nitridschicht mit einer Dicke von etwa 50 nm besteht.In integrated circuits with such memory transistors In general, non-storing field effect transistors are produced at the same time, their double insulating layer consists of an oxide layer with a thickness of 50-100 nm and a nitride layer with a thickness of about 50 nm.
Der Speichertransistor gemäß der Fig. 1 hat den Nachteil, daß durch die relativ dünne Oxidschicht 5 große Feldstärken besonders dort entstehen, wo die Drain-Zone 4 die Oxidschicht 5 und das Substrat 2 aneinandergrenzen, was die Abbruchspannung des Speichertransistors gemäß der Fig. 1 ungünstig beeinflußt. Eine Verbesserung in diesem Zusammenhang stellt der Speichertransistor gemäß der Fig. 2 dar.The memory transistor according to FIG. 1 has the disadvantage that, due to the relatively thin oxide layer 5, particularly high field strengths arise where the drain zone 4, the oxide layer 5 and the substrate 2 adjoin one another, which is the breakdown voltage of the memory transistor according to FIG. 1 is adversely affected. The Memory transistor according to FIG. 2.
Beim Speichertransistor gemäß der Fig. 2 handelt es sich um einen sogenannten Split-Gate-Speichertransistor, d. h. mit einer in der Dicke abgestuften Oxidschicht 5 unterhalb der Gate-Elektrode 1, derart, daß die Oberflächenbereiche der pn-übergangsflachen an den Rändern der Gate-Elektrode 1 mit einer verdickten Oxidschicht geschützt sind, so daß die Drain- und/oder Source-Zone vollständig von einer Oxidschicht 5 in einer Dicke von 50 bis 100 nm abgedeckt ist bzw. sind. Ein solcher Speichertransistor gemäß der Fig. 2 ist besonders günstig zur Durchführung des Verfahrens nach der Erfindung, sofern die Kanalzone unter dem dünnen Speicheroxid (Oxidschicht 5) mit Dotierungen des im Substrat vorherrschenden Leitungstyps in einer gegenüber dem Substrat mehrfach höheren Konzentration dotiert ist.The memory transistor according to FIG. 2 is a so-called split-gate memory transistor, i. H. with an oxide layer 5 of graduated thickness below the gate electrode 1, in such a way that the surface areas of the pn junction areas on the edges of the gate electrode 1 with a thickened oxide layer are protected, so that the drain and / or source zone are completely protected by an oxide layer 5 is covered in a thickness of 50 to 100 nm or are. Such a memory transistor according to FIG. 2 is particularly favorable for carrying out the method according to the invention, provided that the channel zone under the thin storage oxide (Oxide layer 5) with doping of the conductivity type prevailing in the substrate in one opposite the substrate is doped several times higher concentration.
Die Speichertransistoren gemäß den Fig. 1 und 2 weisen die im folgenden geschilderten Nachteile auf. Da bei einer zuThe memory transistors according to FIGS. 1 and 2 have the disadvantages described below. Since with one too
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dünnen Oxidschicht 5 die in die Haftstellen gebrachten Ladungsträger durch Rücktunneln wieder verlorengehen, darf eine Mindestdicke entsprechend der gewünschten Speicherdauer nicht unterschritten werden. Andererseits vermindert sich mit wachsender Oxidschichtdicke die Möglichkeit zur Verschiebung der Schwellspannung. Dies bedeutet:thin oxide layer 5, the charge carriers brought into the traps are lost again through back-tunneling, a minimum thickness may correspond to the desired storage period not be undercut. On the other hand, the possibility of displacement decreases with increasing oxide layer thickness the threshold voltage. This means:
a) Das maximal erreichbare Schwellspannungsfenster (Differenz der den beiden logischen Zuständen zugeordneten Schwellspannungswerte U_ und U1) wird verkleinert,a) The maximum achievable threshold voltage window (difference between the threshold voltage values U_ and U 1 assigned to the two logical states) is reduced,
b) es sind erhöhte Schreibzeiten erforderlich, um dieses Schwellspannungsfenster zu erreichen.b) increased writing times are required in order to achieve this threshold voltage window.
Außerdem ist die spannungsmäßige Lage des Schwellspannungsfensters ohne besondere Maßnahmen ungünstig: Bei p-Kanal-Speichertransistoren gemäß der Fig. 1 erhält man bei einer Elektroneninjektion in die Haftstellen durch Anlegen von positiven Spannungen meist unerwünschte Speichertransistoren des Verarmungstyps, während bei einer durch Anlegen einer negativen Spannung bewirkten Tunnelung von Elektronen in das Substrat die U -Werte nicht weit genug im Negativen liegen. Split-Gate-Speichertransistoren, deren U -Wert (kleinster Absolutwert von IL·,) durch die Schwellspannung der Isolierdoppelschicht mit der Oxidschicht der Dicke von 50 bis 100 nm festgelegt ist, lassen sich bei Speicheroxidschichtdicken um 3 nm nicht mehr oder nur unwesentlich über diesen U„, -Wert hinaus verschieben.In addition, the voltage-related position of the threshold voltage window Unfavorable without special measures: With p-channel memory transistors 1 is obtained in the case of an electron injection into the traps by applying positive voltages mostly unwanted storage transistors of the depletion type, while with one by application a negative voltage caused electrons to tunnel into the substrate and the U values were not negative enough lie. Split-gate memory transistors, their U value (smallest absolute value of IL ·,) by the threshold voltage of the double insulating layer with the oxide layer having a thickness of 50 to 100 nm can no longer or only insignificantly be overlaid with storage oxide layer thicknesses of around 3 nm move this U ", value out.
Das Verfahren nach der Erfindung ist anwendbar auf Speichertransistoren, deren Kanalzonen entsprechend der genannten DT-OS 24 18 582 mit Dotierungen des im Substrat vor-The method according to the invention is applicable to memory transistors, their channel zones in accordance with the above-mentioned DT-OS 24 18 582 with doping of the
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herrschenden Leitungstyps in einer gegenüber dem Substrat mehrfach höheren Konzentration dotiert sind. Bei einem Split-Gate-Speichertransistor gemäß der Fig. 2 erstreckt sich diese Ionenimplantation auf das Gebiet unterhalb der Speicherfläche der Ladungsträger, d. h. unterhalb des dünnen Teils der Oxidschicht 5.prevailing conductivity type are doped in a concentration several times higher than that of the substrate. At a Split-gate memory transistor according to FIG. 2, this ion implantation extends to the area below the Storage area of the charge carriers, d. H. below the thin part of the oxide layer 5.
Bei einer Implantation von Phosphoratomen in die Halbleiteroberfläche innerhalb des Gebiets unterhalb des Speicherfläche der Ladungsträger erhöhte sich dort die Dotierungskonzentration des η-dotierten Substrats 2 (P-Kanal-Speichertransistoren). Dadurch wird die Lage des U -Fensters zu negativeren Werten verschoben. Durch eine ausreichend große Implantationsdosis kann der untere Wert des U -Fensters der Speicherfläche mit dem U„-Wert der in der integrierten Schaltung noch vorhandenen nicht-schaltbaren MIS-Feldeffekttransistoren zur Übereinstimmung gebracht werden. Dadurch wird das größtmögliche U -Fenster verfügbar.With an implantation of phosphorus atoms in the semiconductor surface The doping concentration increased there within the area below the storage area of the charge carriers of the η-doped substrate 2 (P-channel memory transistors). This makes the position of the U window more negative Values shifted. With a sufficiently large implantation dose, the lower value of the U window of the storage area with the U "value of the non-switchable MIS field effect transistors still present in the integrated circuit be brought to agreement. This makes the largest possible U window available.
Bei einer genügend großen Konzentration der implantierten Phosphor-Atome, welche Konzentration in der Größenordnung der in der DT-OS 24 18 582 genannten liegt ,· wird ein neuer Speichermechanismus möglich, wovon beim Verfahren nach der Erfindung Gebrauch gemacht wird. Dieser bezieht sich insbesondere auf die Injektion der Ladungsträger in bzw. aus den Haftstellen infolge Tunnelns durch die Oxidschicht 5. Dabei ist anzunehmen, daß nicht nur Elektronen, sondern auch Löcher tunneln. Die Aufladung der Haftstellen erfolgt solange, bis der Ladungsträgerstrom durch die Nitridschicht 6 gleich dem Tunnelstrom durch die Oxidschicht 5 ist.With a sufficiently high concentration of the implanted phosphorus atoms, what concentration is in the order of magnitude the one mentioned in DT-OS 24 18 582, · will be a new one Storage mechanism possible, which is used in the method according to the invention. This relates in particular on the injection of the charge carriers into or out of the traps as a result of tunneling through the oxide layer 5. Thereby it can be assumed that not only electrons but also holes tunnel. The traps are charged as long as until the charge carrier current through the nitride layer 6 is equal to the tunnel current through the oxide layer 5.
Beim Verfahren nach der Erfindung wird zum Schreiben des Speichertransistors zwischen dem Substrat 2 einerseits undIn the method according to the invention for writing the memory transistor between the substrate 2 on the one hand and
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der Source-Zone 3 andererseits eine Spannung von etwa 1OV angelegt. Gleichzeitig wird zwischen dem Substrat 2 einerseits und der Gate-Elektrode 1 andererseits impulsmäßig eine Schreibspannung von etwa 20 bis 30 V gelegt. Dabei entsteht an der Halbleiteroberfläche ein so großes Feld, daß in der durch dj.e Implantation hochdotierten Raumladungszone heiße Ladungsträger entstehen. Diese sind in weit höherem Maße als die thermischen Ladungsträger der Kanalzone befähigt, die Oxidschicht 5 zu durchdringen und in die Haftstellen zu gelangen. Als Folge ergibt sich die Möglichkeit, die Breite des U„,-Fensters bis auf etwa 10 V zu vergrößern und vor allem wesetnlich schneller zu schreiben. Während Oxxdschichtdicken von 3 nm normalerweise Schreibzeiten in der Größenordnung von mehreren 100 ms erfordern, sind bei dem Verfahren nach der Erfindung Schreibzeiten von Mikrosekunden und weniger ausreichend, um ausreichend viel Ladungsträger in die Haftstellen zu bringen. Nach dem Verfahren der Erfindung können Speichertransistoren sowohl mit kurzer als auch mit langer Kanalzone während kurzer Zeiten geschrieben werden.the source region 3, on the other hand, has a voltage of approximately 10V created. At the same time, there is a pulse between the substrate 2 on the one hand and the gate electrode 1 on the other hand a write voltage of about 20 to 30 V is applied. This creates such a large field on the semiconductor surface that that hot charge carriers arise in the highly doped space charge zone due to the implantation. These are far higher Dimensions as the thermal charge carriers of the channel zone enabled to penetrate the oxide layer 5 and into the traps to get. As a result, there is the possibility of increasing the width of the U ", window up to about 10 volts and above all to write much faster. While oxide layer thicknesses of 3 nm normally write times in require the order of magnitude of several 100 ms, write times of microseconds are in the method according to the invention and less sufficient to bring a sufficient amount of charge carriers into the traps. After the procedure According to the invention, memory transistors with both short and long channel zones can be used for short times to be written.
3 Patentansprüche
1 Blatt Zeichnung
mit zwei Figuren3 claims
1 sheet of drawing
with two figures
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