DE2644255A1

DE2644255A1 - A=D converter measuring range reversing circuit - has result counter summing digital values during measuring period set by timer

Info

Publication number: DE2644255A1
Application number: DE19762644255
Authority: DE
Inventors: Gerd Ing Grad Kuligowski
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1976-09-28
Filing date: 1976-09-28
Publication date: 1978-03-30

Abstract

The timer system contains a basic timer whose output pulses are fed to an AND element input. Its second input is connected to the outputs of the maximum-value stages of the result counter via an OR element. To its output are connected the counter resetting input and the input of a decoder circuit. The basic timer is linked to a frequency divider whose output pulses are fed to the input of another AND element whose second input is connected to the outputs of the maximum-value stages of the counter. The output of a second frequency divider is connected to the resetting input and decoder input and the frequency divider output signals are fed to a measuring range logic circuit.

Description

Schaltungsanordnung zur automatischen MeßbereichsumschaltungCircuit arrangement for automatic measuring range switching

eines Analog-Digital-Umsetzers Die Erfindung bezieht sich auf eine Schaltungsanordnung zur automatischen Meßbereichsumschaltung eines Analog-Digital-Umsetzers, der einen Ergebniszähler enthält, der während einer von einer Zeitgeberanordnung bestimmten Meßperiode Digitalwerte aufsummiert.an analog-to-digital converter The invention relates to a Circuit arrangement for automatic measuring range switching of an analog-digital converter, which includes a result counter that is counted during one of a timer arrangement specific measuring period of digital values summed up.

Es sind verschiedene Arten von Analog-Digital-Umsetzern bekannt.Various types of analog-to-digital converters are known.

Eine erste Art arbeitet nach einem Rückführungsprinzip, bei dem die Digitalwerte in Analogwerte zurückverwandelt werden, welche mit dem Eingangs signal verglichen werden. Je nach dem, ob das rückgeführte Signal größer oder kleiner als das Eingangssignal ist, wird der Digitalwert verkleinert oder vergrößert. Zu dieser Art von Analog-Digital-Umsetzern gehören z. B. die sogenannten Stufenverschlüssler. Bei anderen Arten von Analog-Digital-Umsetzern wird das Eingangssignal in eine Zwischengröße, z. B. eine Frequenz, umgewandelt. Solche Umsetzer enthalten einen Spannungsfrequenzumformer, dessen Ausgangsimpulse einem Zähler während einer bestimmten Meßzeit zugeführt werden, die meistens gleich einem ganzzahligen Vielfachen der Periodendauer eines zu erwartenden Störsignals gewählt wird. Ein Analog-Digital-Umsetzer mit der Zeit als Zwischengröße ist der sogenannte Dual-Slope-Umsetzer, bei dem das analoge Eingangssignal während einer bestimmten Zeit analog aufintegriert wird und danach die Zeit gemessen wird, die eine Referenzsignalquelle braucht, um den Integrator wieder zu entladen. Die beiden letztgenannten Arten von Analog-Digital-Umsetzern arbeiten integrierend. Integrierende Analog-Digital-Umsetzer können auch dadurch aufgebaut werden, daß ein beliebiger Analog-Digital-Umsetzer periodisch das Eingangssignal verschlüsselt, die erhaltenen Digitalwerte im Ergebniszähler aufsummiert werden und der Mittelwert gebildet wird. Bei Analog-Digital-Umsetzern mit einem Spannungsfrequenzumformer. kann als Ergebnis zähler der Zähler verwendet werden, dem die Ausgangsimpulse des Spannungsfrequenzumformers zugeführt sind. Derartige Analog-Digital-Umsetzer haben den Nachteil, daß bei kleinen Eingangssignalen der Ergebniszähler mit Beendigung der Meßperiode nur eine kleine Zahl enthält, so daß seine Zählkapazität und damit die mögliche Anzeigegenauigkeit nicht ausgenützt sind.A first type works on a feedback principle in which the Digital values are converted back into analog values, which with the input signal be compared. Depending on whether the returned signal is greater or less than is the input signal, the digital value is decreased or increased. To this Type of analog-to-digital converters include e.g. B. the so-called step encryptors. With other types of analog-to-digital converters, the input signal is converted into an intermediate quantity, z. B. a frequency converted. Such converters contain a voltage frequency converter, whose output pulses are fed to a counter during a certain measuring time, which are mostly equal to an integral multiple of the period of one to be expected Interfering signal is selected. An analog-to-digital converter with time as an intermediate variable is the so-called dual slope converter, in which the analog input signal during is integrated analogously for a certain time and then the time is measured, which needs a reference signal source to discharge the integrator again. the The two last-mentioned types of analog-to-digital converter work in an integrating manner. Integrating Analog-to-digital converters can also be built up by this that any analog-to-digital converter periodically receives the input signal encrypted, the received digital values are added up in the result counter and the mean value is formed. For analog-digital converters with a voltage frequency converter. the counter to which the output pulses of the Voltage frequency converter are supplied. Such analog-to-digital converters have the disadvantage that with small input signals the result counter with termination the measuring period contains only a small number, so that its counting capacity and thus the possible display accuracy are not used.

Es ist bekannt, air automatischen Meßbereichsumschaltung die Anzapfungen eines Spannungsteilers, dem das umzusetzende Signal zugeführt ist, oder die Gegenkopplungswiderstände des Eingangsverstärkers umzuschalten. In beiden Fällen ist ein unerwünschtes Eingreifen auf der analogen Seite der Meßschaltung erforderlich.It is known to automatically switch the measuring range to the taps a voltage divider to which the signal to be converted is fed, or the negative feedback resistors of the input amplifier. In both cases, interference is undesirable required on the analog side of the measuring circuit.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur automatischen Meßbereichsumschaltung für Analog-Digital-Umsetzer zu finden, bei deren Einsatz nicht auf der analogen Seite der Meßschaltung eingegriffen wird und die gestattet, die maximale Auflösung des Analog-Digital-Umsetzers in allen Meßbereichen auszunützen.The present invention is based on the object of a circuit arrangement to find automatic measuring range switching for analog-digital converters, when they are used, there is no intervention on the analog side of the measuring circuit and which allows the maximum resolution of the analog-to-digital converter in all To utilize measuring ranges.

Gemäß der vorliegenden Erfindung wird diese Aufgabe dadurch gelöst, daß die Zeitgeberanordnung einen Grundzeitgeber enthält, dessen Ausgangs impulse dem ersten Eingang eines UND-Gliedes zugeführt sind, dessen zweiter Eingang mit den Ausgängen der höchstwertigen Stufen des Ergebnis zählers über ein ODER-Glied verbunden ist und an dessen Ausgang über ein ODER-Glied der Rücksetzeingang des Ergebniszählers und der Ubernahmeeingang einer Auswerteschaltung angeschlossen sind, daß an den Ausgang des Grundzeitgebers ein erster Frequenzteiler oder eine Kette von ersten Frequenztei lern angeschlossen ist, deren Ausgangsimpulse jeweils dem ersten Eingang eines.UND-Gliedes zugeführt sind, dessen zweiter Eingang mit den Ausgängen der höchstwertigen Stufen des Ergebniszählers über das ODER-Glied verbunden sind und an dessen Ausgang über das ODER-Glied der Rücksetzeingang des Ergebniszählers und der Übernabmeeingang der Auswerteschaltung angeschlossen sind, daß an den Ausgang eines an den ersten Frequenzteiler oder den letzten Fre- quenzteiler der Frequenzteilerkette angeschlossenen zweiten Frequenzteilers der Rücksetzeingang des Ergebniszählers und der über nahmeeingang der Auswerteschaltung angeschlossen sind und daß die « Ausgangssignale der Frequenzteiler oder davon abgeleitete Signale einer Meßbereichslogikschaltung zugeführt sind, welche die Meßbereiche kennzeichnende Signale auf einen Eingang der Anzeigeeinheit gibt.According to the present invention, this object is achieved by that the timer arrangement contains a basic timer whose output pulses are fed to the first input of an AND gate, the second input with the outputs of the most significant levels of the result counter via an OR element is connected and at its output the reset input of the Result counter and the transfer input of an evaluation circuit are connected, that at the output of the basic timer a first frequency divider or a chain from the first frequency divider is connected to the learning, the output pulses each to the first input of a.UND member are fed, the second input with the The outputs of the most significant stages of the result counter are connected via the OR gate and at its output the reset input of the result counter via the OR gate and the transfer input of the evaluation circuit are connected that to the output one to the first frequency divider or the last frequency frequency divider the second frequency divider connected to the frequency divider chain is the reset input of the result counter and the takeover input of the evaluation circuit connected and that the «output signals of the frequency divider or signals derived therefrom are fed to a measuring range logic circuit which characterizes the measuring ranges Signals to an input of the display unit are.

In der neuen Schaltungsanordnung ist die Meß- oder Integrationszeit des Analog-Digital-Umsetzers nicht konstant, sondern sie wird in dem Maße vergrößert, in dem der Meßbereich verkleinert wird. Die Untersetzungsverhätnisse der Frequenzteiler bestimmen die Veränderungen der Meßzeiten. Zweckmäßig werden die Meßbereiche und damit die Meßzeiten in Stufen von 1 : 10 verändert, so daß die Untersetzungsverhältnisse der Frequenzteiler 10 : 1 betragen. In the new circuit arrangement is the measurement or integration time of the analog-to-digital converter is not constant, but it is increased to the extent that in which the measuring range is reduced. The reduction ratios of the frequency dividers determine the changes in the measurement times. The measuring ranges and so that the measuring times changed in steps of 1:10, so that the reduction ratios the frequency divider is 10: 1.

Die Wirkung der neuen Anordnung besteht bei Analog-Digital-Umsetzern mit einem Spannungsfrequenzumformer darin, daß die Meßzeit, in der die Ausgangsimpulse des Spannungsfrequenzumformers aufsummiert werden, entsprechend den Untersetzungsverhältnissen der Frequenzteiler verlängert und damit das Auflösungsvermögen des Analog-Digital-Umsetzers entsprechend vergrößert wird. Bei den anderen Analog-Digital-Umsetzern werden die Messungen in einer den Untersetzungsverhältnissen der Frequenzteiler entsprechenden Anzahl wiederholt bzw. bei digitaler Integration die Integrationszeiten verlängert. The effect of the new arrangement is with analog-to-digital converters with a voltage frequency converter in that the measuring time in which the output pulses of the voltage frequency converter are added up according to the reduction ratios the frequency divider extends and thus the resolution of the analog-digital converter is enlarged accordingly. With the other analog-to-digital converters, the Measurements in a corresponding to the reduction ratios of the frequency divider Number repeated or, in the case of digital integration, the integration times extended.

Die Entscheidung darüber, ob die Meßzeit verlängert wird, ist von den Ausgangssignalen der höchstwertigen Stufen des Ergebniszählers des Analog-Digital-Umsetzers, z. B. im Falle einer Meßbereichsänderung von 10 : 1 von den Ausgangssignalen der drei höchstwertigen Stufen, abgeleitet. Der Ausgangsimpuls des Zeitgebers beendet nur dann die Meßzeit, wenn in den höchstwertigen Stellen des Ergebniszählers eine log. "i enthalten ist; andernfalls wird die Ubernahme in die Auswerteschaltung von dem ersten auf den Zeitgeber folgenden Frequenzteiler gesteuert. Ist bei Auftreten dessen Ausgangsimpulses immer noch keine log. "1" in den höchstwertigen Stellen des Ergebniszählers enthalten, werden die Ausgangsimpus des nächsten Frequenzteilers für die Beendigung der Meßzeit ausgenutzt usf. Der Ausgangsimpuls des letzten Frequenzteilers beendigt die Meßzeit unabhängig davon, ob eine Eins in den höchstwertigen Stellen des Ergebniszählers steht oder nicht. The decision as to whether the measurement time is extended is made by the output signals of the most significant stages of the result counter of the analog-digital converter, z. B. in the case of a measuring range change of 10: 1 from the output signals of the three most significant levels, derived. The output pulse of the timer ended the measuring time only if in the most significant digits of the result counter a log. "i is included; otherwise the transfer to the evaluation circuit of controlled by the first frequency divider following the timer. Is when it occurs whose output pulse is still no log. "1" in the most significant digits of the result counter contain the output pulses of the next frequency divider for termination the measuring time used, etc. The output pulse of the last frequency divider ends the measuring time regardless of whether a one is in the most significant digits of the result counter or not.

Die Meßbereichslogik stellt fest, welcher Frequenzteiler die Meßzeit beendet hat und gibt ein entsprechendes Signal auf die Auswerteeinrichtung. Im Falle, daß die Frequenzteiler ein Untersetzungsverhältnis von 10 : 1 haben, ist die Meßbereichslogik eine Dezimalpunktlogik, die z. B. bei einer Dezimaldarstellung des Ergebnisses die Potenz von 10 oder die Kommastelle angibt.The measuring range logic determines which frequency divider is the measuring time has ended and sends a corresponding signal to the evaluation device. In the event of, The measuring range logic ensures that the frequency dividers have a reduction ratio of 10: 1 a decimal point logic that z. B. with a decimal representation of the result Specifies a power of 10 or the decimal point.

Bei der Analog-Digital-Umsetzung wird im allgemeinen ein von dem Auflösungsvermögen des Umsetzers abhängiger Rest des Eingangssignals nicht verschlüsselt. Dieser Rest hat einen Wert, der kleiner ist als der Wert, der dem niederwertigsten Bit der erhaltenen Digitalwerte entspricht. Um auch diesen Rest mit Analog-Digital-Umsetzern, insbesondere vom Typ des Stufenverschlüßlers zu erfassen, ist nach einer weiteren Ausgestaltung der Erfindung eine Einrichtung vorgesehen, die in Abhängigkeit der Anzahl der den Frequenzteilern zugeführten Impulse dem Eingang des Analog-Digital-Umsetzers eine mit der Zeit veränderliche Spannung zuführt, deren zeitlicher Mittelwert etwa die Hälfte des Wertes ist, der dem niedenrertigsten Bit der vom Analog-Digital-Umsetzer ausgegebenen Digitalwerte entspricht. Mit jedem Ausgangsimpuls des Grundzeitgebers wird ein Digitalwert ermittelt, diese Digitalwerte werden aufsummiert und ihr Mittelwert gebildet. Mit der zusätzlichen zeitveränderlichen Spannung wird das Eingangs signal des Analog-Digital-Umsetzers so verschoben, daß sein Wert zeitweise größer als der Wert ist, der dem nächsthöheren Digitalwert entspricht.In the case of analog-to-digital conversion, one of the resolving power is generally used the remainder of the input signal that is dependent on the converter is not encrypted. This rest has a value that is less than the value of the least significant bit of the received Corresponds to digital values. To do this with analog-to-digital converters, in particular to detect the type of the step locker is according to a further embodiment the invention provides a device that depends on the number of the Frequency dividers fed pulses to the input of the analog-digital converter voltage that changes over time, the mean value of which over time is about Half of the value is that of the lowest bit of the analog-to-digital converter corresponds to output digital values. With every output pulse of the basic timer a digital value is determined, these digital values are added up and their mean value educated. With the additional time-varying voltage, the input signal of the analog-digital converter shifted so that its value is temporarily greater than the Is the value that corresponds to the next higher digital value.

Dadurch, daß der Mittelwert des zusätzlichen Signals etwa die Hälfte des Wertes ist, der dem niederwertigsten Bit der Digitalwerte entspricht, wird durch die Mittelwertbildung der digitalen Werte der vom Analog-Digital-Umsetzer ursprünglich nicht verschlüsselte Rest als-zusätzliche Stellen des Digitalwertes erhalten. Für eine Verbesserung der Auflösung um eine Dezimale sollte der Mittelwert der mit der Zeit veränderlichen Spannung 0,4 bis 0,6 des Wertes betragen, der aem niederwertigsten Bit der vom Analog-Digital-Umsetzer abgegebenen Digitalwerte entspricht. Für eine Verbesserung der Auflösung um zwei Dezimalen sollte dieser Mittelwert zwischen 0,49 und 0,51 liegen.Because the mean value of the additional signal is about half of the value that corresponds to the least significant bit of the digital values is through the averaging of the digital values from the analog-digital converter originally Receive unencrypted remainder as-additional digits of the digital value. For a resolution improvement by one decimal should be the mean of the Time variable voltage will be 0.4 to 0.6 of the value, the aem least significant Bit corresponds to the digital values output by the analog-digital converter. For one Improving the resolution by two decimal places, this mean should be between 0.49 and 0.51.

Das veränderliche Signal kann rn unterschiedlicher Weise zeitabgängig sein. Eine einfache Signalform ist eine linear ansteigende Spannung. Ist deren Amplitude gleich dem Wert, der dem niederwertigsten Bit des Digitalwertes entspricht, so wird auf den Analog-Digital-Umsetzer eine Eingangsspannüng gegeben, die, wenn der ursprünglich nicht verschlüsselte Rest des Eingangssignals nicht Null ist, während einer ersten Zeitdauer der Periode des Zusatzsignals kleiner als ein Digitalwert ist und während der restlichen Zeit der Periodendauer des Zusatzsignals größer als dieser Digitalwert ist. Das Verhältnis der Zeiten zur ersten Zeit ist gleich dem ursprünglich nicht verschlüsselten Rest des Eingangssignals: wird also das dem Analog-Digital-Umsetzer zugeführte Signal während der Periodendauer des Zusatzsignals mehrfach in gleichen Zeitabständen verschlüsselt, so geben die letzte oder die letzten Stellen des Mittelwertes der erhaltenen Digitalwerte den ursprünglich nicht verschlüsselten Rest des Eingangssignals an.The variable signal can be time-dependent in different ways be. A simple waveform is a linearly increasing voltage. Is their amplitude equals the value that corresponds to the least significant bit of the digital value, so becomes to the analog-to-digital converter given an input voltage that, if the originally unencrypted remainder of the input signal is not zero during a first Duration of the period of the additional signal is less than a digital value and during the remaining time of the period of the additional signal is greater than this digital value is. The relation of the times to the first time is not the same as that originally encrypted remainder of the input signal: this is what the analog-to-digital converter is supplied signal several times in the same period during the period of the additional signal The last or the last digits of the mean value are encoded at intervals of time of the received digital values the originally unencrypted remainder of the input signal at.

Die AmPlitude des linear ansteigenden Signals kann auch größer als der Wert sein, der dem niederwertigsten Bit der vom Analog-Digital-Umsetzer abgegebenen Digitalwerte entspricht. Zum Erzeugen des-linear ansteigenden Signals kann ein üblicher Sägezahngenerator verwendet werden, der mit den die Analog-Digital-Umsetzungen steuernden Taktimpulsen synchronisiert sein niuß. ,4nstelle eines linear ansteigenden Signals kann vorteilhaft auch ein stufenförmiges Signal verwendet werden. Jede Stufe dieses Signals ist während der im Zeitgeber eingestellten Zeit, einem Teilt oder einem Vielfachen davon, dem Eingang.des Analog-Digital-Umsetzers zugeführt.The amplitude of the linearly increasing signal can also be greater than be the value of the least significant bit of the output from the analog-digital converter Corresponds to digital values. To generate the linearly increasing signal, a conventional Sawtooth generator can be used, which controls the analog-to-digital conversions Clock pulses must be synchronized. , 4 instead of a linearly increasing signal a step-shaped signal can advantageously also be used. Every stage of this Signal is during the time set in the timer, a split or a Multiples thereof, fed to the input of the analog-to-digital converter.

Die Anzahl der-StuDen sowie ihre Höhe können unterschiedlich sein. Z. B. kann bei einer dezimalen Anzeige des verschlüsseltee restes zum Verbessern der Auflösung um den Faktor 10, also zum Gewinnen einer weiteren Dezimalen, ein stufenförmiges Signal mit 20 gleichen Stufen gewählt werden, deren Werte von -0,45 bis 1,45 des Wertes betragen, der dem niederwertigsten Bit der vom Analog-Digital-Umsetzer abgegebenen Digitalwerte entspricht.The number of hours as well as their amount can vary. For example, in the case of a decimal display of the encrypted remainder, it is possible to improve the resolution by a factor of 10, i.e. to gain another decimal Step-shaped signal with 20 equal steps can be selected, the values of which are -0.45 to 1.45 of the value of the least significant bit of the analog-digital converter corresponds to the output digital values.

Soll die Auflösung um eine weitere Dezimale verbessert werden, so kann dem Eingangssignal ein Signal mit 200 Stufen gleicher Höhe überlagert werden, deren Werte zwischen -0,495 und-1-,49 liegen.If the resolution is to be improved by a further decimal, see a signal with 200 levels of the same height can be superimposed on the input signal, whose values are between -0.495 and -1.49.

Zur Verbesserung der Auflösung um eine Dezimale kann auch ein zehnstufiges Signal mit Werten von -0,4 bis 1,4 des Wertes, der dem niederwertigsten Bit der vom Analog-Digital-Umsetzer abgegebenen Digitalwerte entspricht, verwendet werden. Entsprechend kann zur Verbesserung der Auflösung um zwei Dezimalen ein Zusatzsignal mit 100 Stufen von -0,4 bis 1,58 des dem niederwertigsten Bit entsprechenden Wertes eingesetzt werden. Weitere bevorzugte Signale zur Verbesserung der Auflösung um eine oder zwei Dezimalen haben zehn Stufen mit Werten von 0,0 bis 0,9 bzw. 100 Stufen mit Werten von 0,00 bis 0,99.To improve the resolution by one decimal, a ten-step can also be used Signal with values from -0.4 to 1.4 of the value of the least significant bit of the corresponds to the digital values output by the analog-digital converter. Correspondingly, an additional signal can be used to improve the resolution by two decimal places with 100 steps from -0.4 to 1.58 of the value corresponding to the least significant bit can be used. Further preferred signals to improve the resolution one or two decimals have ten levels with values from 0.0 to 0.9 and 100 levels, respectively with values from 0.00 to 0.99.

Die einzelnen Signalstufen können wahllos aufeinanderfolgen. Es soll jedoch möglichst auf eine Stufe die nächsthöhere oder nächstniedrigere folgen, damit der Signalsprung klein ist. Auch sollte eine Stufe, u. zw. die erste, Null sein, damit die Entscheidung, ob die Auflösung verbessert werden soll, auf einfache Art getroffen werden kann.The individual signal levels can follow one another indiscriminately. It should however, if possible, follow the next higher or next lower level on one level, so the signal jump is small. Also one level, and between the first, should be zero, so that the decision whether the resolution should be improved is easy can be taken.

Zum Erzeugen der stufenförmigen Signale ist vorteilhaft den Frequenzteilern je ein Zeitgeberzähler zugeordnet, dessen Zähleingang mit dem Eingang des zugehörigen Frequenzteilers verbunden ist und an den ein das stufenförmige Signal erzeugender Digital-Analog-Umsetzer angeschlossen ist, dessenAusgang mit dem Eingang des Analog-Digital-Umsetzers verbunden ist. Die Zählkapazität der Zeitgeberzähler kann größer als das Untersetzungsverhältnis der jeweils zugeordneten Frequenzteiler sein. Die Ausgänge der Frequenzteiler sind dann mit den Rücksetzeingängen der zugeordneten Zähler verbunden.The frequency dividers are advantageous for generating the stepped signals each assigned a timer counter whose counting input is connected to the input of the associated Frequency divider is connected and to which a step-shaped signal generating Digital-to-analog converter is connected, the output of which connects to the input of the analog-to-digital converter connected is. The counting capacity of the timer counters can be greater than the reduction ratio be the respectively assigned frequency divider. The outputs of the frequency dividers are then connected to the reset inputs of the assigned counters.

Die Zeitgeberzähler können gleichzeitig als Frequenzteiler für die Ausgangsimpulse des Zeitgebers dienen. Der jeweilige Stand der Zeitgeberzähler gibt an, wie lange die laufende Meßzeit gedauert hat. Daraus kann abgeleitet werden, welcher Frequenzteiler oder Zeitgeberzähler als nächster einen möglichen Impuls zur Beendigung der Meßzeit abgibt. Die Ausgangsimpulse der diesem Frequenzteiler oder Zeitgeberzähler vorgeordneten Frequenzteiler und Zeitgeberzähler werden gesperrt.The timer counters can act as a frequency divider for the Output pulses of the timer are used. The current status of the timer counter is there how long the current measuring time lasted. From this it can be deduced which frequency divider or timer counter is next to a possible pulse at the end of the measuring time. The output pulses of this frequency divider Frequency divider and timer counter upstream of the timer counter are blocked.

Anhand der Zeichnung, die das Prinzipschaltbild eines AusfAhrungsbeispiels zeigt, werden im folgenden die Erfindung sowie weitere Vorteile und Ergänzungennäher beschrieben und erläutert.Using the drawing, which shows the basic circuit diagram of an exemplary embodiment shows, hereinafter the invention as well Other advantages and additions are described and explained in more detail.

Das umzusetzende Meßsignal wird einem Eingang E zugeführt und gelangt von dort über einen Widerstand R1 auf den invertierenden Eingang 1 eines Verstärkers V1. Dessen nichtinvertierender Eingang ist über einen Widerstand R3 mit Masse verbunden. Zwischen seinem Ausgang und dem invertierenden Eingang 1 ist ein Gegenkopplungswiderstand R2 geschaltet, so daß er das Meßsignal im Verhältnis der Werte der Widerstände R2 und R1 verstärkt. An seinen Ausgang ist ein Eingang 2 eines Analog-Digital-Umsetzers ADU angeschlossen, der im Ausführungsbeispiel ein Stufenverschlüßler sein soll. Dieser setzt das seinem Eingang 2 zugeführte analoge Eingangssignal wegen seines beschränkten Auflösungsvermögens in einen Digitalwert um, der nur angenähert dem analogen Eingangssignal entspricht. Für das Ausführungsbeispiel wird angenommen, daß der angezeigte Wert kleiner als das Eingangssignal ist, so daß der vom Analog-Digital-Umsetzer nicht verschlüsselte Rest positiv ist. An den Analog-Digital-Umsetzer ist ein Ergebniszäh- -ler Z1 angeschlossen. Die an seinem Ausgang 10 auftretenden Signale werden in einem Codeumsetzer CU in eine solche Form gebracht, daß mit ihnen eine Anzeigeeinheit AZE angesteuert werden kann, mit der der umzusetzende Meßwert in Digitalziffern dargestellt wird. Die einzelnen Ziffern können mit einer sogenannten Siebensegment-Anzeigeeinheit dargestellt werden. Die hierzu erforderlichen Signale werden dem Eingang 11 der Anzeigeeinheit AZE zugeführt.The measurement signal to be converted is fed to an input E and arrives from there via a resistor R1 to the inverting input 1 of an amplifier V1. Its non-inverting input is connected to ground via a resistor R3. Between its output and the inverting input 1 is a negative feedback resistor R2 switched so that it has the measuring signal in the ratio of the values of the resistors R2 and R1 reinforced. At its output is an input 2 of an analog-to-digital converter ADU connected, which is supposed to be a step encryptor in the exemplary embodiment. This sets the analog input signal fed to its input 2 because of its limited resolution into a digital value that only approximates the corresponds to the analog input signal. For the embodiment it is assumed that the displayed value is smaller than the input signal, so that that of the analog-digital converter unencrypted remainder is positive. A result counter is sent to the analog-to-digital converter connected to Z1. The signals appearing at its output 10 are in one Code converter CU brought into such a form that with them a display unit AZE can be controlled with which the measured value to be converted into digital digits is pictured. The individual digits can be displayed with a so-called seven-segment display unit being represented. The signals required for this are the input 11 of the Display unit AZE supplied.

Der Analog-Digital-Umsetzer ADU weist zwei Eingänge 3 und 4 auf, denen Taktimpulse vom Ausgang 16 eines Taktgenerators TG, der in einem Zeitgeber ZG enthalten ist, zugeführt sind. Jeder dieser Taktimpulse steuert eine Analog-Digita1-Umsetzung. Die Ergebnisse der Analog-Digital-Umsetzungen werden im Ergebniszähler Z1 aufsummiert.The analog-to-digital converter ADU has two inputs 3 and 4, which Clock pulses from the output 16 of a clock generator TG, which are contained in a timer ZG is, are supplied. Each of these clock pulses controls an analog-Digita1 conversion. The results of the analog-digital conversions are added up in the result counter Z1.

An den Ausgang- 16 des Taktgebers TG ist ferner ein ebenfalls im Zeitgeber ZG enthaltener Frequenzteiler FT1 angeschlossen. An seinem Ausgang 17, treten Impulse auf, deren zeitlicher Abstand gleich der kürzestmöglichen MeEzeit ist. Sie wird meist so gewählt, daß sie, ein ganzzahligesVielfaches der Periode eines möglichen, dem Meßsignal überlagerten Störsignal list, damit durch die Integration der Einfluß des Störsignals auf das Meßergebnis eliminiert wird. Ublich ist bei einer Netzfrequenz von 50 Hz eine Meßzeit von 20 msec. Die am Ausgang 17 des Zeitgebers ZG auftretenden Impulse werden einem ersten Eingang 18 eines UND-Gliedes U1 zugeführt. Ein zweiter Eingang 20 dieses UND-Gliedes U1 ist an den Ausgang eines ODER-Gliedes 01 angeschlossen, dessen Eingänge mit Ausgängen 5, 6 und 7 der drei höchstwertigen Stufen des Ergebniszählers Z1 verbunden sind.There is also a timer at the output 16 of the clock generator TG ZG included frequency divider FT1 connected. At its output 17, pulses appear whose time interval is equal to the shortest possible ME time. she will usually chosen so that they, an integral multiple of the period of a possible interfering signal list superimposed on the measuring signal, thus the influence through the integration the interference signal on the measurement result is eliminated. It is common at a network frequency of 50 Hz a measuring time of 20 msec. The ones occurring at the output 17 of the timer ZG Pulses are fed to a first input 18 of an AND element U1. A second Input 20 of this AND element U1 is connected to the output of an OR element 01, its inputs with outputs 5, 6 and 7 of the three most significant levels of the result counter Z1 are connected.

Uber den Eingang 20 ist somit das W{D-Glied Ul für die Ausgangsimpulse des Zeitgebers ZG nur dann freigegeben, wenn in mindestens einer der höchstwertigen Stufen des Ergebniszählers Z1 ein log. 1t1fl5ignal steht, d. h. das Auflösungsvermögen des Analog-Digital-Umsetzers weitgehend ausgenützt ist. Der Zeitgeber ZG bildet zusammen mit zwei Frequenzteilern FT2 und FT3 und zwei Zeitgeberzählern Z2 und Z3 eine Zeitgeberanordnung.The W {D element U1 for the output pulses is thus via the input 20 of the timer ZG is only released if in at least one of the most significant Levels of the result counter Z1 a log. 1t1fl5ignal stands, i.e. H. the resolving power of the analog-to-digital converter is largely utilized. The timer ZG forms together with two frequency dividers FT2 and FT3 and two timer counters Z2 and Z3 a timer arrangement.

Der Eingang 24 des Frequenzteilers FT2 und der Eingang 25 des Zeitgeberzählers Z2 sind an den Ausgang 17 des Zeitgebers ZG angeschlossen. Die Ausgänge 31, 32, 33 und 34 des Zeitgeberzählers Z2 sind mit den Eingängen eines NOR-Gliedes N1 verbunden, dessen Ausgang auf einen dritten Eingang 19 des UND-Gliedes Ul geführt ist. Bei Beginn einer Meßzeit ist der Zähler Z2 auf Null gestellt, so daß an seinen Ausgängen 31, 32, 33 und 34 "O"-Signal liegt und das NOR-Glied N1 bis zum ersten Auftreten eines Ausgangsimpulses am Ausgang 17 des Zeitgebers ZG ein Freigabesignal auf den Eingang 19 des UND-Gliedes U1 gibt.The input 24 of the frequency divider FT2 and the input 25 of the timer counter Z2 are connected to the output 17 of the timer ZG. The outputs 31, 32, 33 and 34 of the timer counter Z2 are connected to the inputs of a NOR element N1, the output of which is led to a third input 19 of the AND element Ul. at At the beginning of a measuring time, the counter Z2 is set to zero, so that at its outputs 31, 32, 33 and 34 "O" signal and the NOR gate N1 until the first occurrence an output pulse at the output 17 of the timer ZG a release signal to the Input 19 of the AND gate U1 is there.

Unter der Voraussetzung, daß dem dritten Eingang 19 des UND-Gliedes Ul "1"-Signal zugeführt ist, gibt das Ut4D-Glied U1 auf einen Eingang 21 eines ODER-Gliedes 02 l"-Signal. Dieses wird vom ODER-Glied 02 auf einen Rücksetzeingang 8 des Ergebniszählers Z1 und auf einen Eingang 9 des Codeumsetzers durchgeschaltet, wo es die Übernahme des Standes des Ergebniszählers Z1 in den Codeumsetzer und damit in die Anzeigeeinheit AZE bewirkt. Ist also das dem Eingang E zugeführte umzusetzende Meßsignal von ausreichender Größe, reicht die im Zeitgeber ZG eingestellte kürzeste Meßzeit aus, einen Digitalwert zu erzeugen, bei dem in mindestens einer der drei höchstwertigen binären Stellen des Ergebniszählers Z1 eine log. i?1fl steht und somit die höchstwertige von der Anzeigeeinheit AZE ausgegebene Ziffer von Null verschieden ist.Provided that the third input 19 of the AND gate Ul "1" signal is supplied, outputs the Ut4D element U1 to an input 21 of an OR element 02 l "signal. This is sent by the OR gate 02 to a reset input 8 of the result counter Z1 and switched through to an input 9 of the code converter, where there is the takeover the status of the result counter Z1 in the code converter and thus in the display unit AZE does. So if the measurement signal to be converted fed to input E is sufficient Size, the shortest measuring time set in the timer ZG is sufficient, a digital value in which in at least one of the three most significant binary digits of the result counter Z1 a log. i? 1fl is the most significant of the Display unit AZE output digit is different from zero.

Ist nach Ablauf der im Zeitgeber ZG eingestellten Meßzeit in keiner der drei höchstwertigen Stellen des Ergebniszählers Z? ein Signal, d. h. ist das Ausgangssignal des ODER-Gliedes 01 "O", wird dem Eingang 20 des UND-Gliedes Ul ein Sperrsignal zugeführt, so daß der Ausgangsimpuls des Zeitgebers ZG vom UND-Glied Ul nicht durchgeschaltet wird und das ODER-Glied 02 keinen Impuls auf den Rücksetzeingang 8 des Ergebniszählers Zl und kein tbernåhmesignal auf den Eingang 9 des Codeumsetzers CU gibt. Statt dessen werden die folgenden, im Abstand der Meßzeit am Ausgang 17 des Zeitgebers ZG auftretenden Impulse im Frequenzteiler FT2 und dem Zeitgeberzähler Z2 aufsummiert. Das Untersetzungsverhältnis des Frequenzteilers FT2 sei 10 : 1, so daß nach zehn Ausgangsimpulsen des Zeitgebers ZG ein Impuls am Ausgang 26 des Frequenzteilers FT2 auftritt, der einem ersten Eingang 27 eines UND-Gliedes U2 zugeführt ist. Ein zweiter Eingang 29 dieses UND-Gliedes U2 liegt am Ausgang des ODER-Gliedes 01. Ein dritter Eingang 28 ist an den Ausgang eines zweiten NOR-Gliedes N2 angeschlossen, dessen Eingänge mit den Ausgängen 35, 36, 37 und 38 des zweiten. Zeitgeberzählers Z3 verbunden sind, der die seinem Eingang 30 zugeführten husgangsimpulse des Frequenzteilers FT2 aufsummiert. Es wird angenorrallen, daß bei Auftreten eines Impulses am Ausgang 26 des Frequenzteilers FT2, also nach dem Zehnfachen. der im Zeitgeber ZG eingestellten Zeit, an mindestens einem der Ausgänge 5, 6 und 7 des Ergebniszählers Z1 ein "1"-Signal liegt. Dieses wird vom ODER-Glied 07 als Freigabesignal auf den Eingang 29 des UND-Gliedes U2 geschaltet. Der Zeitgeberzähler Z3 erhielt noch keinen Eingangsimpuls, so daß an allen seinen Ausgängen 35, 36, 37 und 38 "O"-Signal liegt und das NOR-Glied N2 dementsprechend ein weiteres Freigabegnal auf den~Eingang-25-des UND-Gliedes U2 gibt. Damit wird der dem Eingang 27 des UND-Glied es U2 zugeführte Ausgangsimpuls des Frequenzteilers FT2 auf einen Eingang 23 des ODER-Gliedes 02 durchgeschaltet und gelangtauf den Rücksetzeingang 8 des Ergebniszählers Zi und den Ubernahmeeingang 9 des Codeumsetzers CU. Die Meßzeit wird daher mit dem zehnten, am Ausgang 17 des Zeitgebers ZG auftretenden Impuls beendet; sie beträgt also das Zehnfache der im Zeitgeber ZG eingestellten Zeit. Entsprechend ist der im Ergebniszähler Z1 stehende Digitaiwert erhöht. Die während dieser verlängerten Meßzeit am Ausgang 17 des Zeitgebers ZG auftretenden und dem Eingang 18 des UTS-Gliedes U1-zugeführten Impulse sind unwirksam, da das UND-Glied U1 über den Eingang 19 vom N0R-GliedN1 gesperrt ist.Is in none after the measuring time set in the timer ZG has elapsed of the three most significant digits of the result counter Z? a signal, d. H. is this Output signal of the OR gate 01 "O", the input 20 of the AND gate Ul is a Lock signal supplied so that the output pulse of the timer ZG from the AND gate Ul is not switched through and the OR gate 02 does not have a pulse on the reset input 8 of the result counter Zl and no tbernåhmesignal on input 9 of the code converter CU there. Instead, the following, at an interval of the measuring time at output 17 of the timer ZG occurring pulses in the frequency divider FT2 and the timer counter Z2 summed up. The reduction ratio of the frequency divider FT2 is 10: 1, so that after ten output pulses of the timer ZG a pulse at the output 26 of the Frequency divider FT2 occurs, which is fed to a first input 27 of an AND gate U2 is. A second input 29 of this AND element U2 is at the output of the OR element 01. A third input 28 is connected to the output of a second NOR element N2, its inputs with the outputs 35, 36, 37 and 38 of the second. Timer counter Z3 are connected, which its input 30 applied husgangsimpulse of the frequency divider FT2 summed up. It is assumed that when a pulse occurs at the output 26 of the frequency divider FT2, i.e. after ten times. the one set in the timer ZG Time, a "1" signal at at least one of the outputs 5, 6 and 7 of the result counter Z1 lies. This is from the OR element 07 as a release signal to the input 29 of the AND element U2 switched. The timer counter Z3 has not yet received an input pulse, so that at all of its outputs 35, 36, 37 and 38 "O" signal and the NOR gate N2 accordingly another release signal on the ~ input-25- of the AND element U2 gives. The output pulse supplied to the input 27 of the AND element is thus U2 of the frequency divider FT2 is switched through to an input 23 of the OR gate 02 and reaches the reset input 8 of the result counter Zi and the takeover input 9 of the code converter CU. The measuring time is therefore with the tenth, at the output 17 of the Timer ZG occurring pulse terminated; it is therefore ten times that of im Timer ZG set time. The one in the result counter Z1 is correspondingly Digital value increased. During this extended measuring time at the output 17 of the timer ZG occurring and the input 18 of the UTS element U1-supplied pulses are ineffective, since that AND element U1 blocked via input 19 from N0R element N1 is.

Die am Ausgang 26 des Frequenzteilers FT2 auftretenden Impulse gelangen über eine Diode Dii auf den Rücksetzeingang 41 des Zeitgeberzählers Z2. Die Ausgangsimpulse des ODER-Gliedes 02 werden über eine Diode Di2 ebenfalls dem Rücksetzeingang 41 des Zählers Z2 zugeführt.The pulses appearing at the output 26 of the frequency divider FT2 arrive via a diode Dii to the reset input 41 of the timer counter Z2. The output pulses of the OR gate 02 are also connected to the reset input 41 via a diode Di2 of the counter Z2 supplied.

Ist auch nach einer zehnfach verlängerten Meßzeit an den Ausgängen 5, 6 und 7 des Ergebniszählers Zi kein "1"-Signal aufgetreten, so bleibt das UND-Glied U2 gesperrt und die Meßzeit wird weiter verlängert, und zwar um das Untersetzungsverhältnis des Frequenzteilers FT3, dessen Eingang 39 mit dem Ausgang 26 des Frequenzteilers FT2 verbunden ist. Nach dem ersten Ausgangsimpuls des Frequenzteilers FT2 sind die UND-Glieder U1 und U2 gesperrt, und zwar auch dann, wenn an einem der Ausgänge 5, 6 und 7 des Ergebniszählers Z1 Signal auftreten sollte. Der Zähler Z2 summiert zyklisch die seinem Eingang 25 vom Zeitgeber ZG zugeführten Impulse auf, so daß an einem seiner Ausgänge 31, 32, 33 und 34 stets "i"-Signal liegt und das NOR-Glied N1 dem Eingang 19 des UND-Gliedes 1 Sperrsignal zuführt. Beim Zählerstand Null wird das UND-Glied U1 vom NEz-Glied N2 gesperrt. Mit den am Ausgang 26 des Frequenzteilers FT2 auftretenden Impulsen wird der Zähler Z2 zyklisch rückgesetzt. Er addiert also jeweils eine dem Untersetzungsverhältnis des Frequenzteilers FT2 entsprechende Anzahl von Impulsen. In ähnlicher Weise summiert der Zeitgeberzähler Z3 die seinem Eingang 30 vom Frequenzteiler FT2 zugeführten Impulse auf. Diese Impulse gelangen ferner auf den Eingang 39 des Frequenzteilers FT3, dessen Untersetzungsverhältnis ebenso wie das des Frequenzteilers FT2 10 : 1 betragen soll. Nach zehn Ausgangsimpulsen des Frequenzteilers FT2 tritt daher am Ausgang 40 des Frequenzteilers FT3 ein Impuls auf, der einem Eingang 22 des ODER-Gliedes 02 zugEUhft wird und über dieses auf den Rücksetzeingang des Ergebniszählers Z1 und den Übernahmeeingang 9 des Codeumsetzers CU gelangt. Mit dem Ausgangsimpuls des Frequenæteilers FT3 wird somit die Meßzeit auch dann beendet, wenn in den drei höchsten Stufen des Ergebniszählers Z1 kein "l"-Signal auftritt. Die maximale Meßzeit ist daher gleich dem Produkt der im Zeitgeber ZG eingestellten Grundmeßzeit und den Untersetzungsverhältnissen der Frequenzteiler FT2 und FT3. Selbstverständlich könnte das Ausgangssignal des Frequenzteilers FT3 in entsprechender Weise wie das des Frequenzteilers FT2 über ein weiteres dem UND-Glied U2 entsprechendes UND-Glied verkoppelt werden, das nur dann freigegeben wäre, wenn an einem der Ausgänge 5, 6 und 7 des Ergebniszählers Z1 ein "1"-Signal liegt. An den Frequenzteiler FT3 könnte dann ein weiterer Frequenzteiler angeschlossen werden.Is also after a tenfold longer measuring time at the outputs 5, 6 and 7 of the result counter Zi no "1" signal occurred, the AND element remains U2 blocked and the measuring time is extended by the reduction ratio of the frequency divider FT3, the input 39 of which connects to the output 26 of the frequency divider FT2 is connected. After the first output pulse of the frequency divider FT2, the AND gates U1 and U2 blocked, even if one of the outputs 5, 6 and 7 of the result counter Z1 signal should occur. The counter Z2 adds up cyclically the pulses fed to its input 25 from the timer ZG, so that at one its outputs 31, 32, 33 and 34 is always "i" signal and the NOR gate N1 dem Input 19 of the AND gate 1 lock signal supplies. When the count is zero, this will be AND element U1 blocked by NEz element N2. With the output 26 of the frequency divider FT2 occurring pulses, the counter Z2 is reset cyclically. So he adds in each case a number corresponding to the reduction ratio of the frequency divider FT2 of impulses. The timer counter Z3 sums up its input in a similar manner 30 pulses supplied by the frequency divider FT2. These impulses arrive further to the input 39 of the frequency divider FT3, its reduction ratio as well how that of the frequency divider FT2 should be 10: 1. After ten output pulses of the frequency divider FT2 therefore occurs at the output 40 of the frequency divider FT3 a pulse on, which is fed to an input 22 of the OR gate 02 and via this on the reset input of the result counter Z1 and the transfer input 9 of the code converter CU arrives. With the output pulse of the frequency divider FT3 the measuring time also terminated if none in the three highest levels of the result counter Z1 "l" signal occurs. The maximum measurement time is therefore equal to the product of that in the timer ZG set basic measuring time and the reduction ratios of the frequency divider FT2 and FT3. Of course, the output signal of the frequency divider FT3 in corresponding Way like that of the frequency divider FT2 via one another AND element corresponding to the AND element U2 can be coupled, only then would be enabled if one of the outputs 5, 6 and 7 of the result counter Z1 "1" signal is present. A further frequency divider could then be connected to the frequency divider FT3 be connected.

Beendet ein am Ausgang 26 des Frequenzteilers FT2 auftretender Impuls die Meßzeit nicht, so können auch die folgenden Ausgangsimpulse die Meßzeit nicht beenden, da dann an einem der Ausgänge 35, 36, 7 und 38 des Zählers Z3 "1"-Signal liegt und das NOR-Glied N2 dem Eingang 28 des UND-Gliedes U2 Sperrsignal zuführt. Damit sind die dem Eingang 27 des UND-Gliedes U2 zugeführten Ausgangsimpulse des Frequenzteilers FT2 gesperrt. Der Zeitgeberzähler Z3 wird jedesmal dann zurückgesetzt, wenn am Ausgang 40 des Frequenzteilers FT3 oder am Ausgang des ODER-Gliedes 02 l-Signal auftritt. Dieses wird über eine Diode Di3 bzw. über eine Diode Di4 dem Rücksetzeingang 42 des Zählers Z3 zugeführt.Ends a pulse appearing at the output 26 of the frequency divider FT2 the measuring time does not, then the following output pulses cannot measure the measuring time either end, because then at one of the outputs 35, 36, 7 and 38 of the counter Z3 "1" signal and the NOR gate N2 supplies the input 28 of the AND gate U2 locking signal. The output pulses of the supplied to the input 27 of the AND element U2 are thus Frequency divider FT2 blocked. The timer counter Z3 is reset every time if at the output 40 of the frequency divider FT3 or at the output of the OR gate 02 there is a 1-signal occurs. This is connected to the reset input via a diode Di3 or a diode Di4 42 of the counter Z3 supplied.

Mit den Ausgängen 26 und 40 der Frequenzteiler FT2 und FT3 sind Eingänge 14 und 15 einer Meßbereichslogik MBL verbunden. Aus den diesen Eingängen zugeführten Signalen erkennt die Logik MBL, von welchem Frequenzteiler die Meßzeit bestimmt ist und schlie& daraus auf den Meßbereich. Tritt an keinem der beiden Eingänge 14 und 15 ein Signi auf, ist die Meßzeit gleich der im Zeitgeber ZG eingestellten Grundmeßzeit. Erscheint nur am Eingang 14 ein Signal, ist die Meßzeit um das Untersetzungsverhältnis des Frequenzteilers FT2 verlängert und der Meßbereich ist entsprechend verkleinert. Erscheint zusätzlich am Eingang 15 ein Signal, so ist die Meßzeit nochmals um das Untersetzungsverhältnis des Frequenzteilers FT3 verlängert und der Meßbereich entsprechend verkleinert.The outputs 26 and 40 of the frequency dividers FT2 and FT3 are inputs 14 and 15 connected to a measuring range logic MBL. From these inputs supplied Signals the MBL logic recognizes which frequency divider determines the measuring time is and deduces from this the measuring range. Does not occur at either entrance 14 and 15 a Signi, the measuring time is the same as that set in the timer ZG Basic measuring time. If a signal appears only at input 14, the measuring time is around the reduction ratio of the frequency divider FT2 is extended and the measuring range is reduced accordingly. If a signal also appears at input 15, the measuring time is again around Reduction ratio of the frequency divider FT3 extended and the measuring range accordingly scaled down.

Sind die Untersetzungsverhältnisse der Frequenzteiler FT2 und FT3 jeweils 10: 1, so ist die Meßbereichslogik zweckmäßig eine sogenannte Dezimalpunktlogik, die bei dezimaler Anzeige des Meßergebnisses in der Anzeigeeinheit AZE die Kommastelle und/oder die Dimension z. B. Millivolt oder Volt angibt. Diese Angaben werden als Binärsignale codiert über einen Eingang 13 abgegeben und einem Eingang 12 der Anzeigeeinheit AZEzugeführt. Die Eingänge 14 und 15 der Meßbereichslogik MBL können auch an die UND-Glieder U1 und U2 angeschiossen sein.Are the reduction ratios of the frequency dividers FT2 and FT3 each 10: 1, the measuring range logic is appropriately a so-called decimal point logic, which is the decimal point when the measurement result is displayed in decimal in the AZE display unit and / or the dimension e.g. B. indicates millivolts or volts. These details are saved as Binary signals are output coded via an input 13 and an input 12 of the display unit AZE supplied. The inputs 14 and 15 of the measuring range logic MBL can also be connected to the AND gates U1 and U2 must be connected.

Zur Verbesserung der Auflösung der Analog-Digital-Umsetzung wird dem dem Eingang 1 des Verstärkers V1 zugeführten Meßsignal ein stufenförmiges Signal überlagert. Dieses wird in Digital-Analog-Umsetzern gewonnen, die an die Zeitgeberzähler Z2 und Z3 angeschlossen sind. Als Referenzspannung für die Digital-Analog-Umsetzer steht eine von einer Zenerdiode ZEI stabilisierte negative Spannung und eine von einer Zenerdiode ZE2 stabilisierte positive Spannung zur Verfügung. Die Zenerdiode ZEl ist über einen Widerstand R4 mit einer negativen Spannung -Ur, die Zenerdiode ZE2 über einen Widerstand R5 mit einer positiven Spannung +Ur gespeist. Die negative Referenzspannung wird der Source-Elektrode eines Feldeffekttransistors Tsl, die positive Referezspannung den Drain-Elektroden von Feldeffekttransistoren Ts2, Ts3, Ts4 sowie Ts5, Ts6, Ts7, Ts8 zugeführt. Die Steuerelektroden dieser Transistoren sind mit den Ausgängen 31, 32, 33 und 34 des Zählers Z2 sowie mit den Ausgängen 35, 36, 37 und 38 des Zählers Z3 verbunden. Über die Transistoren können die Referenzspannungen über widerstände Ril, R12, R13, R14 sowie R15, R16, R17, R18 auf den invertierenden Eingang 43 eines Verstärkers V2 geschaltet werden der über einen Widerstand R6 gegengekoppelt ist. Sein nichtinvertierender Eingang 44 liegt über einen Widerstand R7 an Masse. Der Verstärker V2 bildet für die über die Widerstände zugeführten Ströme eine Summierschaltung.To improve the resolution of the analog-digital conversion, the the input 1 of the amplifier V1 supplied measurement signal a stepped signal superimposed. This is obtained in digital-to-analog converters that are sent to the timer counter Z2 and Z3 are connected. As a reference voltage for the digital-to-analog converter stands a negative voltage stabilized by a Zener diode ZEI and one of a Zener diode ZE2 stabilized positive voltage is available. The zener diode ZEl is via a resistor R4 with a negative voltage -Ur, the Zener diode ZE2 is fed with a positive voltage + Ur via a resistor R5. The negative The reference voltage is the source electrode of a field effect transistor Tsl, the positive reference voltage to the drain electrodes of field effect transistors Ts2, Ts3, Ts4 and Ts5, Ts6, Ts7, Ts8 are supplied. The control electrodes of these transistors are with the outputs 31, 32, 33 and 34 of the counter Z2 as well as with the outputs 35, 36, 37 and 38 of the counter Z3 connected. The reference voltages via resistors Ril, R12, R13, R14 as well as R15, R16, R17, R18 on the inverting one Connected to the input 43 of an amplifier V2, they are fed back via a resistor R6 is. Its non-inverting input 44 is connected to ground via a resistor R7. The amplifier V2 forms a summing circuit for the currents supplied via the resistors.

Beim Stand Null des Zählers Z2 wird dem Eingang 43 des Verstärkers V2 kein Strom zugeführt. Die Transistoren Ts1, Ts2, Ts3, Ts4 sind vom Zähler Z2 so gesteuert und die Widerstände Ril, R12, R13 und R14 sind so abgestuft, daß mit der schrittweisen Erhöhung des Standes des Zählers Z2 dem Eingang 43-des Verstärkers V2 nacheinander Ströme zugeführt sind, die Ausgangsspannungen des Verstärkers V2 bewirken, die über einen Widerstand R8 mit solcher Größe auf den Eingang 1 des Verstärkers Vi gelangen, daß sie den Werten -0,4; -0,2; 0,2; 0,4; 0,6; 0,8; 1,0; 1,2-; 1,4 des Wertes entsprechen, der dem niederwertigsten Bit der vom Analog-Digital-Umsetzer ADU abgegebenen Digitalwerte entspricht. Jede dieser Signalstufen liegt während der im Zeitgeber ZG eingestellten Grundmeßzeit am Eingang 1 des Verstärkers V1 an. Der Mittelwert der zusätzlichen Signalstufen beträgt deHälfte des Wertes, der dem niederwertigsten Bit entspri-cht.When the counter Z2 is zero, input 43 of the amplifier V2 no power supplied. The transistors Ts1, Ts2, Ts3, Ts4 are from the counter Z2 so controlled and the resistors Ril, R12, R13 and R14 are graded so that with the gradual increase of the counter Z2 to the input 43 of the amplifier V2 currents are supplied one after the other, the output voltages of the amplifier V2 cause that via a resistor R8 with such a size on the input 1 of the amplifier Vi achieve that they have the values -0.4; -0.2; 0.2; 0.4; 0.6; 0.8; 1.0; 1,2-; 1.4 des Value correspond to that of the least significant bit of the analog-digital converter ADC corresponds to digital values output. Each of these signal levels is during the basic measuring time set in the timer ZG at input 1 of the amplifier V1. The mean value of the additional signal levels is half of the value that corresponds to the the least significant bit.

Eine andere Abstufung des dem Eingang 1 des Verstärkers V1 zugeführten zusätzlichen Signals ist 0,1; 0,2; 0,3; 0,4; 0,6; 0,7; 0,8; 0,9. In diesem Falle beträgt der Mittelwert 0,45, der ausreichend dem geforderten Wert von 0,5 angenähert ist. Auf eine negative Referenzspannung Ur kann datei verzichtet werden.Another gradation of the input 1 of the amplifier V1 fed additional signal is 0.1; 0.2; 0.3; 0.4; 0.6; 0.7; 0.8; 0.9. In this case the mean value is 0.45, which approximates sufficiently the required value of 0.5 is. File can be dispensed with with a negative reference voltage Ur.

Ist nach der zehnfach verlängerten. Grundmeßzeit an den Ausgängen 5, 6 und 7 des Zählers Z1 kein ""-Signal aufgetreten, so summiert, wie oben beschrieben, der Zähler Z3 die Ausgangsimpulse des Frequenzteilers FT2 auf. Mit den an seinen Ausgängen 35, 36, 37 und 38 auftretenden Ausgangssignalen werden die Transistoren Ts5, Ts6, Ts7 und Ts8 angesteuert, welche die positive Referenzspannung über die Widerstände R15, R16, R17 und R18 auf den Eingang 43 des Verstärkers V2 schalten. Diese Widerstände sind so abgestuft, daß der Verstärker V2 über den Widerstand R8 auf den Eingang 1 des Verstärkers Vi Spannungen vom Wert 0,02; 0,04; 0,06; 0,08; 0,10; 0,12; 0,14; 0,16; 0,18 gibt. Diese Spannungsstufen liegen jeweils während der zehnfachen Grundmeßzeit, z. B. 200 msec, und damit während einer Periode der oben beschriebenen Stufenspannung mit den Stufen -0,4; -0,2; 0,2 ... 1,4 an.Is after the tenfold extended. Basic measuring time at the outputs 5, 6 and 7 of the counter Z1 no "" signal occurred, summed up as described above, the counter Z3 the output pulses of the frequency divider FT2. With those on his Outputs 35, 36, 37 and 38 occurring output signals are the transistors Ts5, Ts6, Ts7 and Ts8 controlled, which the positive reference voltage via the Connect resistors R15, R16, R17 and R18 to input 43 of amplifier V2. These resistors are graded so that the amplifier V2 via the resistor R8 on the input 1 of the amplifier Vi voltages of the value 0.02; 0.04; 0.06; 0.08; 0.10; 0.12; 0.14; 0.16; 0.18 there. These voltage levels are in each case during ten times the basic measuring time, e.g. B. 200 msec, and thus during a period of Step voltage described above with steps -0.4; -0.2; 0.2 ... 1.4 on.

Diese Stufenspannung wird also zehnmal durchlaufen, wobei sie jeweils um 0,02 erhöht wird. Ihr Mittelwert beträgt 0,59 und ist damit immer noch ausreichend dem geforderten Wert 0,5 angenähert.This step voltage is run through ten times, each time is increased by 0.02. Their mean value is 0.59, which is still sufficient approximates the required value of 0.5.

Es wurde oben beschrieben, daß die Abstufung auch 0,0; 0,1 0,9 betragen kann, damit das Auflösungsvermögen um eine Dezimalstelle verbessert ist. Zur Verbesserung um zwei Dezimalstellen können in diesem Falle die Widerstände RIS, R16, R17 und R18 so abgestuft sein, daß dem Eingang 1 des Verstärkers V1 die Werte 0,00; 0,01 ... 0,09 des Wertes des niederwertigsten Bits zugeführt sind. Die grobstufige Treppenspannung wird während einer um den Faktor 100 verlängerten Meßperiode zehnmal durchlaufen, wobei bei jedem Durchlauf der Pegel um den Wert 0,01 erhöht ist.It has been described above that the gradation also includes 0.0; 0.1 0.9 can, so that the resolution is improved by one decimal place. For improvement In this case the resistors RIS, R16, R17 and R18 be stepped so that the input 1 of the amplifier V1 the values 0.00; 0.01 ... 0.09 of the value of the least significant bit are supplied. The coarse stair tension is run through ten times during a measurement period extended by a factor of 100, whereby the level is increased by the value 0.01 with each cycle.

Der Mittelwert dieser Spannung beträgt 0,495; liegt also sehr nahe bei dem geforderten Wert 0,5.The mean value of this voltage is 0.495; so it is very close at the required value 0.5.

Im Ausführungsbeispiel wurde davon ausgegangen, daß das Eingangssignal positiv ist und vom Analog-Dig.ital-Ums etzer in einen Digi talwert umgesetzt wird, der, einem kleineren Wert als dem des Eingangssignals entspricht. In diesem Falle wurde dem Eingangssignal ein im Mittelwert positives Zusatzsignalüberlagert. Ist das Eingangssignal negativ und wird es vom Analog-Digital-Umsetzer auf einen Digitalwert verschlüsselt, der absolut kleiner als das Eingangssignal ist, so muß der Mittelwert des dem Eingang 1 des Verstärkers V1 zugeführten Zusatzsignals negativ sein. Das Zusatzsignal muß auch dann negativ sein, wenn der Analog-Digital-Umsetzer Digitalwerte ausgibt, die Analogwerten entsprechen, die größer als das Eingangssignal sind.In the exemplary embodiment it was assumed that the input signal is positive and is converted into a digital value by the analog-digital converter, which corresponds to a smaller value than that of the input signal. In this case became the input signal an additional signal that is positive on average is superimposed. If the input signal is negative and the analog-digital converter converts it to a Encrypted digital value, which is absolutely smaller than the input signal, must the mean value of the additional signal fed to input 1 of amplifier V1 is negative be. The additional signal must also be negative if the analog-digital converter Outputs digital values that correspond to analog values that are greater than the input signal are.

17 Patentansprüche 1 Figur17 claims 1 figure

Claims

Claims Di. Circuit arrangement for automatic measuring range switching an analog-to-digital converter that contains a result counter that is used during a measurement period determined by a timer arrangement, digital values summed up, thereby characterized in that the timer arrangement contains a basic timer (ZG) whose 4 output pulses are fed to the first input (18) of an AND-Oliedes (U1), whose second input (20) with the outputs (5, 6, 7) of the most significant stages of the result counter (Z1) is connected via an OR element (01) and at its output via an OR element (02) the reset input (8) of the result counter (Z1) and the takeover input (9) an evaluation circuit (CU, AZE) are connected that to the output (17) of the Basic timer (ZG) a first frequency divider (FT2) or a chain of first Frequency dividers is connected, whose output pulses each to the first input (27) of an AND element (U2) are fed, the second input (29) .mit the Outputs (5, 6, 7) of the most significant levels of the result counter (Z1) via the OR gate (01) are connected and at its output via the OR gate (02) the Reset input (8) of the result counter (Z1) and the takeover input (9) of the evaluation circuit (CU, AZE) are connected that at the output (40) one to the first frequency divider (FT2) or the last frequency divider of the frequency divider chain connected second Frequency divider (FT3), the reset input (8) of the result counter (Z1) and the takeover input (9) the evaluation circuit are connected and that the output signals of the frequency divider (FT2, FT3) or signals derived therefrom of a measuring range logic circuit (MBL) are supplied, which signals characterizing the measuring ranges to an input (12) of the display unit (AZE) there.

2. Circuit arrangement according to claim 1, characterized in that the frequency dividers (FT2, FT3) are designed so that their reduction ratio 10: 1.

3. Circuit arrangement according to claim 1 or 2, characterized in that that a device (Z2, Z3, Tsl, Ts2 ... Ts8; R17, R12 ... R18) is provided, the number of pulses fed to the frequency dividers (FT2, FT3) as a function of the number at the input of the analog-to-digital converter (ADC) a voltage that changes over time whose temporal mean value is about half of the value that of the lowest value Bit corresponds to the digital values output by the analog-digital converter (ADC).

4. Circuit arrangement according to claim 3, characterized in that the mean value of the voltage varying with time between 0.4 and 0.6 des Value is that of the least significant bit of the output from the analog-to-digital converter (ADC) Corresponds to digital values.

5. Circuit arrangement according to claim 3 or 4, characterized in that that a device is provided that as a time-varying voltage a sawtooth tension generated.

6. Circuit arrangement according to one of claims 3 to 5, characterized in that that a device is provided as a time-varying signal step-shaped signal generated and each step during the basic timer (ZG) set time or a part or a multiple thereof to the input (1) of the Analog-to-digital converter (ADU.) Supplies.

7. Circuit arrangement according to one of claims 4 to 6, characterized in that that the step-shaped voltage has twenty steps of the same height with values of -0.45 to 1.45 of the value that corresponds to the lowest-order bit of the analog-digital converter (ADU) corresponds to output digital values.

8. Circuit arrangement according to one of claims 4 to 6, characterized in that that the stepped signal is two hundred steps of the same height with values of -0.495 to 1.495 of the value of the least significant bit of the analog-digital converter (ADU) corresponds to output digital values.

9. Circuit arrangement according to one of claims 4 to 6, characterized in that that the stepped signal ten equal steps with values from -0.4 to 1.4 des Has the value of the least significant bit of the output from the analog-digital converter Corresponds to digital values.

10. Circuit arrangement according to. one of claims 4 to 6, characterized characterized in that the step-shaped signal has a hundred steps of equal height time values from -0.4 to 1.58 of the value of the least significant bit of the analog-digital converter (: DU) corresponds to the output digital values.

11. Circuit arrangement according to one of claims 4 to 6, characterized characterized in that the stepped signal has ten equal steps with values of 0.0 to 0.9 of the value of the least significant bit of the analog-digital converter (ADU) corresponds to output digital values.

12. Circuit arrangement according to one of claims 4 to 6, characterized characterized in that the step-shaped signal has a hundred steps of equal height with values from 0.00 to 0.99 of the value that corresponds to the least significant bit of the analog-digital conversion etz er (ADU) corresponds to output digital values.

13. Circuit arrangement according to one of claims 6 to 12, characterized characterized that the frequency dividers (FT2, FT3) each have a timer counter (Z2, Z3) is assigned, the counting input (25, 30) with the input (24, 39) of the associated Frequency divider (FT2, FT3) is connected and to which the step-shaped signal generating digital-to-analog converter (Ts1, Ts2 ... Ts8, R11, R12 ... R18) connected whose output is connected to the input of the analog-digital converter (ADC) is.

14. Circuit arrangement according to one of claims 1 to 3, characterized characterized in that the counting capacity of the timer counter (Z2, Z3) is greater than that Reduction ratio of the respectively assigned frequency divider (FT2, FT3) is and the outputs (26, 39) of the frequency dividers (FT2, FT3) with the reset inputs (41, 42) of the assigned counters (Z2, Z3) are connected.

15. Circuit arrangement according to claim 1 or 2, characterized in that that the frequency dividers are counters to which one emits the step-shaped signal Digital-to-analog converter is connected.

16. Circuit arrangement according to one of claims 13 to 15, characterized characterized in that the outputs (31, 32, 33, 34 and

35, 36, 37; 38) the timer counter (Z2, Z3) each with the inputs a NOR element (N1, N2) are connected, at the output of which a third input (19, 22) of the URTD element (U1, U2) is connected, the first input of which (18, 27) receives the pulses that are fed to the input (25, 30) of the counter (Z2, 23) are.

17. Circuit arrangement according to one of claims 13 to 16, characterized characterized in that the reset inputs (41, 42) the timer counters (Z2, Z3) are connected.