DE2636350C2

DE2636350C2 - N-channel FET having memory properties

Info

Publication number: DE2636350C2
Application number: DE19762636350
Authority: DE
Inventors: Bernward Dipl.-Ing 8000 München Rössler
Original assignee: Siemens AG
Current assignee: Siemens AG
Filing date: 1976-08-12
Publication date: 1978-08-17

Description

Die Erfindung betrifft einen FET mit isoliertem Gate (IG-FET) und zwar einen Speichereigenschaften aufweisenden n-Kanal-FET mit zwei Anschlußbereichen des Kanals, nämlich irjt Source und Drain, sowie mit einem allseitig von einem Isolator umgebenen, und daher in elektrischer Hinsicht floatenden Speichergate, das beim Programmieren mittels Kanalinjektion von Elektronen, das heißi mittels im eigenen leitenden Kanal durch ein entsprechend starkes Source-Drain-Feld aufgeheizter und daher den Isolator durchdringender Elektronen, negativ aufgeladen wird. »Source« und »Drain« ist im folgenden stets entsprechend der beim Programmieren verwendeten Stromrichtung definiert. Dieser n-Kanal-FET kann zusätzlich ein Steuergate aufweisen. Ein solcher n-Kanal-FET und Weiterbildungen davon, auch Nachbarwortstörungen vermeidende Weiterbildungen, sind zum Beispiel in tier luxemburgischen Patentschrift 72 605 (= DE-OS 2445 137 und mehrere zugehörige Zusatzanmeldungen) beschrieben. Die Erfindung wurde insbesondere für Anwendungen in einem Fernsprech-Vermittlungssystem entwickelt. Sie eignet sich aber auch für Speicher einer EDV, insbesondere für REPROMs von Kleinstrechnern.The invention relates to an insulated gate FET (IG-FET), namely an n-channel FET with memory properties and two connection areas of the channel, namely irjt source and drain, as well as with a memory gate surrounded on all sides by an insulator and therefore electrically floating, when programming by means of channel injection of electrons, that is to say by means of in its own conductive channel heated by a correspondingly strong source-drain field and therefore more penetrating the insulator Electrons, being negatively charged. In the following, "Source" and "Drain" are always the same as for Programming the current direction used is defined. This n-channel FET can also have a control gate exhibit. Such an n-channel FET and further developments thereof, also avoiding neighboring word disturbances Further training, for example, in tier Luxembourg patent specification 72 605 (= DE-OS 2445 137 and several associated additional registrations). The invention was particularly useful for applications in a telephone switching system. But it is also suitable for memory of an EDP, especially for REPROMs of microcomputers.

Dieser n-Kanal-FET hat bevorzugt einen besonders kurzen Kanal, zum Beispiel von etwa 3,5 μΐη Länge, wobei noch kürzere Kanäle zur Erleichterung der Programmierung erstrebenswert sind, wegen der unten noch angegebenen Störungen aber bisher nicht verwendet wurden, nämlich wegen des Source-Drain-Duichbruchs und des Durchgriffsstromes. Je kürzer nämlich der Kanal ist, um so kleinere Source-Drain-Spannungen sind vorteilhafterweise beim Programmieren mittels Kanalinjektion nötig, weil während des Programmierens die zusätzlichen Kanalbereiche bei größeren Kanallängen unnötigerweise die Feldstärke im Kanal erniedrigen und damit die zum Programmieren nötige Source-DrainProgrammierspannung erhöhen. This n-channel FET preferably has a particularly short channel, for example about 3.5 μm in length, even shorter channels for ease of programming are desirable because of the below disturbances still specified but have not yet been used, namely because of the source-drain Duichbruchs and the penetration current. The shorter the channel, the smaller the source-drain voltages are advantageously necessary when programming by means of channel injection, because during the Programming the additional channel areas with larger channel lengths unnecessarily the field strength decrease in the channel and thus increase the source-drain programming voltage required for programming.

Es ist bekannt, daß ein mit kurzem Kanal ausgestatteter FET, der normalerweise einen noch nicht leitenden Kanal hat, trotzdem oft einen kleinen Source-Drain-Rcststrom, nämlich dei im Englischen punch-throughcurrent genannten Durchgriffstrom aufweist, zumindest bei Betriebsspannungen nahe jener Schwellspannung,It is known that a short channel FET, which is normally a non-conductive Channel nevertheless often has a small source-drain residual current, namely the punch-throughcurrent in English has said penetration current, at least at operating voltages close to the threshold voltage,

bei der ein stärkerer Source-Drain-Strom einsetzt. Die Kanallänge ist nämlich so kurz, beziehungsweise die Kanaldicke ist im Vergleich zur Source-Dicke und Drain-Dicke so gering, daß bereits vor Steuerung des Kanals in seinen leitenden Zustand nennenswerte Source-Drain-Durchgriffströme im Kanalbereich fließen. Untersuchungsergebnisse über solche Durchgriffströme bei gewöhnlichen MOS-FETs ohne Speichergatte sind zum Beispiel in IEEE, Internat. Sol. Sl. Circ. Conf. ISSCC, Febraar 1975, Seite 110/111, angegeben. Danach hängt der Durchgriffstrom vom Verhältnis der — senkrecht zur Halbleiteroberfläche gemessenen — Anschlußbereichdicke zu der Kanallänge ab — weswegen dort indirekt empfohlen ist, zur Vermeidung von Durchgriffströmen die Drain-Dicke und Source-Dicke klein gegen die Kanallänge beziehungsweise klein gegen die Kanaldicke zu mschen, VgL insbesondere Seite 110, linke Spalte, Abs. 2.at which a stronger source-drain current begins. the The channel length is so short, or the channel thickness is compared to the source thickness and Drain thickness so small that it is worth mentioning even before the channel is switched to its conductive state Source-drain penetration currents flow in the channel region. Research results on such penetration currents in the case of ordinary MOS-FETs without a storage gate, for example, IEEE, Internat. Sol. Sl. Circ. Conf. ISSCC, February 1975, pp. 110/111. According to this, the penetration current depends on the ratio of the - measured perpendicular to the semiconductor surface - Connection area thickness to the channel length - which is why it is indirectly recommended there to avoid Penetration currents, the drain thickness and source thickness are small compared to the channel length and small, respectively against the duct thickness, VgL in particular page 110, left column, para. 2.

Dieser Durchgriffstrom erwies sich nun aber auch bei dem eingangs genannten n-Kanal-FETals überraschend wichtig. Dieser Durchgriffstrom beeinträchtigt nämlich manchmal, besonders in einem großintegrierten. viele solche n-Kanal-FETs enthaltenden Speicherb', ustein, störend stark den Lesebetrieb und Programmierbetrieb dieser n-Kanal-FETs, insbesondere weil durch diesen Durchgriffstrom das Lesen eines Signals, also das Lesen eines »gewollten« Source-Drain-Stromes, vorgetäuscht sein kann, obwohl der betreffende Kanal des zum Lesen abgefragten n-Kanal-FET selbst noch in seinen nichtleitenden Zustand gesteuert ist Nämlich besonders aufgrund von Herstellungstoleranzen können einzelne der vielen nichtabgefragten n-Kanal-FETs dieses großintegrierten Speicherbausteins, zum Beispiel eines 16 OOO-Bil-Speicherbausteins, zwar einen längeren, teils aber auch einen besonders kurzen Kanal mit besonders hohem Durchgriffstrom aufweisen — dabei soll an sich gerade dieser Typ von speicherfähigem n-Kanal-FET in solchen Speichern zuverlässig einen nichtleitenden Kanal aufweisen, wenn er erstens während des Lesens nicht abgefragt wird sowie wenn er zweitens während des Lesens zvir abgefragt wird, aber nicht programmiert ist. Der in den vielen nicht abgefragten n-Kanal-FETs fließende Durchgriffstrom täuscht aber dann beim Lesen den unprogrammierten Zustand des abgefragten n-Kanal-FET vor.However, this penetration current also turned out to be surprising in the case of the n-channel FET mentioned at the beginning important. Namely, this punch-through current is detrimental at times, especially in a large scale. lots memory b ', ustein, containing such n-channel FETs strongly disruptive to the reading operation and programming operation of these n-channel FETs, especially because of them Penetration current simulates the reading of a signal, that is, the reading of a "wanted" source-drain current can be, although the channel in question is used for reading queried n-channel FET itself is still controlled in its non-conductive state is namely special Due to manufacturing tolerances, some of the many unsolicited n-channel FETs can do so large-scale integrated memory module, for example a 16,000-bil memory module, although a longer one, sometimes but also have a particularly short channel with a particularly high penetration current - this should in itself it is precisely this type of storable n-channel FET that is reliably non-conductive in such memories Have channel if firstly it is not queried while reading and secondly if it is not queried during of reading zvir is queried, but is not programmed. The one not queried in the many However, the punch-through current flowing through n-channel FETs then deceives the unprogrammed state of the when reading queried n-channel FET.

Besonders unangenehm ist dabei, daß mehrere der beim Lesen nicht abgefragten, unprogrammierten n-Kanal-FETs dieses großintegrierten Speicherbausteins Durchgriffströme abgeben, die zwar einzeln für sich kleine Amplituden haben können, aber die sich gegenseitig überlagern und 30 das Vorhandensein eines normal starken Source-Drain-Lesestroms im abgefragten n-Kanal-FET, also ein gelesenes Signal, vortäuschen. Entsprechend können beim Programmieren die Durchgriffströme nicht ausgewählter n-Kanal-FETs einen zusätzlichen Spannungsabfall an den Spaltenschaltern hervorrufen, dadurch die — am abgefragten also ausgewählten n-Kanal-FET zwischen Source und Drain zur Verfügung stehende — Programmierspannung erniedrigen und dadurch das Programmie<en erschweren. It is particularly uncomfortable that several of the unprogrammed ones that were not queried during reading n-channel FETs of this large-scale integrated memory module emit penetration currents which, although individually for can have small amplitudes, but which are superimposed on one another and the presence of a simulate a normal strong source-drain read current in the queried n-channel FET, i.e. a read signal. Correspondingly, when programming, the punch-through currents of unselected n-channel FETs can have a cause additional voltage drop at the column switches, thus the - on the queried selected n-channel FET between source and drain available - programming voltage humiliate and thereby make programming more difficult.

Der Durchgriffstrom erhöht außerdem die Energieverluste und damit die Temperatur des Speicherbausteins in oft ι echt unangenehmer Weise, insbesondere weil hierdurch zusätzliche Betriebsstörungen des .Speicherbausteins gefördert werden.The penetration current also increases energy losses and thus the temperature of the memory module in an often ι really unpleasant way, in particular because this promotes additional malfunctions in the memory module.

Unabhängig von Bemühungen, Nachbarwortstörun-2en zu vermeiden oder fit ζ sehr kurzer Kanäle den Durchgriffstrom eines nichtleitenden FET zu vermindern, ist für sich die Maßnahme bekannt, am kqriaiseitigen Rande des einen Anschlußbereiches, nämlich des Drain, eines FET einen Übergangsbereich zwischen diesem Drain und einem unter dem Gate liegenden Kanalabschnitt anzubringen. Hierbei weist dieser Übergangsbereich zwar oft eine geringere Dicke als der angrenzende Drain auf — zudem oft auch eine geringe Dotierungsintensität im Vergleich zum Drain. Der Ubergangsbereich weist aber stets den gleichen Leitfähigkeitstyp auf wie dieser Drain, also stets p-Dotierung oder stets η-Dotierung gleich wie der Drain - vgl z.B. Sol. Sl TechnoL Dezember 1972, Seiten 27—35, insbesondere Fig. 13 und deren Beschreibung auf Seite 30, rechte Spalte, Abs. 3. Der Übergangsbereich dient hier zur Erhöhung der Avalanche-Durchbruchsspannung am betreffenden Drain-Substrat-pn-Übergang, insbesondere wenn der FET im Sättigungsbetrieb mit am Drain abgeschnürten Kanal arbeitet, also leitend ist, wobei bei einem solchem, einen n-Kanal aufweisenden FET das Steuergatepotential positiv bzgl. Sourcepotential ist und größer als die Schwellenspannung ist. In diesem Falle brtäet sich die Verarmungszone im Übergangsbereich vom abgeschnürten Kanalende in Drainrichtung aus. Ähnliches wird über einen solchen Übergangsbereich in Proc. 6th Conf. on iol. Sl Dev„ Tokio 1974, Suppl. J. Japan Soc. Appl. Phys. 44 (1975), 249-255, insbesondere F i g. 1; in Sol. St. Electronics 18 (1975), 777-783; in IEEE Intern. Sol. St. Circ. Conf. 1976, 214/215 sowie in IBM-Tch. Disci. B. 18 (]uni 1975). 95/96, angegeben.Regardless of efforts to avoid neighboring word disturbances to avoid or fit ζ very short channels to reduce the penetration current of a non-conductive FET, the measure is known per se, on the kqriais-side edge of one connection area, namely the drain, of an FET a transition area between that drain and one under the gate to attach lying channel section. This transition area often has a smaller thickness than the adjacent drain - also often a low doping intensity compared to the drain. The transition area, however, always has the same conductivity type as this drain, that is to say always p-doping or always η-doping the same as the drain - see e.g. Sol. Sl TechnoL December 1972, Pages 27-35, in particular FIG. 13 and its description on page 30, right column, paragraph 3. Der The transition area is used here to increase the avalanche breakdown voltage at the relevant drain-substrate pn junction, especially if the FET is in the Saturation mode works with the channel pinched off at the drain, i.e. it is conductive, with one such channel being one FET having n-channel, the control gate potential is positive with respect to the source potential and is greater than that Threshold voltage is. In this case the problem arises Depletion zone in the transition area from the pinched-off channel end in the drain direction. Something like that is used via such a transition area in Proc. 6th Conf. on iol. Sl Dev "Tokyo 1974, Suppl. J. Japan Soc. Appl. Phys. 44 (1975), 249-255, in particular Fig. 1; in Sol. St. Electronics 18: 777-783 (1975); in IEEE Intern. Sol. St. Circ. Conf. 1976, 214/215 and in IBM-Tch. Disci. B. 18 (] uni 1975). 95/96.

Es ist günstig, den Drain und die Source dick, zum Beispiel 1— 2 μιη dick, zu machen, und dort entsprechend hohe Dotierungsintensitäten, also zum Beispiel stark dotierte Diffusionsgebiete, anzubringen, um den Eigenwiderstand dieser Anschlußbereiche klein zu machen — solche Anschlußbereich werden nämlich oft zusätzlich als niederohmige Verbindungsleitung zu den Anschlußbereichen anderer, im gleichen Speicher angebrachter FETs mitausgenutzt. Außerdem kann man an stark dotierten, also dicken Anschlußbereichen leichter Kontakte zu metallischen Verbindungsleitungen anbringen, als an dünnen Anschlußbereichen. Dicke Anschlußbereiche sind also oft sehr erwünschLIt is favorable to make the drain and the source thick, for example 1-2 μm thick, and there accordingly high doping intensities, for example heavily doped diffusion regions, to be attached to the To make the intrinsic resistance of these connection areas small - such connection areas are often additionally as a low-resistance connection line to the connection areas of others in the same memory attached FETs are also used. You can also use heavily doped, i.e. thick, connection areas It is easier to attach contacts to metallic connecting lines than to thin connection areas. thickness Connection areas are therefore often very desirable

Bei einem FET mit kurzer Kanallänge und mit einer Dicke des Source und des Drain — senkrecht zur Halbleiteroberfläche gemessen —,die annähernd gleich groß wie die parallel zur Halbleiteroberfläche gemessene Kanallängc ist, kann auch ein Source-Drain-Durchbruch bei relativ niedrigen Source-Drain-Spannungen erfolgen, der durch einen dem FEiT gleichsam parallel geschalteten, parasitären Bipolartransistor bewirkt wird. Der Kanalbereich des FET wirkt dann nämlich gleichzeitig als Basisschicht, sowie Source und Drain als Emittei und Kollektor. Wird beim Programmieren des FET diese Source-Drain-Durchbruchsspannung überschritten, kann es zu einer thermischen Überhitzung und damit zur Zerstörung des FET kommen. Der Zusammenhang zwischen der Source-Drain-Durchbruchsspannung und den Abmessungen des FET, insbesondere der Kanallange und der Dicke von Source und Drain, ist in International Electron Device Meeting 1973. 160-163, angegeben. Daraus geht hervor, da3 die Source-Drnin-Durchbruchsspiinnuirsg sehr hoch ist, wenn das Verhältnis Kanallänge zur Anschlußbereichdicke, also Source- urd Drain-Dicke, groß ist und zum Beispiel den Wert 10 hat.In the case of an FET with a short channel length and with a thickness of the source and drain - perpendicular to the Semiconductor surface measured - which approximately the same A source-drain breakdown can also be as large as the channel length measured parallel to the semiconductor surface take place at relatively low source-drain voltages, which is, as it were, parallel to the FEiT switched, parasitic bipolar transistor is caused. The channel area of the FET is then effective at the same time as base layer, and source and drain as emitter and collector. When programming the If the FET exceeds this source-drain breakdown voltage, it can lead to thermal overheating and so that the FET will be destroyed. The relationship between the source-drain breakdown voltage and the dimensions of the FET, particularly the channel length and the thickness of the source and drain in International Electron Device Meeting 1973. 160-163. This shows that the Source Drnin breakthrough spin is very high, if the ratio of channel length to connection area thickness, i.e. source and drain thickness, is large and for Example has the value 10.

Die Aufgabe der Erfindung ist, trotz großerThe object of the invention is great, despite

2b 36 3502b 36 350

Anschlußbcrciehsdicke und trol/, besonders kur/c.ii Kanal bei einem mittels Kanalinjcktion programmierbaren n-Kanal-FET den Durehgriffstrom im nichtleitenden Kiinal/ustand zu vermindern und die Source-Drain-Diirchbruchsspannung hinreichend hoch /u machen. Die Aufgabe kann auch darin gesehen werden, den Kanal dieses n-Kanal-FET deutlich zu verkürzen und gleichzeitig den dabei sonst zu erwartenden Anstieg des Durchgriffstromes und die F.rniedrigung der Source-Drain-Durchbruchsspannung zu bekämpfen.Connection thickness and trol /, especially short / c.ii Channel with a programmable by means of channel injection n-channel FET to reduce the handle current in the non-conductive terminal state and the source-drain breakdown voltage make / u sufficiently high. The task can also be seen in the channel to shorten this n-channel FET significantly and at the same time the increase in the otherwise expected Penetration current and the reduction in source-drain breakdown voltage to fight.

Es handelt sich also um einen Speichcreigenschaften aufweisenden n-Kanal-f IT mit zwei Anschlußbcrcichen, nämlich mit Source und Drain, sowie mit einem allseitig von einem Isolator umgebenen und daher in elektrischer Hinsicht floatenden Speichergate, das beim Programmieren mittels Kanalinjektion von Elektronen, das heißt mittels im eigenen leitenden Kanal durch ein entsprechend starkes Source-Drain-Feld aufgeheizter ι mi.) iUhrr ilen Isolator durchdringender Elektronen, negativ aufgeladen wird.It is therefore an n-channel IT having storage properties with two connection areas, namely with source and drain, as well as with one surrounded on all sides by an insulator and therefore in from electrical point of view floating memory gate, which during programming by means of channel injection of electrons, that is, by means of a source-drain field heated up in its own conductive channel by a correspondingly strong source-drain field ι mi.) their r ile insulator of penetrating electrons, is charged negatively.

Die Aufgabe der Erfindung wird bei diesem n-Kanal-FET dadurch gelöst, daß am kanalseitigen Rande zumindest eines der beiden η-dotierten Anschlußbereiche ein η-dotierter Übergangsbereich, der dünner als der betreffende Anschlußbereich ist. /wischen dem betreffenden Anschlußbereich und einem unter dem Speichergate liegenden Kanalabschnitt angebracht ist. Die Erfindung beruht also darauf, den Durchgriffstrom trotz der Kürze und der Dünnheit des Kanals dadurch zu verringern, daß die normal dicken η-dotierten Anschlußbereiche einen relativ großen Abstand voneinander haben und daß aber ein. beziehungsweise zwei, zwar ebenfalls η-dotierte, aber im Vergleich zum angrenzenden AnschluQbereich dünne Übergangsbereiche die Verkürzung des Kanals und Verminderung des Durchgriffstromes sowie die Erhöhung der sonst bei Verkürzung des Kanals zu beobachtenden, stark verminderten Source-Drain-Durchbruchsspannung bewirken.The object of the invention is achieved in this n-channel FET in that on the channel side If at least one of the two η-doped connection regions is bordered by an η-doped transition region, the is thinner than the relevant connection area. / wipe the relevant connection area and a is mounted under the memory gate channel section. The invention is based on the Reduce penetration current despite the shortness and thinness of the channel by keeping the normal thickness η-doped connection areas have a relatively large distance from one another and that but a. or two, also η-doped, but in comparison to the adjacent connection area thin transition areas the shortening of the channel and reduction of the penetration current as well as the Increase in the greatly reduced source-drain breakdown voltage otherwise observed when the channel is shortened cause.

Der Durchgriffstrom ist ja wegen der Dünnheit des Übergangsbereiches kleiner als wenn bei gleich kurzer Kanallänge die Übergangsbereiche fehlen und daher die Abstände Source-Drain entsprechend verringert würden. Andererseits weisen Drain und Source die erwünschte große Dicke beziehungsweise die entsprechend hohe n-Dotierungsintensität auf. Die Erfindung gestattet darüber hinaus auch noch eine Aufbauinhomogenität des Kanals anzubringen, welche die Kanalinjektion erleichtert — solche Aufbauinhomogenitäten des Kanals zur Erniedrigung der zum Programmieren benötigten Source-Drain-Spannungen sind bereits in der genannten luxemburgischen Patentschrift angegeben. Because of the thinness of the transition area, the penetration current is smaller than when it is equally short Channel length the transition areas are missing and therefore the source-drain distances would be reduced accordingly. On the other hand, the drain and source have the desired large thickness or that accordingly high n-doping intensity. The invention also allows a structural inhomogeneity of the canal, which facilitates the canal injection - such structural inhomogeneities of the Channels for lowering the source-drain voltages required for programming are already in of the aforementioned Luxembourg patent.

Die Erfindung und Weiterbildungen davon werden anhand der in den F i g. 1 und 2 gezeigten, nicht maßstabsgetreuen Schemen von Beispielen näher erläutert, wobeiThe invention and further developments thereof are illustrated in FIGS. 1 and 2 shown, not true-to-scale schemes of examples explained in more detail, wherein

F i g. 1 einen erfindungsgemäßen n-Kanal-FET mit einem den gesamten Kanal bedeckenden Speichergate und mit einem Steuergate, sowieF i g. 1 shows an inventive n-channel FET with a memory gate covering the entire channel and with a control gate, as well

F i g. 2 einen n-Kanal-FET mit einem nur einen ersten Teil des Kanals bedeckenden Speichergate und mit einem Steuergate zeigen.F i g. 2 an n-channel FET with a memory gate covering only a first part of the channel and with show a control gate.

Der in F i g. 1 gezeigte n-Kanal-FET weist zwei Anschlußbereiche auf, nämlich die Source S und den Drain. D, welche beide η++-dotiert sind. Dieser n-Kanal-FET weist Speichereigenschaften auf, weil er ein allseitig von dem isolator Isi/ls2 umgebenes Speichergate G 1 hai. Dieses Speichergate G I weist also keine leitende Verbindung nach außen durch den Isolator Is\lls2 auf. weswegen das Potential dieses Speichergate G 1 floatet. Es handelt sich hier also um einen .Speichereigenschaften aufweisenden n-Ka nal-FET mit zwei Anschlußbcreichcn, nämlich mit Source .S' und Drain O. sowie mit einem allseitig von einem Isolator Is\lls2 umgebenen und daher in elektrischer Hinsicht floatenden Speichergate G 1. The in F i g. The n-channel FET shown in FIG. 1 has two connection areas, namely the source S and the drain. D, both of which are η + + -doped. This n-channel FET has memory properties because it has a memory gate G 1 surrounded on all sides by the isolator Isi / Is2. This memory gate G I therefore has no conductive connection to the outside through the insulator Is \ lls2 . which is why the potential of this memory gate G 1 is floating. It is therefore here a .Speichereigenschaften having n-chan nel-FET with two Anschlußbcreichcn, namely source .S 'and drain O. and with an all sides of an insulator is \ lls2 surrounded and thus floating in the electrical point memory gate G 1 .

Das Speichergale G 1 wird beim Programmieren mittels Kanalinjektion von Elektronen negativ aufgeladen. Heim Programmieren wird nämlich eine entsprechend starke Source-Drain-Spannung, /um Beispiel 15 bis 20 V zwischen Source .S' und Drain D, angelegt, wodurch ein entsprechend starkes Source-Drain-I'eld in Längsrichtung des Kanals entsteht. Der Kanal K ist während des Programmierens leitend, zum Beispiel weil sein in F i g. 2 gezeigtes Stcucrgatc G 2 ein positives Potential, zum Beispiel +25 V. aufweist. Dieses positiv aufgeladene Steuergate O 2 steuert kapazitiv das Potential des Speichergate G 1. wodurch das Steuergate G 2 indirekt auch den Zustand des Kanals K steuert. Bei ausreichend hohem positiven Potential am Steuergate G 2 ist also der Kanal K leitend, selbst falls das Potential des Speichergate G 1 wegen einer geringfügigen negativen Aufladung einen gewissen, aber noch zu geringfügigen sperrenden Einfluß auf den Zustand des Kanals K hat.The storage tank G 1 is negatively charged during programming by means of channel injection of electrons. For programming, a correspondingly strong source-drain voltage, for example 15 to 20 V, is applied between source .S 'and drain D, which creates a correspondingly strong source-drain field in the longitudinal direction of the channel. The channel K is conductive during programming, for example because it is shown in FIG. 2 shown Stcucrgatc G 2 has a positive potential, for example +25 V. This positively charged control gate capacitively O 2 controls the potential of the storage gate G 1, whereby the control gate G 2 also indirectly controls the state of the channel K. At sufficiently high positive potential on the control gate G 2, therefore, the channel K is conductive, even if the potential of the storage gate G 1 because of a slight negative charging certain, but still has a minor influence on the blocking state of the channel K.

Im leitenden Kanal K herrschen aber wegen des beim Programmieren besonders starken Source-Drain-Feldcs nicht die normalen Verhältnisse, nämlich konstante Beweglichkeit der Elektronen. Das starke Source-Drain-Fcld heizt nämlich die Kanalelektronen besonders stark auf. so daß sie sich mit Sättigungsgeschwindigkeit bewegen, wodurch ein Teil dieser im eigenen leitenden Kanal aufgeheizten Elektronen hohe kinetische Energien aufnehmen, zum Beispiel mehr als 3,6 eV. Sobald die betreffenden Kanalelektronen genügend aufgeheizt sind, sind sie fähig, den Kanal K zu verlassen und den Isolator fs 1 zu durchdringen, um so das Speichergate G 1 negativ aufzuladen. Diese sogenannte Kanalinjektion von Elektronen besteht also darin, daß mittels im eigenen leitenden Kanal K durch ein entsprechend starkes Source-Drain-Feld Kanalelektronen so aufgeheizt werden, daß sie den Isolator /51 durchdringen können und damit das Speichergate G 1 negativ aufladen können. Diese Kanalinjektion ist bereits detailliert in der genannten luxemburgischen Patentschrift 72 605 beschrieben.In the conductive channel K , however, the normal conditions, namely constant mobility of the electrons, do not prevail because of the source-drain field, which is particularly strong during programming. The strong source-drain-Fcld heats up the channel electrons particularly strongly. so that they move at saturation speed, whereby some of these electrons, which are heated up in their own conductive channel, absorb high kinetic energies, for example more than 3.6 eV. As soon as the relevant channel electrons are sufficiently heated, they are able to leave the channel K and penetrate the insulator fs 1 in order to thus charge the memory gate G 1 negatively. This so-called channel injection of electrons consists in the fact that channel electrons are heated by means of a correspondingly strong source-drain field in their own conductive channel K so that they can penetrate the insulator 51 and thus negatively charge the memory gate G 1. This channel injection has already been described in detail in the aforementioned Luxembourg patent 72 605.

Bei dem in Fig. 1 gezeigten n-Kanal-FET ist an den kanalseitigen Rändern beider Anschlußbereiche S, D jeweils ein η-dotierter Übergangsbereich B^, BD angebracht. Jeder dieser Übergangsbereiche, welche hier schwächer als die Source S und Drain D dotiert sind, also η+-dotiert sind, ist jeweils dünner als der betreffende angrenzende Anschlußbereich, an den der Übergangsbereich angrenzt. In F i g. 1 ist gezeigt, daß die senkrecht zur Halbleiteroberfläche gemessene Dicke d' des Übergangsbereichs BS kleiner ist als die Dicke rfdes angrenzenden Anschlußbereichs S. In the n-channel FET shown in FIG. 1, an η-doped transition area B ^, BD is attached to the channel-side edges of both connection areas S, D. Each of these transition areas, which are more weakly doped than the source S and drain D here, that is to say η + -doped, is in each case thinner than the relevant adjoining connection area to which the transition area adjoins. In Fig. 1 it is shown that the thickness d 'of the transition region BS, measured perpendicular to the semiconductor surface, is smaller than the thickness rf of the adjacent connection region S.

Bei der Erfindung müssen jedoch nicht inbedingt an beiden Anschlußbereichen S, D jeweils ein Obergangsbereich BS, BD angebracht sein. Es genügt, daß am kanalseitigen Rande zumindest eines der beiden jeweils η-dotierten Anschlußbereiche, zum Beispiel an der Source S, ein η-dotierter Übergangsbereich, hier dann BS, angebracht ist, wobei dieser Übergangsbereich, senkrecht zur Halbleiteroberfläche gemessen, dünner In the invention, however, a transition area BS, BD does not necessarily have to be attached to both connection areas S, D. It is sufficient that at least one of the two η-doped connection areas, for example at the source S, an η-doped transition area, here then BS, is attached to the channel-side edge, this transition area, measured perpendicular to the semiconductor surface, thinner

2b Jb2b Jb

(d') als der betreffende Anu'hliiBbereiih .S" (it) isl und wobei dieser (Jbergangsbcrcich /wischen dem bclrcf· !enden, angrenzenden Anschlußbcrcich S und einem unter dem Spck'horgalc G I liegenden Kanalabschnitl AC I angebraehl ist, vgl. I' i g. 2. ■> (d ') as the relevant connection area .S " (it) isl and where this (transition area / between the leading, adjacent connection area S and a duct section AC I lying below the Spck'horgalc GI is illuminated, cf. I 'i g. 2. ■>

Der Übcrgangsbcrcich BS bzw. BD muß auch nicht unbedingt längs der ganzen Kanalbreite an den betreffenden Anschlußbereich .V b/w. P angrenzen. Zur lösung der crfindiingsgcniäßcn Aufgabe genügt, daß längs eines Teils der Breite des Kanals der Übergangs- to bereich an den Anschlußbereich angrenzt, obwohl dann der Eigenwiderstand des Übergangsbereichs und damit die Höhe der notwendigen Source Drain-Betriebsspannungen zunehmen würde. Insbesondere drainscilig ist es aber vorteilhaft, einen nur teilweise die Kanalbrcite r> bedeckenden Übcrgangsbercich anzubringen, da dann der pn-Obergang /wischen diesem Übergangsbereich und Kanal, im drainfernen Abschnill dieses Überganges, als eine die Kanalinjcktion erleichternde Aufbauinho mogcnital des Kanals wirkt. to The transition section BS or BD does not necessarily have to be along the entire width of the channel to the relevant connection area .V b / w. Adjoin P. To solve the problem, it is sufficient that the transition area adjoins the connection area along part of the width of the channel, although the intrinsic resistance of the transition area and thus the level of the necessary source-drain operating voltages would then increase. In particular, it is advantageous for drainage to attach a transition area that only partially covers the channel width, since the pn transition / between this transition area and channel, in the section of this transition remote from the drain, acts as a structural component of the channel that facilitates channel injection. to

Dadurch, daß zumindest an einem der beiden Anschlußbereichc .V oder D ein Übergangsbereich 05 oder BD angebracht ist, wird der im an sich gesperrten Zustand des Kanals AC fließende Souree-Drain-Durehgriffslrom (punch-through-current) kleiner sein, als ?■; wenn bei gleich großer Kanallänge kein solcher Übergangsbereich vorgesehen wäre — wenn also die Anschliißbcrciche S. Dzur Vermeidung einer Verlängerung ties Kanals entsprechend enger benachbart als bei der Erfindung angebracht wären. Bei der Erfindung h> kann also der Abstand der Anschlußbereiche S. D voneinander viel größer als die Länge des Kanals AC gewählt werden, weil der Übcrgangsbcrcich bzw. die Übergangsbereiche BS. BD in elektrischer Hinsicht wegen ihrer η-Dotierung jeweils wie eine den Abstand )"> zwischen den Anschlußbereichen S. D verringernde, dünne Zunge am Anschlußbereich, also als Quelle oder Senke für den Kanalstrom, wirkt, wobei diese Zunge die wirksame Kanallängc verkürzt, so daß die Kanallänge nur noch AC(F"ig. I)oder AC 1 + AC 2(Fi g. 2)beträgt.Because a transition area 05 or BD is attached to at least one of the two connection areas c .V or D , the punch-through current flowing in the blocked state of the channel AC will be smaller than? ■ ; if no such transition region would be provided at the same major channel length - say when the Anschliißbcrciche S. D adjacent to avoid extension ties channel corresponding narrower than would be appropriate in this invention. In the invention, h> Thus, the distance between the terminal portions from each other can S. D much greater than the length of the channel AC are chosen because of the Übcrgangsbcrcich or the transition regions BS. BD from an electrical point of view, because of its η-doping , acts like a thin tongue on the connection area that reduces the distance between the connection areas S. D , i.e. as a source or sink for the channel current, this tongue shortening the effective channel length, see above that the channel length is only AC (Fig. I) or AC 1 + AC 2 (Fig. 2).

Hei der Erfindung können daher dicke Anschlußbereiche 5 und D. zum Beispiel in Form von hochdotierten Diffusionsgebieten, angebracht sein, welche besonder^ niederohmig sind und eine leichte Kontaktierung zu metallischen Verbindungsleitungen gestatten. Der 4S Durchgriffstrom ist trotz der erreichten Kürze des Kanalabschnitts AC bei der Erfindung deutlich kleiner, als wenn Source und Drain unmittelbar nur durch einen gleich kurzen Kanal getrennt wären, wenn also kein Übergangsbereich oder keine Übergangsbereiche ange- so bracht wären. Die F.rfindung stellt also eine Maßnahme dar. durch die trotz der Verkürzung des Kanals nur vergleichsweise geringe Durchgriffströme entstehen, obwohl Source Sund Drain D weiterhin für sich jeweils ziemlich dick sind. ssAccording to the invention, thick connection areas 5 and D., for example, in the form of highly doped diffusion areas, which are particularly low-resistance and allow easy contact with metallic connecting lines. The 4S penetration current is significantly smaller in the invention, despite the shortness of the channel section AC achieved, than if the source and drain were directly separated only by an equally short channel, i.e. if no transition area or no transition areas were provided. The invention thus represents a measure by which, despite the shortening of the channel, only comparatively low penetration currents arise, although source and drain D are still quite thick in themselves. ss

Das Steuergate G 2 gestattet nicht nur, während des Programmieren die beim allmählichen Aufladen des Speichergate G1 im Speichergate auftretenden negativen Potentiale so stark zu kompensieren, daß der Kanal K immer noch gut leitend bleibt, so daß die Aufladung eo des Speichergate Gi mittels Kanalinjektion bis zur völligen Aufladung des Speichergate Gl leicht fortgesetzt werden kann. Das Steuergate G 2 gestattet darüber hinaus, kapazitiv den Zustand des Kanals K zu steuern — unabhängig davon, ob das Speichergate G1 programmiert ist, also negativ aufgeladen ist, oder nichtprogrammiert ist. also nicht negativ aufgeladen ist.The control gate G 2 not only allows the negative potentials occurring during the gradual charging of the memory gate G1 in the memory gate to be compensated so strongly during programming that the channel K still remains conductive, so that the charge eo of the memory gate Gi by means of channel injection up to full charging of the memory gate Gl can easily be continued. The control gate G 2 also allows the state of the channel K to be capacitively controlled - regardless of whether the memory gate G1 is programmed, that is to say is negatively charged, or is not programmed. so is not negatively charged.

Das Steuergalc G 2 gestattet insbesondere zu lesen.The Steuergalc G 2 allows reading in particular.

also festzustellen, ob eine negative Aufladung auf dem Speichergate G 1 ist oder nicht. Hierzu wird ein relativ schwaches positives l.escpotential an das Steuergate Cl 2, zum Beispiel +5V, sowie eine relativ schwache l.escspannung an den Kanal AC, zum Beispiel 0 V an S,thus to determine whether there is a negative charge on the memory gate G 1 or not. For this purpose, a relatively weak positive esc potential is applied to the control gate Cl 2, for example + 5V, and a relatively weak esc voltage is applied to the AC channel, for example 0 V to S,

- 5 V an das Substrat //7"und + 5 V an Drain D gelegt- 5 V applied to the substrate // 7 "and + 5 V to drain D.

— wobei ein Sourcc-Drain-Strom fließt, falls das Spcichcrgalc nicht programmiert ist und praktisch kein Source-Drain-Strom fließt, falls das Speichergate Gi durch Aufladung, zum Beispiel auf -10 V, programmiert isl.A source-drain current flows if the memory gate is not programmed and practically no source-drain current flows if the memory gate Gi is programmed by charging, for example to -10 V.

Darüber hinaus kann das Steuergate (7 2 auch zum elektrischen I löschen des bisher programmierten Spcichcrgatc G 1 verwendet werden. Alle diese Funktionen des Steuergate G 2 gehen bereits aus der luxemburgischen Patentschrift 72 605 hervor.In addition, the control gate 7 2 can also be used to electrically erase the previously programmed memory gate G 1. All these functions of the control gate G 2 are already evident from the Luxembourg patent specification 72 605.

Grundsätzlich kann jedoch der in Fig. I gezeigte η Kanal-ΙΊΤ — auch wenn er kein Stcuergatc G 2 aufweist — auch mittels Kanalinjektion programmiert werden, besonders falls er vom Verarmungs-Typ ist, also einen dünnen, n-dolierten Kanalbereich zwischen Source und Drain aufweist; er kann auch ohne Steuergate ähnlich wie ein FAMOS-FET mittels eines in Reihe geschalteten weiteren IFT gelesen und darüber hinaus auch, zum Beispiel mit Hilfe von ultraviolettem Licht oder mittels F.rwärmung des gesamten n-Kanal-FFT, in für sich bekannter Weise gelöscht werden.In principle, however, the η channel ΙΊΤ shown in FIG. I - even if it does not have a control gate G 2 - can also be programmed using channel injection, especially if it is of the depletion type, thus a thin, n-segmented channel area between Has source and drain; similar to a FAMOS-FET, it can also be used without a control gate by means of an in Series connected further IFT read and in addition also, for example with the help of ultraviolet Light or by heating the entire n-channel FFT, be deleted in a manner known per se.

Das in F i g. 2 gezeigte Ausführungsbeispiel der Erfindung unterscheidet sich von dem in F' ι g. 1 gezeigten Ausführungsbeispiel im wesentlichen dadurch, daß bei dem in Fig. I gezeigten Beispiel kein weiterer Bereich des Kanals zwischen einerseits dem unter dem Speichergate liegenden Kanalbcreich AC und andererseits dem Übergangsbercich oder dem keinen Übergangsbcrcich aufweisenden Anschlußbereich liegt. Bei dem in F i g. 2 gezeigten Beispiel liegt hingegen zwischen dem Übergangsbereich BS und dem unter dem Speichergate liegenden, also auch vom Speichergate gesteuerten Kanalbereich AC 1 ein weiterer, nur vom Steuergate G 2 gesteuerter Kanalbereich AC 2. Bei dem in Fig. 2 gezeigten Beispiel besteht nämlich das Speichergate nur aus dem Abschnitt G 1. wohingegen der gestrichelt angedeutete Abschnitt GV zwar beim halbfertigen n-Kanal-FET vorhanden, aber beim fertigen n-Kanal-FET wieder beseitigt ist, wie noch beschrieben werden wird. Statt des nicht vorhandenen Speichergateabschnittes GY ist nämlich beim fertigen n-Kanal-FET dort nur Material des Isolators /s2 vorhanden.The in Fig. The embodiment of the invention shown in FIG. 2 differs from that in FIG. 1 essentially characterized in that in the example shown in FIG. In the case of the FIG. 2, however, lies between the transition area BS and the channel area AC 1 located below the memory gate, i.e. also controlled by the memory gate, another channel area AC 2 controlled only by the control gate G 2. In the example shown in FIG from section G 1. whereas section GV indicated by dashed lines is present in the semi-finished n-channel FET, but is eliminated again in the finished n-channel FET, as will be described later. Instead of the non-existent memory gate section GY , only the material of the insulator / s2 is present in the finished n-channel FET.

Falls, wie in F i g. 1 gezeigt, zwischen dem Übergangsbereich und dem unter dem Speichergate liegenden Kinalbereich AC jeweils kein weiterer Bereich des Kanals liegt, beeinflußt das Speichergate G1 — hier zusammen mit dem Steuergate G 2 — unmittelbar den gesamten Kanal dieses n-Kanal-FET. Falls hingegen, wie in F i g. 2 gezeigt zwischen zumindest einem der beiden Obergangsbereiche und dem unter dem Speichergate liegenden Kanalbereich K i jeweils ein weiterer, nur vom Steuergate G 2 gesteuerter Kanalbereich liegt dann ist eine übermäßige Löschung des Steuergate G1 unschädlich für den Betrieb des n-Kanal-FET als Speicherzelle innerhalb eines viele solche Speicherzellen enthaltenden Speichers, wobei jeweils nur ein einziger n-Kanal-FET pro Speicherzelle angebracht ist wie in der luxemburgischen Palentschrift 72 605 insbesondere anhand der Fig.23 bis 30 (= F i g. 1, 3 und 4 der DT-OS 25 13 207; F i g. 1 bis 3 der DT-OS 25 25 062 und Fig. 1 und 2 der DT-OSIf, as in FIG. 1, there is no further area of the channel between the transition area and the kinal area AC located below the memory gate, the memory gate G1 - here together with the control gate G 2 - directly influences the entire channel of this n-channel FET. If, however, as in FIG. 2 shows a further channel area controlled only by control gate G 2 between at least one of the two transition areas and the channel area K i located below the memory gate a memory containing many such memory cells, with only a single n-channel FET per memory cell being attached as in the Luxembourg Palentschrift 72 605, in particular with reference to FIGS. 23 to 30 (= FIG. 1, 3 and 4 of the DT- OS 25 13 207; Figs. 1 to 3 of DT-OS 25 25 062 and Figs. 1 and 2 of DT-OS

25 25 097) im Detail bereits beschrieben ist. Da der Übergangsbereich beziehungsweise die Übergangsbereiche US oder BD bei der Erfindung weitgehend gleiche Eigenschaften wie die Anschlußbereiche Source S und Drain D haben — abgesehen vor allem vom ■> Durchgriffstrom und vom Eigenwiderstand — verhält sich der in Fig. 2 gezeigte, erfindungsgemäße n-Kanal-FET — abgesehen vor allem vom Durchgriffstrom — im wesentlichen wie der in dieser luxemburgischen Patentschrift beschriebene n-Kanal-FET mit zwei in Reihe liegenden Kanalbereichen K 1, K 2. 25 25 097) has already been described in detail. Since the transition area or the transition areas US or BD in the invention have largely the same properties as the connection areas source S and drain D - apart from above all the penetration current and the intrinsic resistance - the n-channel channel according to the invention shown in FIG. FET - apart primarily from the penetration current - essentially like the n-channel FET described in this Luxembourg patent with two channel areas K 1, K 2 lying in series.

Übrigens ist in der gleichen luxemburgischen Palentschrift, z.B. in deren Fig. I, bereits ein n-Kanal-FET — allerdings ohne Übergangsbereich — gezeigt, bei dem /wischen dem unter dem Speichergate liegenden Kanalabschnitt einerseits und Source und Drain andererseits jeweils kein weiterer Kanalbereich liegt. Auch dieses in der luxemburgischen Patentschrift gezeigte n-Kanal-FET-Beispiel hat — abgesehen vor allem vom Durchgriffstrom — im wesentlichen die gleichen Eigenschaften wie der erfindungsgcmäUe, in F i g. I gezeigte n-Kanal-FET.Incidentally, in the same Luxembourg Palentschrift, e.g. in its Fig. I, there is already an n-channel FET - but without transition area - shown with the / wipe the under the memory gate lying channel section on the one hand and source and drain on the other hand each no further channel area located. This n-channel FET example shown in the Luxembourg patent also has - apart from all of the penetration current - essentially the same properties as the invention, in F i g. I shown n-channel FET.

In der gleichen luxemburgischen Patentschrift ist anhand der dortigen Fig.4 (= Fig.4 von DT-OSIn the same Luxembourg patent is based on the local Fig.4 (= Fig.4 of DT-OS

24 45 137.4) und F ig. 22 (= F ig. 2 von DT-OS24 45 137.4) and Fig. 22 (= Fig. 2 from DT-OS

25 05 816.6) beschrieben, daß bei einem solchen ersten n-Kanal-FET an sich die Gefahr einer »Nachbarwortstörung« besteht. Diese Gefahr wird dadurch hervorgerufen, daß das — beim Programmieren einer durch diesen ersten n-Kanai-FFF gebildeten ersten Speicherzelle einer Speichermatrix — im allgemeinen recht hohe positive Programmier-Drain-Potential auch an weitere, drainseilig miteinander verbundene (»benachbarte«) n-Kanal-FETs, also an weitere Speicherzellen, geliefert wird. Diese an den weiteren n-Kanal-FETs liegende ü hohe, zum Programmieren des ersten n-Kanal-FET dienender Drain-Potential löscht eventuell teilweise oder sogar völlig wieder solche weiteren n-Kanal-FETs, falls deren Speichergate schon während einer der vorhergehenden Programmierungen ihrerseits mit »0 Elektronen programmiert wurden. Diese Gefahr der »Nachbarwortstörungen« beruht nämlich darauf, daß in diesen bereits programmierten, weitere Speicherzellen darstellenden n-Kanal-FETs ebenfalls eine hohe Spannung zwischen deren Drain und deren dann negativ aufgeladenem Speichergate auftritt, wobei gleichzeitig die Vorspannung am Steuergate des ersten n-Kanal-FETs zur Unterstützung der Programmierung stark positiv, aber die Vorspannung an den Steuergates der weiteren n-Kanal-FETs zur Vermeidung von Kanalströmen in unprogrammierten weiteren n-Kanal-FETs viel niedriger, zum Beispiel gleich Erdpotential ist. Diese niedrige Vorspannung an den Steuergates der weiteren n-Kanal-FETs — falls solche Steuergates überhaupt vorgesehen sind — ist also stark negativ im Vergleich zur Vorspannung des Steuergate des soeben zu programmierenden ersten n-Kanal-FETs. Wegen dieser, relativ gesehen, negativen Vorspannung, zum Beispiel 0 V, des Steuergate der weiteren n-Kanal-FETs wird das Potential der mit Elektronen programmierten, y> also negativ aufgeladenen Speichergates der weiteren n-Kanal-FETs kapazitiv zusätzlich weiter ins Negative, z.B. auf — 10V, verschoben. Daher liegt bei diesen schon vorher programmierten weiteren n-Kanal-FETs eine besonders hohe Spannung zwischen deren nun positivem Drain, z. B. + 20 V, und deren stark negativem Speichergate, hier —10 V. Diese besonders hohe Spannung, hier 30 V, zwischen Drain und programmiertem .Speichergate der weiteren Speicher-FETs beim Programmieren des ersten Speicher-FETs kann diese weiteren, vorher [-'ogrammicrlen n-Kanal-FETs unerwünschter Weise teilweise oder sogar völlig wieder löschen, weil bei Fehlen eines Übergangsbereiches die hohe Drain-Speichergate-Spannung entweder einen die Löschung hervorrufenden Avalancheeffekt am Drain-Substrat-pn-Übergang, oder einen der anderen Löscheffekte, z. B. den Fowler-Nordheim-Tunneleffekt auslösen kann. Durch diese unerwünschter Weise hervorgerufenen Löscheffekte gelangen aufgeheizte Löcher zum Speichergate und/oder verlassen Speichergate-Elektronen das Speichergate, wodurch diese Speichergates der programmierten weiteren n-Kanal-FETs teilweise oder sogar völlig entladen werden. Die in den benachbarten weiteren n-Kanal-FETs gespeicherten Bits, beziehungsweise Worte, werden also teilweise oder völlig gelöscht. Ob eine zumindest teilweise löschung eingetreten ist, erkennt man an den Veränderungen des Source-Drain-Stromes bei Anlegen von Lesespannungen an den n-Kanal-FET; die CJrrtüc des .Source-Drain-Stromes hängt nämlich von der Speichergateaufladung ab.25 05 816.6) described that with such a first n-channel FET per se there is a risk of "neighboring word interference". This danger is caused by that the - when programming a first memory cell formed by this first n-channel FFF a memory matrix - generally quite high positive programming drain potential also to other, ("Neighboring") n-channel FETs connected to one another in a drain cable, ie supplied to further memory cells will. This high, which is located on the other n-channel FETs, is used to program the first n-channel FET the drain potential that serves may partially or even completely extinguish such further n-channel FETs, if their memory gate was marked with »0 during one of the previous programming Electrons were programmed. This danger of "neighboring word disturbances" is based on the fact that in these already programmed n-channel FETs, which represent additional memory cells, also have a high voltage occurs between their drain and their then negatively charged memory gate, and at the same time the bias on the control gate of the first n-channel FET to aid programming is strong positive, but the bias on the control gates of the other n-channel FETs to avoid channel currents in unprogrammed further n-channel FETs is much lower, for example equal to ground potential. This low bias voltage at the control gates of the other n-channel FETs - if such control gates at all are provided - is therefore strongly negative compared to the bias of the control gate of the just closed programming first n-channel FETs. Because of this, relatively speaking, negative bias, for Example 0 V, the control gate of the other n-channel FETs, the potential of the programmed with electrons, y> i.e. negatively charged memory gates of the further n-channel FETs capacitively further into negative, e.g. to - 10V, shifted. Hence lies with these other n-channel FETs programmed a particularly high voltage between them positive drain, e.g. B. + 20 V, and their strongly negative Memory gate, here -10 V. This particularly high voltage, here 30 V, between the drain and the programmed .Memory gate of the other memory FETs at Programming the first memory FET can make these other previously undesirable n-channel FETs Partially or even completely delete them, because if there is no transition area the high drain-memory-gate voltage either an avalanche effect at the drain-substrate-pn-junction causing the erasure, or one of the other erasing effects, e.g. B. trigger the Fowler-Nordheim tunnel effect can. This undesired erasure effects caused heated holes to reach Memory gate and / or memory gate electrons leave the memory gate, whereby these memory gates the programmed further n-channel FETs are partially or even completely discharged. The ones in the neighboring bits or words stored in other n-channel FETs are thus partially or completely deleted. Whether an at least partial deletion has occurred, can be recognized by the changes in the source-drain current when reading voltages are applied to the n-channel FET; the CJrrtüc of the .Source-Drain-Current namely depends on the storage gate charge.

In der bereits genannten luxemburgischen Patentschrift wird zur Vermeidung solcher Nachbarwortstörungen vorgeschlagen, die Dicke des Isolatos zwischen Speichergate einerseits und Drain bzw. Kanalbereich andererseits größer als einen gewissen Mindestwert F3 zu wählen — wodurch nämlich eine oft ausreichende Verringerung der Drain-Speichergate-Feldstärke, also des Drain-Speichergate-Spannungsgradienten bei den programmierten weiteren n-Kanal-FETs erreicht wird. Bei zu hoher Feldstärke im dünnen Isolator zwischen negativem Speichergate und positivem Drain erfolgt die Entladung des Speichergate. Wegen der oft hohen Toleranzen bei der Herstellung großintegrierter n-Kanal-FETs-Speicher und wegen der entsprechend hohen Ausschußquote bleibt aber der Wunsch nach weiteren Maßnahmen zur Eindämmung der Nachbarwortstörungen bestehen.In the above-mentioned Luxembourg patent, in order to avoid such neighboring word disturbances, it is proposed that the thickness of the isolator between the memory gate on the one hand and the drain or channel area on the other hand be greater than a certain minimum value F3 - which often results in a sufficient reduction in the drain-memory gate field strength, i.e. the Drain-memory gate voltage gradient is achieved in the programmed further n-channel FETs. If the field strength in the thin insulator between the negative memory gate and the positive drain is too high, the memory gate is discharged. Because of the often high tolerances in the manufacture of large-scale integrated n-channel FETs and because of the correspondingly high reject rate, however, the desire for further measures to contain neighboring word interference remains.

Eine Verringerung der Gefahr der Nachbarwortstörung bei einem erfindungsgemäßen n-Kanal-FET ist insbesondere dann gegeben, wenn der Übergangsbereich am kanalseitigen Rande des Drain D angebracht ist, wenn also der an den Übergangsbereich BD angrenzende Anschlußbereich der Drain D ist. Dies gilt sowohl für das in Fig. 1 als auch für das in Fig. 2 gezeigte erfindungsgemäße Ausführungsbeispiel, welches nämlich ein Steuergate G 2 enthält.A reduction in the risk of neighboring word interference in an n-channel FET according to the invention is given in particular when the transition region is attached to the channel-side edge of the drain D, that is, when the connection region adjoining the transition region BD is the drain D. This applies both to the exemplary embodiment according to the invention shown in FIG. 1 and to the exemplary embodiment shown in FIG. 2, which namely contains a control gate G 2.

Das Steuergate G 2 bedeckt hier nicht nur das Speichergate Gi, sondern, z.B. wegen Herstellungstoleranzen, auch den an den Drain D angrenzenden Übergangsbereich BD zumindest teilweise. Eine »Bedeckung« liegt im Sinne der Erfindung — wie im Sinne des genannten luxemburgischen Patents — dann vor, falls dessen Potential auch diesen Übergangsbereich, zumindest Teile davon, steuert Das Potential des Steuergate steuert dann nämlich auch noch den Zustand des vom Steuergate »bedeckten« Teils der Oberfläche des Übergangsbereichs BD. Die Bedeckung des Übergangsbereichs BD bewirkt hier nämlich die Entstehung einer Verarmungszone an dieser Ubergangsbereichsoberfläche, falls das Steuergatepotential positiv im Vergleich zum Übergangsbereichspotential, also Drainpotential, ist. Bei der Erfindung sind solche Bedeckungen des Ubergangsbereichs vorteilhafterweise unschädlich. Diese steuergategesteuerte Verarnitngszone ist nämlich nur dünn und schwach verarmt im Vergleich zur erst unten beschriebenen weiteren.The control gate G 2 here not only covers the memory gate Gi, but also at least partially, for example because of manufacturing tolerances, the transition region BD adjoining the drain D. "Covering" in the sense of the invention - as in the sense of the above-mentioned Luxembourg patent - exists if its potential also controls this transition area, at least parts of it. Part of the surface of the transition area BD. This is because the covering of the transition region BD here causes the creation of a depletion zone on this transition region surface if the control gate potential is positive compared to the transition region potential, that is to say the drain potential. In the case of the invention, such coverings of the transition area are advantageously harmless. This control gate controlled processing zone is namely only thin and weakly depleted in comparison to the further described below.

spcichciguicgcslcuerlcn Verarmungs/.onc. Der Übergangsbereich BD ist nämlich so dick, dall diese steucrgategesteuertc Verarmungszone keine Absehnürnng (cut-off) <Jes Übergangsbereiches ÖD bewirkt. Im ff. genden wird die Wirkung des Übergangsbereichs ^r> näher erläutert.spcichciguicgcslcuerlcn impoverishment / .onc. The transition area BD is namely so thick that this control-gate-controlled impoverishment zone does not cause any cut-off <of the transition area ÖD. In the following, the effect of the transition area ^r > is explained in more detail.

Es sind bei der Beurteilung der Nachbarwortstörung zwei verschiedene Betriebszustände zu unterschieden, nämlich der erste Betriebszustand, welcher beim soeben programmiert werdenden ersten n-Kanal-FET auftritt, to sowie ein zweiter Betriebszustand, welcher bei den schon vorher programmierten weiteren n-Kanal-FETs auftritt.When assessing neighboring word disturbance, a distinction must be made between two different operating states: namely the first operating state that occurs in the first n-channel FET that has just been programmed, to and a second operating state, which is the case with the other n-channel FETs that have already been programmed occurs.

Am ersten n-Kanal-FET, also im ersten Betriebszustand, liegt positives Programmierpolential, /.. B. + 25 V, r> am Steuergate G 2, also z. B. + 15 V am fertig negativ aufgeladenen Speichergale Cl. Durch kapazitive Beeinflussung bleibt also die Oberfläche des Übergangsbereiches ÖD gut leitend, beziehungsweise sie wird noch besser leitend. In diesem Falle leiten also sowohl diese ;n beeinflußte Oberfläche des Übergangsbereichs BD als auch die unbes. rnflußten tieferen Schichten dieses Übergangsbereichs ßDdie Elektronen jeweils recht gut. Sie liegen deswegen auf Drainpotential. Es tritt also bei dieser Weiterbildung keine Störung der Programmie- ^5 rung des ersten n-Kanal-FET auf.At the first n-channel FET, i.e. in the first operating state, there is a positive programming potential, / .. B. + 25 V, r> at the control gate G 2, thus z. B. + 15 V on the already negatively charged storage tank Cl. Due to the capacitive influence, the surface of the transition area ÖD remains well conductive, or it becomes even better conductive. In this case, both this; n influenced surface of the transition area BD and the unaffected. the electrons flowed quite well in deeper layers of this transition region ßD. They are therefore at drain potential. With this development, there is no interference with the programming of the first n-channel FET.

Bei den weiteren n-Kanal-FF,Ts. also im zweiten Betriebszustand, liegt vergleichsweise negatives Potential, z.B. Erdpotential, also OV, am Steuergate G 2, daher z. B. - 10 V am aufgeladenen Speichergate Cl- jn sowie hohes positives Potential, z. B. 20 V, am Drain D und damit an sich auch am dort angrenzenden Übergangsbereich BD. Das negative Potential des Speichergate G1 bewirkt aber, daß an der vom Speichergate G1 bedeckten, an das Speichergate η angrenzenden Kante des Übergangsbereichs BD eine sehr starke weitere Verarmung der Elektronen eintritt. An dieser weiteren Verarmungszone an der speichergatenahen Kante des Übergangsbereichs BD — wobei sich diese weitere Verarmungszone von der Kante auch senkrecht zur Source-Drain-Richtung nach unten ausbreitet, sowie auch etwas in Drainrichtung ausbreitet — liegt nicht mehr das hohe positive Potential, hier 20 V, des Drain D, sondern ein vergleichsweise negativeres Potential. Die hohe Speichergate-Drain-Spannung, hier 30 V, bewirkt, daß diese weitere Verarmungszone dicker als die von einer geringeren Spannung, hier 20 V, bewirkte steuergategesteuerte Verarmungszone ist. Überdies ist der Abstand (Is \/Is2) zwischen dem Steuergate G 2 und dem Übergangsbe- so reich größer als (Is 1) zwischen Speichergate G 1 und Übergangsbereich, was ebenfalls zur besonders starken Ausbildung der weiteren Verarmungszone beiträgt.With the other n-channel FF, Ts. so in the second operating state, there is a comparatively negative potential, for example ground potential, that is, OV, at the control gate G 2, therefore z. B. -10 V on the charged storage gate Cl- jn and high positive potential, z. B. 20 V, at the drain D and thus also at the transition area BD adjoining there. The negative potential of the memory gate G 1, however, has the effect that a very strong further depletion of electrons occurs at the edge of the transition region BD which is covered by the memory gate G 1 and adjoining the memory gate η. At this further depletion zone at the edge of the transition area BD near the memory gate - this further depletion zone also spreads downward from the edge perpendicular to the source-drain direction and also spreads somewhat in the drain direction - there is no longer the high positive potential, here 20 V. , of the drain D, but a comparatively more negative potential. The high memory gate-drain voltage, here 30 V, has the effect that this further depletion zone is thicker than the control gate-controlled depletion zone brought about by a lower voltage, here 20 V. Moreover, the distance (Is \ / Is2) between the control gate G 2 and the transitional is so rich greater than (Is 1), which contributes between memory gate G 1 and also the transition region to particularly strong formation of further depletion zone.

Wegen der Beeinflussung, also Bedeckung der speichergatenahen Kante des Obergangsbereichs BD durch das Speichergate G1, liegt also bei diesen weiteren, bereits vorher programmierten Speichergates die volle Speichergate-Drain-Spannung, hier 30 V, nicht mehr zwischen dem Speichergate G1 und der benachbarten Kante des Ubergangsbereiches PD. «> sondern zwischen dem Speichergate G 1 und tieferen, entfernteren, vom Speichergate nicht mehr beeinflußten Schichten unter und rechts neben der weiteren Verarmungszone des Übergangsbereichs BD. Auf diese Weise ist die Feldstärke insbesondere im Isolator Is X und daher die Gefahr der Löschung der programmierten weiteren Speichergates bei dieser erfindungsgemäßen Weiterbildung verringert — sogar falls ein vom Steuergate zumindest teilweise bedeckter Übergangsbereich HD, ,:. B. wegen oft unvermeidbarer Hcrstcllungstoleram:en, vorhanden sein sollte. Dadurch ist die Gefahr der Nachbarwortstörung sogar unabhängig davon vermindert, welcher der verschiedenen Effekte, L. B. Ava'ancheeffekt, Forder-Nordheim-Tunneleffekt oder Gateoberflächeneffekt, schließlich bei zu hoher Feldstärke die Löschung bewirkt. Durch diese erfindungsgemäße Weiterbildung ist also — mit Bedeckung oder ohne Bedeckung des Übergangsbereiches durch das Steuergate — die Gefahr der Nachbarwortstörung ebenso zu verringern, wie durch die im luxemburgischen Patent beschriebene geeignete Dimensionierung der Dicke des Isolators Is 1. Vorteilhafterweise kann man sogar für die erlindungsgcmäße Maßnahme — bei der zusätzlich sogar eine zumindest teilweise Bedeckung des an den Drain angrenzenden Übergangsbereiches ÖDdurch das Steuergate zugelassen werden darf — mit der in der luxemburgischen Patentschrift angegebenen günstigen Dimensionierung der Dicke des Isolators Is t zwischen Steuergate und Kanal J¹C beziehungsweise K 1 kombiniert werden, wobei durch diese Kombination beider Maßnahmen eine besonders große Sicherheit gegen die Gefahr von Nachbarwortstöriingen erreicht Because the memory gate G 1 influences, i.e. covers the edge of the transition area BD close to the memory gate, the full memory gate-drain voltage, in this case 30 V, is no longer between the memory gate G 1 and the neighboring one in these additional, previously programmed memory gates Edge of the transition area PD. Instead, between the memory gate G 1 and deeper, more distant layers, which are no longer influenced by the memory gate, below and to the right of the further depletion zone of the transition region BD. In this way, the field strength, in particular in the isolator Is X, and therefore the risk of the programmed additional memory gates being erased, is reduced in this development according to the invention - even if a transition area HD,,:. B. because of often unavoidable production toleram: s, should be present. As a result, the risk of neighboring word interference is even reduced regardless of which of the various effects, L. B. Ava'anche effect, Ford-Nordheim tunnel effect or gate surface effect, ultimately causes the erasure when the field strength is too high. With this further development according to the invention - with or without the transition area being covered by the control gate - the risk of neighboring word interference can be reduced, as can the appropriate dimensioning of the thickness of the insulator Is 1 described in the Luxembourg patent - in which an at least partial coverage of the transition area ÖD adjacent to the drain may also be permitted by the control gate - combined with the favorable dimensioning of the thickness of the insulator Is t between the control gate and channel J ¹ C or K 1 specified in the Luxembourg patent, This combination of both measures achieves a particularly high level of security against the risk of neighboring word disruptions

Bei al'en Ausführungsbeispielen der Erfindung, insbesondere bei der zuletzt genannten Weiterbildung, hat sich als günstig erwiesen, die Dicke des Übergangsbereichs, z. B. BD, also die Einclringticfe der dortigen Donatoren ir das Substrat HT, erheblich größer als die Dicke zu machen, die der leitende Kanal im vom Speichergate gesteuerten Kanalbereich K beziehungsweise K 1 hat. Je dicker nämlich dieser Übergangsbereich BD, BS ist, um so kleiner ist der Bahnwiderstand dieses Übcrgiingsbereichs während der Programmierung und beim Lesen des betreffenden n-Kanal-FET, also insbesondere solange der Kanal leitend ist. Die zum Programmieren nötige Source-Drain-Spannung kann dann also besonders niedrig sein, falls die Dicke des Übergangsbereichs, z. B. 2- bis lOmal, größer ist (also z. B. 200 nm) als die Dicke des leitenden Kanals (z. B. ca. 20 nm) - vgl. z. B. lEEETrans.on Electron Dev. ED-i9 (Juni 1972) Nr.6,774-781.In al'en exemplary embodiments of the invention, in particular in the last-mentioned development, it has proven advantageous to reduce the thickness of the transition area, e.g. B. BD, so the Einclringticfe the local donors ir the substrate HT, to make considerably larger than the thickness of the conductive channel in the channel area K or K 1 controlled by the memory gate. This is because the thicker this transition area BD, BS , the smaller the path resistance of this transition area during programming and when reading the relevant n-channel FET, that is to say in particular as long as the channel is conductive. The source-drain voltage required for programming can then be particularly low if the thickness of the transition region, e.g. B. 2 to 10 times, larger (eg. B. 200 nm) than the thickness of the conductive channel (eg. Approx. 20 nm) - see. B. IEEETrans. On Electron Dev. ED-i9 (June 1972) No. 6,774-781.

Wie bereits erwähnt, ist es jedoch auch günstig, alleinc einen an die Source Sangrenzenden Überga^-..;jsbereich BS anzubringen, ohne gleichzeitig einen an den Drain Dangrenzenden Übergangsbereich BDanzubringen. In diesem Falle ist nämlich der Durchgriffstrom bereits merklich geringer, als wenn überhaupt kein Übergangsbereich angebracht wäre. Überdies ist sogar durch einen zumindest teilweise vom Steuergate bedeckten, an die Source angrenzenden Übergangsbereich auch die Gefahr einer Nachbarwortstörung. also einer teilweise oder völlige Löschung des Speichergate der weiteren, bereits vorher programmierten n-Kanal-FETs, verringerbar, vgl. Fig. 1. Falls nämlich aus irgendwelchen Gründen bei diesen weiteren, bereits programmierten n-Kanal-FETs ein im Vergleich zum Speichergate G1 stark positives Potential an der Source S liegen sollte, dann tritt auch dort keine teilweise oder vollständige Löschung des Speichergate G1 auf, weil sich an der Oberfläche auch dieses an die Source 5 angrenzenden Obergangsbereichs ÄS eine die Feldstärke im Isolator Is 1 verringernde, speichergategesteuerte Verarmungszone ausbildetHowever, as already mentioned, it is also favorable, alleinc a Sang Renz ends to the source Überga ^- ..; jsbereich to install OS without also attaching a Dangrenzenden to the drain transition region BD. In this case, namely, the penetration current is already noticeably lower than if no transition area were attached at all. In addition, there is even a risk of neighboring word interference due to a transition region which is at least partially covered by the control gate and adjoining the source. thus a partial or complete erasure of the memory gate of the further, previously programmed n-channel FETs, can be reduced, see FIG If there should be a strong positive potential at the source S , then there will also be no partial or complete erasure of the memory gate G 1, because this transition area A S adjacent to the source 5 also has a memory-gate-controlled depletion zone which reduces the field strength in the insulator Is 1 trains

Dadurch, daß sowohl am Drain D als auch an der Source 5, vgl. F i g. 1 und 2, jeweils ein Übergangsbereich BS, BD angebracht ist, kann der DurchgriffstromIn that both the drain D and the source 5, see FIG. 1 and 2, in each case a transition area BS, BD is attached, the penetration current can

besonders gering gemacht werden, weil dann die Abstände von Drain und Source voneinander besonders groß sind. Auch bei diesem Beispiel ist es möglich, eine Bedeckung, also Steuerung, beider Obergangsbereiche durch das Steuergate G 2 oder diese Bedeckung^ also Steuerung, zuminJest an einem dieser beiden Obergangsbereiche anzubringen, ohne die Gefahr von Nachbarwortstönungen zu vergrößern.can be made particularly small, because then the distances between drain and source are particularly large. In this example, too, it is possible to cover both transition areas through the control gate G 2 or this cover, ie control, at least one of these two transition areas without increasing the risk of neighboring word tones.

Wie bereits obenerwähnt, sind die Figuren niclht völlig maßstabsgetreu, um nämlich das Wesentliche der Erfindung besser zeigen zu können. Daher wurden, im Vergleich zum z,. B. 5 μνη betragenden Abstand zwischen Source S und Drain D, die extrem dünnen, z. B. jeweils ca. 500 Ä = 55 nm betragenden Dicken der Isulatorschichten lsi, Is2 viel zu groß gezeichnet, um den Aufbau unter dem Steuergate G 2 zeigen zu können. Außerdem wurde, im Vergleich zum Siource-Drain-Abstand, die z. B. 1,5 μπι betragende Dicke d von Source S und Drain D zu groß gezeichnet, um die Übergangsbereiche BD, BS, die z. B. 200 nm diick (d') sind, deutlicher zeigen zu können.As already mentioned above, the figures are not completely true to scale, namely to better show the essentials of the invention. Therefore, compared to z. B. 5 μνη amounting distance between source S and drain D, the extremely thin, z. B. in each case about 500 Å = 55 nm thickness of the insulating layers Isi, Is2 drawn much too large to show the structure under the control gate G 2 can. In addition, compared to the Siource-Drain distance, the z. B. 1.5 μπι amounting thickness d of source S and drain D drawn too large to the transition areas BD, BS, the z. B. 200 nm thick (d ') are to be able to show more clearly.

Zur Herstellung des Übergangsbereichs BSund/oder BD können verschiedene Verfahren verwendet werden. Als besonders vorteilhaft erwies sich die Herstellung solcher Übergan;gsbereiche durch Ionenimplantation, vgl. z. B. J. Appl-Phys,47 (April 1976), Nr. 4,1716-1718; IEEE J. Sol. St. Giro, Juni 1973, 226-230 und IEEE Trans, on Electron Dev. ED-22 (Okt. 1975), Nr. 10, 8*9—857, insbesondere weil dadurch UnteräKungen unter das Speichergate G i vermeidbar sind. Dazu jo bringt man zunächst auf einem p-dotierten Substrat HT zunächst die Dickoxydschicht /5 3 auf und löst über dem FET-Bereich S-BS-K-BDD die /s3-Schicht wieder weg, so daß dort die Substratoberfläche wieder frei wird. Darauf bringt man dann die Isolatorschicht Is 1 an (wodurch auch die Dicke von /5 3 etwas weiter vKächst) und darauf eine polykristalline Siliciumschicht. Miit Hilfe einer entsprechenden Maske kann man dann aus dieser Siliciumschicht das Speichergate G 1 herstellen, indem man überall dort das Silicium wieder auflöst, wo kein Speichergate G 1 sein soll. Anschließend erzeugt man durch Ionenimplantation den — bis in den Bereich des später hergestellten angrenzenden Anschlußbereichs hineinreichenden — Übergangsbereich beziehungsweise die Übergangsbereiche, also BS und/oder BD, durch die Isolatorschichi: /5 1 hindurch, wobei das polycristalline Speichergate G1 gleichzeitig als Maske für die Ionenimplantation dient und selber η-dotiert wird — dadurch kann man Unterätzungen unter das Speichergale vermeiden, die später zu unerwünschten Selbstentladungen dieses Speichergate führen könnten. Auf diese Weise ist es auch möglich, Übergangsbereidie 55 und/oder BDzu erzeugen, welche sehr genau bis an die Kanten des Speichergate G I heranreichen, so daß die Bedeckung des Übergangsbereichs durch das Speichergate gering ist und die Hcrstellungstoleranzen für die Länge des Kanals K weitgehend nur von der Herslcllungstoleranz der Länge des Speichergate G i abhängt. Es entstehen also auch keine großem, hohe Ausschußquoten hervorrufenden Justierprobleriie bei M) der Erzeugung von solchen ionenimplaniierten übcrgangsbercichcn, bei denen als Maske zur Ionenimplantation das Spcichcrgatc G 1 selbst verwendet ist.Various methods can be used to produce the transition area BS and / or BD. The production of such transition areas by ion implantation has proven to be particularly advantageous, cf. BJ Appl-Phys, 47 (April 1976) No. 4,1716-1718; IEEE J. Sol. St. Giro, June 1973, 226-230 and IEEE Trans, on Electron Dev. ED-22 (Oct. 1975), No. 10, 8 * 9-857, in particular because as a result, undercuts under the memory gate G i can be avoided. To do this, first the thick oxide layer / 5 3 is first applied to a p-doped substrate HT and the / s3 layer is removed again over the FET area S-BS-K-BDD, so that the substrate surface is exposed again there. The insulating layer Is 1 is then applied to this (which also increases the thickness of / 5 3 a little further) and a polycrystalline silicon layer on top. With the help of an appropriate mask, the memory gate G 1 can then be produced from this silicon layer by dissolving the silicon again wherever there should be no memory gate G 1. Then, by ion implantation, the transition area or the transition areas, i.e. BS and / or BD, extending into the area of the adjacent connection area produced later, are produced through the isolator layer: / 5 1, the polycrystalline memory gate G 1 at the same time as a mask for the Ion implantation is used and is itself η-doped - this avoids undercutting under the memory gate, which could later lead to undesired self-discharges of this memory gate. In this way it is also possible to generate transition areas 55 and / or BD which extend very precisely to the edges of the memory gate G I, so that the memory gate does not cover the transition area and the manufacturing tolerances for the length of the channel K are low largely depends only on the production tolerance of the length of the memory gate G i. Thus, there are also no adjustment problems causing large, high reject rates in M) the production of such ion-implanted transition areas in which the memory G 1 itself is used as a mask for ion implantation.

Anschließend bringt man die dünne Isolatorschichi Is 2 an, welche zwischen Speichergale GX und <i^r> Slciicrgiitc (S2 liegt — (wodurch auch /.v3 nochmals ciwiis dicker wird). Nun kann man auch das Stcucrgalc (S 2 anbringen, indem man. ähnlich wie bei der Herstellung des Speichergate G1, zunächst eine entsprechende polycristalline Siliziumschicht über der Isolatorschichi Is2 aufwachsen läßt und mit Hilfe einer weiteren Maske alle jene Teile dieser zuletzt genannten polycristallinen Siliziumschicht wieder weglöst, welche nicht zum Steuergate G 2 gehören.Then the thin insulating layer Is 2 is attached, which lies between the storage tank GX and <i ^r > Slciicrgiitc (S2 - (which also makes /.v3 even thicker). Now the Stcucrgalc (S 2 can also be attached by adding. Similar to the production of the memory gate G 1, initially a corresponding polycrystalline silicon layer grows over the isolator layer Is2 and with the help of a further mask removes all those parts of this last-mentioned polycrystalline silicon layer which do not belong to the control gate G 2 .

Anschließend können die Source S und der Drain D mittels Ionenimplantation durch die Isclatorschichten Isi/Is2 hindurch erzeugt werden, wohei an sich das Steuergate G 2 auch als eine Maske hierfür verwendet werden kann und selber durch Ionenimplantation η-dotiert und damit leitend gemacht wird.Subsequently, the source S and the drain D can be produced by means of ion implantation through the isolator layers Isi / Is2 , whereby the control gate G 2 can also be used as a mask for this purpose and is itself η-doped by ion implantation and thus made conductive.

Man kann statt dessen aber auch diese Anschlußbereiche S und D durch Diffusionsgebiete bilden: Nach dem Anbringen des Steuergate G 2 kann man nämlich die Isolatorschichten lsi/Is2 über den nun zu erzeugenden Anschlußbereichen Sund Dweglösen und zwar evtl. mit Hilfe der gleichen Maske, mit Hilfe deren das Steuergate G 2 geformt wurde. Nach diesem Weglösen des Isolators Isi/Is2 über den Source- und Drain-Anschlußbereichen kann die für die Erzeugung von Drain und Source notwendige Donatorenmenge auf die Oberfläche des dort nun freien Halbleiterkörpers WTaufgebracht werden und durch Wärmediffusion die Source Sund der Drain D erzeugt werden.One can instead but these connection regions S and D form by diffusion area: After attaching the control gate G 2 can namely the insulating layers lsi / Is2 through the now dissolve away to be generated connection regions Sund D and indeed possibly using the same mask, With the help of which the control gate G 2 was formed. After the isolator Isi / Is2 has been removed over the source and drain connection areas, the amount of donor necessary for the production of drain and source can be applied to the surface of the semiconductor body WT, which is now free there, and the source and drain D can be produced by thermal diffusion.

Eine in den Fig. I und 2 angedeutete gewisse Unterätzung unter das Steuergate G 2 ist dabei im allgemeinen unschädlich, falls dadurch nicht das Speichergate G1 freigelegt wird. A certain undercut under the control gate G 2 indicated in FIGS. 1 and 2 is generally harmless if this does not uncover the memory gate G 1.

Für die Erzeugung der Übergangsbereiche hat es sich als günstig erwiesen, ca. 10^l3cm-² Donatoren bis 10^l5cm² Donatoren bei z.B. 150—250-keV-Implantal;ons-Beschleunigungsenergien in die Substratoberflächc durch die Isolierschicht /51 hineinzuschießen, um Übergangsbereiche zu erzeugen, die normalerweise dicker als der leitende Kanal im Kanalbereich K, beziehungsweise K 1 und K 2, sind.For the production of the transition areas it has proven to be beneficial to ^inject approx. 10 l3 cm- ² donors to 10 ^l5 cm ² donors with, for example, 150-250 keV implant acceleration energies into the substrate surface through the insulating layer / 51 in order to To generate transition areas that are normally thicker than the conductive channel in the channel area K, or K 1 and K 2 .

Das in Fig.2 gezeigte Ausführungsbeispiel ist weitgehend gleich wie das in Fig. 1 gezeigte Ausführungsbeispiel herstellbar. Jedoch bringt man auf der Isolatorschicht Is 1 eine polykristallinc Siliziumschicht an, aus welcher man zunächst nicht das Speichergate G 1, sondern einen vergrößerten Bereich, bestehend aus dem späteren Speichergate Gl und einem (später wieder weggeätzten) Hilfsbereich GV. herstellt — wieder durch Weglösen der übrigen Siliziumbcrciche. Das spätere Speichergate G 1 und der Hilfsbereich G V bedecken gemeinsam die Kanalbereiche K 1 und K 2. Durch anschließende Ionenimplantation unter Benutzung von Gi zusammen mit G X' als Maske, erzeugt man nun die Übergangsbercichc ÖS, BD durch die Isolatorschicht /5 1 hindurch. Anschließend löst man mit Hilfe einer weiteren Maske den Hilfsbereich G V weg. Dadurch erzeugt man den Kanalbercich K 2. welcher zwischen Übergangsbereich ßSund dem nun unter dem Speichergate G i liegenden Kanalbereich K1 liegt. Anschließend erzeugt man, wie oben angegeben, die Isolatorschichi /5 2 und das Steuergate (7 2 und den Drain und die Source, wie oben beschrieben.The exemplary embodiment shown in FIG. 2 can be produced largely in the same way as the exemplary embodiment shown in FIG. 1. However, a polycrystalline silicon layer is applied to the insulator layer Is 1, from which initially not the memory gate G 1, but an enlarged area consisting of the later memory gate Gl and an auxiliary area GV (later etched away again). produces - again by dissolving away the remaining silicon areas. The later memory gate G 1 and the auxiliary area GV jointly cover the channel areas K 1 and K 2. Subsequent ion implantation using Gi together with GX ' as a mask now creates the transition area ÖS, BD through the insulator layer / 5 1. Then remove the auxiliary area GV with the help of another mask. This creates the channel area K 2, which lies between the transition area βS and the channel area K 1 now located below the memory gate G i. Then, as stated above, the insulating layer 5 2 and the control gate 7 2 and the drain and the source are produced as described above.

Bereits in der luxemburgischen Patentschrift 72 605 ist beschreiben, daß das Speiehergate seillich vom Kanal einen leitenden Lappen aufweisen kann, der einen Teil eines der Anschlußbcreichc, /. B. einen Teil der Source, bedeckt, also steuert. Mit Hilfe einer, solchen Lappens ist. wie dort beschrieben, eine elektrische Löschung möglich — insbesondere bei einem n-KanallTT. bei dem ein nicht vorn Speichergate bedeckter Kanalbercich K 2 vorhanden isi. liin solcher Lappen kann auchIt is already described in the Luxembourg patent specification 72 605 that the storage gate can have a conductive tab attached to the channel which forms part of one of the connection areas /. B. a part of the source, covered, so controls. With the help of such a rag it is. as described there, electrical extinction is possible - especially with an n-channel TT. in which a channel area K 2 not covered by the memory gate is present. liin such a flap can also

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bei einem erfindungsgemäBen Ausführungsbeispiel gemäß Fig.2 angebracht werden, um die Löschung über einen solchen Lappen, statt direkt zwischen dem Speichergate einerseits und dem Substrat oder Anschlußbereich andererseits, durchzuführen.in an exemplary embodiment according to the invention as shown in FIG via such a tab, instead of directly between the memory gate on the one hand and the substrate or connection area on the other hand, to perform.

Hierzu 1 Blatt Zeichnungen1 sheet of drawings

Claims

Patent claims:

1. N-channel FET having memory properties with two connection areas, namely with source and drain, as well as with a memory gate surrounded on all sides by an insulator and therefore electrically floating, which during programming by means of channel injection of electrons, i.e. by means of its own conductive channel is negatively charged by a correspondingly strong source-drain field and therefore electrons penetrating the insulator, in particular for the program memory of a telephone switching system, characterized in that at the channel-side edge at least one of the two η-doped connection areas (S) has an n- doped transition region (BS), which is thinner (d ') than the relevant connection region (d), is attached between the relevant connection region (BS) and a channel section (AQ) lying below the memory gate (G 1)

2. n-channel FET according to claim 1, characterized in that the connection area adjoining the transition area (BS) is the source (S) .

3. n-channel FET according to claim 1, characterized in that the connection region adjoining the transition region (BD) is the drain (D) .

4. n-channel FET according to claim 1, 2, or 3, characterized in that isolated from the memory gate (G 1) over the memory gate (G 1), a control gate (G 2) is attached.

5-channel FET n to d 'n in claims 3 and 4, characterized in that at least a part of the drain ^ D ^ adjoining the transition region (BD), not from the memory gate (G 1), but from the control gate (G 2 ) is covered.

6. n-channel FET according to claim 2 and according to claims 4 or 5, characterized in that at least part of the transition region (BS) adjoining the source (S ) is not from the memory gate (Gi), but from the control gate (G2 ) is covered.

7-channel FET n according to one of claims 4, 5 or 6, characterized in that between the transition area (SS? And below the memory gate (G 1) channel region (K 1), a further, from the control gate (G 2 ) controlled channel area (K 2) is (F i g. 2).

8. n-channel FET according to one of claims 1 to 6, characterized in that between the transition area (BD, BS) and the channel area (K) located under the memory gate (G 1) there is no further area of the channel (F ig . 1).

9. n-channel FET according to one of the preceding claims, characterized in that in each case a transition region (BS, BD) borders both on the drain (D) and on the source (Sjangrenzt.

10. n-channel FET according to one of the preceding claims, characterized in that the transition region (BS. BD) is generated by ion implantation.

11-channel FET n according to one of the preceding claims, characterized in that the transition region (BS, BD) by applying to the Subslratoberfläche of 10 "cm to IO ^l5 cm ² Dona

gates is generated,

12. n-channel FET according to one of the preceding claims, characterized in that the thickness of the transition region (BD, BS) so the depth of penetration of its donors into the substrate (HT) is considerably greater (200 nm) than the thickness (20 nm) is that the conductive channel in the memory gate (G I) controlled channel region (K) haL

13. n-channel FET according to one of the preceding claims, characterized in that the memory gate (GX) has a conductive tab, which apart from the channel part of one of the connection areas ^ S? covered.

14. n-channel FET according to one of the preceding claims, characterized in that the transition region (BD ) adjoins the relevant connection region (D) only along part of the width of the channel (Κ) ζη .