DE2632046A1

DE2632046A1 - Digital interpolator for numerically controlled machines - with logic block providing drive control based upon binary adder and accumulator control loop

Info

Publication number: DE2632046A1
Application number: DE19762632046
Authority: DE
Inventors: Max Dipl Ing Rose; Manfred Dipl Ing Springer
Original assignee: Starkstrom Anlagenbau VEB
Current assignee: Starkstrom Anlagenbau VEB
Priority date: 1975-07-23
Filing date: 1976-07-16
Publication date: 1977-03-17

Abstract

A two dimensional linear interpolar for numerically controlled machine tool or drafting machine applications provides direct function computation. Two interpolator registers are used to hold the functions for the x and y axes, and the outputs coupled to a logic block generating outputs for the machine control. An interpolation step is performed each time a clock is applied and outputs may be generated singly or together to two adders operating in closed loop around an accumulator register. A flig-flop based stage within the logic block performs comparison of the input register contents and a 'y' axis drive signal is generated if the path inclination is greater or equal to 45 degrees. If less than 45 degrees, an 'x' axis drive signal is generated.

Description

Digitaler Interpolator Die Erfindung bezieht sich auf einen-digitalen Interpolator, der nach dem Verfahren zur direkten Funktionsberechnung arbeitet.Digital interpolator The invention relates to a digital interpolator Interpolator that works according to the method for direct function calculation.

Ein derartiger Interpolator ist bereits durch die DT-AS 12 19 717, 42m3 -1/02 bekannt geworden. Dieser Interpolator hat einen einfachen Aufbau und Kann gewünschte auf ein Karthetisches Koordinatensystem bezogene math-ematische Punktionen mit hoher @enauigkeit durch nacheinander ausgebbare Steuerimpulse als Treppenkurve geometrisch nachbilden. Hierbei entstehen oftmals neben den durch eine Änderung des Funktionsanstieges zwangsläufig auftretenden zusätzliche anderungen der Steuerimpulafrequenzen , die durch die @rt des Interpolationsverfahrens bedingt sind.Such an interpolator is already by the DT-AS 12 19 717, 42m3 -1/02 became known. This interpolator has a simple structure and Can do desired math-ematic related to a cartetic coordinate system Punctures with high accuracy thanks to control pulses that can be output one after the other as Geometrically simulate the stair curve. This often results in addition to the Change in function increase inevitably occurring additional changes the control pulse frequencies, which are conditioned by the @rt of the interpolation method are.

Zur Vermeidung dieses Nachteiles ist es aus dem DL-WP 101 125 B 601 15/00 bekannt, bei Zirkularinterpolation Steuerimpulse für einen Kreis mit einem um das K-fache größeren als den gewünschten Radius und bei Linearinterpolation Steuerimpulse für eine Gerade der K-fachen Länge zu erzeugen, wobei nur jeder K-te Steuerimpuls einer jeden achsbezogenen Steuerimpulsfolge zur Nachbildung der jeweiligen. Funktion als Treppenkurve herangezogen wird.To avoid this disadvantage, it is from the DL-WP 101 125 B 601 15/00 known, with circular interpolation control pulses for a circle with a K times larger than the desired radius and with linear interpolation control pulses for a straight line of K times the length, with only every K th control pulse of each axis-related control pulse sequence to simulate the respective. function is used as a step curve.

Dadurch muß der Interpolator zwangsläufig mit der K-fachen Rechenaufrufimpulsfrequenz arbeiten. Somit können, inabesondere wenn der Interpolator aus Kostengründen für eine rein serielle Verarbeitung konzipiert wurde, so hohe Frequenzen erforderlich erden, dcß ein wünschenswerter Einsatz von hochintegrierten Schaltkreisen niedriger Grenzfrequenz nicht möglich ist.As a result, the interpolator inevitably has to operate at K times the arithmetic call pulse frequency work. Thus, especially if the interpolator is used for cost reasons a purely serial processing was designed, so high frequencies are required ground, the desirable use of large scale integrated circuits lower Limit frequency is not possible.

Zweck der Erfindung ist es, die interpolationsbedingten Frequenzänderungen ohne eine Erhöhung der erforderlichen Rechenaufrufimpulsfrequnz des Interpolators zu beseitigen bzw. zu vermindern, um so die Einsatzbarkeit hochintegrierter kchaltreise niedriger Grenzfrequenz zu gewährleisten.The purpose of the invention is to determine the frequency changes due to interpolation without increasing the required arithmetic call pulse frequency of the interpolator to eliminate or reduce in order to enable the usability of highly integrated circuitry to ensure low cut-off frequency.

Es ist Aufgabe der Erfindung, einen digitalen Interpolator zu schaffen, der nach dem Verfahren zur direkten Funktionsberechnung arbeitet, wobei pro Rechenaufrufimpuls die in den Interpolatinnsregistern gespeicherten Interpolationsparameter in einer Akkumulatorrechenschleife in Abhängigkeit vom Vorzeichen des Akkumulatorinhaltes wahlweise verrechenbar sind und in gleicher Abhängigkeit eines von mehreren Steuersignalen ausgebbar ist.It is the object of the invention to create a digital interpolator, which works according to the method for direct function calculation, with per calculation call pulse the interpolation parameters stored in the interpolation registers in a Accumulator calculation loop depending on the sign of the accumulator content can optionally be offset and depending on one of several control signals can be output.

Erfindungsgemäße wird die Aufgabe dadurch gelöst, daß in der Akkumulatorrechenschleife mehrere Adder in Serie geschaltet sind, deren Eingänge über erste Ausgänge einer Schaltlogik auch gleichzeitig mit Ausgängen mehrerer Interpolationsregisber verbindbar sind, und daß Steuersignalausgänge der Schaltlogik einzeln oder gemeinsam ansteuerbar sind.According to the invention, the object is achieved in that in the accumulator computing loop several adders are connected in series, the inputs of which have first outputs a Switching logic can also be connected to the outputs of several interpolation registers at the same time are, and that control signal outputs of the switching logic can be controlled individually or together are.

Nach einer ersten Ausgestaltung der erfindung ist vorgesehen, da die Schaltlogik einen Vergleicher enthält, dessen Eingänge mit den Ausgängen der Interpolationsregister verbunden sind, daß seine Ausgänge auf erste sowie ein Übertragsausgang eines dem AkLumulaUor unmittelbar vorgeschalteien Adders auf zweite Steuereingänge von Toren geführt sind, deren Ausgänge miu den ersten Ausgängen bzw. den Steuersignalausgängen der Schaltlogik verbunden sind.According to a first embodiment of the invention it is provided that the Switching logic contains a comparator, the inputs of which with the outputs of the interpolation register are connected that its outputs to the first and a carry output of one of the AkLumulaUor directly upstream adders to second control inputs of gates are led their outputs with the first outputs or the control signal outputs the switching logic are connected.

Weitere Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.Further refinements of the invention are set out in the subclaims specified.

Bei Anwendung der Erfindung werden die interpolatinnoedingter Frequenzänderungen ohne eine Erhöhung der erforderlic hen Rechenaufrufimpulsfrequenz des Interpolaors veitestgehend beseitigt.When applying the invention, the interpolation-induced frequency changes without increasing the required arithmetic call pulse frequency of the interpolator largely eliminated.

Die Erfindung soll nun anhand eine von Ausführungsbeispielen in Verbindung mit den zugehörigen Zeichnungen näher erläutert werden.The invention will now be based on one of exemplary embodiments in conjunction will be explained in more detail with the accompanying drawings.

Diese zeigen in Fig. 1 - das Blockschaltcild eines nach der Erfindung ausgestalteten 2D-Linearinterpola@ors Fig. 2 - eine erste Baugruppe der Schaltlogik L des Interpolators Fig. 3 - eine zweite in der Schaltlogik L einsetzbare Baugruppe Fig. 4 - eine dritte in der Schaltlogik L einsetzbare Baugruppe Fig. 5 - ein Prinzipschaltbild zur 3D-Linearinterpoition mit zwei erfindungsgemäßen 2D-Linearinterpoltoren Fig. 1 zeigt das Blockschaltblld eines nach der ErfindungausOestalteten 2D-Linearinterpolator, der nach dem aus der DT-AS 12 19 717 42m3 1/02 bekannten Verfahren zur direkten Funktionsberechnung arbeitet.These show in Fig. 1 - the block diagram of one according to the invention designed 2D-Linearinterpola @ ors Fig. 2 - a first assembly of the switching logic L of the interpolator FIG. 3 - a second module that can be used in the L switching logic FIG. 4 shows a third module that can be used in the switching logic L. FIG. 5 shows a basic circuit diagram for 3D linear interposition with two 2D linear interpolators according to the invention Fig. 1 shows the block diagram of a 2D linear interpolator designed according to the invention, according to the method known from DT-AS 12 19 717 42m3 1/02 for direct Function calculation works.

Die Informationsverarbeitung erfolgt rein seriell. In den Umlaufschieberegistern R 1 und R 2 werden die während der Interpolation einer Geraden konstant zu haltenden Interpolationsparameter in rein binärer Form bereitgestellt. Diese werden mit jedem Rechenaufrufimpuls am Eingang LE 4 über die Eingänge LE 1 und LE 2, einer Schaltlogik L und deren Ausgänge LÄ 1 und LL 2 einzeln oder gemeinsam einer durch die in Reihe geschalteten Adder A 1 und A 2 und den Akkumulator ÄC gebildeten Rechenschleife zugeführt.The information processing is purely serial. In the circular shift registers R 1 and R 2 are those to be kept constant during the interpolation of a straight line Interpolation parameters provided in purely binary form. These will be with everyone Calculation call pulse at input LE 4 via inputs LE 1 and LE 2, a switching logic L and their outputs LÄ 1 and LL 2 individually or together one through the in series switched adder A 1 and A 2 and the accumulator ÄC formed arithmetic loop fed.

Erfolgt die Zuführung beider Interpolationsparameter, so werden en beiden Steuersignalausgängen LX und LY der Schaltlogik L Steuersignale ausgegeben. Bei Verrechnung nur eines Interpolationsparameters wird nur an einem der Steuersignalausgänge LX oder LY ein Steuersignal bereitgestellt. Die Steuersignale können beispielsweise den Achsantrieben eines numerisch gesteuerten Zeichentisches oder einer numerisch gesteuerten erkzeugmaschine als Führungsgrößen zugeführt werden, wobei jedes Steuersignal einer Verschiebung des weggesteuerten Elementes um ein oder ein ganzzahliges Vielfaches eines Elementarschrittes entspricht.If both interpolation parameters are supplied, en both control signal outputs LX and LY of the switching logic L control signals are output. If only one interpolation parameter is calculated, only one of the control signal outputs LX or LY provided a control signal. The control signals can, for example the axis drives of a numerically controlled drawing table or a numeric one controlled machine tool are supplied as reference variables, with each control signal a shift of the path-controlled element by one or an integer multiple corresponds to an elementary step.

Der Aufruf eines oder beider Interpolationsparameter kzw. die Ausgabe eines oder zweier Steuersignale pro Rechenaufrufimpuls des Interpolators wird in der Schaltlogik L festgelegt. Diese enthält zunächst grundsätzlich das in Fig. 2 dargestellte Schaltungsteil, wobei die gleichen Beugszeichen wie in Fig. 1 und den nachfolgenden Figuren verwendet werden. Der Eingang LE 3 ist mit dem Übertragsausgang A 2Ü des Adders A 2 verbunden.The call of one or both interpolation parameters kzw. the edition one or two control signals per calculation call pulse of the interpolator is in the switching logic L. This initially basically contains that in FIG. 2 Circuit part shown, with the same reference symbols as in Fig. 1 and the subsequent figures can be used. The input LE 3 is with the carry output A 2Ü of the adder A 2 connected.

Das dort bereitgestellte Schaltsignal ist dafür ausschlaggebend, an welchem der Steuersignalausgänge LX oder LY nach Maßgabe des Ergebnisses der Interpolationsrechnung ein Steuersignal gebildet und welcher der Interpolationsparameter zumindest in dem durch einen Rechenaufrufimpuls eingeleiteten Rechenumlauf zu verrechnen ist.The switching signal provided there is decisive for this, on which of the control signal outputs LX or LY according to the result of the interpolation calculation a control signal formed and which of the interpolation parameters at least in that Calculation cycle initiated by a calculation call pulse is to be offset.

Hierzu ist innerhalb der Schaltlogik L der Eingang LE 3 über ein ODER-Gatter 02 an den Steuersignalausgang LY sowie an einen Eingang eines UND-Gatters U 2 geführt, dessen Ausgang mit dem Ausgang LA 2 der Schaltlogik L verbunden ist. Der zweite Eingang des UID-Gatters U 2 ist über den Eingang LE 2 mit dem. Ausgang des Umlaufschieberegisters R 2 verschaltet. Die Zeitpunkte der Informationsübergabe an die Akkumulatorrechleife werden durch am Eingang LE 4 bereitgestellte Rechenaufrufimpulse vorgegebener Frequenz bestimmt. Der Eingang LE 4 ist mit dem dritten Eingang des UND-Gatters U 2 verbunden. In äquivalenter Weise ist parallel dazu der Eingang LE 3 über den Negator N 1-mit dem ODER-Gatter 01, dem Steuersignalausgang LX, dem UND-Gatter Ul, den Eingängen LE 1 und LE 4 sowie dem Ausgang LA 1 verknüpft.For this purpose, the input LE 3 is within the switching logic L via an OR gate 02 is fed to the control signal output LY and to an input of an AND gate U 2, whose output is connected to the output LA 2 of the switching logic L. The second The input of the UID gate U 2 is via the input LE 2 with the. Output of the circular shift register R 2 interconnected. The times of the transfer of information to the accumulator return loop are generated by arithmetic call pulses of a given frequency provided at input LE 4 certainly. The input LE 4 is connected to the third input of the AND gate U 2. In an equivalent manner, the input LE 3 is parallel to this via the inverter N 1-mit the OR gate 01, the control signal output LX, the AND gate Ul, the inputs LE 1 and LE 4 as well as the output LA 1 linked.

Den Sehlu Anschlußpunkten L 5 und L 6 sind zusätzliche Schaltsignale zuführbar.The Sehlu connection points L 5 and L 6 are additional switching signals feedable.

Diese Schaltsignale bewirken, wie aus der Schaltungsanordnung nach Fig. 2 ersichtlich ist, daß auch der nicht -über das Schaltsignal am Eingang LE 3 angesteuerte Steuersignalausgang belegt und der mit der Belegung zu verrechnende Interpolationsparameter über das zusätzlich angesteuerte UND-Gatter der Akkumula.torrechenschleife zugeführt wird. Die Bildung der zusätzlichen Schaltsignale kann einmal durch den in Fig. 3 dargestellten Vergleicher V erfolgen. Seine Eingänge VE 1 und VE 2 sind über die Eingänge LE 1 und LE 2 der Schaltlogik mit den Ausgängen der Umlaufschieberegister R 1 und R 2 verbunden. Ist der Inhalt des Registers R 1, in dem der Interpolationsparameter für die X-Koorinate gespeichert ist, dem des Registers R 2, in. dem. der Interpola-tionsparsmeter für die Y-Koordinate- gespeichert ist, SO erscheint am Anschlußpunkt L 6 und anderenfalls- am Anschlußpunkt L 5 ein Signal.These switching signals cause, as shown in the circuit arrangement Fig. 2 shows that the not -over the switching signal at the input LE 3 controlled control signal output assigned and the one to be offset against the assignment Interpolation parameters via the additionally controlled AND gate of the accumulator gate arithmetic loop is fed. The formation of the additional switching signals can be done once by the in Fig. 3 shown comparator V take place. Its inputs are VE 1 and VE 2 via the inputs LE 1 and LE 2 of the switching logic with the outputs of the circulating shift register R 1 and R 2 connected. Is the content of register R 1 in which the interpolation parameter for the X coordinate is stored, that of the register R 2 in. the interpolation parsometer for the Y-coordinate is stored, SO appears at connection point L 6 and otherwise- a signal at connection point L 5.

Somit wird, um beim Beispiel der Anwendung der Erfindung auf einen n-umerisch gesteuerten Zeichentisch zu bleiben, bei einer Bahnneigung # 45.0 mit jedem Rechenaufrufimpuls ein Steuerimpuls an den Achsantrieb zumindest für die y-Achse und bei einer Bahnneigung C 450 ein Steuerimpule an denÄchsantrieb zumindest für die x-Achse ausgegeben.Thus, in order to exemplify the application of the invention to a n-umerisch controlled drawing table to stay with a path inclination # 45.0 with every calculation call pulse a control pulse to the axle drive at least for the y-axis and at a path incline C 450 a control pulse to the axle drive at least for the x-axis is output.

Die teilweise gleichzeitige Bereitstellung von Steuersignalen wirkt sich auch insbesondere dahingehend vorteilhaft aus, daß mit niedrigeren Recht aufrufimpulsfrequenzen höhere Zeichengeschwindigkeiten erreicht werden können, wodurch der Einsatz von hochintegrierter Schaltungstrechnik niedriger Grenzfrequenz begünstigt wird. Zum anderen wird die mittlere Abweichung von der gewünschtenBahn verringert.The partially simultaneous provision of control signals works are also particularly advantageous in that with lower right call pulse frequencies higher drawing speeds can be achieved, thereby reducing the use of Highly integrated circuit technology with a low cut-off frequency is favored. To the others the mean deviation from the desired path is reduced.

Anstelle des Vergleichers V aus Fig. 3 kann zur Bildung der zusätzlichen Steuersignale auch die Schaltung nach Fig. 4 Anwendung finden. Diese enthält zwei ur-K-Plip-Plop F 1 und F 2, deren wahre Ausgänge über ein UND-Gatter U 4 an die zusammengeschalteten Anschlußpunkte L 5 und L 6 der Schaltung nach Fig. 2 geführt sind. Die Ansteuerung der Plip-Plops F 1 und F 2 erfolgt in der eise, daß die Steuersignalausgänge LX und LY einzeln an die wahren Eingänge und über das UND-Gatter U 3 konjunktiv verknüpft und über den Negator N 2 negiert an die wahren Eingänge derFlip-Flops F 1 bzw. F 2 geführt sind.Instead of the comparator V from FIG. 3, the additional Control signals also find the circuit according to FIG. 4 application. This contains two ur-K-Plip-Plop F 1 and F 2, the true outputs of which via an AND gate U 4 to the interconnected connection points L 5 and L 6 of the circuit of FIG are. The control of the Plip-Plops F 1 and F 2 takes place in such a way that the control signal outputs LX and LY individually to the true inputs and conjunctive via the AND gate U 3 linked and negated via the inverter N 2 to the true inputs of the flip-flops F 1 and F 2 are performed.

Das TD-Gatter U 4 wird durch aus den Vorderflanken der Rechensufrufimpulse gebildete Unterbrechungstakte über den Eingang LU kurzzeitig gesperrt. Das Takten der Flip-Flops P 1 und F 2 erfolgt durch gleichermaßen gebildete Taktimpulse, die am Eingang LT bereitgestellt werden.The TD gate U 4 is made up of the leading edges of the arithmetic paging pulses Interrupting cycles formed via the LU input are temporarily blocked. The clocking the flip-flops P 1 and F 2 is carried out by equally formed clock pulses that at the LT input.

Zu Beginn jeder Interpolation werden die Flip-Flops F 1 und P 2 in nicht dargestellter Weise mit dem ersten am Eingang LT bereitgestellten Taktimpuls so eingestellt, daß ihre wahren Ausgänge L-Signal führen. Somit werden mit dem ersten Rechenaufrufimpuls beide ODER-Gatter 01 und 02 und beide UND-Gatter U1 und U 2 durchgeschaltet. Dadurch erfolgt die gleichzeitige Verrechnung beider Interpolationsparameter sowie die gleichzeitige Ausgabe eines Steuersignales für beide Achsantriebe.At the beginning of each interpolation, the flip-flops F 1 and P 2 are in not shown with the first clock pulse provided at the input LT set so that their true outputs carry a low signal. Thus, with the first Calculation call pulse both OR gates 01 and 02 and both AND gates U1 and U 2 switched through. This results in the simultaneous calculation of both interpolation parameters as well the simultaneous output of a control signal for both axis drives.

Im Ergebnis der Verrechnung beider Interpolationspararriter in der Akkumulatorrechenachleife wird durch ein entsprechendes Schaltsignal am Eingang LE 3 nur eines der ODER-Gatter (z.B.As a result of the calculation of both interpolation parameters in the Accumulator arithmetic loop is activated by a corresponding switching signal at the input LE 3 only one of the OR gates (e.g.

01) durchgesteuert.01) through-controlled.

Mit dem nächsten am Eingang LT anliegenden Taktimpuls erfolgt ein Umkippen des entsprechenden Flip-Flops ( .B. F 1 ).With the next clock pulse applied to the LT input, a Tipping over of the corresponding flip-flop (.B. F 1).

Dadurch wird das UND-Gatter über die Dauer des an seinem Eingang LU wirksam gewordenen Unterbrechungstaktes hinaus gesperrt und für den zweiten Rechenaufrufimpuls nur an einem Achsantrieb ( z.B. den X-Antrieb ) ein Steuersignal bereitgestellt, sowie nur der Inhalt eines Registers ( z.B. R 1 ) verrechnet.As a result, the AND gate is activated for the duration of the at its input LU The interruption cycle that has become effective is blocked and for the second arithmetic call pulse A control signal is only provided on one axle drive (e.g. the X drive), and only the content of a register (e.g. R 1) is offset.

Wird im Ergebnis dieses zweiten Rechenumlaufes am Übertragsausgang des Adders X 2 das gleiche Steuersignal gebildet, SO erfolgt die Ansteuerung der Steuersignalausgänge LX und LY sowie die Verrechnung in der Akkumulatorrechenschleife in der gleichen Weise. Anderenfalls wird auch das andere Flip-Flop ( z.B. F 2 ) umgesteuert, so daß das UND-Gatter U 4 öffnet.Is the result of this second round of calculation at the carry output of the adder X 2 formed the same control signal, SO the control of the Control signal outputs LX and LY as well as the calculation in the accumulator calculation loop in the same way. Otherwise the other flip-flop (e.g. F 2) reversed so that the AND gate U 4 opens.

Damit ist wieder der Ausgangszustand der Flip-Flop F 1 und F 2 erreicht und die Steuerung des Interpolators wiederholt sich in der gleichen Art und Weise.The initial state of the flip-flops F 1 and F 2 is thus reached again and the control of the interpolator is repeated in the same way.

Fig. 3 zeigt das Prinzipschaltbild eines 3-D-Interpolators, der zwei gleichartige 2-D-Linearinterpolatoren J 1 und J 2 enthält, wie sie in Verbindung mit den Fig. 1 bis 4 bereits beschieben wurden. Die Interpolatoren J 1 und J 2 sind in eie ersten Variante direkt und in einer zweiten Variante zur 3-D-Interpolaion über jeweils eine Anpeßschaltung -AS mit der Blockierschaltung BL verbunden. Die gemischte Darstellung beider Varianten wurde lediglich zur Vereinfachung der Zeichnung gewählt.Fig. 3 shows the basic circuit diagram of a 3-D interpolator, the two contains similar 2-D linear interpolators J 1 and J 2, as they are in connection with FIGS. 1 to 4 have already been described. The interpolators J 1 and J 2 are in a first variant directly and in a second variant for 3-D interpolation Each connected via a matching circuit -AS to the blocking circuit BL. the The mixed representation of both variants was only made to simplify the drawing chosen.

Einzelteile der Interpolatoren wurden durch ein Voranstellen des Kennzeichens J 1 bzw J 2 vor das in den Fig. 1 bis 4 verwendete Bezugszeichen dargestellt.Individual parts of the interpolators were prefixed with the code J 1 and J 2 are shown in front of the reference symbols used in FIGS.

Nachfolgend soll auf die erste Variante zur 3-D-Linesrinterpolation näher eingegangen werden, bei der die Schaltungsanordnung nach Fig. 3 in der Schaltlogik L zum Einsatz kommt.The following is intended to refer to the first variant for 3-D line rinterpolation will be discussed in more detail, in which the circuit arrangement according to FIG. 3 in the switching logic L is used.

Hierbei werden zur Steuerung ihrer Rechensufrufimpulsfrequenzen die Interpolatoren J 1 und J 2 durch eine Blockierschaltung BL gekoppelt, deren erster Ausgang BLA 1 über das UND-Gatter- Us auf den Rechensufrufimpulseingang J1LE 4 des Interpolaors J 1 und deren zweiter Ausgang BLÄ 2 Der das UND-Gatter Ub auf den Rechenaufrufimpulseingang J215E 4 geführt sind.To control their arithmetic call pulse frequencies, the Interpolators J 1 and J 2 coupled by a blocking circuit BL, the first of which Output BLA 1 via the AND gate Us to the arithmetic call pulse input J1LE 4 des Interpolaors J 1 and its second output BLÄ 2 The AND gate Ub are led to the arithmetic call pulse input J215E 4.

Den ander@n Eingängen der UND-Gatier Ua und Ub wird eine Bzugstaktimpulsfolge über den eingang Er zugeführt.The other @ n inputs of the AND gate Ua and Ub is a train of clock pulses via the entrance he fed.

Der Ubertragsausgang J1A2Ü ist mit dem Eingang BLE 1 und der Ausgang J1 L 6 des Interpolators J 1 mit dem Eingang BLE 2 der Blockierschaltung BL verbunden. Außerdem ist der Ausgang J2A2Ü mit dem Eingang g BLE 3 und der Ausgang J2L 6 des Interpolatore J 2 mit dem Eingang BLE 4 der Blockierschaltung BL verbunden.The carry output J1A2Ü is connected to the input BLE 1 and the output J1 L 6 of the interpolator J 1 is connected to the input BLE 2 of the blocking circuit BL. In addition, the output J2A2Ü is connected to the input g BLE 3 and the output J2L 6 des Interpolators J 2 connected to the input BLE 4 of the blocking circuit BL.

Die Eingänge BLE 1 und BLE 2 der Blockierschaltung BL werden auf die Eingänge des UND-Gatters Uc und parallel dazu über die Negatoren Nc bzw. Nd auf die Eingänge des ODER-Gatters Oa geführt. Die Eingänge BLE 3 und BLE 4 sind mit den Eingängen des UND-Gatters Ud und parallel dazu über die Negatoren Ne bzw.The inputs BLE 1 and BLE 2 of the blocking circuit BL are on the Inputs of the AND gate Uc and parallel to it via the inverters Nc and Nd the inputs of the OR gate Oa performed. The inputs BLE 3 and BLE 4 are with the inputs of the AND gate Ud and in parallel via the negators Ne or

Nf mit den Eingängen des ODER-Gatters Ob verbunden. Der Ausgang des UND-Gatters Uc und der Ausgang des ODER-Gatters Ob sind auf die Eingänge des NAND-Gatters Ne, dessen Ausgang mit dem Ausgang BLA 1 der Blockierschaltung BL verbunden ist, und der Ausgang des UND-Gatters Ud sowie der Ausgang des ODER-Gatters Us sind auf die Eingänge des NAND-Gatters Nb geführt, dessen Ausgang mit dem Ausgang BLA 2 der Blockierschaltung BL verbunden ist.Nf connected to the inputs of the OR gate Ob. The outcome of the AND gate Uc and the output of the OR gate Ob are on the inputs of the NAND gate Ne, the output of which is connected to the output BLA 1 of the blocking circuit BL, and the output of the AND gate Ud and the output of the OR gate Us are open the inputs of the NAND gate Nb out, the output of which is connected to the output BLA 2 of the Blocking circuit BL is connected.

Der Interpolator J 1 interpoliert in der x-y-Ebene und der Interpolator J 2 in der X-Z-Ebene. Der Aufruf des Interpolators J 1 wird immer dann gesperrt, wenn SBLA 1 = SJ1A2Ü SJ1L 6 .(SJ2A2ÜV SJ2L 6) und der Aufruf des Interpolators J 2 wird immer dann gesperrt, wenn, SBLA2 = SJ2A2Ü . SJ2L 6 .(SJa1A2ÜV SJ1L 6) erfüllt ist, wobei die Indizes der Signale S den Ort ihres Auftretens innerhalb der beschriebenen Schaltung bezeichnen.The interpolator J 1 interpolates in the x-y plane and the interpolator J 2 in the X-Z plane. The call of the interpolator J 1 is always blocked, if SBLA 1 = SJ1A2Ü SJ1L 6. (SJ2A2ÜV SJ2L 6) and the call of the interpolator J 2 is always blocked when, SBLA2 = SJ2A2Ü. SJ2L 6. (SJa1A2ÜV SJ1L 6) fulfilled is, where the indices of the signals S indicate the place of their occurrence within the described Designate circuit.

Durch diese Art der Steuerung der Interpolatoren J 1 und J 2 wird erreicht, daß an dennSteuerslgnalausgang, dessen zugeordneter Interpolationsparameter am größten ist, mit jedem über den Eingang Er zugeführten Bezugstaktimpuls auch ein Steuersignal ausgegeben wird, während die den anderen Woordinaten zugeordneten Steuersignale den vorgegebenen Interpolationadaten entsprechend untersetzt bereitgestellt werden.This type of control of the interpolators J 1 and J 2 becomes achieves that at the control signal output, its assigned interpolation parameter is greatest with each reference clock pulse supplied via input Er a control signal is output while the assigned to the other word data Control signals provided according to the specified interpolation data scaled down will.

Dadurch erfolgt eine Linearisierung der- -Steuersignalfrequenzen an den einzelnen Steuersignalausgängen. Zum anderen erhöht sich die Interpolationsgeschwindigkeit der Anordnung bezogen auf die Frequenz der Bezugstaktimpulsfolge am Eingang Er, was sich auf den Einsatz hochintegrierter Schaltkreise niedriger Grenzfrequenz günstig auswirkt.This results in a linearization of the control signal frequencies the individual control signal outputs. On the other hand, the interpolation speed increases the arrangement related to the frequency of the reference clock pulse train at the input Er, which is favorable to the use of highly integrated circuits with low cut-off frequencies affects.

Sind die Interpolatoren J 1 und 5-2 gemäß der zweiten Variante mit den Schaltungsteilen nach Fig. ? und Fig. 4 in der oben bereits beschriebenen Art und Weise ausgestaltet, so müssen zum Erreichen der gleichen Wirkungen aus-den Signalen 5J1L -6' SJ1A2Ü und ST1R2,@@S.T2T. 6, STOA2Ü und STOFO Signale gebildet werden, die dann L sind, wenn der durch die in erbindung -mit Fig. 4 beschriebene Speicherschaltung erfaßte Bahnanteil in x-Richtung C dem in y- bzw. in z-Richtung ist.Are the interpolators J 1 and 5-2 according to the second variant with the circuit parts according to Fig.? and FIG. 4 in the manner already described above and designed in such a way as to achieve the same effects from the signals 5J1L -6 'SJ1A2Ü and ST1R2, @@ S.T2T. 6, STOA2Ü and STOFO signals are generated, which are then L if the memory circuit described in connection with FIG detected path portion in the x-direction C is in the y- or in the z-direction.

Die Signale SJ1F2 bzw. SJ2F2 werden von der Speicherschaltung nach Fig. 4 abgenommen und nehmen immer dann den Wert "L" an, wenn der dem Betrachtungszeitpunkt unmittelbar vo@hergehend angegebene Steuerimpuls der y- bzw. der Z-Achse zugeo-rdnet war.The signals SJ1F2 and SJ2F2 are from the memory circuit according to Fig. 4 and always take the value "L" when the time of viewing The control pulse specified immediately before is assigned to the y or the Z axis was.

Hierzu wird zwischen den Interpolator J 1 und Eingang BLE 2 der Blockierschaltung BL sowie zwischen den Interpolator J 2 und den -Eingang BLE 4 der Blockierschaltung BL jeweils eine Anpaßschaitung AS eingefügt. In ihr sind der Ausgang -j2L 6 über den Negsor Ng mit dem Ausgang J27 durch das UND-Gatter Ug und der Ausgang J2A2Ü mit dem Ausgang J2L 6 durch das UND-Gatter Uf konjunktiv verknüpft.For this purpose, the blocking circuit is set between the interpolator J 1 and input BLE 2 BL and between the interpolator J 2 and the input BLE 4 of the blocking circuit BL each have an adapter circuit AS inserted. In it are the exit -j2L 6 above the Negsor Ng with the output J27 through the AND gate Ug and the output J2A2Ü linked conjunctively to the output J2L 6 by the AND gate Uf.

Die Ausgänge der UND-Gatter Uf und Ug sind über das ODER-Gatter Oc an den Eingang BLE 4 der Bloc-ierschaltung BL geführt, In entsprechender Weise ist ene Anpaßschaltung AS auch zwischen den Interpolator j 1 und den Eingang BLE 2 der Blockierschaltung BL eingefügt.The outputs of the AND gates Uf and Ug are via the OR gate Oc to the input BLE 4 of the blocking circuit BL, in a corresponding manner ene adapter circuit AS also between the interpolator j 1 and the input BLE 2 of the Blocking circuit BL inserted.

Claims

Expectations

Digital interpolator based on the method for direct puncture calculation works, with those stored in the interpolation registers per arithmetic call pulse Interpolation parameters in an accumulator calculation loop depending on the sign of the accumulator content can optionally be offset and with the same dependency one of several control signals can be output, characterized in that in the accumulator loop (A G, A 1, A 2) several adder (A 1, A 2) in series whose inputs are connected via first outputs (LA 1, LA 2) of a switching logic (L) also simultaneously with the outputs of several interpolation registers (R 1, R 2 ) can be connected, and that control signal outputs (LX, LY) of the switching logic (L) are individually or jointly controllable, 2. Digital interpolator according to claim 1, characterized in that the switching logic (L) contains a comparator (V), its inputs (VE 1, VE 2) with the outputs of the interpplation registers (R 1, R 2) are connected, that its outputs on first (L 5, L 6) as well as a carry output (A2Ü) an adder9 (A 2) connected directly upstream of the accumulator (Ad) to the second control inputs of gates (01, 02, U 1, U 2), their outputs with the first outputs (LA 1, LA 2) or the control signal outputs (LX, LY ) of the switching logic (L) are connected.

3. Digital interpolator according to claim 1, characterized in that that a carry output of the accumulator (AC) immediately upstream Adders (A2) within the switching logic (L) to the first control inputs of a first and a second # OR gate (01, 02), the outputs of which with the Control signal outputs (LX, LY) of the switching logic (L) and in parallel with control inputs a first and a second AND gate (U 1, U 2) are connected, their information inputs via first inputs (BE 1, LE 2) of the switching logic (L) with the outputs of the interpolation register (R 1, - 2) and their outputs with the first outputs (LA 1, LA 2) of the switching logic (L) are interconnected that the outputs of the first and the second OR gate (01, 02) individually on true first inputs and conjunctively linked on inverse Inputs as well as conjunctively linked and in turn negated to true second inputs a first and a second J-E flip-plop (F1, F2) are performed, and that true Outputs of the first and second plip-flop (P 1, F 2) linked conjunctively in parallel with the second control inputs of the first and second OR gate (01, 02) are connected.

4. Digital interpolator according to claim 1, characterized in that that a first and a second 2-D linear interpolator designed according to claim 2 (J1, J2) are provided that the carry outputs (J1A2Ü, J2A2Ü) of their accumulator computing loops as well as a second control input (J1L 6, J2L 6) of the second OR gate (02) to inputs (BLE 1, BLE 2, BLE 3, BLE 4) of a blocking circuit (BL) are performed, the first output (BLA 1) via a first AND gate (Ua) with a calculation call pulse input (J1LE 4) of the first 2-D linear interpolator ( J1) and its second output (BLA 2) via a second AND gate (Ub) with a calculation call pulse input (J2LE.4) of the second 2-D linear interpolator ( J2) are connected.

5. Digital interpolator according to claim 4, characterized in that that in the blocking circuit (BL) the carry output (J1A2Ü) and the second Control input (J1L 6) of the second GDbR gate% ers (02) of the first 2D linear interpolator (J 1) conjunctively linked to a first input of a first NMD guest (Na ) the negated transfer output and the negated output of the comparator of the second 2D linear interpolator (J 2) disjunctive linked at its second input that the transfer output (J2A2Ü) and the second control input (J2L 6) of the second OR gate (02) of the second 2D linear interpolator (J 2) linked conjunctively to a first input of a second NAND gate (Nb the negated carry output and the negated output of the comparator of the first 2D linear interpolator (J 1) are disjunctively linked to its second input and that an output of the first NAND gate (Na) with the first output and one output of the second NAND gate (Nb) connected to the second output of the blocking circuit (BL) are.

6. Digital interpolator according to claim 1, characterized in that that a first and a second according to claim 3 designed 2D linear interpolator (J 1, J 2 2) are provided that the carry outputs (J1A2Ü) and J2A2Ü) of their Accumulator loops directly as well as these and a second control input each (J1L 6 or J2L 6) the OR gate (01, 02) and a negated output (J1F2 or J2F2) of the second flip-flop (F 2) each via an adapter circuit (AS) to inputs (BLE 1, BLE 2 or BLE 3, BLE 4) are guided by a blocking circuit (PL) first output (BL @ 1) Via a third AND gate (Ua) with a calculation call pulse input (J1LE 4) of the first 2D linear interpolator (J 1) and its second output ( PL 2) via a fourth AND gate (Ub) with a calculation call pulse input ( J2Lr) of the second 2D line interpolator (J2) are connected.

7. Digital interpolator according to claim 6, characterized in that that in each adapter circuit (AS) the negated second input (J1L 6 or J2L 6) of the second OR gate (02) with the negated output (J1F2 or J2F2) of the second flip-flop (F 2) of the respective 2D linear interpolator (J1 or J2) conjunctively linked to a first input and the respective transfer asuagang (JIA2U or J2A2Ü) with the second input t J1L 6 or J2L 6) of the second OR gate 02) of the respective 2D linear integrator (J1, J2) to a second input of a third OR gate (Oc) are performed that each of its output in the blocking circuit (BL) with the respective transfer output (J1A2Ü or J2A2Ü) conjunctively linked via a NAND gate (Wa or Nb) to the assigned output (BLA 1 or BLA 2) are performed and that the negated output of every third OR gate (Oc) and juder negated carry output.

(J1A2Ü or J2A2Ü) disjunctively linked j @ weils via one of the NAND gates (Bb or Na) to the respectively unassigned output (BLA 2 or BL @ 1) of the Blocking circuit (BL) are performed.

L e r s e i t e